JP2016171676A

JP2016171676A - 電源回路とその制御方法

Info

Publication number: JP2016171676A
Application number: JP2015050028A
Authority: JP
Inventors: 宮崎　隆行; Takayuki Miyazaki; 隆行宮崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-03-12
Filing date: 2015-03-12
Publication date: 2016-09-23
Also published as: US20160268900A1

Abstract

【課題】デッドタイムの制御が容易な電源回路とその制御方法を提供することを目的とする。
【解決手段】電源回路は、ハイサイドとローサイドの電源ラインを有する。誘導性負荷の一端は共通接続端に接続され、他端は出力端に接続される。前記ハイサイド電源ラインと共通接続端の間に主電流路が接続される複数のスイッチングトランジスタの並列接続を有するハイサイドスイッチを有する。前記ローサイド電源ラインと共通接続端の間に主電流路が接続される複数のスイッチングトランジスタの並列接続を有するローサイドスイッチを有する。前記ハイサイドスイッチとローサイドスイッチを交互にオン／オフさせる制御回路を有する。前記制御回路は、ハイサイドスイッチを構成する複数のスイッチングトランジスタを異なるタイミングでオン／オフさせ、ローサイドスイッチを構成する複数のスイッチングトランジスタを異なるタイミングでオン／オフさせる。
【選択図】図１

Description

本実施形態は、電源回路とその制御方法に関する。

ハイサイドスイッチとローサイドスイッチを有する電源回路においては、これらのスイッチが同時にオンすることにより生じる貫通電流を防止する為、所謂、デッドタイムが設けられる。消費電力を軽減する為には、デッドタイムは短いことが望まれる。一方、ハイサイドスイッチとローサイドスイッチのオン／オフのタイミングとインダクタ電流の流れる向きによって、ハイサイドスイッチとローサイドスイッチが共通接続される共通接続端に発生する電圧の極性が異なる。この為、インダクタ電流の向きによって各スイッチを構成するスイッチングトランジスタに過電圧が印加される場合が生じる。スイッチングトランジスタを過電圧の印加による破壊から保護する為には、デッドタイムの制御性に優れた電源回路の提供が望まれる。

特開２００６−１２１８６３号公報

一つの実施形態は、デッドタイムの制御が容易な電源回路とその制御方法を提供することを目的とする。

一つの実施形態によれば、電源回路は入力電圧が印加されるハイサイド電源ラインを有する。誘導性負荷の一端が接続される共通接続端を有する。前記誘導性負荷の他端が接続される出力端を有する。ローサイド電源ラインを有する。前記ハイサイド電源ラインと前記共通接続端の間に主電流路が接続される複数のスイッチングトランジスタの並列接続を有するハイサイドスイッチを有する。前記ローサイド電源ラインと前記共通接続端の間に主電流路が接続される複数のスイッチングトランジスタの並列接続を有するローサイドスイッチを有する。前記ハイサイドスイッチと前記ローサイドスイッチを交互にオン／オフさせる制御回路を有する。前記制御回路は、前記ハイサイドスイッチを構成する複数のスイッチングトランジスタを異なるタイミングでオン／オフさせ、前記ローサイドスイッチを構成する複数のスイッチングトランジスタを異なるタイミングでオン／オフさせる。

図１は第１の実施形態の電源回路の構成を示す図である。図２は第１の実施形態の電源回路の制御方法を説明する為の図である。図３はデッドタイム生成回路の一つの実施形態の構成を示す図である。図４はデッドタイム生成回路の動作を説明する為の図である。図５は第３の実施形態の電源回路の構成を示す図である。図６は第３の実施形態の電源回路の制御方法を説明する為の図である。図７は第４の実施形態の電源回路の構成を示す図である。図８は第４の実施形態の電源回路の制御方法を説明する為の図である。図９は第５の実施形態の電源回路の構成を示す図である。図１０は第５の実施形態の電源回路の制御方法を説明する為の図である。

以下に添付図面を参照して、実施形態にかかる電源回路とその制御方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の電源回路の構成を示す図である。本実施形態の電源回路は、直流入力電圧Ｖｉｎが印加される入力端１を有する。入力端１にはハイサイド電源ライン７が接続される。ハイサイド電源ライン７にソースが接続された第１のハイサイドスイッチングトランジスタ２１を有する。第１のハイサイドスイッチングトランジスタ２１のドレインは、共通接続端４に接続される。ハイサイド電源ライン７にソースが接続された第２のハイサイドスイッチングトランジスタ２２を有する。第２のハイサイドスイッチングトランジスタ２２のドレインは、共通接続端４に接続される。第１のハイサイドスイッチングトランジスタ２１と第２のハイサイドスイッチングトランジスタ２２がハイサイドスイッチ２０を構成する。

第１のハイサイドスイッチングトランジスタ２１と第２のハイサイドスイッチングトランジスタ２２はＰＭＯＳトランジスタで構成される。ＰＭＯＳトランジスタのソース・ドレイン路が主電流路を構成する。例えば、第１のハイサイドスイッチングトランジスタ２１は、第２のハイサイドスイッチングトランジスタ２２よりもサイズの小さいＰＭＯＳトランジスタが用いられる。サイズの小さいトランジスタはゲート容量が小さい為、高速でオン／オフさせることが可能となる。第１のハイサイドスイッチングトランジスタ２１のサイズを第２のハイサイドスイッチングトランジスタ２２よりも小さくすることにより、第１のハイサイドスイッチングトランジスタ２１のオン／オフの制御を第２のハイサイドスイッチングトランジスタ２２よりも高速に行うことが出来る。

共通接続端４には、第１のローサイドスイッチングトランジスタ３１のドレインが接続される。第１のローサイドスイッチングトランジスタ３１のソースはローサイド電源ライン８に接続される。ローサイド電源ライン８は接地される。共通接続端４には、第２のローサイドスイッチングトランジスタ３２のドレインが接続される。第２のローサイドスイッチングトランジスタ３２のソースはローサイド電源ライン８に接続される。第１のローサイドスイッチングトランジスタ３１と第２のローサイドスイッチングトランジスタ３２がローサイドスイッチ３０を構成する。

第１のローサイドスイッチングトランジスタ３１と第２のローサイドスイッチングトランジスタ３２はＮＭＯＳトランジスタで構成される。ＮＭＯＳトランジスタのソース・ドレイン路が主電流路を構成する。例えば、第１のローサイドスイッチングトランジスタ３１は第２のローサイドスイッチングトランジスタ３２よりもサイズの小さいＮＭＯＳトランジスタが用いられる。第１のローサイドスイッチングトランジスタ３１のサイズを第２のローサイドスイッチングトランジスタ３２よりも小さくすることにより、第１のローサイドスイッチングトランジスタ３１のオン／オフの制御を第２のローサイドスイッチングトランジスタ３２よりも高速に行うことが出来る。

共通接続端４には、インダクタ６の一端が接続される。インダクタ６の他端は出力端２に接続される。出力端２には平滑コンデンサ５の一端が接続される。平滑コンデンサ５の他端は接地される。出力端２には負荷３が接続される。

本実施形態は、駆動制御回路１０を有する。駆動制御回路１０は、パルス生成回路１１を有する。パルス生成回路１１は、パルス信号ＰＧを出力する。ＰＷＭ制御の場合は、パルス信号ＰＧは、パルス幅変調されたＰＷＭ信号である。ＰＦＭ制御の場合は、パルス信号ＰＧはパルス幅が一定のパルス信号である。

パルス信号ＰＧは、デッドタイム生成回路１２に供給される。デッドタイム生成回路１２は、ハイサイドスイッチ２０とローサイドスイッチ３０が同時にオン状態にならない様に、所定のデッドタイムを生成して駆動回路１３に駆動信号を供給する。駆動回路１３は、デッドタイム生成回路１２からの駆動信号を増幅してハイサイドスイッチ２０を構成するハイサイドスイッチングトランジスタ（２１、２２）とローサイドスイッチ３０を構成するローサイドスイッチングトランジスタ（３１、３２）の各ゲートに駆動信号（ＰＰ１、ＰＰ２、ＰＮ１、ＰＮ２）を供給する。

駆動回路１３からの第１の駆動信号ＰＰ１は、第１のハイサイドスイッチングトランジスタ２１のゲートに供給される。第２の駆動信号ＰＰ２は、第２のハイサイドスイッチングトランジスタ２２のゲートに供給される。駆動回路１３からのローサイドスイッチ３０への第１の駆動信号ＰＮ１は、第１のローサイドスイッチングトランジスタ３１のゲートに供給される。第２の駆動信号ＰＮ２は、第２のローサイドスイッチングトランジスタ３２のゲートに供給される。

本実施形態においては、ハイサイドスイッチ２０がサイズの異なる２個のハイサイドスイッチングトランジスタ（２１、２２）の並列接続で構成される。同様に、ローサイドスイッチ３０がサイズの異なる２個のローサイドスイッチングトランジスタ（３１、３２）の並列接続で構成される。夫々のスイッチングトランジスタ（２１、２２、３１、３２）には、個別の駆動信号（ＰＰ１、ＰＰ２、ＰＮ１、ＰＮ２）が供給される。従って、夫々のスイッチングトランジスタ（２１、２２、３１、３２）のオン／オフを個別に制御することが出来る為、デッドタイムの制御性が向上する。

例えば、サイズの小さいハイサイドスイッチングトランジスタ２１には、ハイサイドスイッチングトランジスタ（２１、２２）をオンする為に供給される駆動信号（ＰＰ１、ＰＰ２）の内で先行して供給される駆動信号ＰＰ１が供給される。先行して供給される駆動信号ＰＰ１をサイズの小さいハイサイドスイッチングトランジスタ２１に供給することによりハイサイドスイッチ２０のオン／オフを高速で制御することが出来るため、ハイサイドスイッチ２０の制御性が向上する。

同様に、ローサイドスイッチ３０側には、ローサイドスイッチングトランジスタ（３１、３２）をオンさせる為に供給される駆動信号（ＰＮ１、ＰＮ２）の内で先行して供給される駆動信号ＰＮ１が、サイズの小さいローサイドスイッチングトランジスタ３１のゲートに供給される。先行して供給される駆動信号ＰＮ１をサイズの小さいローサイドスイッチングトランジスタ３１に供給することによりローサイドスイッチ３０のオン／オフを高速で制御することが出来るため、ローサイドスイッチ３０の制御性が向上する。ハイサイドスイッチ２０とローサイドスイッチ３０を構成するスイッチングトランジスタ（２１、２２、３１、３２）のサイズを異ならせ、サイズの小さいスイッチングトランジスタ（２１、３１）に先行して駆動信号を供給することによりデッドタイムの制御が容易になる。

図２は、第１の実施形態の電源回路の制御方法を説明する為の図である。パルス生成回路１１からパルス信号ＰＧがデッドタイム生成回路１２に供給される。デッドタイム生成回路１２において所定のデッドタイムが設定され、駆動回路１３から駆動信号（ＰＰ１、ＰＰ２、ＰＮ１、ＰＮ２）が出力される。駆動回路１３から先行して出力される駆動信号ＰＰ１は、ハイサイドスイッチングトランジスタ２１のゲートに供給される。ハイサイドスイッチングトランジスタ２１はサイズの小さいＰＭＯＳトランジスタで構成される為、駆動信号ＰＰ１に高速に応答する。駆動信号ＰＰ２はハイサイドスイッチングトランジスタ２２のゲートに供給される。

駆動回路１３から先行して出力される駆動信号ＰＮ１は、ローサイドスイッチングトランジスタ３１のデートに供給される。ローサイドスイッチングトランジスタ３１はサイズの小さいＮＭＯＳトランジスタで構成される為、駆動信号ＰＮ１に高速に応答する。駆動信号ＰＮ２はローサイドスイッチングトランジスタ３２のゲートに供給される。

ハイサイドスイッチングトランジスタ２１がオンすると共通接続端４の電圧Ｖ_ＬＸが上昇する。すなわち、ハイサイドスイッチングトランジスタ２１のオンのタイミングが共通接続端４の電圧Ｖ_ＬＸの立上りのタイミングを決める。ハイサイドスイッチングトランジスタ２１のオンのタイミングは、駆動回路１３から先行して供給される駆動信号ＰＰ１によって設定される。

共通接続端４の電圧Ｖ_ＬＸの立下りは、ハイサイドスイッチングトランジスタ２２がオフになるタイミングで決まる。ハイサイドスイッチングトランジスタ２２がオフとなり、ローサイドスイッチングトランジスタ３２がオン状態になるまでの時間Ｔ１が第１のデッドタイムとなる。

ローサイドスイッチングトランジスタ３２がオフしてからハイサイドスイッチングトランジスタ２１がオンするまでの時間Ｔ２が第２のデッドタイムとなる。ローサイドスイッチングトランジスタ３２がオフするタイミングは、駆動信号ＰＮ２の立下りのタイミングで決まる。ハイサイドスイッチングトランジスタ２１がオンするタイミングは、駆動信号ＰＰ１の立下りのタイミングで決まる。夫々の駆動信号の生成のタイミングは、デッドタイム生成回路１２により生成される。デッドタイム生成回路１２の構成については、後述する。

デッドタイムＴ１とデッドタイムＴ２における電圧Ｖ_ＬＸは、インダクタ電流Ｉ_Ｌがインダクタ６側に流れている場合には、共通接続端４の電圧Ｖ_ＬＸが負になる。インダクタ電流Ｉ_Ｌを維持するためである。電圧Ｖ_ＬＸの傾きはインダクタ電流Ｉ_Ｌの充放電の速度で定まる。従って、デッドタイムＴ２を短くする制御により、デッドタイムＴ２に相当する点線Ｐ２で示す範囲における電圧Ｖ_ＬＸの負電圧側への振れが小さい状態でハイサイドスイッチ２０をオンさせる制御を行うことが出来る。すなわち、サイズの小さいハイサイドスイッチングトランジスタ２１に駆動回路１３から先行して駆動信号ＰＰ１を供給する構成とすることにより、デッドタイムＴ２を短くすることが出来る。ローサイドスイッチングトランジスタ３２に供給される駆動信号ＰＮ２がＬｏｗレベルになるタイミングからハイサイドスイッチングトランジスタ２１に供給される駆動信号ＰＰ１がＬｏｗレベルになるまでの遅延時間を短くすることにより、デッドタイムＴ２を短くすることが出来る。

ハイサイドスイッチングトランジスタ２２がオフになったタイミングからローサイドスイッチングトランジスタ３１がオンになるまでのデッドタイムＴ１は、ハイサイドスイッチングトランジスタ２２に供給される駆動信号ＰＰ２がＨｉｇｈレベルに立上るタイミングから始まり、ローサイドスイッチングトランジスタ３１にＨｉｇｈレベルの駆動信号ＰＮ１が供給されるまでの時間で定まる。ハイサイドスイッチングトランジスタ２２にＨｉｇｈレベルの駆動信号ＰＰ２が供給されるタイミングからのローサイドスイッチングトランジスタ３１にＨｉｇｈレベルの駆動信号ＰＮ１が供給されるまでの遅延時間を短くすることによりデッドタイムＴ１を短くすることが出来る。

デッドタイムＴ１において、インダクタ電流Ｉ_Ｌがインダクタ６側に流れている場合には、共通接続端４の電圧Ｖ_ＬＸは負電圧になる。インダクタ電流Ｉ_Ｌを維持する為で有る。ハイサイドスイッチ２０がオンからオフになり、ローサイドスイッチ３０のローサイドスイッチングトランジスタ３１をオンさせるまでのデッドタイムＴ１としては、共通接続端４の電圧Ｖ_ＬＸがＨｉｇｈレベルの状態から負電圧になるまでの時間が許容される。従って、デッドタイムＴ１はデッドタイムＴ２に比べて長く設定することが出来る。共通接続端４の電圧Ｖ_ＬＸが負電圧になる前にローササイドスイッチ３０をオンさせることにより、デッドタイムＴ１に相当する点線Ｐ１で示す範囲における電圧Ｖ_ＬＸが負電圧になることを回避することが出来る。

例えば、デッドタイムＴ２において共通接続端４の電圧Ｖ_ＬＸがローサイドスイッチングトランジスタの寄生ダイオード（図示せず）のフォワード電圧Ｖｆで制限される負電圧まで低下し、同様に、デッドタイムＴ１において電圧Ｖ_ＬＸがローサイドスイッチングトランジスタの寄生ダイオード（図示せず）のフォワード電圧Ｖｆで制限される負電圧まで低下すると仮定する。ハイサイドスイッチ２０がオンの時の電圧Ｖ_ＬＸを電圧ＶＤＤとした場合、デッドタイムＴ１として電圧Ｖ_ＬＸが電圧ＶＤＤから負電圧Ｖfに低下するまでの時間が許容される為、デッドタイムＴ１はデッドタイムＴ２に対し（ＶＤＤ＋Ｖｆ）／Ｖｆ倍だけ長く設定することが出来る。デッドタイムＴ１を長く設定できることにより、電源回路の設計の自由度が向上する。共通接続端４の電圧Ｖ_ＬＸが負電圧になる前にローサイドスイッチングトランジスタ３１をオンさせる制御を行うことにより、共通接続端４の電圧Ｖ_ＬＸが負電圧になることを回避することが出来る。

本実施形態の電源回路の制御方法においては、ハイサイドスイッチ２０、及びローサイドスイッチ３０の並列接続された各スイッチングトランジスタ（２１、２２、３１、３２）の内でサイズの小さいスイッチングトランジスタ（２１、３１）に対し、駆動回路１３から供給される駆動信号の内、先行して供給される駆動信号を供給する構成とすることが出来る。サイズの小さいトランジスタは高速でオン／オフするため、デッドタイムの制御性に優れた電源回路を提供することが出来る。

（第２の実施形態）
図３はデッドタイム生成回路１２の一つの実施形態を示す図である。デッドタイム生成回路１２は、パルス生成回路１１からのパルス信号ＰＧを受ける入力端１００を有する。入力端１００は、ＮＡＮＤ回路１２０の一方の入力端に接続される。ＮＡＮＤ回路１２０の他端には、遅延回路１２４からの信号が入力される。ＮＡＮＤ回路１２０の出力信号は、２段のインバータ（１２１、１２２）を介してハイサイドスイッチングトランジスタ２１に供給される駆動信号ＰＰ１として出力される。

パルス信号ＰＧは、インバータ１２６に供給される。インバータ１２６の出力は、ＮＡＮＤ回路１２７の一方の入力端に接続される。ＮＡＮＤ回路１２７の他の入力端には、遅延回路１２３の信号が入力される。ＮＡＮＤ回路１２７の出力は、インバータ１２８を介してローサイドスイッチングトランジスタ３１に供給される駆動信号ＰＮ１として出力される。

パルス信号ＰＧは、ＮＡＮＤ回路１３０の一方の入力端に接続される。ＮＡＮＤ回路１３０の他端には、遅延回路１３４からの信号が入力される。ＮＡＮＤ回路１３０の出力信号は、２段のインバータ（１３１、１３２）を介してハイサイドスイッチングトランジスタ２２に供給される駆動信号ＰＰ２として出力される。ＮＡＮＤ回路１３２の出力信号は、遅延回路１２３と遅延回路１３３に供給される。

パルス信号ＰＧは、インバータ１３６に供給される。インバータ１３６の出力は、ＮＡＮＤ回路１３７の一方の入力端に接続される。ＮＡＮＤ回路１３７の他の入力端には、遅延回路１３３の信号が入力される。ＮＡＮＤ回路１３７の出力は、インバータ１３８を介してローサイドスイッチングトランジスタ３２に供給される駆動信号ＰＮ２として出力される。インバータ１３８の出力信号は、インバータ１２５を介して遅延回路１２４に供給され、インバータ１３５を介して遅延回路１３４に供給される。

図４を用いてデッドタイム生成回路１２の動作を説明する。パルス信号ＰＧの立上りに応答して駆動信号ＰＮ１と駆動信号ＰＮ２が立下がる。駆動信号ＰＮ２の立下りから遅延回路１２４の遅延時間ＤＬＹ１ｂで設定される時間の後に駆動信号ＰＰ１が立下がる。同様に、駆動信号ＰＮ２の立下りから遅延回路１３４の遅延時間ＤＬＹ２ｂで設定される時間の後に駆動信号ＰＰ２が立下がる。従って、遅延回路１２４の遅延時間ＤＬＹ１ｂを調整することによりデッドタイムＴ２を制御することが出来る。

同様に、駆動信号ＰＰ２の立上りから遅延回路１２３の遅延時間ＤＬＹ１ａで設定される時間の後に駆動信号ＰＮ１が立上り、遅延回路１３３の遅延時間ＤＬＹ２ａで設定される時間の後に駆動信号ＰＮ２が立上る。従って、遅延回路１２３の遅延時間ＤＬＹ１ａを調整することによりデッドタイムＴ１を制御することが出来る。例えば、それぞれの遅延回路（１２３、１２４、１３３、１３４）をインバータ（図示せず）で構成した場合、インバータの段数を選択できる構成とすることにより、電源回路の動作状態、例えば、インダクタ電流Ｉ_Ｌの流れる方向に応じて遅延回路（１２３、１２４、１３３、１３４）の遅延時間が調整できる構成とすることが出来る。各遅延回路（１２３、１２４、１３３、１３４）を構成するインバータの何段目のインバータに入力信号を供給するかを選択できる構成にすることにより、遅延時間を調整することが出来る。

（第３の実施形態）
図５は第３の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態の電源回路は、共通接続端４の電圧Ｖ_ＬＸを検知してデッドタイムを調整するデッドタイム制御回路４０を有する。デッドタイム制御回路４０は、例えば、共通接続端４の電圧Ｖ_ＬＸを所定の基準電圧、例えば、接地電位ＶＳＳと比較するコンパレータ（図示せず）を有する。インダクタ電流Ｉ_Ｌがインダクタ６側に流れる状態の時に、ローサイドスイッチングトランジスタ（３１、３２）がオフになると、共通接続端４の電圧Ｖ_ＬＸは負電圧となる。この為、本実施形態においては、ローサイドスイッチ３０のスイッチングトランジスタ（３１、３２）がオフになったタイミングにおける共通接続端４の電圧Ｖ_ＬＸを検知することで、デッドタイムを調整する制御を行う。

図６を用いて、第３の実施形態の電源回路の制御方法を説明する。図６は、第３の実施形態の電源回路の制御方法のタイミングチャートを示す。パルス信号ＰＧに応答してハイサイドスイッチ２０側の駆動信号ＰＰが生成される。既述の通り、ハイサイドスイッチ２０の各スイッチングトランジスタ（２１、２２）には、それぞれの駆動信号（ＰＰ１，ＰＰ２）が個別に供給されるが便宜上、一つの駆動信号ＰＰとして示している。同様に、ローサイドスイッチ３０の各スイッチングトランジスタ（３１、３２）には、それぞれの駆動信号（ＰＮ１，ＰＮ２）が個別に供給されるが、便宜上、一つの駆動信号ＰＮとして示している。

デッドタイム制御回路４０が、インダクタ電流Ｉ_Ｌの向きが変わる点ｔ０を検知すると、所定の時間経過したタイミングでローサイドスイッチ３０に供給される駆動信号ＰＮを立下げ、インダクタ電流Ｉ_Ｌがゼロになるタイミングｔ０から遅れたタイミングでローサイドスイッチングトランジスタ（３１、３２）をオフにする制御を行う。すなわち、インダクタ電流Ｉ_Ｌがインダクタ６からローサイドスイッチングトランジスタ（３１、３２）に流れ始めた状態でローサイドスイッチングトランジスタ（３１、３２）をオフにする制御を行う。これにより、ローサイドスイッチングトランジスタ（３１、３２）がオフになったタイミング（点線で囲む範囲Ｐ）では共通接続端４の電圧Ｖ_ＬＸは正の電圧となる。従って、共通接続端４の電圧Ｖ_ＬＸが負電圧になることによって、ハイサイドスイッチングトランジスタ（２１、２２）のソース・ドレイン間に過大な電圧が印加されることを回避することが出来る。ローサドスイッチ３０に供給される駆動信号ＰＮの立下げの制御は、例えば、デッドタイムの制御とは別個に、駆動信号ＰＮを強制的に立下げることにより制御することが出来る。

インダクタ電流Ｉ_Ｌがインダクタ６からスイッチングトランジスタ（２１、２２、３１、３２）に流れる状態においては、ローサイドスイッチ３０がオフになってからハイサイドスイッチ２０がオンになるまでのデッドタイムＴ２においては、共通接続端４の電圧Ｖ_ＬＸは負電圧にはならない。従って、既述した通り、デッドタイムＴ２を長く設定することが出来る。インダクタ電流Ｉ_Ｌの流れる方向を検知することにより、既述したデッドタイム生成回路１２の遅延回路１２４の遅延時間ＤＬＹ１ｂを調整してデッドタイムＴ２を変更する制御を行うことが出来る。例えば、デッドタイム制御回路４０により遅延回路１２４のインバータの段数を増やす制御を行うことにより、遅延回路１２４の遅延時間ＤＬＹ１ｂの遅延時間を長くすることが出来る。

（第４の実施形態）
図７は第４の実施形態の電源回路の構成を示す図である。本実施形態の電源回路は、共通接続端４に一端が接続され、他端が接地されたコンデンサ１５を有する。すなわち、コンデンサ１５は、ローサイドスイッチ３０に並列接続されている。

制御方法を、図８を用いて説明する。図８において、実線（ｉ）は、コンデンサ１５を備える場合の電圧Ｖ_ＬＸを示す。点線（ｉｉ）は、コンデンサ１５がない場合の電圧Ｖ_ＬＸを示す。共通接続端４の電圧Ｖ_ＬＸの傾きは、インダクタ電流Ｉ_Ｌがインダクタ６の容量成分を充放電する速度によって定まる。従って、コンデンサ１５を共通接続端４に接続して共通接続端４における容量を増やすことにより、共通接続端４の電圧Ｖ_ＬＸの傾きを緩やかにすることが出来る。例えば、コンデンサ１５を接続して共通接続端４における容量を２倍にすると電圧Ｖ_ＬＸの傾きは、１／２になる。

電圧Ｖ_ＬＸの傾きを緩やかにすることにより、デッドタイムを長く設定した場合においても共通接続端４の電圧Ｖ_ＬＸが負電圧となる前に、ローサイドスイッチ３０のローサイドスイッチングトランジスタ（３１、３２）をオンさせることが出来る。すなわち、ハイサイドスイッチ２０のハイサイドスイッチングトランジスタ（２１、２２）がオフになるタイミングからローサイドスイッチ３０のローサイドスイッチングトランジスタ（３１、３２）がオンになるまでのデッドタイムＴ１が長くても、デッドタイムＴ１に相当する点線Ｐ１で示す範囲における電圧Ｖ_ＬＸが負電圧になることを回避することが出来る。また、電圧Ｖ_ＬＸの傾きを緩やかにすることで、デッドタイムＴ２に相当する点線Ｐ２で示す範囲における電圧Ｖ_ＬＸの負電圧側への振れが小さい状態でハイサイドスイッチ２０をオンさせる制御を行うことが出来る。尚、コンデンサ１５に抵抗（図示せず）を直列接続することにより、ハイサイドスイッチ２０とローサイドスイッチ３０をオフした時に共通接続端４に生じる電圧の揺れ（リンギング）を減衰させることが出来る。

ローサイドスイッチ３０に並列にコンデンサ１５を設けて、電圧Ｖ_ＬＸの傾きを緩やかにすることにより、デッドタイムを長く設定しても電圧Ｖ_ＬＸが負電圧になること、あるいは、電圧Ｖ_ＬＸが負電圧側に大きく振れることを回避することが可能となる為、スイッチングトランジスタへの過電圧の印加を回避することが出来る。

（第５の実施形態）
図９は第５の実施形態の電源回路の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の電源回路は、電流センサ５０を有する。電流センサ５０は、インダクタ電流Ｉ_Ｌの流れる向きを検知することが出来る。例えば、インダクタ６に直列に接続される抵抗（図示せず）を備え、その抵抗の両端の電圧を入力とする電圧比較回路（図示せず）で構成することが出来る。インダクタ電流Ｉ_Ｌの流れる方向により電圧比較回路に入力される電圧の極性が変わるため、インダクタ電流Ｉ_Ｌの流れる向きを検知することが出来る。電流センサ５０によって検知されたインダクタ電流Ｉ_Ｌの流れる方向に応じて、デッドタイム制御回路４０によりデッドタイム生成回路１２の各遅延回路（１２３、１２４、１３３、１３４）のインバータの段数を調整する制御を行い、デッドタイム生成回路１２が駆動信号（ＰＰ１、ＰＰ２、ＰＮ１、ＰＮ２）を出力するタイミングを調整することにより、デッドタイムを調整することが出来る。

電流センサ５０の出力は、デッドタイム制御回路４０に供給される。既述の実施形態で説明した通り、電流センサ５０に流れる電流の向きを検知して、インダクタ電流Ｉ_Ｌがインダクタ６からローサイドスイッチングトランジスタ（３１、３２）に流れる状態になった後に、ローサイドスイッチングトランジスタ（３１、３２）をオフさせる。これにより、ローサイドスイッチングトランジスタ（３１、３２）がオフになった時に共通接続端４の電圧Ｖ_ＬＸが負電圧になる状態を回避することが出来る。

本実施形態の電源回路は、インダクタ６に並列に主電流路であるソース・ドレイン路が接続されたＰＭＯＳトランジスタ６０を有する。ＰＭＯＳトランジスタ５０のゲートには、デッドタイム制御回路４０からの制御信号φが、インバータ４１により反転されて供給される。

制御方法を、図１０を用いて説明する。インダクタ電流Ｉ_Ｌがインダクタ６からローサイドスイッチングトランジスタ（３１、３２）に流れるタイミングｔ１００でＨｉｇｈレベルとなる制御信号φがデッドタイム制御回路４０から出力される。制御信号φは、インバータ４１で反転され、ＰＭＯＳトランジスタ６０のゲートに供給される。これにより、ＰＭＯＳトランジスタ６０がオン状態となり、インダクタ電流Ｉ_Ｌを循環させる経路がＰＭＯＳトランジスタ６０のソース・ドレイン路により形成される。この為、インダクタ電流Ｉ_Ｌが共通接続端４側に流れ込むのを回避することが出来る。すなわち、インダクタ電流Ｉ_Ｌが共通接続端４側に流れることにより共通接続端４に負電圧が発生するのを回避することが出来る。例えば、ＤＣＭ動作において、ハイサイドスイッチ２０とローサイドスイッチ３０がオフ状態にあり、ハイサイドスイッチングトランジスタ（２１、２２）とローサイドスイッチングトランジスタ（３１、３２）のオン／オフによるインダクタ電流Ｉ_Ｌの制御が出来ない場合に、インダクタ６に並列に接続されたＰＭＯＳトランジスタ６０によりインダクタ電流Ｉ_Ｌを循環させることによりインダクタ電流Ｉ_Ｌを制御することが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１入力端、２出力端、３負荷、４共通接続端、７ハイサイド電源ライン、８ローサイド電源ライン、１０駆動制御回路、１１パルス生成回路、１２デッドタイム生成回路、１３駆動回路、２０ハイサイドスイッチ、２１及び２２ハイサイドスイッチングトランジスタ、３０ローサイドスイッチ、３１及び３２ローサイドスイッチングトランジスタ、４０デッドタイム制御回路、６０ＰＭＯＳトランジスタ。

Claims

入力電圧が印加されるハイサイド電源ラインと、
誘導性負荷の一端が接続される共通接続端と、
前記誘導性負荷の他端が接続される出力端と、
ローサイド電源ラインと、
前記ハイサイド電源ラインと前記共通接続端の間に主電流路が接続される複数のスイッチングトランジスタの並列接続を有するハイサイドスイッチと、
前記ローサイド電源ラインと前記共通接続端の間に主電流路が接続される複数のスイッチングトランジスタの並列接続を有するローサイドスイッチと、
前記ハイサイドスイッチと前記ローサイドスイッチを交互にオン／オフさせる制御回路と、
を備え、
前記制御回路は、前記ハイサイドスイッチを構成する複数のスイッチングトランジスタを異なるタイミングでオン／オフさせ、前記ローサイドスイッチを構成する複数のスイッチングトランジスタを異なるタイミングでオン／オフさせることを特徴とする電源回路。
前記ハイサイドスイッチのスイッチングトランジスタはＰＭＯＳトランジスタであり、前記ローサイドスイッチのスイッチングトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１に記載の電源回路。
前記ハイサイドスイッチがオフになった後に前記ローサイドスイッチをオンさせるまでの時間よりも、前記ローサイドスイッチがオフになった後に前記ハイサイドスイッチをオンさせるまでの時間を短かくすることを特徴とする請求項１または２に記載の電源回路。
前記誘導性負荷の一端と前記誘導性負荷の他端との間に主電流路が接続されるシャントトランジスタを備え、前記制御回路は前記ローサイドスイッチがオフしたタイミングで前記シャントトランジスタをオンさせることを特徴とする請求項１から３のいずれか一項に記載の電源回路。
前記ローサイドスイッチと並列に接続されるコンデンサを有することを特徴とする請求項１から４のいずれか一項に記載の電源回路。
前記ハイサイドスイッチは第１のスイッチングトランジスタと第２のスイッチングトランジスタを有し、前記制御回路は、前記第１のスイッチングトランジスタと第２のスイッチングトランジスタを異なるタイミングでオンさせる駆動信号を生成するデッドタイム生成回路を有することを特徴とする請求項１から５のいずれか一項に記載の電源回路。
前記ローサイドスイッチは第３のスイッチングトランジスタと第４のスイッチングトランジスタを有し、前記制御回路は、前記第３のスイッチングトランジスタと第４のスイッチングトランジスタを異なるタイミングでオンさせる駆動信号を生成するデッドタイム生成回路を有することを特徴とする請求項１から６のいずれか一項に記載の電源回路。
入力電圧が印加されるハイサイド電源ラインと、
誘導性負荷の一端が接続される共通接続端と、
前記誘導性負荷の他端が接続される出力端と、
ローサイド電源ラインと、
前記ハイサイド電源ラインと前記共通接続端の間に主電流路が接続されるハイサイドスイッチと、
前記ローサイド電源ラインと前記共通接続端の間に主電流路が接続されるローサイドスイッチと、
前記ハイサイドスイッチングと前記ローサイドスイッチングを交互に導通させる制御回路と、
を備え、
前記制御回路は、前記ハイサイドスイッチがオフになった後に前記ローサイドスイッチがオンになるまでの第１の時間と、前記ローサイドスイッチがオフになった後に前記ハイサイドスイッチがオンになるまでの第２の時間を異ならせる制御を行うことを特徴とする電源回路。
前記第１の時間が前記第２の時間よりも長く設定されていることを特徴とする請求項８に記載の電源回路。
前記ハイサイドスイッチは、並列接続される複数のＰＭＯＳトランジスタで構成され、前記ローサイドスイッチは、並列接続される複数のＮＭＯＳトランジスタで構成されることを特徴とする請求項８または９に記載の電源回路。
前記ローサイドスイッチと並列に接続されるコンデンサを有することを特徴とする請求項８から１０のいずれか一項に記載の電源回路。
ハイサイド電源ラインと、
誘導性負荷の一端が接続される共通接続端と、
前記誘導性負荷の他端が接続される出力端と、
ローサイド電源ラインと、
前記ハイサイド電源ラインと前記共通接続端の間に主電流路が接続されるサイズの異なる第１のスイッチングトランジスタと第２のスイッチングトランジスタの並列回路を有するハイサイドスイッチと、
前記ローサイド電源ラインと前記共通接続端の間に主電流路が接続されるサイズの異なる第３のスイッチングトランジスタと第４のスイッチングトランジスタの並列回路を有するローサイドスイッチと、
前記ハイサイドスイッチのスイッチングトランジスタを駆動する駆動信号と、前記ローサイドスイッチのスイッチングトランジスタを駆動する駆動信号を出力する駆動回路を有する電源回路の制御方法で有って、
前記駆動回路から前記ハイサイドスイッチを構成するスイッチングトランジスタをオンさせる為に出力される駆動信号の内で、先行して出力される駆動信号を前記ハイサイドスイッチを構成するスイッチングトランジスタの内でサイズの小さいスイッチングトランジスタに供給し、
前記駆動回路から前記ローサイドスイッチを構成するスイッチングトランジスタをオンさせる為に出力される駆動信号の内で、先行して出力される駆動信号を前記ローサイドスイッチを構成するスイッチングトランジスタの内でサイズの小さいスイッチングトランジスタに供給することを特徴とする電源回路の制御方法。
前記誘導性負荷に流れる電流を検知して前記駆動信号を出力するタイミングを調整することを特徴とする請求項１２に記載の電源回路の制御方法。