JP2016181735A - 位相−デジタル変換器および受信機 - Google Patents

Abstract

【課題】消費電力を削減可能な位相−デジタル変換器を提供する。【解決手段】位相−デジタル変換器１は、基準信号に同期して、第１〜第２ｎ相（ｎは１以上の整数）の多相周期信号をサンプルホールドして、第１〜第２ｎの多相信号を生成する第１〜第２ｎのサンプルホールド部と、第１〜第２ｎの多相信号に含まれる単調増加または単調減少する信号期間を、ｎビットの第１デジタル信号に基づいて１／２ｎ周期ごとに選択して単調変化信号を生成するセレクタと、単調変化信号を（ｍ−ｎ）ビット（ｍは２以上の整数で、ｍ＞ｎ）の第２デジタル信号に量子化する量子化器と、を備える。【選択図】図１

Description

本発明の実施形態は、位相−デジタル変換器および受信機に関する。

従来の位相-デジタル変換回路(ＴＤＣ：Time-to-Digital Converter)は、多数の縦属接続された遅延段にＲＦ信号を入力し、遅延段の各々の出力を１ビットで量子化して、位相-デジタル変換を行なっていた。

ところが、ＲＦ信号の周波数がＧＨｚ帯になると、遅延段の段数を増やさなければならず、回路面積が増大するとともに、ＴＤＣ全体の消費電流も増えるという課題があった。

米国特許第6429693号公報

R. Staszewski, "ALL-Digital PLL and Transmitter for Mobile Phones", IEEE J. of Solid-State Corcuits Vol. 40, No. 12, DEC 2005.

本発明が解決しようとする課題は、消費電力を削減可能な位相−デジタル変換器および受信機を提供することにある。

本実施形態では、基準信号に同期して、第１〜第２^ｎ相（ｎは１以上の整数）の多相周期信号をサンプルホールドして、第１〜第２^ｎの多相信号を生成する第１〜第２^ｎのサンプルホールド部と、
前記第１〜第２^ｎの多相信号に含まれる単調増加または単調減少する信号期間を、ｎビットの第１デジタル信号に基づいて１／２^ｎ周期ごとに選択して単調変化信号を生成するセレクタと、
前記単調変化信号を（ｍ−ｎ）ビット（ｍは２以上の整数で、ｍ＞ｎ）の第２デジタル信号に量子化する量子化器と、を備え、
前記基準信号と前記第１〜第２^ｎ相の多相周期信号との位相差信号の上位側ビットは前記第１デジタル信号であり、前記位相差信号の下位側ビットは前記第２デジタル信号である位相−デジタル変換器が提供される。

第１の実施形態に係る位相−デジタル変換器（ＴＤＣ）１を備えた受信機２の概略構成を示すブロック図。 位相−デジタル変換器（ＴＤＣ）１の内部構成の一例を示すブロック図。 セレクタ２４の内部構成の一例を示す図。 セレクタ２４内部の信号波形図。 第２の実施形態に係るセレクタ２４の内部構成を示すブロック図。 参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも低い場合の第２の実施形態の信号波形図。 参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも高い場合の第２の実施形態の信号波形図。 第３の実施形態に係るセレクタ２４の内部構成を示すブロック図。 参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも低い場合の第３の実施形態の信号波形図。 参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも高い場合の第３の実施形態の信号波形図。 第４の実施形態に係る位相−デジタル変換器１（ＴＤＣ）の内部構成を示すブロック図。 量子化器２５の内部の信号波形図。

以下、図面を参照しながら、本発明の実施形態を説明する。
（第１の実施形態）
図１は第１の実施形態に係る位相−デジタル変換器（ＴＤＣ）１を備えた受信機２の概略構成を示すブロック図である。図１の受信機２は、アンテナ３と、低雑音増幅器４と、周波数変換器５と、分周器６と、低域通過フィルタ７と、Ａ／Ｄ変換器（ＡＤＣ）８と、デジタル信号復調部（Ｍｏｄｅｍ）９と、周波数シンセサイザ部１０とを備えている。

アンテナ３で受信された受信信号は、低雑音増幅器４で増幅されて周波数変換器５に入力される。周波数変換器５は、低雑音増幅器４から出力された受信信号と、周波数シンセサイザ部１０で生成された電圧制御発振信号（以下、ＶＣＯ信号）との位相差を検出し、位相差信号を出力する。周波数変換器５、低域通過フィルタ７およびＡ／Ｄ変換器８はそれぞれ２つずつ設けられており、一方の周波数変換器５はＩ信号を生成し、他方の周波数変換器５はＱ信号を生成する。Ｉ信号とＱ信号は、それぞれ対応するＡ／Ｄ変換器８に入力されて、サンプリングされ、Ｉ信号のデジタル値とＱ信号のデジタル値が生成される。これらデジタル値は、デジタル信号復調部９に入力されて、デジタル復調処理が行われる。

周波数シンセサイザ部１０は、基準信号源１１と、位相−デジタル変換器（ＴＤＣ）１と、ループゲイン制御部１２と、電圧制御型発振器（ＶＣＯ：Voltage Control Oscillator）１３と、バイナリカウンタ１４とを有する。

位相−デジタル変換器１は、後に詳述するように、ＶＣＯ信号の位相を検出する。バイナリカウンタ１４は、ＶＣＯ信号の位相の検出に用いられる。ループゲイン制御部１２は、ＶＣＯ信号と受信信号の位相が一致するように帰還制御を行う。

図２は位相−デジタル変換器（ＴＤＣ）１の内部構成の一例を示すブロック図である。図２のＴＤＣ１は、分周器２１と、バイナリカウンタ２２と、複数のサンプルホールド部２３と、セレクタ２４と、量子化器（ＡＤＣ）２５とを有する。

図２の分周器２１は、ＶＣＯ信号を二分周して、位相が９０°ずつ異なる４種類の多相周期信号を生成する。なお、分周器２１が生成する多相周期信号は必ずしも４種類とは限らない。一般化すると、分周器２１は、第１〜第２^ｎ相（ｎは１以上の整数）の多相周期信号を生成する。また、分周器２１は、ＴＤＣ１の外側に設けてもよい。例えば図１の受信機２のＩＱ信号生成のための分周器６と共用することも可能である。

サンプルホールド部２３は、多相周期信号の数だけ設けられる。図２の例では、４つのサンプルホールド部２３が設けられている。各サンプルホールド部２３は、対応する多相周期信号を、基準信号源１１からの基準信号に同期してサンプルホールドして、多相信号を生成する。図２の例では、４種類の多相信号Ｐｈａｓｅ［４：１］が生成される。一般化すると、第１〜第２^ｎ相（ｎは１以上の整数）の多相周期信号が存在する場合は、第１〜第２^ｎの多相信号が生成される。

セレクタ２４は、第１デジタル信号ＴＤＣ［５：４］に基づいて、各サンプルホールド部２３で生成された複数の多相信号の中から一つを所定の時間間隔で選択して単調変化信号ＳＥＬ_ｏｕｔを生成する。図２の場合、セレクタ２４は、４種類の多相信号Ｐｈａｓｅ［４：１］のうち、単調増加または単調減少する信号期間を、第１デジタル信号ＴＤＣ［５：４］に基づいて１／４周期ごとに選択して単調変化信号ＳＥＬ_ｏｕｔを生成する。一般化すると、セレクタ２４は、第１〜第２^ｎの多相信号に含まれる単調増加または単調減少する信号期間を、ｎビットの第１デジタル信号に基づいて１／２^ｎ周期ごとに選択して単調変化信号ＳＥＬ_ｏｕｔを生成する。

単調変化信号ＳＥＬ_ｏｕｔは、単調増加または単調減少しているだけでなく、線形性を有していることが重要である。量子化器２５により、単調変化信号ＳＥＬ_ｏｕｔを量子化するためである。より詳細には、量子化器２５は、単調変化信号ＳＥＬ_ｏｕｔを（ｍ−ｎ）ビット（ｍは２以上の整数）の第２デジタル信号に量子化する。

上述した第１デジタル信号と第２デジタル信号を合成したデジタル信号が、基準信号とＶＣＯ信号との位相差信号になる。より具体的には、位相差信号の上位側ビットは第１デジタル信号であり、下位側ビットは第２デジタル信号である。図２の場合、位相差信号は５ビットのＴＤＣ［５：１］であり、そのうちの上位側ビットＴＤＣ［５：４］が第１デジタル信号であり、下位側ビットＴＤＣ［３：１］が第２デジタル信号である。

図３はセレクタ２４の内部構成の一例を示す図、図４はセレクタ２４内部の信号波形図である。図３に示すように、セレクタ２４は、比較器（第１比較器）３１と、エンコーダ（符号化部）３２と、４つのスイッチＳＷ１〜ＳＷ４とを有する。比較器３１は、４つのサンプルホールド部２３から出力された４種類の多相信号Ｐｈａｓｅ［４：１］のそれぞれを参照電圧Ｖ_ＲＥＦと比較して、比較結果を示す二値データＰＳＥＬ［４：１］を生成する。エンコーダ３２は、二値データＰＳＥＬ［４：１］のビット列を符号化した第１デジタル信号ＴＤＣ［５：４］を生成する。

４つのスイッチＳＷ１〜ＳＷ４のそれぞれは、４種類の多相信号Ｐｈａｓｅ［４：１］のそれぞれを選択するか否かを、ＰＳＥＬ［４：１］のうち対応するビット値に基づいて切り替える。より具体的には、スイッチＳＷ１は、ＰＳＥＬ［１］のビット値により、Ｐｈａｓｅ［１］を選択するか否かを切り替える。スイッチＳＷ２は、ＰＳＥＬ［２］のビット値により、Ｐｈａｓｅ［２］を選択するか否かを切り替える。スイッチＳＷ３は、ＰＳＥＬ［３］のビット値により、Ｐｈａｓｅ［３］を選択するか否かを切り替える。スイッチＳＷ４は、ＰＳＥＬ［４］のビット値により、Ｐｈａｓｅ［４］を選択するか否かを切り替える。

４種類の多相信号Ｐｈａｓｅ［４：１］の信号波形が例えば図４（ａ）のような正弦波信号の場合、比較器３１の出力信号ＰＳＥＬ［４：１］は、これらの多相信号が参照電圧Ｖ_ＲＥＦを超えた場合に１を出力し、それ以外では０を出力する。このため、ＰＳＥＬ［４：１］は、図４（ｂ）のようなパルス信号になる。スイッチは、ＰＳＥＬ［４：１］が１の期間だけ、対応するＰｈａｓｅ［４：１］を選択するため、セレクタ２４の出力信号ＳＥＬ_ｏｕｔは、図４（ｃ）のような単調増加で線形な単調変化信号ＳＥＬ_ｏｕｔになる。

セレクタ２４で選択された単調変化信号ＳＥＬ_ｏｕｔは、量子化器２５に入力される。量子化器２５は、単調変化信号ＳＥＬ_ｏｕｔを８レベルの第２デジタル信号ＴＤＣ［３：１］に量子化する。

ＰＳＥＬ［４：１］のそれぞれの選択範囲内で、多相信号の位相−電圧特性の単調増加性と線形性が確保されていれば、セレクタ２４の出力信号ＳＥＬ_ｏｕｔを量子化したデジタルコードＴＤＣ［３：１］は、基準信号ＲＥＦとの位相差を表していることになる。図２に示したカウンタ２２は、後述するように、ＴＤＣ［３：１］のビット列の値を決定するために用いられる。

図４において、例えばＰＳＥＬ［４］の選択範囲からＰＳＥＬ［３］の選択範囲に切り替わる瞬間、デジタルコードＴＤＣ［３：１］は一旦０００に戻るため単調増加性が確保されていないようにみえるが、ＰＳＥＬ［４：１］間で選択範囲が変わるたびに、新たな単調増加特性が得られて、ＴＤＣ［３：１］が新たに設定されるため、単調増加特性は常に維持される。

例えば、図４（ａ）のＡ点の位相は、ＰＳＥＬ［４］が１のときにスイッチＳＷ４を通過する多相信号Ｐｈａｓｅ［３］上の値であるＴＤＣ［３：１］＝（１１０）に対応し、ＰＳＥＬ［４］が選択されるのはＴＤＣ［５：４］＝（００）のときであり、基準信号ＲＥＦとの位相差信号ＴＤＣ［５：１］＝（００１１０）となる。

このように、第１の実施形態では、ＶＣＯ信号から生成した複数の多相周期信号が単調増加または単調減少する信号期間をそれぞれ選択して単調変化信号ＳＥＬ_ｏｕｔを生成し、この単調変化信号ＳＥＬ_ｏｕｔに基づいて位相差信号を生成する。このため、ＶＣＯ信号を遅延させて複数の位相の異なる信号を生成してから位相差信号を生成するよりも、大幅に消費電力を削減できる。

（第２の実施形態）
以下に説明する第２の実施形態は、セレクタ２４の内部構成が第１の実施形態と一部異なっているものの、その他の構成は第１の実施形態と同様であるため、以下では相違点を中心に説明する。また、以下では、第１の実施形態と同様に、分周器２１で４種類の多相同期信号を生成する例を説明するが、本実施形態は、第１〜第２^ｎ相（ｎは１以上の整数）の多相周期信号を生成する場合にも適用可能である。

図５は第２の実施形態に係るセレクタ２４の内部構成を示すブロック図である。図５のセレクタ２４は、図３のセレクタ２４の構成に加えて、位相同期部３３を有する。この位相同期部３３は、比較器３２に入力される参照電圧Ｖ_ＲＥＦを生成するものであり、位相比較器３４と、チャージポンプ３５と、ループフィルタ３６とを有する。位相比較器３４は、ＰＳＥＬ［４：１］のうち、隣接する２相のうち位相の早い相の立ち下がりエッジから後続する相の立ち上がりエッジの位相差を検出する。チャージポンプ３５は、位相比較器３４の出力信号を積分する。ループフィルタ３６は、チャージポンプ３５の出力信号を平滑化した信号を参照信号として比較器３１に供給する。

位相同期部３３で参照電圧Ｖ_ＲＥＦを生成する理由は、参照電圧Ｖ_ＲＥＦがばらつくとＰＳＥＬ［４：１］のパルス幅が変動してしまい誤動作の要因となるためである。また、比較器３１のオフセットをキャンセルする必要もあるためである。

図６および図７は第２の実施形態におけるセレクタ２４内部の信号波形図である。図６は参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも低い場合の信号波形図、図７は参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも高い場合の信号波形図である。

参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも低い場合は、図６に示すように、ＰＳＥＬ［４：１］のそれぞれのパルス期間がオーバーラップしてしまう。オーバーラップした期間内では、４つのスイッチＳＷ１〜ＳＷ４のうち、どれをオンするべきか判断できなくなり、誤動作の要因になる。また、参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも高い場合は、図７に示すように、ＰＳＥＬ［４：１］のそれぞれのパルス幅は狭くなり、どのスイッチもオンしない期間が生じてしまう。

そこで、位相同期部３３は、参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔに一致するように帰還制御を行う。より具体的には、位相同期部３３は、ＰＳＥＬ［４］の立ち下がりエッジとＰＳＥＬ［３］の立ち上がりエッジのタイミングが一致するように位相調整を行う。なお、ＰＳＥＬ［１］やＰＳＥＬ［２］を使って位相調整を行ってもよい。すなわち、位相同期部３３は、隣接する２相のうち位相の早い相の立ち下がりエッジと後続する相の立ち上がりエッジとのタイミングが一致するように位相調整を行う。

位相同期部３３内の位相比較器３４には、例えば、ＰＳＥＬ［４］を反転させたＰＳＥＬｂ［４］とＰＳＥＬ［３］が入力される。位相比較器３４は、これら２入力信号のうち、どちらの立ち上がりエッジが先に検出されるかで、ＵＰ信号を出力するか、ＤＮ信号を出力するかを決定する。例えば、ＰＳＥＬ［３］が先の場合はＵＰ信号を出力し、ＰＳＥＬｂ［４］が先の場合はＤＮ信号を出力する。

ＵＰ信号とＤＮ信号は、チャージポンプ３５により積分された後、ループフィルタ３６で平滑化されて、比較器３１の参照電圧Ｖ_ＲＥＦになる。

図６に示すように、ＰＳＥＬ［３］の立ち上がりエッジがＰＳＥＬｂ［４］の立ち下がりエッジよりも位相比較器３４に先に入力される場合は、参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔより低いことを意味するため、ＵＰ信号によって参照電圧Ｖ_ＲＥＦは徐々に上がり、ＵＰ信号が出力されなくなる状態、すなわちＰＳＥＬ［３］とＰＳＥＬｂ［４］のエッジが同タイミングになって、ＰＳＥＬ［４：１］のオーバーラップがなくなると、参照電圧Ｖ_ＲＥＦは最適電圧Ｖ_ｏｐｔに一致する。

また、図７に示すように、ＰＳＥＬｂ［４］の立ち下がりエッジがＰＳＥＬ［３］の立ち上がりエッジよりも位相比較器３４に先に入力される場合は、参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも高いことを意味し、ＤＮ信号によって基準電圧は徐々に下がり、ＤＮ信号が出力されなくなる状態、すなわちＰＳＥＬ［４：１］のオーバーラップがなくなると、参照電圧Ｖ_ＲＥＦは最適電圧Ｖ_ｏｐｔに一致する。

このようにして調整したＰＳＥＬ［４：１］を、スイッチＳＷ１〜ＳＷ４の切替信号として用いると、多相信号Ｐｈａｓｅ［４：１］の線形増加領域のみを抽出した単調変化信号ＳＥＬ_ｏｕｔをセレクタ２４で生成できる。

このように、第２の実施形態では、参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔに一致するように位相同期部３３で調整するため、複数のスイッチが重複してオンすることがなくなり、また、どのスイッチもオンしない期間が現れなくなり、線形な単調増加領域のみを含む単調変化信号ＳＥＬ_ｏｕｔを生成できる。

（第３の実施形態）
以下に説明する第３の実施形態は、第２の実施形態で説明した位相同期部３３をデジタル化するものである。

図８は第３の実施形態に係るセレクタ２４の内部構成を示すブロック図である。図８のセレクタ２４は、デジタル位相同期部４１を有する他は、図５と同様に構成されている。

図８のデジタル位相同期部４１は、デジタル位相比較器４２と、デジタル積分器４３と、デジタルフィルタ４４と、ＤＡ変換器４５とを有する。

デジタル位相比較器４２は、隣接する２相のうち位相の早い相の立ち下がりエッジから後続する相の立ち上がりエッジの位相差を検出して、２値のデジタル信号として出力する。デジタル位相比較器４２は、図８に示すように、１つのＤフリップフロップで構成可能である。例えば、ＤフリップフロップのＤ入力端子にはＰＳＥＬ［３］が入力され、クロック端子にはＰＳＥＬｂ［４］が入力される。ＰＳＥＬ［３］とＰＳＥＬｂ［４］のどちらの立ち上がりエッジが先に入力されるかで、Ｄフリップフロップの出力が１になるか−１（０）になるかが決定される。より具体的には、ＰＳＥＬ［３］の立ち上がりエッジの方が早ければ＋１になり、ＰＳＥＬｂ［４］の立ち上がりエッジの方が早ければ−１（０）になる。

デジタル位相比較器４２の出力は、デジタル積分器４３で積分された後、デジタルフィルタ４４により平滑化されて、ＤＡ変換器４５に入力される。ＤＡ変換器４５は、アナログ信号に変換して参照電圧Ｖ_ＲＥＦを生成する。

図９および図１０は第３の実施形態におけるセレクタ２４内部の信号波形図である。図９は参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも低い場合の信号波形図、図１０は参照電圧Ｖ_ＲＥＦが最適電圧Ｖ_ｏｐｔよりも高い場合の信号波形図である。

図９と図１０は、各図の最後に記載されたデジタル位相比較器４２の出力信号波形以外は、図６および図７と共通する。

このように、第３の実施形態は、デジタル位相同期部３３を用いて参照電圧Ｖ_ＲＥＦの調整を行うため、構成を簡略化でき、またノイズの影響も受けにくくなる。

（第４の実施形態）
以下に説明する第４の実施形態は、量子化器２５の内部構成に特徴を持たせたものである。

図１１は第４の実施形態に係る位相−デジタル変換器１（ＴＤＣ）の内部構成を示すブロック図である。図１１のＴＤＣ１は、量子化器２５の内部構成が第１〜第３の実施形態と異なっており、それ以外は共通するため、以下では、相違点を中心に説明する。

図１１の量子化器２５は、積分器５１と、比較器５２と、リセット信号生成部５３と、スイッチ（切替部）ＳＷ５，ＳＷ６と、微分器５４とを有する。

積分器５１は、時間とともに電圧レベルが上昇する積分信号を生成する。比較器５２は、キャリブレーションモード（Ｃａｌ．Ｍｏｄｅ：第１モード）時にはセレクタ２４が用いる参照電圧Ｖ_ＲＥＦと積分器５１の出力信号とを比較し、通常モード（第２モード）時にはセレクタ２４の出力信号と積分器５１の出力信号とを比較した結果に基づいて、二値信号を生成する。

リセット信号生成部５３は、比較器５２から出力される二値信号の値が変化してから基準信号の立ち上がりまたは立ち下がりエッジが入力されるまでの間、リセット信号ＲＳＴを出力する。リセット信号生成部５３は、例えば、２つのＤフリップフロップ５５，５６と、これらＤフリップフロップ５５，５６の出力信号同士でＮＡＮＤ演算を行うＮＡＮＤゲート５７と、を有する。

スイッチＳＷ５，ＳＷ６は、リセット信号ＲＳＴの出力期間中に積分器５１の動作を停止させる。微分器５４は、カウンタ２２のカウント値とリセット信号ＲＳＴとに基づいて、第２デジタル信号ＴＤＣ［３：１］を生成する。

積分器５１は、電流源５８とキャパシタＣの間に介挿されるスイッチＳＷ５と、キャパシタＣに並列接続されるスイッチＳＷ６と、を有し、キャパシタＣの一端側は比較器５２の＋入力端子に接続されている。比較器５２の−入力端子には、セレクタ２４の出力信号ＳＥＬ_ｏｕｔが入力される。

図１２は量子化器２５の内部の信号波形図である。リセット信号生成部５３から出力されるリセット信号ＲＳＴが１のときはリセット状態であり、スイッチＳＷ５はオフで、スイッチＳＷ６はオンする。

リセット信号生成部５３は、基準信号源１１からの基準信号ＲＥＦの立ち上がりエッジが入力されると、リセット信号を０にして、リセット状態を解除する（時刻ｔ１）。これにより、スイッチＳＷ１はオンに、スイッチＳＷ２はオフになり、積分器５１内のキャパシタＣは電荷の蓄積を開始し、積分器５１の出力信号（積分信号）ＣＰ_ｏｕｔの電圧レベルは、時間とともに線形に増大する（時刻ｔ１〜ｔ２）。

積分信号ＣＰ_ｏｕｔが参照電圧Ｖ_ＲＥＦまたはセレクタ２４の出力信号ＳＥＬ_ｏｕｔを超えると、比較器５２の出力信号ＣＭＰ_ｏｕｔは１になり（時刻ｔ２〜ｔ３）、リセット信号は１になる。

その後、基準信号源１１からの基準信号ＲＥＦがハイになると、リセット信号は０になる（時刻ｔ４）。リセット信号生成部５３内のフリップフロップ５５は、比較器５２の出力信号ＣＭＰ_ｏｕｔの立ち上がりエッジを検出すると、リセット信号ＲＳＴを１にしてリセット状態になる（時刻ｔ５）。これにより、スイッチＳＷ１はオフ、スイッチＳＷ２はオンし、積分器５１内のキャパシタＣは放電動作を開始し、積分信号ＣＰ_ｏｕｔは０になる（時刻ｔ６）。

量子化器２５がこのような動作を行っている最中、カウンタ２２は継続してカウントアップ動作を行う。微分器５４は、リセット信号ＲＳＴが解除された時点でのカウンタ２２のカウント値と、次にリセット信号ＲＳＴがリセット状態になった時点でのカウンタ２２のカウント値とを記憶し、両カウント値の差分を検出する微分処理を行う。微分器５４は、積分信号ＣＰｏｕｔが０の時点から、積分信号ＣＰ_ｏｕｔがセレクタ２４の出力信号ＳＥＬ_ｏｕｔまたは参照電圧Ｖ_ＲＥＦを超えるまでの時間を検出する。

微分器５４の出力信号は相対的なデジタル値であり、その最大値である参照電圧Ｖ_ＲＥＦで規格化する必要があることから、キャリブレーションモードを設けている。キャリブレーションモードでは、比較器５２は積分信号ＣＰ_ｏｕｔと参照電圧Ｖ_ＲＥＦとを比較し、微分器５４は、積分信号ＣＰ_ｏｕｔが０の時点から、積分信号ＣＰ_ｏｕｔが参照電圧Ｖ_ＲＥＦを超えるまでの時間を検出する。

図１２では、時刻ｔ１〜ｔ４がキャリブレーションモード期間であり、時刻ｔ５以降は通常モード期間である。

微分器５４は、上述したように、両カウント値の差分を検出して、その差分を参照電圧Ｖ_ＲＥＦで正規化したデジタル値ＴＤＣ［３：１］を出力する。

上述したカウンタ２２は、図１の受信機２に元々設けられているバイナリカウンタ１４を流用することができる。流用ができる理由は、微分器５４では、カウンタ２２のカウント値の差分を取ることから、カウンタ２２はカウントアップ動作を継続していればよく、カウント値には依存しないためである。

このように、第４の実施形態では、リセット状態が解除された時点のカウント値と、積分信号ＣＰ_ｏｕｔがセレクタ２４の出力信号ＳＥＬ_ｏｕｔを超えた時点のカウント値との差分を微分器５４で検出してＴＤＣ［３：１］を決定するため、量子化器２５の処理をデジタル信号処理で実現可能となる。また、カウンタ２２は常にカウントアップ動作を続けておけばよいため、図１の受信機２に元々設けられているカウンタ１４のカウント値をそのまま使用でき、別個にカウンタ２２を設けなくて済むため、位相−デジタル変換器１の内部構成を簡略化できる。

上述した実施形態で説明した受信機２および位相−デジタル変換器１の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、受信機１および位相−デジタル変換器１の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。

また、受信機１の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ 位相−デジタル変換器、２ 受信機、３ アンテナ、４ 低雑音増幅器、５ 周波数変換器、６ 分周器、７ 低域通過フィルタ、８ Ａ／Ｄ変換器、９ デジタル信号復調部、１０ 周波数シンセサイザ部、２１ 分周器、２２ バイナリカウンタ、２３ サンプルホールド部、２４ セレクタ、２５ 量子化器、３１ 比較器、３２ エンコーダ、３３ 位相同期部、３４ 位相比較器、３５ チャージポンプ、３６ ループフィルタ、４１ デジタル位相同期部、４２ デジタル位相比較器、４３ デジタル積分器、４４ デジタルフィルタ、４５ ＤＡ変換器、５１ 積分器、５２ 比較器、５３ リセット信号生成部、５４ 微分器、５５，５６ Ｄフリップフロップ、５７ ＮＡＮＤゲート
２

Claims (10)

1. 基準信号に同期して、第１〜第２^ｎ相（ｎは１以上の整数）の多相周期信号をサンプルホールドして、第１〜第２^ｎの多相信号を生成する第１〜第２^ｎのサンプルホールド部と、
   前記第１〜第２^ｎの多相信号に含まれる単調増加または単調減少する信号期間を、ｎビットの第１デジタル信号に基づいて１／２^ｎ周期ごとに選択して単調変化信号を生成するセレクタと、
   前記単調変化信号を（ｍ−ｎ）ビット（ｍは２以上の整数で、ｍ＞ｎ）の第２デジタル信号に量子化する量子化器と、を備え、
   前記基準信号と前記第１〜第２^ｎ相の多相周期信号との位相差信号の上位側ビットは前記第１デジタル信号であり、前記位相差信号の下位側ビットは前記第２デジタル信号である位相−デジタル変換器。
2. 電圧制御型発振器で生成された電圧制御発振信号を分周して前記第１〜第２^ｎ相の多相周期信号を生成する分周器を備える請求項１に記載の位相−デジタル変換器。
3. 前記セレクタは、
   前記第１〜第２^ｎの多相信号のそれぞれと所定の参照信号とを比較した結果を示す２^ｎ個の二値信号を生成する第１比較器と、
   前記２^ｎ個の二値信号を符号化して前記第１デジタル信号を生成する符号化部と、
   前記第１〜第２^ｎの多相信号のうち、隣接する２相のうち位相の早い相の立ち下がりエッジから後続する相の立ち上がりエッジまでの位相差を検出する位相比較器と、
   前記位相比較器の出力を積分するチャージポンプと、
   前記チャージポンプの出力信号を平滑化した信号を前記参照信号として前記比較器に供給するループフィルタと、を有する請求項１または２に記載の位相−デジタル変換器。
4. 前記位相比較器で検出された位相差を表すデジタル信号の出力を積分するデジタル積分器と、
   前記デジタル積分器の出力信号を平滑化するデジタルフィルタと、
   前記デジタルフィルタの出力信号をアナログの前記参照信号に変換するデジタル−アナログ変換器と、を備える請求項３に記載の位相−デジタル変換器。
5. 前記第１〜第２^ｎの多相信号のいずれかの立ち上がりまたは立ち下がりエッジの数を計測するカウンタを備え、
   前記量子化器は、
   時間とともに電圧レベルが上昇する積分信号を生成する積分器と、
   前記セレクタの出力信号と前記積分器の出力信号とを比較した結果に基づいて、二値信号を生成する第２比較器と、
   前記第２比較器から出力される前記二値信号の値が変化してから前記基準信号の立ち上がりまたは立ち下がりエッジが入力されるまでの間、リセット状態に設定するリセット信号生成部と、
   前記リセット状態の期間中は、前記積分器の動作を停止させる切替部と、
   前記リセット状態が解除された期間内にカウントされた前記カウンタのカウント値に基づいて前記第２デジタル信号を生成する微分器と、を有する請求項１乃至４のいずれかに記載の位相−デジタル変換器。
6. 前記微分器は、前記リセット信号が解除されたときの前記カウンタのカウント値と、次に前記リセット信号が入力されたときの前記カウンタのカウント値とに基づいて微分処理を行って前記第２デジタル信号を生成する請求項５に記載の位相−デジタル変換器。
7. 前記第２比較器は、第１モード時には前記セレクタが出力可能な最大信号と前記積分器の出力信号とを比較し、第２モード時には前記セレクタの出力信号と前記積分器の出力信号とを比較した結果に基づいて、二値信号を生成し、
   前記微分器は、前記第１モード時における前記第２比較器の比較結果に基づいて、前記微分処理した値を正規化して前記第２デジタル信号を生成する請求項５または６に記載の位相−デジタル変換器。
8. 受信信号の位相と、電圧制御型発振器で生成された電圧制御発振信号の位相との位相差を検出する周波数変換器と、
   前記周波数変換器の不要な高周波成分を除去する低域通過フィルタと、
   前記低域通過フィルタを通過した信号をデジタル信号に変換するアナログ−デジタル変換器と、
   前記電圧制御発振信号の周波数を帰還制御する周波数シンセサイザと、を備え、
   前記周波数シンセサイザは、
   前記電圧制御発振信号の位相を検出する位相−デジタル変換器と、
   前記電圧制御発振信号の位相を前記位相−デジタル変換器よりも粗く検出するカウンタと、
   前記位相−デジタル変換器の出力値と前記カウンタのカウント値とに基づいて、前記電圧制御発振信号の周波数を制御するための制御信号を生成するループゲイン制御部と、を有し、
   前記位相−デジタル変換器は、
   基準信号に同期して、第１〜第２^ｎ相（ｎは１以上の整数）の多相周期信号をサンプルホールドして、第１〜第２^ｎの多相信号を生成する第１〜第２^ｎのサンプルホールド部と、
   前記第１〜第２^ｎの多相信号に含まれる単調増加または単調減少する信号期間を、ｎビットの第１デジタル信号に基づいて１／２^ｎ周期ごとに選択して単調変化信号を生成するセレクタと、
   前記単調変化信号を（ｍ−ｎ）ビット（ｍは２以上の整数で、ｍ＞ｎ）の第２デジタル信号に量子化する量子化器と、を備え、
   前記基準信号と前記第１〜第２^ｎ相の多相周期信号との位相差信号の上位側ビットは前記第１デジタル信号であり、前記位相差信号の下位側ビットは前記第２デジタル信号である受信機。
9. 前記量子化器は、前記カウンタのカウント値を利用して、前記第２デジタル信号を量子化する請求項８に記載の受信機。
10. 前記受信信号を受信するアンテナを備える請求項８または９に記載の受信機。

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