JP2016219092A - 誤り訂正符号の編成を含む装置および方法 - Google Patents

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Abstract

【課題】より多くのＥＣＣビットを、より誤りを有しやすい位置のビットに割り当てることでデータの誤り訂正を向上させる。
【解決手段】第１のメモリセルと、第１のメモリセルにアクセスするように構成された第１のアクセスラインと、第２のメモリセルと、第２のメモリセルにアクセスするように構成された第２のアクセスラインとを有する装置および方法を含む。このような装置のうちの１つは、データを第１のメモリセルのあるメモリ部分に記憶させ、データと関連付けられた誤り訂正符号の第１の部分を第１のメモリセルの別のメモリ部分に記憶させ、かつ誤り訂正符号の第２の部分を第２のメモリセルに記憶させるように構成されたコントローラを含む。
【選択図】図１

Description

＜優先権出願＞
本出願は、２０１２年３月６日に出願された米国出願第１３／４１３，３６３号の恩典を主張するものであり、それはその全体が参照により本明細書に組み込まれる。
フラッシュメモリなどのメモリデバイスは、コンピュータおよび多くの電子製品に広く用いられている。このようなメモリデバイスは、多くのメモリセルを有する。情報は、書き込み動作でメモリセルに記憶され得る。記憶された情報は、読み出し動作で取り出され得るか、または消去動作で消去され得る。所与のデバイス面積に対してメモリセル密度が増大するにつれて、メモリデバイスに記憶された情報の信頼性を維持することが、課題をもたらし得る。
本発明の実施形態に従う、メモリデバイスの形態の装置のブロック図を示す。 本発明の実施形態に従う、メモリデバイスの一部分の略図を示す。 本発明の実施形態に従う、図２のメモリデバイスのメモリセルに記憶された情報の値を表すように構成され得る閾値電圧範囲を示すグラフである。 本発明の実施形態に従う、図２のメモリデバイスのメモリ部分に対応するブロック図を示す。 本発明の実施形態に従う、図４のメモリ部分に記憶され得る情報の異なるページを示す。 本発明の実施形態に従う、生成行列の構造を示す。 本発明の実施形態に従う、システムの形態の装置のブロック図を示す。 本発明の実施形態に従う、システムを動作させる方法を示すフロー図である。
図１は、本発明の実施形態に従う、メモリデバイス１００の形態の装置のブロック図を示す。メモリデバイス１００は、ライン（例えば、アクセスライン）ＷＬ０およびＷＬ１〜ＷＬｍならびにライン（例えば、データライン）ＢＬ０およびＢＬ１〜ＢＬｎに加えて行および列に配列することが可能なメモリセル１０３を有するメモリアレイ１０２を含むことが可能である。メモリデバイス１００は、ラインＷＬ０およびＷＬ１〜ＷＬｍならびにメモリセル１０３にアクセスするラインおよびメモリセル１０３と情報を交換する（例えば、転送する）ライン１０５を用いることが可能である。
行アクセス１０８および列アクセス１０９の回路は、アドレスレジスタ１１２に応答して、ライン１１０、１１１、または双方上の行アドレスおよび列アドレスの信号に基づいてメモリセル１０３にアクセスすることが可能である。入／出力回路１１４は、メモリセル１０３とライン１１０との間で情報を交換するように構成することが可能である。ライン１１０および１１１は、メモリデバイス１００内の結節または、メモリデバイス１００が常駐することが可能なパッケージ上のピン（または半田ボール）を含むことがある。
制御回路１１６は、ライン１１０および１１１上に存在する信号に基づいてメモリデバイス１００の動作を制御することが可能である。メモリデバイス１００の外部のデバイス（例えば、プロセッサまたはメモリコントローラ）は、ライン１１０、１１１、または双方上の信号の異なる組み合わせを用いて、異なる指令（例えば、読み出し、書き込み、または消去指令）をメモリデバイス１００に送出することが可能である。異なる指令をメモリデバイス１００に送出するデバイス（例えば、プロセッサまたはメモリコントローラ）は、メモリデバイス１００と同じ半導体ダイ上に形成することが可能であり、または、このようなデバイス（例えば、プロセッサまたはメモリコントローラ）は、メモリデバイス１００を形成する半導体ダイとは異なる半導体ダイ上に形成することも可能である。
メモリデバイス１００は、指令に応答して、情報をメモリセル１０３に記憶する（プログラムする）書き込み（例えば、プログラミング）動作または記憶された情報をメモリセル１０３から取り出す読み出し動作などのメモリ動作をメモリセル１０３に実施することが可能である。メモリデバイス１００はまた、消去動作を実施して、メモリセル１０３の一部または全部から情報をクリアすることが可能である。
メモリセル１０３に記憶された情報は、データと、このデータと関連付けられた誤り訂正符号（ＥＣＣ）とを含むことがある。ＥＣＣは、データがメモリセル１０３に記憶される前にこのデータに基づいて生成することが可能である。ＥＣＣは、パリティ検査ビットを含むことがある。データおよびその関連付けられたＥＣＣが、メモリセル１０３から取り出されるとき、このＥＣＣを用いて、このデータ中に発生し得た誤りを訂正するように用いることが可能である。データと関連付けられたＥＣＣは、メモリデバイス１００によって内部で発生する、または別のデバイス（例えば、メモリコントローラもしくはプロセッサ）によって外部で発生することが可能である。
メモリセル１０３の各々は、ビットの分数の値、１ビットの値、または、２ビット、３ビット、４ビット、もしくは別の数のビットなどの複数のビットの値を表す情報を記憶するようにプログラムすることが可能である。例えば、メモリセル１０３の各々は、１ビットの二進法数値「０」または「１」を表す情報を記憶するようにプログラムすることが可能である。１ビット／セルは、１レベルセルと呼ばれることもある。別の例では、メモリセル１０３の各々は、２ビットの４つの可能な値「００」、「０１」、「１０」、および「１１」のうちの一つ、３ビットの８つの可能な値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、および「１１１」のうちの一つ、または別の数の複数ビットの他の値のうちの一つなどの複数のビットの値を表す情報を記憶するようにプログラムすることが可能である。複数のビットを記憶する能力を有するセルは、複数レベルセル（または多状態セル）と呼ばれることもある。
メモリデバイス１００は不揮発性メモリデバイスを含むことが可能であり、メモリセル１０３は不揮発性メモリセルを含むことが可能であり、それで、メモリセル１０３は、電力がメモリデバイス１００から切断されたときに、そこに記憶された情報を保持することが可能である。例えば、メモリデバイス１００は、ＮＡＮＤフラッシュもしくはＮＯＲフラッシュメモリデバイスなどのフラッシュメモリデバイスまたは、可変抵抗メモリデバイス（例えば、相変化もしくは抵抗ＲＡＭデバイス）などの別の種類のメモリデバイスであり得る。
メモリデバイス１００は、メモリセル１０３が同じデバイス上の複数レベルに物理的に位置することが可能なメモリデバイスを含むことが可能であり、それで、メモリセル１０３の一部を、メモリデバイス１００の基板（例えば、半導体基板）上の複数レベルで一部の他のメモリセル１０３に積み重ねることが可能である。
当業者は、メモリデバイス１００は、本明細書に説明する例示の実施形態をあいまいにしないためにそのうちのいくつかを図１に示さない他の部品を含み得ることを認識し得る。
メモリデバイス１００の少なくとも一部分は、図２〜図８を参照して以下に説明するメモリデバイスに類似したまたはこれと同一の構造を含み得る。
図２は、本発明の実施形態に従う、メモリデバイス２００の一部分の略図を示す。メモリデバイス２００は、図１のメモリアレイ１０２の一部を形成することが可能なメモリアレイ２０２を含むことが可能である。図２に示すように、メモリアレイ２０２は、それぞれ、ラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、およびＷＬ４と関連付けられたメモリセル２１０、２１１、２１２、２１３、および２１４を含むことが可能である。ラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、およびＷＬ４の各々は、メモリ動作（例えば、読み出しまたは書き込み動作）中に、メモリセルメモリセル２１０、２１１、２１２、２１３、および２１４にアクセスするために、メモリデバイス２００のアクセスラインの一部を形成することが可能である。メモリデバイス２００は、それぞれラインＢＬ０〜ＢＬ９を含むことが可能である。ラインＢＬ０〜ＢＬ９の各々は、メモリデバイス２００のデータラインの一部を形成することが可能である。図２は、一例として、５つのラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、およびＷＬ４ならびに１０のラインＢＬ０〜ＢＬ９を示している。これらのラインの数は変化し得る。
メモリセル２１０、２１１、２１２、２１３、および２１４は、図２に示すように、ＮＡＮＤ構成に配列することが可能である。例えば、メモリセル２１０、２１１、２１２、および２１３は、メモリセルストリング２２０〜２２９などのメモリセルストリングとして配列することが可能である。メモリセルストリング２２０〜２２９の各々は、トランジスタのうちの一つ（例えば、選択トランジスタ）２１７を介してラインＢＬ０〜ＢＬ９のうちの一つに、かつトランジスタのうちの一つ（例えば、選択トランジスタ）２１８を介してラインＳＬに連結することが可能である。ラインＳＬは、メモリデバイス２００のソース（例えば、ソースライン）の一部を形成することが可能である。
メモリ動作（例えば、読み出しまたは書き込み動作）中に、メモリデバイス２００は、ラインＳＧＤを用いてトランジスタ２１７をオンにし、メモリセルストリング２２０〜２２９をそれぞれのラインＢＬ０〜ＢＬ９に連結する、またはトランジスタ２１７をオフにし、メモリセルストリング２２０〜２２９をそれぞれのラインＢＬ０〜ＢＬ９から切り離すことが可能である。メモリデバイス２００は、ラインＳＧＳを用いてトランジスタ２１８をオンにし、メモリセルストリング２２０〜２２９をラインＳＬに連結する、またはトランジスタ２１８をオフにし、メモリセルストリング２２０〜２２９をラインＳＬから切り離すことが可能である。
メモリセル２１０、２１１、２１２、２１３、および２１４は、メモリデバイス２００の複数レベルに物理的に位置することが可能であり、それで、同じメモリセルストリング中のメモリセルは、メモリデバイス２００の複数レベルで互いの上に積み重ねることが可能である。例えば、メモリセル２１４は、メモリデバイス２００の１つのレベルに物理的に位置することが可能である。メモリセル２１３は、メモリデバイス２００の別のレベルでメモリセル２１４の上に物理的に位置することが可能である。図２は、各々のメモリセルストリング中での１２のメモリセルストリング２２０〜２２９ならびに４つのメモリセル２１０、２１１、２１２、および２１３の例を示す。メモリセルストリングの数および各々のメモリセルストリング中のメモリセルの数は変化し得る。
メモリセル２１０およびメモリセル２１４は、メモリアレイ２０２のそれぞれのエッジに物理的に位置することが可能である。例えば、メモリセル２１０はメモリアレイ２０２のエッジに物理的に位置することが可能であり、それで、メモリセル２１０は、メモリアレイ２０２の他のメモリセル（例えば、２１１、２１２、２１３、および２１４）よりもトランジスタ２１７に近づき得る。別の例では、メモリセル２１４はメモリアレイ２０２の別のエッジに物理的に位置することが可能であり、それで、メモリセル２１０は、メモリアレイ２０２の他のメモリセル（例えば、２１０、２１１、２１２、および２１３）よりもトランジスタ２１８に近づき得る。
メモリ動作では、メモリデバイス２００は、メモリセル２１０、２１１、２１２、２１３、および２１４のうちの選択されたメモリセルに選択的にアクセスして、選択されたメモリセルに情報を（例えば、書き込み動作で）記憶するか、または選択されたメモリセルから情報を（例えば、読み出し動作で）取り出すことが可能である。メモリセル２１０、２１１、２１２、２１３、および２１４に記憶された情報は、データと、このデータと関連付けられたＥＣＣとを含み得る。例えば、メモリセル２１２のうちの選択されたメモリセルに情報を記憶するには、メモリデバイス２００は、メモリセル２１２だけがアクセス可能となるようにラインＷＬ０〜ＷＬ４を起動すればよい。これで、メモリデバイス２００は、例えば、適切な電圧（例えば、プログラミング電圧）をラインＷＬ２およびラインＢＬ０〜ＢＬ９に印加することによって、選択されたメモリセルに情報を記憶することが可能である。別の例では、メモリセル２１２のうちの選択されたメモリセルから情報（例えば、データおよびＥＣＣ）を取り出すには、メモリデバイス２００は、メモリセル２１２だけがアクセス可能となるように、ラインＷＬ０〜ＷＬ４を起動すればよい。これで、メモリデバイス２００は、例えば、記憶された情報を選択されたメモリセルからラインＢＬ０〜ＢＬ９を介して感知することによって、記憶された情報を選択されたメモリセルから取り出すことが可能である。
図２に示すように、同じラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、またはＷＬ４と関連付けられたメモリセル２１０、２１１、２１２、２１３、または２１４は、各々のメモリ部分がある数（あるグループ）のメモリセルを含むことが可能な異なるメモリ部分に編成することが可能である。例えば、メモリセル２１０（ラインＷＬ０と関連付けられる）は、メモリ部分２５１、２５２、および２５３に編成することが可能である。メモリセル２１１（ラインＷＬ１と関連付けられる）は、メモリ部分２６１、２６２、および２６３に編成することが可能である。メモリセル２１２（ラインＷＬ２と関連付けられる）は、メモリ部分２７１、２７２、および２７３に編成することが可能である。メモリセル２１３（ラインＷＬ３と関連付けられる）は、メモリ部分２８１、２８２、および２８３に編成することが可能である。メモリセル２１４（ラインＷＬ４と関連付けられる）は、メモリ部分２９１、２９２、および２９３に編成することが可能である。
メモリデバイス２００のメモリ部分は、異なるタイプの情報を記憶することが可能である。例えば、メモリ部分２５１、２６１、２７１、２８１、および２９１は、データを記憶することが可能である。メモリ部分２５２、２５３、２６２、２６３、２７２、２７３、２８２、２８３、２９２、および２９３は、メモリ部分２５１、２６１、２７１、２８１、および２９１に記憶されたそれぞれのデータと関連付けられたＥＣＣを記憶することが可能である。そうする代わりにまたはそうすることに加えて、メモリ部分２５２、２５３、２６２、２６３、２７２、２７３、２８２、２８３、２９２、および２９３はまた、他のタイプの情報（例えば、オーバーヘッド情報またはデータ管理情報）を記憶することも可能である。
図２は、一例として、メモリ部分２５１、２６１、２７１、２８１、および２９１、メモリ部分２５２、２６２、２７２、２８２、および２９２、ならびにメモリ部分２５３、２６３、２７３、２８３、および２９３の各々の中の特定の数（例えば、６、３、または１）のメモリセルを示している。これらのメモリ部分中のメモリセルのこの数は変化し得る。
簡単にするため、次の記述は、ラインＷＬ３と関連付けられたメモリセル２１３などの、ラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、およびＷＬ４のうちの一つと関連付けられたメモリセルの編成および機能を説明する。他のメモリセル２１０、２１１、２１２、および２１４は、類似の編成および機能を含み得る。
メモリセル２１３で、メモリ部分２７１は、メモリ部分２７２と２７３を合わせたサイズよりも実質的に大きいサイズ（例えば、メモリセルの数）を有し得る。例えば、メモリ部分２７１は、全てのメモリセル２１３の数の約９７％（例えば、９６．８７５％）を含み得るし、メモリ部分２７２および２７３は、全てのメモリセル２１３の数の約３％（例えば、３．１２５％）を含み得る。
一例として、メモリ部分２７１は、（６５，５３６のセルの各々が１ビットのデータを記憶するように構成されている場合に）８×８×２１０ビット（８Ｋバイト）のデータを記憶することが可能な、または、（６５，５３６のセルの各々が２ビットのデータを記憶するように構成されている場合に）１６×８×２１０ビット（１６Ｋバイト）のデータを記憶することが可能な６５，５３６＝８×８×２１０のセルを含み得る。メモリ部分２７２および２７３は、（２，０４８のセルの各々が１ビットのデータを記憶するように構成されている場合に）２５６バイトのデータを記憶することが可能な、または、（２，０４８のセルの各々が２ビットのデータを記憶するように構成されている場合に）５１２バイトのデータを記憶することが可能な２，０４８＝２５６×８のセルを含み得る。
メモリ部分２７２は、メモリ部分２７３のそれよりも大きいサイズ（例えば、メモリセルの数）を有し得る。例えば、メモリ部分２７２は、メモリ部分２７３のサイズの３倍のサイズを有し得る。したがって、メモリ部分２７２は、メモリ部分２７３に記憶することが可能なＥＣＣのサイズの３倍であるサイズを有するＥＣＣを記憶することが可能であり得る。例えば、メモリ部分２７３は６４バイトのＥＣＣを記憶することが可能な数のメモリセルを含み得るし、メモリ部分２７２は１９２バイトのＥＣＣを記憶することが可能な数のメモリセルを含み得る。
メモリ部分２５１、２６１、２７１、２８１、および２９１は、同じサイズを有し得る。例えば、メモリ部分２５１、２６１、２７１、２８１、および２９１の各々は、６５，５３６＝８×８×２１０のセル（例えば、各々の部分に８Ｋバイトまたは１６Ｋバイトのデータを記憶することが可能である）を含み得る。メモリ部分２５２、２６２、２７２、２８２、および２９２は、同じサイズを有し得る。例えば、メモリ部分２５２、２６２、２７２、２８２、および２９２の各々は、１，５３６＝１９２×８のセル（例えば、各々の部分に１９２バイトまたは３８４バイトのＥＣＣを記憶することが可能である）を含み得る。メモリ部分２５３、２６３、２７３、２８３、および２９３は、同じサイズを有し得る。例えば、メモリ部分２５３、２６３、２７３、２８３、および２９３の各々は、５１２＝６４×８のセル（例えば、各々のメモリ部分に６４バイトまたは１２８バイトのＥＣＣを記憶することが可能である）を含み得る。
メモリセル２１０、２１１、２１２、２１３、および２１４は、情報（例えば、データおよびＥＣＣ）を順次に記憶することが可能である。例えば、情報は、情報が（ラインＷＬ１と関連付けられる）メモリ部分２６１、２６２、および２６３のメモリセル２１１に記憶することが可能となる前に、（ラインＷＬ０と関連付けられる）メモリ部分２５１、２５２、および２５３のメモリセル（例えば、メモリセル２１０の全て）に記憶することが可能である。情報は、情報が（ラインＷＬ２と関連付けられる）メモリ部分２７１、２７２、および２７３のメモリセル２１２に記憶することが可能となる前に、（ラインＷＬ１と関連付けられる）メモリ部分２６１、２６２、および２６３のメモリセル２１１（例えば、メモリセル２１１の全て）に記憶することが可能であり、これが繰り返される。代替的には、他の順序（例えば、非順次的な順序）を用いることも可能である。
ラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、およびＷＬ４のうちの同じラインと関連付けられたメモリセル（２１０、２１１、２１２、２１３、または２１４）のメモリ部分は、メモリ動作でデータとＥＣＣとを同時に記憶することが可能である。言い換えれば、データおよびＥＣＣは、同じライン（例えば、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、またはＷＬ４のうちの一つ）のメモリセルに並列式に記憶することが可能である。例えば、メモリ部分２７１、２７２、および２７３の中のメモリセル２１２は、データとＥＣＣとを同時に記憶することが可能であり、それで、データが書き込み動作でメモリ部分２７１に記憶される間に、ＥＣＣは、同じ書き込み動作で、メモリ部分２７２および２７３に記憶される。別の例では、メモリ部分２８１、２８２、および２８３の中のメモリセル２１３は、データとＥＣＣとを同時に記憶することが可能であり、それで、データが書き込み動作でメモリ部分２８１に記憶される間に、ＥＣＣは、同じ書き込み動作で、メモリ部分２８２および２８３に記憶される。
図３は、本発明の実施形態に従う、図２のメモリセル２１０、２１１、２１２、２１３、および２１４に記憶された情報（例えば、データまたはＥＣＣ）の値を表すように構成することが可能な閾値電圧（ＶＴ）範囲３０１、３０２、３０３、および３０４を示すグラフである。図３に示すように、ＶＴ範囲のＶＴ値（例えば、ＶＴ軸に沿ったボルト単位の値）は、別のＶＴ範囲のＶＴ値とは異なる。例えば、ＶＴ範囲３０１は、ＶＴ範囲３０２、３０３、および３０４のＶＴ値に対して最低のＶＴ値を含み得る。ＶＴ範囲３０４は、ＶＴ範囲３０１、３０２、および３０３のＶＴ値に対して最高のＶＴ値を含み得る。
図３に示すように、ＶＴ範囲３０１、３０２、３０３、および３０４のＶＴ値は、２ビットの情報のそれぞれ４つの可能な値「００」、「０１」、「１０」、および「１１」を表すように構成することが可能である。それぞれＶＴ範囲３０１、３０２、３０３、および３０４に対応する順序「１１」、「１０」、「００」、および「０１」は、例示の順序である。異なる順序を用いることも可能である。
図３は、一例として４つのＶＴ範囲を示している。異なる数の範囲を用いることも可能である。例えば、８つの異なるＶＴ範囲を用いて、「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、および「１１１」を含む、３ビットの８つの可能な値を表すことが可能である。
図２では、メモリセル２１０、２１１、２１２、２１３、および２１４の各々は、２ビットの値「１１」、「１０」、「００」、または「０１」のうちのどれが選択されたメモリセルに記憶されるかに応じて、メモリセルに記憶された情報の値に対応するＶＴ範囲３０１、３０２、３０３、および３０４（図３）のうちの一つの内部にある（例えば、書き込み動作後の）ＶＴ値を維持することが可能である。例えば、図３に基づいて、選択されたメモリセル（例えば、図２の２１０、２１１、２１２、２１３、および２１４のうちの一つ）に値「１０」を記憶するには、書き込み動作が、選択されたメモリセルに、ＶＴ範囲３０２内のＶＴ値を維持させればよい。別の例では、選択されたメモリセルに値「０１」を記憶するには、書き込み動作が、選択されたメモリセルに、ＶＴ範囲３０４内のＶＴ値を維持させればよい。
読み出し動作は、選択されたメモリセルに記憶された情報を（例えば、感知することによって）取り出して、この選択されたメモリセルに記憶された情報の値（例えば、「００」、「０１」、「１０」、または「１１」）を決定することが可能である。例えば、読み出し動作では、ＶＴ範囲３０２に対応するＶＴ値が選択されたメモリセルから感知されると、（図３に基づいた）「１０」という値を感知されたＶＴ値から生成することが可能である。次に、値「１０」を、選択されたメモリセルに記憶された情報の値として提供（例えば、出力）することが可能である。
図２を参照して上述したように、メモリセル２１０、２１１、２１２、２１３、および２１４（図２）に記憶された情報は、データおよびＥＣＣを含み得る。したがって、図３で、値「００」、「０１」、「１０」、および「１１」の各々は、２ビットのデータまたは２ビットのＥＣＣのどちらかの値を表し得る。例えば、図２で、メモリ部分２８１中のメモリセル２１３はデータを記憶し得るため、メモリ部分２８１中の特定のメモリセル２１３がＶＴ範囲３０２（図３の値「１０」に対応する）内のＶＴ値を（例えば、感知されたときに）有している場合、その特定のメモリセルに記憶された情報は、２ビットのデータの値「１０」を表すことが可能である。別の例では、図２で、メモリ部分２８２および２８３の中のメモリセル２１３はＥＣＣを記憶し得るため、メモリ部分２８２および２８３の中の特定のメモリセル２１３がＶＴ範囲３０２（図３の値「１０」に対応する）内のＶＴ値を（例えば、感知されたときに）有している場合、その特定のメモリセル記憶された情報は、２ビットのＥＣＣの値「１０」を表すことが可能である。
図３に示すように、２ビット（値「００」、「０１」、「１０」、および「１１」を有する）の情報を、ビット位置ＭＳＢ（例えば、最上位のビット）のビットおよびビット位置ＬＳＢ（例えば、最下位のビット）のビットとして指定することが可能である。
メモリデバイス２００（図２）は、ページの情報中にデータビットを（記憶されるように）編成するように構成することが可能である。各々のページの情報は、データとその関連付けられたＥＣＣとを含み得る。１ページの情報中のデータのサイズ（例えば、８Ｋバイト）は、別のページの情報中のデータのサイズと同じであり得る。
あるページの情報中のデータのビットは、同じビット位置（例えば、ＭＳＢまたはＬＳＢ）に記憶されたビットを含み得る。例えば、あるページの情報は、同じビット位置ＭＳＢに記憶されたビットを有するデータを含み得る。別の例では、別のページの情報は、同じビット位置ＬＳＢに記憶されたビットを有するデータを含み得る。
図３に示すように、ビット位置ＭＳＢのビットの中で、値「１」、「１」、「０」、および「０」は、この順序で、ＶＴ範囲３０２での「１」からＶＴ範囲３０３での「０」に一回だけ変化する。ビット位置ＬＳＢのビットの中で、値「１」、「０」、「０」、および「１」は、この順序で、ＶＴ範囲３０１での「１」からＶＴ範囲３０２での「０」に変化し、かつＶＴ範囲３０３での「０」からＶＴ範囲３０４での「１」に変化するなど、二回変化する。したがって、ビット位置ＭＳＢのビットとビット位置ＬＳＢのビットとを比較すると、ビット位置ＬＳＢのビットは、ビット位置ＭＳＢのビットよりも変化する回数が多い。誤りは、ビットが同じ位置にとどまるときよりもビットがその値を（例えば、「０」と「１」との間で）変化させるときのほうが発生する可能性が高い。したがって、誤りは、ビット位置ＭＳＢのビットにおいてよりもビット位置ＬＳＢのビットにおいてのほうが発生する可能性が高い（例えば、２倍高い）。
したがって、図３の「１１」、「１０」、「００」、および「０１」の順序に基づいて、より誤りが発生しやすいページの情報は、ビット位置ＬＳＢのビットを有するデータを含むページの情報と関連し得る。より誤りが発生しにくいページの情報は、ビット位置ＭＳＢのビットを有するデータを含むページの情報と関連し得る。
一部の場合、図３の値「１１」、「１０」、「００」、および「０１」は、図３に示す順序とは異なる順序で配列することが可能である。このような場合、値「１１」、「１０」、「００」、および「０１」の順序によって、誤りは、ビット位置ＬＳＢのビットにおいてよりもビット位置ＭＳＢのビットにおいてのほうが発生しやすくなり得る。
要するに、より誤りが発生しやすいページの情報は、別のビット位置（例えば、図３の値の順序に基づくＭＳＢ）のビットを有するデータを含むページの情報よりも誤りを有しやすいビット位置（例えば、図３の値の順序に基づくＬＳＢ）のビットを有するデータを含むページの情報と関連し得る。より誤りが発生しにくいページの情報は、別のビット位置（例えば、図３の値の順序に基づくＬＳＢ）のビットを有するデータを含むページの情報よりも誤りを有しにくいビット位置（例えば、図３の値の順序に基づくＭＳＢ）のビットを有するデータを含むページの情報と関連し得る。
したがって、図４〜図８を参照して以下に説明するように、データの誤り訂正を向上させるには、より多くのＥＣＣ（例えば、より多い数のＥＣＣビット）を、より誤りを有しにくいビット位置のビットを有するデータよりも誤りを有しやすいと決定されたビット位置のビットを有するデータに対して割り当てればよい。メモリセル２１０、２１１、２１２、および２１３などのメモリセルに書き込まれ、かつこれらから取り出されたビットパターンの分析を（例えば、製造中に）実施して、どのビット位置（例えば、ＭＳＢまたはＬＳＢ）で、データのビットが誤りを有しやすいかを決定することが可能である。
図４は、本発明の実施形態に従う、図２のメモリセル２１０、２１１、２１２、２１３、および２１４のメモリ部分に対応するブロック図を示す。図４のメモリセル２１０、２１１、２１２、２１３、および２１４のメモリ部分の参照番号は、メモリ部分２５１、２５２、および２５３（ラインＷＬ０と関連する）、メモリ部分２６１、２６２、および２６３（ラインＷＬ１と関連する）、メモリ部分２７１、２７２、および２７３（ラインＷＬ２と関連する）、メモリ部分２８１、２８２、および２８３（ラインＷＬ３と関連する）、ならびにメモリ部分２９１、２９２、および２９３（ラインＷＬ４と関連する）を含む（図４に示すように）、図２のそれらと同じである。図４の図面は、原寸に比例していない。
図４に示すように、メモリ部分２５２、２６２、２７２、２８２、および２９２の各々は、メモリ部分２５２中の部分４０１、４０２、および４０３、メモリ部分２６２中の部分４１１、４１２、および４１３、メモリ部分２７２中の部分４２１、４２２、および４２３、メモリ部分２８２中の部分４３１、４３２、および４３３、ならびにメモリ部分２９２中の部分４４１、４４２、および４４３などの部分（例えば、サブ部分）を含み得る。
部分４０１、４０２、および４０３は、同じサイズ（例えば、同じ数のメモリセル）を有し得る。部分４０１、４０２、および４０３の各々もまた、メモリ部分２５３のサイズに等しいサイズを有し得る。部分４１１、４１２、および４１３は、メモリ部分２６３のサイズに等しくあり得る同じサイズ（例えば、同じ数のメモリセル）を有し得る。部分４２１、４２２、および４２３は、メモリ部分２７３のサイズに等しくあり得る同じサイズ（例えば、同じ数のメモリセル）を有し得る。部分４３１、４３２、および４３３は、メモリ部分２８３のサイズに等しくあり得る同じサイズ（例えば、同じ数のメモリセル）を有し得る。部分４４１、４４２、および４４３は、メモリ部分２９３のサイズに等しくあり得る同じサイズ（例えば、同じ数のメモリセル）を有し得る。
図５は、本発明の実施形態に従う、図４のメモリ部分に記憶することが可能な異なるページの情報（例えば、データおよびＥＣＣ）を示す。図４のメモリセル２１０、２１１、２１２、２１３、および２１４のメモリ部分の参照番号は、メモリ部分２５１、２５２、および２５３（ラインＷＬ０と関連する）、メモリ部分２６１、２６２、および２６３（ラインＷＬ１と関連する）、２７１、２７２、および２７３（ラインＷＬ２と関連する）、メモリ部分２８１、２８２、および２８３（ラインＷＬ３と関連する）、ならびにメモリ部分２９１、２９２、および２９３（ラインＷＬ４と関連する）を含む図２のそれらと同じである。
図５に示すように、この情報は、データ５５５および関連付けられたＥＣＣ５５７、データ５６５および関連付けられたＥＣＣ５６７、データ５６６および関連付けられたＥＣＣ５６８、データ５７５および関連付けられたＥＣＣ５７７、データ５７６および関連付けられたＥＣＣ５７８、データ５８５および関連付けられたＥＣＣ５８７、データ５８６および関連付けられたＥＣＣ５８８、データ５９５および関連付けられたＥＣＣ５９７などのデータとそれらの関連付けられたＥＣＣとを含み得る。
特定のデータと関連付けられたＥＣＣを用いて、その特定のデータ中で発生し得た誤りを訂正することが可能である。例えば、ＥＣＣ５７７を用いて、データ５７５が読み出し動作で取り出されたときにデータ５７５中で発生し得た誤りを訂正することが可能である。別の例では、ＥＣＣ５７８を用いて、データ５７６が読み出し動作で取り出されたときにデータ５７６中で発生し得た誤りを訂正することが可能である。
図５で、「ＤＡＴＡ ＷＬｘ」、「ＤＡＴＡＡ ＷＬｘ」、および「ＤＡＴＡＢ ＷＬｘ」（式中、ｘ＝０、１、２、３、または４）は、それぞれラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、およびＷＬ４と関連付けられたメモリ部分２５１、２６１、２７１、２８１、および２９１に記憶されたデータ５５５、５６５、５７５、５８５、および５９５の中の異なるデータ（例えば、データのビット）を表し得る。例えば、「ＤＡＴＡＡ ＷＬ１」は、ラインＷＬ１と関連付けられたメモリ部分２６１に記憶されたページの情報中のデータを表し得る。別の例では、「ＤＡＴＡＢ ＷＬ１」は、ラインＷＬ１と関連付けられたメモリ部分２６１に記憶された情報の別のページ中のデータを表し得る。「ＤＡＴＡＡ ＷＬ１」および「ＤＡＴＡＢ ＷＬ１」は、ラインＷＬ１と関連付けられたメモリ部分２６１の同じメモリセルに記憶され得る。「ＤＡＴＡＡ ＷＬ２」および「ＤＡＴＡＢ ＷＬ２」は、ラインＷＬ２と関連付けられたメモリ部分２７１に記憶された情報の２つの異なるページ中のデータを表し得る。「ＤＡＴＡＡ ＷＬ３」および「ＤＡＴＡＢ ＷＬ３」は、ラインＷＬ３と関連付けられたメモリ部分２８１に記憶された情報の２つの異なるページ中のデータを表し得る。
異なるページの情報中のデータが、同じサイズ（例えば、同じ数のビット）を有し得る。例えば、データ５５５、５６５、５６６、５７５、５７６、５８５、５８６、および５９５（例えば、「ＤＡＴＡ ＷＬｘ」、「ＤＡＴＡＡ ＷＬｘ」、および「ＤＡＴＡＢ ＷＬｘ」で表される）は、同じ数のビット（例えば、６５，５３６ビット＝８×８×２１０＝８Ｋバイト）を有し得る。
「ＥＣＣＹ（ＤＡＴＡ ＷＬｘ）」、「ＥＣＣＹ（ＤＡＴＡＡ ＷＬｘ）」、および「ＥＣＣＹ（ＤＡＴＡＢ ＷＬｘ）」（式中、Ｙ＝０、１、２、３、または４）は、メモリ部分２５１、２６１、２７１、２８１、および２９１に記憶されたデータと関連付けられたＥＣＣ５５７、５６７、５７７、５８７、５８８、および５９７という異なる集合（例えば、パリティ検査ビットの集合）を表し得る。例えば、「ＥＣＣ０（ＤＡＴＡＡ ＷＬ２）」、「ＥＣＣ１（ＤＡＴＡＡ ＷＬ２）」、「ＥＣＣ２（ＤＡＴＡＡ ＷＬ２）」は、データ「ＤＡＴＡＡ ＷＬ２」と関連付けられたＥＣＣの３つの集合を表し得る。別の例では、「ＥＣＣ０（ＤＡＴＡＢ ＷＬ２）」、「ＥＣＣ１（ＤＡＴＡＢ ＷＬ２）」、「ＥＣＣ２（ＤＡＴＡＢ ＷＬ２）」、「ＥＣＣ３（ＤＡＴＡＢ ＷＬ２）」、および「ＥＣＣ４（ＤＡＴＡＢ ＷＬ２）」は、データ「ＤＡＴＡＢ ＷＬ２」と関連付けられたＥＣＣの５つの集合を表し得る。
「ＥＣＣＹ（ＤＡＴＡ ＷＬｘ）」、「ＥＣＣＹ（ＤＡＴＡＡ ＷＬｘ）」、および「ＥＣＣＹ（ＤＡＴＡＢ ＷＬｘ）」は、同じサイズ（例えば、５１２ビット＝６４バイトなどの同じ数のビット）を有し得る。
図５に示すデータおよびＥＣＣは、ページの情報中に編成することが可能である。例えば、ラインＷＬ２と関連付けられたメモリ部分に記憶されたあるページの情報は、「（ＤＡＴＡＡ ＷＬ２）」、「ＥＣＣ０（ＤＡＴＡＡ ＷＬ２）」、「ＥＣＣ１（ＤＡＴＡＡ ＷＬ２）」、「ＥＣＣ２（ＤＡＴＡＡ ＷＬ２）」、および「ＥＣＣ４（ＤＡＴＡＢ ＷＬ１）」を含み得る。ラインＷＬ２と関連付けられたメモリ部分に記憶された別のページの情報は、「（ＤＡＴＡＢ ＷＬ２）」、「ＥＣＣ０（ＤＡＴＡＢ ＷＬ２）」、「ＥＣＣ１（ＤＡＴＡＢ ＷＬ２）」、「ＥＣＣ２（ＤＡＴＡＢ ＷＬ２）」、および「ＥＣＣ３（ＤＡＴＡＢ ＷＬ２）」を含み得る。
図５に示すように、情報の異なるページからのデータが、同じラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、またはＷＬ４と関連付けられた同じメモリ部分に記憶され得る。例えば、２つの異なるページの情報からのデータ「ＤＡＴＡＡ ＷＬ２」および「ＤＡＴＡＢ ＷＬ２」が、ラインＷＬ２と関連付けられた同じメモリ部分２７１に記憶され得る。
特定のデータと関連付けられたＥＣＣ全体は、同じページの情報中にデータとして編成することが可能であり、したがって、同じライン（ラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、およびＷＬ４のうちの一つ）と関連付けられたメモリ部分に記憶することが可能である。例えば、「（ＤＡＴＡＡ ＷＬ２）」と関連付けられた「ＥＣＣ０（ＤＡＴＡＡ ＷＬ２）」、「ＥＣＣ１（ＤＡＴＡＡ ＷＬ２）」、および「ＥＣＣ２（ＤＡＴＡＡ ＷＬ２）」は、同じページの情報中に編成して、同じラインＷＬ２と関連付けられたメモリ部分に記憶することが可能である。
特定のデータと関連付けられたＥＣＣの一部分（例えば、一集合）を、その特定のデータを含むページの情報とは異なるページの情報中に編成することが可能である。これらの異なるページの情報は、異なるアクセスラインと関連付けられたメモリ部分に記憶することが可能である。例えば、ＤＡＴＡＢ ＷＬ２と関連付けられたＥＣＣの一部分（例えば、ＥＣＣ４（ＤＡＴＡＢ ＷＬ２））を、ＤＡＴＡＢ ＷＬ２を含むページの情報とは異なる「（ＤＡＴＡＡ ＷＬ３）」、「ＥＣＣ０（ＤＡＴＡＡ ＷＬ３）」、「ＥＣＣ１（ＤＡＴＡＡ ＷＬ３）」、および「ＥＣＣ２（ＤＡＴＡＡ ＷＬ３）」を含むページの情報中に編成することが可能である。したがって、データとその関連付けられたＥＣＣとは、２つの異なるページの情報中に編成することが可能であり、したがって、ラインＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、およびＷＬ４のうちの２つの異なるラインと関連付けられたメモリ部分に記憶することが可能である。２つの異なるライン（例えば、ＷＬ２およびＷＬ３）は、互いのすぐ隣に物理的に位置することが可能である。したがって、異なるラインと関連付けられたメモリ部分は、互いのすぐ隣に物理的に位置するメモリセル（例えば、２１２および２１３）を含み得る。
図５に示すように、ラインＷＬ０、ＷＬ２、ＷＬ２、ＷＬ３、およびＷＬ４のうちの一部（例えば、ラインＷＬ０およびＷＬ４）と関連付けられたメモリ部分を、１ページだけの情報を記憶するように構成することが可能である。例えば、ラインＷＬ０と関連付けられたメモリ部分２５１、２５２、および２５３は、「ＤＡＴＡ ＷＬ０）」、「ＥＣＣ０（ＤＡＴＡ ＷＬ０）」、「ＥＣＣ１（ＤＡＴＡ ＷＬ０）」、「ＥＣＣ２（ＤＡＴＡ ＷＬ０）」、および「ＥＣＣ３（ＤＡＴＡ ＷＬ０）」を含む１ページだけの情報を記憶するように構成することが可能である。別の例では、ラインＷＬ４と関連付けられたメモリ部分２９１、２９２、および２９３は、「ＤＡＴＡ ＷＬ４」、「ＥＣＣ０（ＤＡＴＡ ＷＬ４）」、「ＥＣＣ１（ＤＡＴＡ ＷＬ４）」、「ＥＣＣ２（ＤＡＴＡ ＷＬ４）」、および「ＥＣＣ４（ＤＡＴＡＢ ＷＬ３）」を含む１ページだけの情報を記憶するように構成することが可能である。
図５に示すように、ラインＷＬ０、ＷＬ２、ＷＬ２、ＷＬ３、およびＷＬ４のうちの一部（例えば、ラインＷＬ１、ＷＬ２、およびＷＬ３）と関連付けられたメモリ部分を、複数ページの情報を記憶するように構成することが可能である。例えば、図５に示すように、メモリ部分２７１は、データ５７５を含むあるページの情報と、データ５７６を含む別のページの情報とを記憶するように構成することが可能である。この例では、メモリ部分２１７が８×８×２１０個のメモリセルを含み、これらのメモリセルの各々が、２ビットのデータを記憶するように構成されている場合、メモリ部分２１７は、１ページの情報に含まれる８×８×２１０ビット（８Ｋバイト）のデータ５７５と、別のページの情報に含まれる別の８×８×２１０ビット（８Ｋバイト）のデータ５７６とで、合計１６Ｋバイトのデータを記憶することが可能である。
図５は、２ページの情報をメモリ部分２６１、２７１、および２８１の各々に記憶することが可能な例を示す。メモリ部分２６１、２７１、および２８１の各々に記憶することが可能な複数のページの数は変化し得る。例えば、メモリセルメモリ部分２６１、２７１、および２８１が３ビットの情報を記憶するように構成されている場合、メモリ部分２６１、２７１、および２８１の各々は、最大で３ページの情報を記憶することが可能である。
異なるデータと関連付けられたＥＣＣは、異なるサイズ（例えば、異なる数の集合および異なる数のビット）を有し得る。例えば、図５に示すように、ＥＣＣ５５７、５６７、５６８、５７７、５７８、５８７、５８８、および５９７は、異なる数の集合のＥＣＣを含み得る。ＥＣＣ５５７および５６７の各々は、４つの集合のＥＣＣ（例えば、４つの集合で合計２５６バイトになる各々の集合中の６４バイトのＥＣＣ）を含み得る。ＥＣＣ５７７、５８７、および５９７の各々は、３つの集合のＥＣＣ（例えば、３つの集合で合計１９２バイトになる各々の集合中の６４バイトのＥＣＣ）を含み得る。ＥＣＣ５６８、５７８、および５８８の各々は、５つの集合のＥＣＣ（例えば、５つの集合で合計３２０バイトになる各々の集合中の６４バイトのＥＣＣ）を含み得る。
より誤りが発生しやすいページの情報中のデータは、より誤りが発生しにくいページの情報中のデータよりも、より多くの集合のＥＣＣと関連付けることが可能である。例えば、図５で、データ５６６、５７６、および５８６の各々は５つの集合のＥＣＣと関連付けられているため、データ５６６、５７６、および５８６を含むページの情報は、より誤りが発生しやすいページの情報であると言及することが可能である。別の例では、図５で、データ５５５、５６５、５７５、５８５、および５９５の各々は５つ未満の集合のＥＣＣと関連付けられているため、データ５５５、５６５、５７５、５８５、および５９５を含むページの情報は、より誤りが発生しにくいページの情報であると言及することが可能である。
ＥＣＣ５５７、５６７、５６８、５７７、５７８、５８７、５８８、および５９７は、低密度パリティ検査（ＬＤＰＣ）符号化技法を含む技法を用いて生成することが可能である。例えば、当業者には周知なように、生成行列（例えばＧ行列）は、ＬＤＰＣ符号に基づいて生成することが可能である。このような生成行列を用いて、それぞれ、データ５５５、５６５、５６６、５７５、５７６、５８５、５８６、および５９５と関連付けられたＥＣＣ５５７、５６７、５６８、５７７、５７８、５８７、５８８、および５９７の「ＥＣＣＹ（ＤＡＴＡ ＷＬｘ）」、「ＥＣＣＹ（ＤＡＴＡＡ ＷＬｘ）」、および「ＥＣＣＹ（ＤＡＴＡＢ ＷＬｘ）」を生成することが可能である。
図６は、本発明の実施形態に従う、生成行列６１０の構造を示す。生成行列６１０は、５つの層６０１、６０２、６０３、６０４、および６０５を含むことが可能であり、したがって、５層の準巡回ＬＤＰＣ符号器および５層の準巡回ＬＤＰＣ復号器などの準巡回ＬＤＰＣコーデック中に実装することが可能である。図６に示すように、層６０１、６０２、６０３、６０４、および６０５の各々は、データ部分６３１およびパリティ検査部分６３２を形成する、部分行列６２０などの部分行列を含み得る。部分行列６２０の各々は、行および列に配列されたある数の二進法数値「０」エントリおよび「１」エントリを含み得る。簡単なように、エントリ「０」および「１」は、部分行列６２０には示されていない。その代わりに、部分行列６２０には、対角線がエントリ「１」の位置を表し、スペースがエントリ「０」の位置を表している。
生成行列６１０を（例えば、データの符号化中に）用いて、図５を参照して上述したように、ＥＣＣ５５７、５６７、５６８、５７７、５７８、５８７、５８８、および５９７などのＥＣＣを生成することが可能である。特定のデータと関連付けられたＥＣＣの異なる数の集合（例えば、最大で５つの集合のパリティ検査ビット）を、生成することが可能である。
例えば、特定のデータと関連付けられた５つの集合のＥＣＣ（例えば、ＥＣＣ０、ＥＣＣ１、ＥＣＣ２、ＥＣＣ３、およびＥＣＣ４）を、５つの層６０１、６０２、６０３、６０４、および６０５のすべてを用いるなど、生成行列６１０の全ての層を用いて生成することが可能である。したがって、より誤りが発生しやすいページの情報に含まれることになる特定のデータについては、その特定のデータと関連する５つの集合のＥＣＣを、生成行列６１０の５つの層６０１、６０２、６０３、６０４、および６０５のすべてを用いて生成すればよい。
別の例では、特定のデータと関連付けられた５つ未満の集合のＥＣＣ（例えば、３つの集合のＥＣＣ０、ＥＣＣ１、およびＥＣＣ２または４つの集合のＥＣＣ０、ＥＣＣ１、ＥＣＣ２、およびＥＣＣ３）を、（３つの集合のＥＣＣを生成するために）３つだけの層６０１、６０２、および６０３を用いるまたは（４つの集合のＥＣＣを生成するために）４つだけの層６０１、６０２、６０３、および６０４を用いるなどの、生成行列６１０の全ての層よりも少ない層を用いることによって生成することが可能である。したがって、より誤りが発生しにくいページの情報に含まれることになる特定のデータについては、その特定のデータと関連付けられた３つまたは４つの集合のＥＣＣを、３つだけの層６０１、６０２、および６０３または４つだけの層６０１、６０２、６０３、および６０４を用いることによって生成すればよい。
生成行列６１０に基づいて生成されたＥＣＣの集合（例えば、ＥＣＣ０、ＥＣＣ１、ＥＣＣ２、ＥＣＣ３、およびＥＣＣ４）は、図５を参照して上述した集合「ＥＣＣＹ（ＤＡＴＡ ＷＬｘ）」、「ＥＣＣＹ（ＤＡＴＡＡ ＷＬｘ）」、および「ＥＣＣＹ（ＤＡＴＡＢ ＷＬｘ）」に対応し得る。
また、図６の生成行列６１０を（例えば、データを復号化中に）用いて、誤りがデータ中に発生した場合に、データと関連付けられたＥＣＣに基づいて、データを生成することが可能である。ＥＣＣの５つの集合（例えば、ＥＣＣ０、ＥＣＣ１、ＥＣＣ２、ＥＣＣ３、およびＥＣＣ４）が特定のデータと（例えば、データの符号化中に）関連付けられた場合、生成行列６１０の４つの層（例えば、６０１、６０２、６０３、および６０４）に対応するＥＣＣの４つの集合を最初に用いて、その特定のデータの再生成を試行することが可能である。このデータの生成が失敗した場合、ＥＣＣの全ての５つの集合と、生成行列６１０の全ての５つの層（例えば、６０１、６０２、６０３、６０４、および６０５）とを用いて、その特定のデータの再生成を試行することが可能である。別の例では、ＥＣＣの３つの集合（例えば、ＥＣＣ０、ＥＣＣ１、およびＥＣＣ２）が特定のデータと（例えば、データの符号化中に）関連付けられた場合、ＥＣＣの３つの集合と、生成行列６１０の対応する３つの層（例えば、６０１、６０２、および６０３）とを用いて、その特定のデータの再生成を試行することが可能である。別の例では、ＥＣＣの４つの集合（例えば、ＥＣＣ０、ＥＣＣ１、ＥＣＣ２、およびＥＣＣ３）が特定のデータと（例えば、データの符号化中に）関連付けられた場合、ＥＣＣの４つの集合と、生成行列６１０の対応する４つの層（例えば、６０１、６０２、６０３、および６０４）とを用いて、その特定のデータの再生成を試行することが可能である。
図７は、本発明の実施形態に従う、システム７００の形態の装置のブロック図を示す。システム７００は、デバイス７１０、７２０、および７３０を含み得る。デバイス７１０は、汎用プロセッサまたは特定用途向け集積回路（ＡＳＩＣ）などのプロセッサを含み得る。デバイス７２０は、デバイス７１０と７３０との間の情報の転送を制御するために、メモリコントローラを含み得る。デバイス７２０はまた、デバイス７１０から転送されたデータなどのデータと関連付けられたＥＣＣを生成することが可能である。デバイス７３０は、図１のメモリデバイス１００などのメモリデバイスを含み得る。デバイス７１０、７２０、および７３０の各々は、個別の半導体ダイ上に物理的に位置することが可能である。代替的には、デバイス７１０、７２０、および７３０の任意の２つまたはデバイス７１０、７２０、および７３０の全ては、同じ半導体ダイ上に物理的に位置することが可能である。
図７で、「ＤＡＴＡ＋ＥＣＣ」は、システム７００中のデータと、その関連付けられたＥＣＣとを表し得る。このデータは、図５を参照して上述したデータ５５５、５６５、５６６、５７５、５７６、５８５、５８６、および５９５に含まれる「ＤＡＴＡ ＷＬｘ」、「ＤＡＴＡＡ ＷＬｘ」、または「ＤＡＴＡＢ ＷＬｘ」に対応し得る。図７で、ＥＣＣは、図５を参照して上述したＥＣＣ５５７、５６７、５６８、５７７、５７８、５８７、５８８、および５９７に含まれる「ＥＣＣＹ（ＤＡＴＡ ＷＬｘ）」、「ＥＣＣＹ（ＤＡＴＡＡ ＷＬｘ）」、および「ＥＣＣＹ（ＤＡＴＡＢ ＷＬｘ）」に対応し得る。図７で、ＥＣＣ４（ＤＡＴＡＢ）は、図５を参照して上述した「ＥＣＣ４（ＤＡＴＡＢ ＷＬ１）」、「ＥＣＣ４（ＤＡＴＡＢ ＷＬ２）」、または「ＥＣＣ４（ＤＡＴＡＢ ＷＬ３）」に対応し得る。
以下の説明は、情報をデバイス７３０に記憶するための、システム７００中での例示の動作（例えば、書き込み動作）を記述する。この例示の動作では、デバイス７１０は、（デバイス７３０に記憶される予定の）データをデバイス７２０に転送することが可能である。すると、デバイス７２０は、このデータと関連付けられたＥＣＣを生成して、データとその関連付けられたＥＣＣとをデバイス７３０に転送して、その中に記憶されるようにすることが可能である。
この例示の動作では、デバイス７２０のインターフェース７３２は、データをデバイス７１０から受信して、この受信したデータをバッファ７３４に転送することが可能である。デバイス７２０は、データをバッファ７３４から受信して、データと関連付けられたＥＣＣを生成するために、ＥＣＣ生成器７３６を含むことが可能である。
ＥＣＣ生成器７３６は、ＥＣＣ生成器７３６に実装された生成行列（例えば、図６の生成行列６１０）に少なくとも部分的に基づいてＥＣＣを生成するために、符号器７３７を含むことが可能である。ＥＣＣ生成器７３６によって生成されたＥＣＣは、異なる数のＥＣＣ集合（例えば、パリティ検査ビットの集合）を含み得る。例えば、このＥＣＣは、どのページの情報が、そのページの情報がデバイス７３０に送出される前にデータを含むかによって、３つ、４つ、または５つの集合を含み得る。例えば、図５および図６を参照して上述したように、より誤りを発生しやすいページの情報の中のデータと関連付けられたＥＣＣは、５つの集合のＥＣＣを含み得る。より誤りを発生しにくいページの情報の中のデータと関連付けられたＥＣＣは、３つまたは４つの集合のＥＣＣを含み得る。
図７で、例えば、データがより誤りを発生しにくいページの情報に含まれる場合、その特定のデータに対してＥＣＣ生成器７３６が生成したＥＣＣは、３つまたは４つの集合のＥＣＣを含み得るが、これらは、図５のＥＣＣ５７７、５８７、および５９７の各々の中の３つの集合ＥＣＣ０、ＥＣＣ１、およびＥＣＣ２またはＥＣＣ５５７および５６７の各々の中の４つの集合ＥＣＣ０、ＥＣＣ１、ＥＣＣ２、およびＥＣＣ３と類似し得るまたは同一であり得る。別の例では、デバイス７２０に転送されたデータがより誤りを発生しやすいページの情報に含まれる場合、特定のデータに基づいてＥＣＣ生成器７３６が生成したＥＣＣは、５つの集合を含み得るが、これらは、図５のＥＣＣ５６８、５７８、および５８８の各々の中のＥＣＣ集合ＥＣＣ０、ＥＣＣ１、ＥＣＣ２、ＥＣＣ３、およびＥＣＣ４と類似し得るまたは同一であり得る。
図７のデバイス７２０は、より誤りが発生しやすいページの情報中の特定のデータと関連付けられたＥＣＣの一部分を記憶するために、ＥＣＣ書き込み記憶ユニット７３８を含むことが可能である。ＥＣＣ書き込み記憶ユニット７３８に記憶されたＥＣＣのこの部分は、その特定のデータと関連付けられたＥＣＣの５つの集合のうちの１つだけの集合（例えば、ＥＣＣ４（ＤＡＴＡＢ））を含み得る。
デバイス７２０は、データおよびＥＣＣをページの情報中に編成して、それらをデバイス７３０に転送してその中に記憶されるようにすることが可能である。各々のページの情報は、データと、４つの集合のＥＣＣとを含むことが可能である。これら４つの集合のＥＣＣは、同じデータおよび／または異なるデータと関連付けられたＥＣＣであり得る。例えば、より誤りが発生しやすいページの情報は、データ（例えば、図５のデータ５６６、５７６、および５８６）と、同じデータと関連付けられたＥＣＣの５つの集合のうちの４つ（例えば、ＥＣＣ０、ＥＣＣ１、ＥＣＣ２、およびＥＣＣ３）とを含み得る。より誤りが発生しにくいページの情報は、データ（例えば、図５のデータ５５５および５５６）と、その関連付けられたＥＣＣの全ての４つの集合（例えば、ＥＣＣ０、ＥＣＣ１、ＥＣＣ２、およびＥＣＣ３）とを含み得る。
より誤りが発生しにくいページの情報はまた、データ（例えば、図５のデータ５７５、５８５、および５９５）と、その関連付けられたＥＣＣの全ての３つの集合（例えば、ＥＣＣ０、ＥＣＣ１、およびＥＣＣ２）とを含み得る。より誤りが発生しにくいページの情報中の第４の集合のＥＣＣは、ＥＣＣ書き込み記憶ユニット７３８に記憶されたＥＣＣ集合（例えば、ＥＣＣ４（ＤＡＴＡＢ））からのものである。上述したように、ＥＣＣ書き込み記憶ユニット７３８に記憶されたＥＣＣ集合（例えば、ＥＣＣ４（ＤＡＴＡＢ））は、より誤りが発生しやすいページの情報に含まれるデータと関連付けられる。デバイス７２０は、上述したように、ＥＣＣ書き込み記憶ユニット７３８に記憶されたＥＣＣ集合（例えば、ＥＣＣ４（ＤＡＴＡＢ））を、より誤りが発生しやすいページの情報中のデータと関連付けられたＥＣＣの残りの転送とは異なる時点で、デバイス７３０に転送することが可能である。
より誤りが発生しやすいページの情報に含まれる予定の特定のデータと関連付けられたＥＣＣ（例えば、５つのＥＣＣ集合）の生成後、デバイス７２０は、その特定のデータと関連付けられたＥＣＣの一部分（例えば、ＥＣＣ４（ＤＡＴＡＢ））を記憶して、その特定のデータと、ページの情報中のその関連付けられたＥＣＣの残り（例えば、４つの集合ＥＣＣ０、ＥＣＣ１、ＥＣＣ２、およびＥＣＣ３）とを、書き込み制御ユニット７４０を介してインターフェース７４２に転送することが可能である。ＥＣＣ書き込み記憶ユニット７３８に記憶されたＥＣＣのこの部分は、その特定のデータと関連付けられたＥＣＣのその他の部分がインターフェース７４２に転送されている間およびその後で、ＥＣＣ書き込み記憶ユニット７３８に記憶された状態に留まることが可能である。
より誤りが発生しにくいページの情報に含まれる予定の特定のデータと関連付けられたＥＣＣ（例えば、３つのＥＣＣ集合）の生成に応答して、デバイス７２０は、ＥＣＣ書き込み記憶ユニット７３８に記憶されたＥＣＣの部分（例えば、ＥＣＣ４（ＤＡＴＡＢ））を取り出して、それを、より誤りが発生しにくいページの情報中のデータおよび関連付けられたＥＣＣ（例えば、３つのＥＣＣ集合）と一緒に、インターフェース７４２に転送することが可能である。
デバイス７３０は、図５を参照して上述したそれらに類似したまたはそれらと同一の形式で、複数ページの情報（デバイス７２０から取り出されたデータおよびＥＣＣ）を記憶するように構成することが可能なメモリセル（図７には図示せず）を含むことが可能である。
以下の説明は、記憶された情報をデバイス７３０から取り出すために、システム７００中での別の例示の動作（例えば、読み出し動作）を記述する。この例示の動作では、デバイス７２０は、データおよびＥＣＣを含む情報を、デバイス７３０からインターフェース７４２で取り出すことが可能である。デバイス７２０は、読み出し制御ユニット７５０と、情報を処理するための処理ユニット７５２とを含み得る。デバイス７２０は、情報からデータを生成するために、検査ユニット７５４を含み得る。
検査ユニット７５４は、ＥＣＣ生成器７３６中に実装される生成行列と同じであり得る、検査ユニット７５４中に実装される生成行列に少なくとも部分的に基づいてデータを生成するために、復号器７５６を含み得る。
デバイス７２０は、生成行列の層（例えば、全ての層よりも少ない層）の一部分だけに基づいてデータを生成することが可能である。例えば、より誤りが発生しにくいページの情報の場合、デバイス７２０は、生成行列の３つ（または４つの）層を用いるだけで、データを生成することが可能である。より誤りが発生しやすいページの情報の場合、デバイス７２０は、生成行列の全ての層のうちの一部分（例えば、４つの層）または全ての層（例えば５つ）を用いるだけで、データを生成することが可能である。例えば、デバイス７２０は、通常は、生成行列の全ての層よりも少ない層を用いて、より誤りが発生しやすいページの情報からデータを生成することが可能である。デバイス７２０が全ての層よりも少ない層を用いてデータを成功裏に生成することが不可能である場合、それは、生成行列の全ての層を用いて、この過程を繰り返して、データを生成する。
次の記述は、デバイス７２０が、それが、より誤りが発生しやすいページの情報をデバイス７３０から取り出すときに、データを生成する例示の動作を説明する。この例を説明しやすいように、図５の情報を用いる。この例示の動作では、デバイス７２０は、データ（ＤＡＴＡＢ ＷＬ２）と、その関連付けられたＥＣＣの４つの集合である「ＥＣＣ０（ＤＡＴＡＢ ＷＬ２）」、「ＥＣＣ１（ＤＡＴＡＢ ＷＬ２）」、「ＥＣＣ２（ＤＡＴＡＢ ＷＬ２）」、および「ＥＣＣ３（ＤＡＴＡＢ ＷＬ２）」とを含むページの情報などのページの情報をデバイス７３０から取り出す（図５）。図５に示すように、このページの情報は、ラインＷＬ２と関連付けられたメモリ部分２７１、２７２、および２７３に記憶される。図７で、デバイス７２０は、ＥＣＣの４つの集合（ＥＣＣ０（ＤＡＴＡＢ ＷＬ２）、ＥＣＣ１（ＤＡＴＡＢ ＷＬ２）、ＥＣＣ２（ＤＡＴＡＢ ＷＬ２）、およびＥＣＣ３（ＤＡＴＡＢ ＷＬ２））と、生成行列の４つの層とを用いて、データ（例えば、ＤＡＴＡＢ ＷＬ２）を生成する。デバイス７２０が受信されたページの情報（ＥＣＣの４つの集合を含む）からデータを生成することが可能であれば、それは、そのデータをデバイス７１０に転送する。
デバイス７２０は、それが受信されたページの情報（ＥＣＣの４つの集合を含む）からデータ（例えば、ＤＡＴＡＢ ＷＬ２）を生成することが不可能な場合、生成行列の全て（例えば、５つ）の層と、そのデータと関連付けられたＥＣＣの第５の集合（例えば、図５のＥＣＣ４（ＤＡＴＡＢ ＷＬ２））を含む、データと関連付けられたＥＣＣの全て（例えば５つ）の集合とを用いて再度試行する。デバイス７２０は、データを生成する二回目の試行においてより誤りが発生しやすいページの情報に含まれるデータと関連付けられたＥＣＣの一部分（例えば、ＥＣＣ４（ＤＡＴＡＢ ＷＬ２））を記憶するために、ＥＣＣ読み出し記憶ユニット７５８を含むことが可能である。
データを生成する二回目の試行中、デバイス７２０は、ＥＣＣ４（ＤＡＴＡＢ ＷＬ２）をメモリ部分２８３から取り出し（図５）、ＥＣＣ４（ＤＡＴＡＢ ＷＬ２）を、ＥＣＣ読み出し記憶ユニット７５８に記憶する。次に、デバイス７２０は、デバイス７２０がそれからデータを生成することが不可能であったページの情報から、ＤＡＴＡＢ ＷＬ２と、「ＥＣＣ０（ＤＡＴＡＢ ＷＬ２）」、「ＥＣＣ１（ＤＡＴＡＢ ＷＬ２）」、「ＥＣＣ２（ＤＡＴＡＢ ＷＬ２）」、および「ＥＣＣ３（ＤＡＴＡＢ ＷＬ２）」とを取り出す。このとき、デバイス７２０は、ＥＣＣの全ての５つの集合（ＥＣＣ０（ＤＡＴＡＢ ＷＬ２）、ＥＣＣ１（ＤＡＴＡＢ ＷＬ２）、ＥＣＣ２（ＤＡＴＡＢ ＷＬ２）、ＥＣＣ３（ＤＡＴＡＢ ＷＬ２）、ＥＣＣ４（ＤＡＴＡＢ ＷＬ２））と、生成行列の５つの層とを用いて、データ（例えば、ＤＡＴＡＢ ＷＬ２）を生成することが可能である。
システム７００中で一部の状況（例えば、電力切断）では、より誤りが発生しやすいページの情報中の特定のデータと関連付けられたＥＣＣの一部分（例えば、ＥＣＣ４ ＤＡＴＡＢ）が、その特定のデータがデバイス７３０に記憶された後で、ＥＣＣ書き込み記憶ユニット７３８に記憶されていないことがあり得る。この状況下では、書き込み動作を実施して新しいデータをデバイス７３０に記憶する前に、デバイス７２０は、その特定のデータ（すでに記憶されたデータ）をデバイス７３０から（例えば、読み出し操作で）取り出すことが可能である。この記憶されたデータが取り出された後、デバイス７３０は、そのデータと関連付けられたＥＣＣ全体（例えば、ＥＣＣの全ての５つの集合）を生成する（例えば、再生成する）ことが可能である。次に、デバイス７２０は、上述したように、ＥＣＣのその部分（例えば、ＥＣＣ４ ＤＡＴＡＢ）をＥＣＣ書き込み記憶ユニット７３６に記憶し、次にＥＣＣのその部分を、より誤りが発生しにくいページの情報中のデータおよびＥＣＣと一緒にデバイス７３０に記憶することが可能である。
システム７００は、多数のＥＣＣを保つ（例えば、記憶する）ためにさらなる記憶ユニット（図７には図示せず）を含み得るが、それで、上述したような一部の状況（例えば、電力切断）でのＥＣＣの一部分（例えば、ＥＣＣ４ ＤＡＴＡＢ）の再生成は回避され得る。この多数のＥＣＣは、１ページ以上の情報中のデータと関連付けられたＥＣＣの全ての５つの集合（例えば、ＥＣＣ全体）を含み得る。システム７００中のこのさらなる記憶ユニットは、デバイス７２０中の大規模オンボードキャッシュメモリなどの大規模メモリ（例えば、不揮発性メモリ）を含み得る。一部の場合では、さらなる記憶ユニットは、ＥＣＣ書き込み記憶ユニット７３８の一部として含まれ得る。
図８は、本発明の実施形態に従う、システムを動作させる方法８００を示すフロー図である。方法８００は、行為８１０、８２０、および８３０を含み得る。行為８１０、８２０、および８３０の全てまたは一部は、図１のメモリデバイス１００、図２のメモリデバイス２００、または図７のシステム７００などの装置中で用いることが可能である。
行為８１０は、データと関連付けられたＥＣＣを生成することを含み得る。行為８２０は、データおよびＥＣＣを記憶することを含み得る。行為８３０は、データおよびＥＣＣを取り出すことを含み得る。行為８１０、８２０、および８３０は、図１〜図７を参照して上述した装置（例えば、メモリデバイス１００および２００ならびにシステム７００）によって実施される行為の一部またはすべてを含み得る。
装置（例えば、メモリデバイス１００および２００ならびにシステム７００）と、方法（例えば、方法８００）との図示は、様々な実施形態の構造の一般的理解を提供することを意図するものであり、本明細書に説明する構造を利用し得る装置の全ての部品および特徴の完全な説明を提供することを意図するものではない。本明細書中の装置とは、例えば、デバイス（例えば、メモリデバイス１００および２００）または、メモリデバイス１００および２００などのデバイスを含むシステム（例えば、システム７００）のいずれかのことである。
メモリデバイス１００および２００ならびにシステム８００は、高速コンピュータ、通信および信号処理回路、単一もしくは複数プロセッサモジュール、単一もしくは複数埋め込みプロセッサ、複数コアプロセッサ、メッセージ情報スイッチ、ならびに、複数層、複数チップモジュールを含む特定用途向けモジュールなどの装置（例えば、電子回路）に含まれ得る。このような装置は、テレビ、携帯電話、パソコン（例えば、ラップトップコンピュータ、デスクトップコンピュータ、手持ち式コンピュータ、タブレットコンピュータなど）、ワークステーション、ラジオ、ビデオプレイヤー、オーディオプレイヤー（例えば、ＭＰ３（エムペグ、オーディオレイヤー３）プレイヤー）、車両、医療デバイス（例えば、心臓モニター、血圧モニターなど）、セットトップボックス、およびその他などの様々な他の装置（例えば、電子システム）内のサブ構成要素としてさらに含まれ得る。
図１〜図８を参照して上述した実施形態は、第１のメモリセル、第１のメモリセルにアクセスするように構成された第１のアクセスライン、第２のメモリセル、および第２のメモリセルにアクセスするように構成された第２のアクセスラインを有する装置および方法を含む。このような装置の一つは、データを第１のメモリセルのメモリ部分に記憶させ、データと関連付けられた誤り訂正符号の第１の部分を第１のメモリセルの別のメモリ部分に記憶させ、かつ誤り訂正符号の第２の部分を第２のメモリセルに記憶させるように構成されたコントローラを含み得る。さらなる装置および方法を含む他の実施形態も説明される。
上の説明および図面は、当業者が本発明の実施形態を実践することができるように本発明の一部の実施形態を解説する。他の実施形態は、構造的、論理的、電気的、過程的、および他の変更を組み込み得る。例は単に考えられる変形例を代表しているだけである。一部の実施形態の部分および特徴部は、他の実施形態のそれらに含まれるか、またはそれらと置き換えられ得る。多くの他の実施形態は、上記の説明を読んで理解すれば、当業者には明らかであろう。

Claims (36)

  1. 第１のメモリセルと、
    前記第１のメモリセルにアクセスするように構成された第１のアクセスラインと、
    第２のメモリセルと、
    前記第２のメモリセルにアクセスするように構成された第２のアクセスラインと、
    データを前記第１のメモリセルの第１のメモリ部分に記憶させ、さらなるデータを前記第２のメモリセルの第１の部分に格納させ、前記さらなるデータに関連付けられた誤り訂正符号の少なくとも一部を前記第２のメモリセルの第２のメモリ部分に格納させ、前記データと関連付けられた誤り訂正符号の第１の部分を前記第１のメモリセルの第２のメモリ部分に記憶させ、かつ前記データに関連付けられた前記誤り訂正符号の第２の部分を前記第２のメモリセルの第３のメモリ部分に記憶させるために用いられ、前記さらなるデータに関連付けられた前記誤り訂正符号の前記少なくとも一部を、前記第２のメモリセルの前記第３のメモリ部分に前記データに関連付けられた前記誤り訂正符号の前記第２の部分を格納することと同時に、前記第２のメモリセルの前記第２のメモリ部分に格納するコントローラと、を備え、
    前記コントローラが、さらに、前記データおよび前記データに関連付けられた前記誤り訂正符号の前記第１の部分を、前記第１のメモリセルの第１のメモリ部分および前記第１のメモリセルの第２の部分に、それぞれ格納する間に、前記さらなるデータから前記さらなるデータに関連づけられた前記誤り訂正符号の前記少なくとも一部を生成する、
    装置。
  2. 前記第１のアクセスラインが、前記第２のアクセスラインのすぐ隣に位置する、請求項１に記載の装置。
  3. 前記第１のメモリセルが前記装置のデバイスの第１のレベル上に位置し、前記第２のメモリセルが前記装置の前記デバイスの第２のレベル上に位置する、請求項１に記載の装置。
  4. 前記コントローラが、前記誤り訂正符号の前記第１および第２の部分を生成するように構成された誤り訂正符号生成器を含み、前記誤り訂正符号生成器が前記装置の第１のデバイス上に位置し、前記第１および第２のメモリセルが前記装置の第２のデバイス上に位置する、請求項１に記載の装置。
  5. 前記第１のデバイスがメモリコントローラを含み、前記第２のデバイスがメモリデバイスを含む、請求項４に記載の装置。
  6. 前記コントローラが、前記誤り訂正符号の前記第１および第２の部分を生成するように構成された誤り訂正符号生成器を含み、前記誤り訂正符号生成器が前記装置の第１の半導体ダイ上に位置し、前記第１および第２のメモリセルが前記装置の第２の半導体ダイ上に位置する、請求項１に記載の装置。
  7. 前記第１のメモリ部分が前記第１のメモリセル中の第１の数のメモリセルを含み、前記第２のメモリ部分が前記第１のメモリセル中の第２の数のメモリセルを含み、前記第１および第２のメモリセルの数が不均等である、請求項１に記載の装置。
  8. 第１のメモリセルと、
    前記第１のメモリセルにアクセスするように構成された第１のアクセスラインと、
    第２のメモリセルと、
    前記第２のメモリセルにアクセスするように構成された第２のアクセスラインと、
    第１のデータを前記第１のメモリセルに記憶させ、第２のデータおよび第３のデータを前記第２のメモリセルの第１のメモリ部分に記憶させ、前記第２のデータと関連付けられた誤り訂正符号および前記第３のデータと関連付けられた誤り訂正符号の第１の部分を前記第２のメモリセルの第２のメモリ部分に記憶させ、かつ前記第１のデータと関連付けられた誤り訂正符号の一部分および前記第３のデータと関連付けられた前記誤り訂正符号の第２の部分を前記第２のメモリセルの第３のメモリ部分に記憶させるように構成されたコントローラと、
    を備える、装置。
  9. 前記第１、第２、および第３のデータが、同じ数のビットを含む、請求項８に記載の装置。
  10. 前記第３のメモリ部分の中のメモリセルの数が、前記第２のメモリ部分の中のメモリセルの数未満である、請求項８に記載の装置。
  11. 前記第３のメモリ部分の中のメモリセルの数が、前記第２のメモリ部分の中のメモリセルの数の三分の一に等しい、請求項８に記載の装置。
  12. 前記第１、第２、および第３のメモリ部分が、前記装置の同じデバイスの中に含まれる、請求項８に記載の装置。
  13. 前記第１のメモリセルが、前記第２のメモリセルのすぐ隣に位置する、請求項８に記載の装置。
  14. 前記コントローラが、
    前記第１のデータおよび第４のデータを前記第１のメモリセルの第１のメモリ部分に記憶させ、
    前記第４のデータと関連付けられた誤り訂正符号の少なくとも一部分および前記第１のデータと関連付けられた前記誤り訂正符号の第１のさらなる部分を前記第１のメモリセルの第２のメモリ部分に記憶させ、かつ
    前記第１のデータと関連付けられた前記誤り訂正符号の第２のさらなる部分を前記第１のメモリセルの第３のメモリ部分に記憶させるようにさらに構成される、請求項８に記載の装置。
  15. 前記コントローラが、第５のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第１のメモリセルの前記第３のメモリ部分に記憶させるようにさらに構成される、請求項１４に記載の装置。
  16. 前記第１のデータが第１のページの情報に含まれ、前記第２のデータ、前記第２のデータと関連付けられた前記誤り訂正符号、および前記第１のデータと関連付けられた前記誤り訂正符号の前記部分が、第２のページの情報に含まれる、請求項８に記載の装置。
  17. 前記第２のデータと関連付けられた前記誤り訂正符号のサイズが、前記第３のデータと関連付けられた前記誤り訂正符号のサイズとは異なる、請求項８に記載の装置。
  18. 第１のデータと関連付けられた第１の誤り訂正符号を行列の層の数に基づいて生成するように構成された生成器と、
    前記第１のデータおよび前記第１の誤り訂正符号を含む情報を転送するように構成されたインターフェースと、
    前記第１の誤り訂正符号の第１の部分を前記インターフェースに転送するように構成された制御ユニットと、
    前記第１の誤り訂正符号の前記第１の部分が前記インターフェースに転送される間に前記誤り訂正符号の第２の部分を記憶するように構成された記憶ユニットと、
    を備え、
    前記生成器が、さらに、第２のデータと関連付けられた第２の誤り訂正符号を生成するように構成され、前記第１の誤り訂正符号の前記第２の部分が、前記第２の誤り訂正符号の生成に応じて前記記憶ユニットから読み出されて、前記第２の誤り訂正符号とともに前記制御ユニットによって前記インターフェースに転送される、
    装置。
  19. 前記生成器が、第２のデータと関連付けられた誤り訂正符号を前記生成行列の層の前記数よりも少ない層に基づいて生成するようにさらに構成され、前記第１のデータおよび前記第２のデータが同じサイズを有する、請求項１８に記載の装置。
  20. 前記誤り訂正符号の前記第１の部分が、前記誤り訂正符号の前記第２の部分よりも大きいサイズを有する、請求項１８に記載の装置。
  21. 前記誤り訂正符号の前記第１の部分が、前記誤り訂正符号の前記第２の部分のサイズより３倍大きいサイズを有する、請求項１８に記載の装置。
  22. 前記生成器が、準巡回低密度パリティ検査符号器を備える、請求項１８に記載の装置。
  23. 準巡回低密度パリティ検査復号器をさらに備える、請求項１８に記載の装置。
  24. 前記第１のデータと関連付けられた前記誤り訂正符号全体を記憶するさらなる記憶ユニットを備える、請求項１８に記載の装置。
  25. 前記さらなる記憶ユニットがキャッシュメモリを含む、請求項２４に記載の装置。
  26. 第１のデータを第１のアクセスラインと関連付けられた第１のメモリセルに記憶することと、
    第２のデータを第２のアクセスラインと関連付けられた第２のメモリセルの第１のメモリ部分に記憶することと、
    前記第２のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第２のメモリセルの第２のメモリ部分に記憶することと、
    第３のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第２のメモリセルの前記第２のメモリ部分に記憶することと、
    前記第３のデータと関連付けられた前記誤り訂正符号のさらなる部分を前記第２のメモリセルの第３のメモリ部分に記憶することと、
    前記第１のデータと関連付けられた誤り訂正符号の一部分を前記第２のメモリセルの前記第３のメモリ部分に記憶することと、
    を含み、
    前記第２のデータと関連付けられた前記誤り訂正符号の前記少なくとも一部分が、前記第２のメモリセルの前記第３のメモリ部分に記憶された前記第１のデータと関連付けられた前記誤り訂正符号の前記一部分と同時に、前記第２のメモリセルの前記第２のメモリ部分に記憶される、方法。
  27. 第１のデータを第１のアクセスラインと関連付けられた第１のメモリセルに記憶することと、
    第２のデータを第２のアクセスラインと関連付けられた第２のメモリセルの第１のメモリ部分に記憶することと、
    前記第２のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第２のメモリセルの第２のメモリ部分に記憶することと、
    第３のデータと関連付けられた誤り訂正符号の少なくとも一部分を前記第２のメモリセルの前記第２のメモリ部分に記憶することと、
    前記第３のデータと関連付けられた前記誤り訂正符号のさらなる部分を前記第２のメモリセルの第３のメモリ部分に記憶することと、
    前記第１のデータと関連付けられた誤り訂正符号の一部分を前記第２のメモリセルの前記第３のメモリ部分に記憶することと、
    を含み、
    前記第３のデータと関連付けられた前記誤り訂正符号の前記さらなる部分が前記第２のメモリセルの前記第３のメモリ部分に記憶される前に、前記第１のデータと関連付けられた前記誤り訂正符号の前記一部分が前記第２のメモリセルの前記第３のメモリ部分に記憶される、方法。
  28. 第１のデータと関連付けられた誤り訂正符号を第１のデバイスの生成器で生成することと、
    前記第１のデータと関連付けられた前記誤り訂正符号の第１の部分を前記第１のデバイスの前記生成器から第２のデバイスに転送する間に、前記第１のデータと関連付けられた前記誤り訂正符号の第２の部分を前記第１のデバイスの前記生成器から前記第１のデバイスの記憶ユニットに転送し、転送された前記第１のデータと関連付けられた前記誤り訂正符号の前記第２の部分を前記記憶ユニットに記憶することと、
    第２のデータと関連付けられた誤り訂正符号を生成することと、
    前記第１のデータと関連付けられた前記誤り訂正符号の前記第２の部分および前記第２のデータと関連付けられた前記誤り訂正符号の少なくとも一部分を前記第２のデバイスに転送することと、
    を含む、方法。
  29. 第３のデータと関連付けられた誤り訂正符号を生成することと、
    前記第３のデータと関連付けられた前記誤り訂正符号の第１の部分を前記第２のデバイスに転送することと、
    前記第３のデータと関連付けられた前記誤り訂正符号の第２の部分を前記記憶ユニットに記憶することと、
    をさらに含む、請求項２８に記載の方法。
  30. 第４のデータと関連付けられた誤り訂正符号を生成することと、
    前記第３のデータと関連付けられた前記誤り訂正符号の前記第２の部分および前記第４のデータと関連付けられた前記誤り訂正符号の少なくとも一部分を前記第２のデバイスに転送することと、
    をさらに含む、請求項２９に記載の方法。
  31. 前記第１のデータと関連付けられた前記誤り訂正符号を生成することが、前記誤り訂正符号を生成行列の全ての層に基づいて生成することを含む、請求項２８に記載の方法。
  32. 前記第２のデータと関連付けられた前記誤り訂正符号を生成することが、前記第２のデータと関連付けられた前記誤り訂正符号を前記生成行列の全ての層よりも少ない層に基づいて生成することを含む、請求項３１に記載の方法。
  33. 前記第１のデバイスがコントローラであり、前記第２のデバイスがメモリアレイである、請求項２８に記載の方法。
  34. 前記コントローラおよびメモリアレイが同じ半導体ダイ上にある、請求項３３に記載の方法。
  35. 前記コントローラが第１の半導体ダイ上にあり、およびメモリアレイが第２の半導体ダイ上にある、請求項３３に記載の方法。
  36. 第１のデータと関連付けられた前記誤り訂正符号を生成する前に、前記第２のデバイスから記憶されたデータを取り出すことであって、前記第１のデータが前記記憶されたデータを含む、取り出すことをさらに含む、請求項３１に記載の方法。
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