JP2017005139A - Transistor - Google Patents
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Abstract
【課題】リカバリ特性の改善度を高めることができるトランジスタを提供する。
【解決手段】ゲート電極８の上部及びゲート電極８におけるドレイン電極７側の側面を覆うように絶縁膜層１１上に形成されているＦＰ１２（金属板）を備える。また、ＦＰ１２とソース電極６の間に抵抗値Ｒ１の抵抗１４を接続するとともに、ＦＰ１２とドレイン電極７の間に抵抗値Ｒ２の抵抗１５を接続するように構成する。
【選択図】図２A transistor capable of improving the improvement degree of recovery characteristics is provided.
An FP 12 (metal plate) is provided on an insulating film layer 11 so as to cover an upper portion of the gate electrode 8 and a side surface of the gate electrode 8 on the drain electrode 7 side. Further, a resistor 14 having a resistance value R1 is connected between the FP 12 and the source electrode 6, and a resistor 15 having a resistance value R2 is connected between the FP 12 and the drain electrode 7.
[Selection] Figure 2
Description
この発明は、過電力の信号が入力された直後のドレイン電流の落ち込みを低減することが可能なトランジスタに関し、特に、窒化ガリウム（ＧａＮ）に代表される窒化物半導体の高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）に関するものである。 The present invention relates to a transistor capable of reducing a drop in drain current immediately after an overpower signal is input, and more particularly, a nitride semiconductor high electron mobility transistor (HEMT) represented by gallium nitride (GaN). : High Electron Mobility Transistor).
窒化ガリウム（ＧａＮ）は、ヒ化ガリウム（ＧａＡｓ）やケイ素（Ｓｉ）などの半導体材料よりも、耐圧や飽和速度の観点で優れている特徴を有している。
そのため、窒化ガリウム（ＧａＮ）は、高出力高周波増幅器やパワースイッチ回路に用いられることが多いが、近年、窒化ガリウム（ＧａＮ）を低雑音増幅器（ＬＮＡ）に用いる研究開発が行われている。
Gallium nitride (GaN) has characteristics that are superior in terms of breakdown voltage and saturation speed over semiconductor materials such as gallium arsenide (GaAs) and silicon (Si).
For this reason, gallium nitride (GaN) is often used in high-power high-frequency amplifiers and power switch circuits, but in recent years, research and development using gallium nitride (GaN) for low-noise amplifiers (LNA) has been conducted.
例えば、送受信モジュールにおいては、過電力の信号である妨害波から低雑音増幅器を守るため、一般的に、低雑音増幅器の前段に保護スイッチ回路が挿入されるが、低雑音増幅器として、高耐圧な窒化物半導体の低雑音増幅器（ＧａＮＬＮＡ）を用いれば、保護スイッチ回路を取り除くことができる。
保護スイッチ回路を取り除くことができれば、保護スイッチ回路での電力損失を低減することができるため、送受信モジュールとしての雑音指数（ＮＦ）を改善することができる。
For example, in a transmission / reception module, a protection switch circuit is generally inserted in front of a low noise amplifier in order to protect the low noise amplifier from an interference wave that is an overpower signal. If a nitride semiconductor low noise amplifier (GaNLNA) is used, the protection switch circuit can be removed.
If the protection switch circuit can be removed, power loss in the protection switch circuit can be reduced, so that the noise figure (NF) as a transmission / reception module can be improved.
ただし、スイッチレスでＧａＮＬＮＡを用いる場合、過電力の信号がＧａＮＬＮＡに直接入力されることがあるため、過電力の信号が入力された直後においても、ＧａＮＬＮＡが正常に動作することが求められる。
一般的に、過電力の信号がＧａＮＬＮＡに入力された直後は、窒化ガリウム（ＧａＮ）のトラップ（半導体の格子欠損）の影響でドレイン電流が減少し、その後、過渡的に或る時定数を持って、減少したドレイン電流が回復するという現象が生じる。この現象はリカバリ特性と呼ばれる。
過電力の信号が入力された直後のドレイン電流が減少している状態は、雑音指数（ＮＦ）や利得が低下するため、ＧａＮＬＮＡが正常に動作していないことを意味する。
However, when the switchless GaNLNA is used, an overpower signal may be directly input to the GaNLNA. Therefore, the GaNLNA is required to operate normally immediately after the overpower signal is input.
In general, immediately after an overpower signal is input to GaN LNA, the drain current decreases due to the influence of gallium nitride (GaN) traps (semiconductor lattice defects), and then has a transient time constant. As a result, the reduced drain current recovers. This phenomenon is called recovery characteristics.
A state in which the drain current immediately after the overpower signal is input means that the noise figure (NF) and the gain are reduced, so that the GaN LNA is not operating normally.
窒化物半導体の高電子移動度トランジスタであるＧａＮＨＥＭＴのリカバリ特性（トラップ）を改善する一般的な技術として、ソースフィールドプレート構造（ＳＦＰ構造）がある。
例えば、以下の非特許文献１には、ＳＦＰ構造を有するＧａＮＨＥＭＴが開示されている。
このＧａＮＨＥＭＴでは、チャネル層（ＧａＮ ｂｕｆｆｅｒ）の上にスペーサ層（ＡｌＮ）及びバリア層（ＡｌＧａＮ）が結晶成長され、バリア層上に窒化膜（Ｓｉ３Ｎ４）、電極（ソース電極、ゲート電極、ドレイン電極）が形成され、ゲート電極の上に窒化膜（Ｓｉ３Ｎ４）が形成されている。
また、ソース電極に接続されている金属板が、ゲート電極の上部に形成されている窒化膜（Ｓｉ３Ｎ４）上に形成されている。この構造がＳＦＰ構造と呼ばれ、ゲート電極の上部の金属板はソースフィールドプレート（ＳＦＰ）と呼ばれる。
As a general technique for improving the recovery characteristic (trap) of a GaN HEMT which is a high electron mobility transistor of a nitride semiconductor, there is a source field plate structure (SFP structure).
For example, Non-Patent
In this GaN HEMT, a spacer layer (AlN) and a barrier layer (AlGaN) are grown on a channel layer (GaN buffer), and a nitride film (Si 3 N 4 ), electrodes (source electrode, gate electrode, A drain electrode) is formed, and a nitride film (Si 3 N 4 ) is formed on the gate electrode.
Further, a metal plate connected to the source electrode is formed on a nitride film (Si 3 N 4 ) formed on the gate electrode. This structure is called an SFP structure, and the metal plate above the gate electrode is called a source field plate (SFP).
このソースフィールドプレートは、グランドに接地されているソース電極と接続されているため、チャネル層に形成される２次元電子ガスからゲート電極に向かう電界の一部がソースフィールドプレートに分散される。
その結果、ゲート電極における電界集中が緩和されてトラップの影響が低減するため、リカバリ特性が改善される。
Since the source field plate is connected to the source electrode grounded to the ground, a part of the electric field from the two-dimensional electron gas formed in the channel layer to the gate electrode is dispersed in the source field plate.
As a result, the electric field concentration in the gate electrode is relaxed and the influence of traps is reduced, so that the recovery characteristics are improved.
従来のトランジスタは以上のように構成されているので、ＳＦＰ構造がトラップの影響を低減して、リカバリ特性を改善している。しかし、ＳＦＰ構造を有するだけでは、トラップの影響を十分に低減することができず、リカバリ特性の改善度が小さいという課題があった。 Since the conventional transistor is configured as described above, the SFP structure reduces the influence of traps and improves recovery characteristics. However, the trap structure cannot be sufficiently reduced only by having the SFP structure, and there is a problem that the improvement degree of the recovery characteristics is small.
この発明は上記のような課題を解決するためになされたもので、リカバリ特性の改善度を高めることができるトランジスタを得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a transistor capable of increasing the improvement in recovery characteristics.
この発明に係るトランジスタは、電子が流れるチャネル層と、２次元電子ガスをチャネル層に形成するためにチャネル層の上部に形成されているバリア層と、バリア層の上部に形成され、グランドに接地されているソース電極と、バリア層の上部に形成され、第１の電圧が印加されるドレイン電極と、バリア層の上部に形成され、第２の電圧が印加されるゲート電極と、ソース電極及びドレイン電極が形成されている領域を除くバリア層の上部とゲート電極を覆っている絶縁膜層と、ゲート電極の上部及びゲート電極におけるドレイン電極側の側面を覆うように絶縁膜層上に形成されている金属板と、一端が金属板と接続され、他端がソース電極と接続されている第１の抵抗と、一端が金属板と接続され、他端がドレイン電極と接続されている第２の抵抗とを備えるようにしたものである。 The transistor according to the present invention includes a channel layer through which electrons flow, a barrier layer formed above the channel layer to form a two-dimensional electron gas in the channel layer, and formed above the barrier layer and grounded to ground. A source electrode formed on the barrier layer, to which a first voltage is applied; a gate electrode formed on the barrier layer to which a second voltage is applied; a source electrode; It is formed on the insulating film layer so as to cover the upper part of the barrier layer excluding the region where the drain electrode is formed, the insulating film layer covering the gate electrode, and the upper part of the gate electrode and the side surface of the gate electrode on the drain electrode side. A metal plate, one end connected to the metal plate, the other end connected to the source electrode, one end connected to the metal plate, and the other end connected to the drain electrode. It is obtained by so and a second resistor.
この発明によれば、ゲート電極の上部及びゲート電極におけるドレイン電極側の側面を覆うように絶縁膜層上に形成されている金属板を備え、金属板とソース電極の間に第１の抵抗を接続するとともに、金属板とドレイン電極の間に第２の抵抗を接続するように構成したので、リカバリ特性の改善度を高めることができる効果がある。 According to the present invention, the metal plate formed on the insulating film layer so as to cover the upper portion of the gate electrode and the side surface of the gate electrode on the drain electrode side is provided, and the first resistor is provided between the metal plate and the source electrode. Since the connection is made and the second resistor is connected between the metal plate and the drain electrode, there is an effect that the improvement degree of the recovery characteristic can be increased.
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。 Hereinafter, in order to describe the present invention in more detail, modes for carrying out the present invention will be described with reference to the accompanying drawings.
実施の形態１．
図１はこの発明の実施の形態１によるトランジスタを示す回路図であり、図２はこの発明の実施の形態１によるトランジスタを示す断面図である。
図１及び図２は、トランジスタが、窒化物半導体の高電子移動度トランジスタ（ＧａＮＨＥＭＴ）である例を示している。実際には、素子分離領域や配線などがあるが、本発明の動作と関連がないため、図１及び図２では省略している。
FIG. 1 is a circuit diagram showing a transistor according to
1 and 2 show an example in which the transistor is a nitride semiconductor high electron mobility transistor (GaNHEMT). Actually, there are element isolation regions and wirings, but they are not shown in FIGS. 1 and 2 because they are not related to the operation of the present invention.
図１及び図２において、基板１はサファイア、炭化ケイ素（ＳｉＣ）、ケイ素（Ｓｉ）、窒化ガリウム（ＧａＮ）などを用いて形成されている。一般的には、熱伝導率が良好な半絶縁性ＳｉＣ基板が利用されるが、半導体基板として非常に一般的なＳｉ基板も価格が安いため、良く用いられる。
バッファ層２はチャネル層３の結晶性の向上や、電子をチャネル層３に閉じ込める目的で、基板１とチャネル層３との間に挿入される層であり、例えば、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガリウム（ＧａＮ）とインジウム窒化ガリウム（ＩｎＧａＮ）の混晶組成、窒化アルミニウム（ＡｌＮ）と窒化アルミニウムガリウム（ＡｌＧａＮ）の混晶組成などの材料が用いられる。また、それらの材料の超格子などが用いられる。
1 and 2, the
The
チャネル層３はバッファ層２の上部に形成され、トランジスタの動作に必要な電子（電流）が流れる層である。
チャネル層３としては、例えば、窒化ガリウム（ＧａＮ）が用いられるが、インジウム窒化ガリウム（ＩｎＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）のほか、インジウム窒化ガリウム（ＩｎＧａＮ）と窒化アルミニウムガリウム（ＡｌＧａＮ）の多層構造も使うことができる。
また、チャネル層３には、不純物をドープすることでゲート電極８の制御性を向上させることができ、この不純物としては、半導体を半絶縁性にする遷移金属である鉄（Ｆｅ）や銅（Ｃｕ）などが用いられる。不純物ドープのプロファイルはいかなるものでもよい。
The
As the
In addition, the
バリア層４は２次元電子ガスをチャネル層３に形成するために、チャネル層３の上部に形成されている。
バリア層４としては、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）の単層が用いられるが、イリジウム（Ｉｎ）、アルミニウム（Ａｌ）及びガリウム（Ｇａ）の中のいずれか１つ以上と窒素（Ｎ）を含んでいるものであればよい。
また、組成、層厚や不純物濃度が異なる複数の窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）と窒化ガリウム（ＧａＮ）又は窒化アルミニウム（ＡｌＮ）の組み合わせであってもよい。
なお、チャネル層３とバリア層４が接触する界面は、チャネル層３よりバンドギャップが広いヘテロ接合で形成させる。
The
As the
A combination of a plurality of aluminum gallium nitrides (AlGaN), aluminum gallium nitride (AlGaN) and gallium nitride (GaN), or aluminum nitride (AlN) having different compositions, layer thicknesses, and impurity concentrations may be used.
Note that the interface between the
絶縁膜層５はバリア層４の表面のトラップを抑制するために、バリア層４の上部に形成されている。
絶縁膜層５としては、例えば、窒化ケイ素（ＳｉＮ）や一酸化ケイ素（ＳｉＯ）などのドナーの役割を果たすケイ素（Ｓｉ）を含んでいる絶縁膜が用いられる。絶縁膜層５がケイ素（Ｓｉ）を含んでいれば、ドナーとしてバリア層４に電子を供給してバリア層４の表面上のトラップ数を減らすことができる。図２の例では、絶縁膜層５がゲート電極８の下部の一部（図中、ゲート電極８の左下及び右下の部分）に設けられている構造であるが、絶縁膜層５がゲート電極８の下部の一部に設けられていなくても、同様の効果が得られる。
The
As the
ソース電極６及びドレイン電極７はチャネル層３中の電子（電流）をＨＥＭＴの外に取出すための電極である。
ソース電極６はバリア層４の上部に形成され、グランドに接地されている。
ドレイン電極７はバリア層４の上部に形成され、第１の電圧である電圧Ｖｄが印加されている端子９と接続されている。
なお、ソース電極６及びドレイン電極７は、チャネル層３に形成される２次元電子ガスとの間の抵抗ができるだけ小さくなるように形成される。図２の例では、バリア層４と接するように形成されているが、２次元電子ガスと直接的に接するように形成されていてもよい。また、ソース電極６及びドレイン電極７の下側には、ｎ＋領域が形成されていてもよい。
The
The
The
The
ゲート電極８はバリア層４の上部に形成され、バリア層４とショットキー接触する金属を含んでいる。ゲート電極８は第２の電圧である電圧Ｖｇが印加されている端子１０と接続されている。
なお、ゲート電極８の下側の２ＤＥＧ濃度（２次元電子ガスの濃度）を制御することで、トランジスタ動作を実現することができる。
The
The transistor operation can be realized by controlling the 2DEG concentration (the concentration of the two-dimensional electron gas) on the lower side of the
絶縁膜層１１はソース電極６及びドレイン電極７が形成されている領域を除くバリア層４の上部とゲート電極８を覆うように形成されている。
絶縁膜層１１は、カバレッジのための材料として、例えば、窒化ケイ素（ＳｉＮ）、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）が用いられる。
The insulating
For example, silicon nitride (SiN), silicon dioxide (SiO 2 ), or aluminum oxide (Al 2 O 3 ) is used for the insulating
ＦＰ１２はゲート電極８の上部及びゲート電極８におけるドレイン電極７側の側面を覆うように絶縁膜層１１上に形成されている金属板である。
ゲート電極８の上部だけでなく、ドレイン電極７側の側面にもＦＰ１２が取り付けられていなければ、トラップの影響を低減して、リカバリ特性を改善する効果が得られないため、図２の例では、ＦＰ１２の形状がＬ字型になっている。図２の例では、ゲート電極８におけるソース電極６の側面にはＦＰ１２が取り付けられていないが、ＦＰ１２をソース電極６の側面に取り付けても、ドレイン電極７側の側面に取り付けていれば、リカバリ特性を改善する効果が得られる。
The
If the
抵抗１４は一端がＦＰ１２と接続され、他端がソース電極６と接続されている抵抗値Ｒ１の第１の抵抗である。
抵抗１５は一端がＦＰ１２と接続され、他端がドレイン電極７と接続されている抵抗値Ｒ２の第２の抵抗である。
The
The
図３はこの発明の実施の形態１によるトランジスタを示す上面図である。図２の断面図は、図３における点線部の断面図である。
図３の例では、抵抗１４，１５がチップ抵抗で構成されており、抵抗１４はワイヤ１６を介してソース電極６と接続され、ワイヤ１７を介してＦＰ１２と接続されている。
抵抗１５はワイヤ１８を介してＦＰ１２と接続され、ワイヤ１９を介してドレイン電極７と接続されている。
なお、図３では、ソース電極６を設置するためのビアが、ソース電極６の直下に直接形成されるビアホール構造（ＩＳＶ：Ｉｎｄｉｖｉｄｕａｌ Ｓｏｕｒｃｅ Ｖｉａｈｏｌｅ）であるが、ビアの構造はＩＳＶに限るものではない。
FIG. 3 is a top view showing a transistor according to the first embodiment of the present invention. 2 is a cross-sectional view taken along a dotted line in FIG.
In the example of FIG. 3, the
The
In FIG. 3, the via for installing the
非特許文献１に開示されているＧａＮＨＥＭＴと、この実施の形態１のＧａＮＨＥＭＴとの構造を比較すると、非特許文献１に開示されているＧａＮＨＥＭＴでは、図２のＦＰ１２に相当するソースフィールドプレート（ＳＦＰ）が、グランドに接地されているソース電極と直接接続されている構造であるが、この実施の形態１のＧａＮＨＥＭＴでは、ＦＰ１２が、グランドに接地されているソース電極６と抵抗１４を介して接続され、また、ドレイン電極７と抵抗１５を介して接続されている構造である点で相違している。
なお、この実施の形態１のＧａＮＨＥＭＴは、低雑音増幅器（ＧａＮＬＮＡ）に限らず、例えば、高出力増幅器など、トラップによるリカバリ特性の劣化が問題となる増幅器に対して有効である。
Comparing the structure of the GaN HEMT disclosed in
Note that the GaN HEMT according to the first embodiment is not limited to a low noise amplifier (GaNLNA) but is effective for an amplifier in which deterioration of recovery characteristics due to a trap is a problem, such as a high output amplifier.
次に動作について説明する。
ゲート電極８の上部及びゲート電極８におけるドレイン電極７側の側面を覆うように、ＦＰ１２を絶縁膜層１１上に形成することで、チャネル層３に形成される２次元電子ガスからゲート電極８に向かう電界の一部がＦＰ１２に分散されるため、ゲート電極８における電界集中が緩和されてトラップの影響が低減される。その結果、リカバリ特性が改善される。
このとき、ＦＰ１２が抵抗１４を介さずに、グランドに接地されているソース電極６と直接接続されている構造（以下、「従来構造」と称する）の場合、ＦＰ１２の電位が０Ｖに固定されるため、リカバリ特性の改善効果が小さいものとなる。
しかし、この実施の形態では、ＦＰ１２が抵抗１４を介してソース電極６と接続されており、また、ドレイン電極７と抵抗１５を介して接続されている。このため、ＦＰ１２には、プラスの電圧Ｖｆｐが印加される構造になっている。
Next, the operation will be described.
By forming the
At this time, in the case of a structure in which the
However, in this embodiment, the
プラスの電圧ＶｆｐがＦＰ１２に印加されると、バリア層４の表面の電界が低減されて、バリア層４の表面のトラップに電子が捕まり難くなる。そのため、従来構造と比べて、トラップの影響が低減されて、リカバリ特性が改善される。
図４はこの発明の実施の形態１によるトランジスタのリカバリ特性を示す説明図である。
過電力の信号（Ｐｉｎ）がＧａＮＨＥＭＴに入力された直後は、図４に示すように、窒化ガリウム（ＧａＮ）のトラップの影響でドレイン電流Ｉｄが減少し、その後、ドレイン電流Ｉｄが徐々に回復するという現象が生じる。
従来構造では、ドレイン電流Ｉｄの減少が大きいのに対して、この実施の形態１の構造では、バリア層４の表面のトラップに電子が捕まり難くなっているため、ドレイン電流Ｉｄの減少が小さくなっており、リカバリ特性が改善されている。
When the positive voltage Vfp is applied to the
FIG. 4 is an explanatory diagram showing the recovery characteristics of the transistor according to the first embodiment of the present invention.
Immediately after the overpower signal (Pin) is input to the GaN HEMT, as shown in FIG. 4, the drain current Id decreases due to the trap of gallium nitride (GaN), and then the drain current Id gradually recovers. The phenomenon that occurs.
In the conventional structure, the drain current Id is greatly reduced. On the other hand, in the structure of the first embodiment, since it is difficult for electrons to be trapped in the traps on the surface of the
この実施の形態１でのリカバリ特性の改善をデバイスシミュレーションで検証しており、以下、この検証内容について説明する。
図５は実施の形態１の構造と従来構造において、図２の絶縁膜層５とバリア層４の界面から０．５ｎｍ下の電界分布（以下、「バリア層表面の電界分布」と称する）のシミュレーション結果を示す説明図である。
このときのバイアス条件は、ドレイン電圧Ｖｄ＝３０Ｖ、ゲート電圧Ｖｇ＝−５Ｖである。ただし、従来構造では、ＦＰ１２が抵抗１４を介さずに、グランドに接地されているソース電極６と直接接続されているため、Ｖｆｐ＝０Ｖであるが、実施の形態１の構造では、Ｖｆｐ＝２Ｖである。
図５から明らかなように、バリア層表面の電界分布が、従来構造より実施の形態１の構造の方が低くなっており、トラップの影響を低減できていることが分かる。
The improvement of the recovery characteristic in the first embodiment is verified by device simulation, and the verification contents will be described below.
5 shows the electric field distribution 0.5 nm below the interface between the insulating
The bias conditions at this time are a drain voltage Vd = 30V and a gate voltage Vg = −5V. However, in the conventional structure, since the
As is apparent from FIG. 5, the electric field distribution on the barrier layer surface is lower in the structure of the first embodiment than in the conventional structure, and it can be seen that the influence of traps can be reduced.
図６及び図７はドレイン電流Ｉｄのリカバリ特性のシミュレーション結果を示す説明図である。
図７は図６の縦軸に示すドレイン電流ＩｄをＬｏｇ表示したものである。
図６及び図７から明らかなように、従来構造より実施の形態１の構造の方が、ドレイン電流Ｉｄの低減が小さいため、リカバリ特性が改善されていることが分かる。
6 and 7 are explanatory diagrams showing simulation results of the recovery characteristics of the drain current Id.
FIG. 7 is a log representation of the drain current Id shown on the vertical axis of FIG.
As is apparent from FIGS. 6 and 7, it can be seen that the recovery characteristic is improved in the structure of the first embodiment because the reduction in the drain current Id is smaller than in the conventional structure.
次に、抵抗１４，１５の抵抗値Ｒ１，Ｒ２について説明する。
抵抗１４，１５の抵抗値Ｒ１，Ｒ２は、１０ｋΩ以上の高抵抗である必要がある。抵抗１４，１５の抵抗値Ｒ１，Ｒ２が低いと、ドレイン電流Ｉｄが抵抗１４，１５側に流れてしまうためである。
また、ＦＰ１２に印加される電圧Ｖｆｐは、ドレイン電圧Ｖｄが抵抗１４と抵抗１５によって分圧された電圧であるため、下記の式（１）のように表される。
ＦＰ１２に印加される電圧Ｖｆｐは、トラップの影響が低減される効果を得るにはプラスの電圧である必要があるが、２Ｖを超えると、ＤＣ特性に影響がでる可能性があるため、下記の式（２）の条件を満足していることが望ましい。
式（１）（２）より、抵抗値Ｒ１に対する抵抗値Ｒ２の比が、下記の式（３）の条件を満足している必要がある。
The resistance values R1 and R2 of the
Further, the voltage Vfp applied to the
The voltage Vfp applied to the
From the expressions (1) and (2), the ratio of the resistance value R2 to the resistance value R1 needs to satisfy the condition of the following expression (3).
以上で明らかなように、この実施の形態１によれば、ゲート電極８の上部及びゲート電極８におけるドレイン電極７側の側面を覆うように絶縁膜層１１上に形成されているＦＰ１２を備え、ＦＰ１２とソース電極６の間に抵抗１４を接続するとともに、ＦＰ１２とドレイン電極７の間に抵抗１５を接続するように構成したので、リカバリ特性の改善度を高めることができる効果を奏する。
As apparent from the above, according to the first embodiment, the
実施の形態２．
上記実施の形態１では、抵抗１４，１５がチップ抵抗で構成されており、抵抗１４がワイヤ１６，１７によってソース電極６とＦＰ１２との間に接続され、また、抵抗１５がワイヤ１８，１９によってＦＰ１２とドレイン電極７との間に接続されているものを示したが、抵抗１４，１５が基板１上にイオン注入抵抗として形成されているものであってもよい。
In the first embodiment, the
図８はこの発明の実施の形態２によるトランジスタを示す上面図であり、図８において、図３と同一符号は同一または相当部分を示すので説明を省略する。
図８では、抵抗１４，１５をモノシリックマイクロ波集積回路（ＭＭＩＣ）として、トランジスタと同じ基板１上に形成している構造になっている。
また、抵抗１４，１５は、不純物イオンが注入されることで、ｎ＋層が半導体層で形成されて作られるイオン注入抵抗である。
この実施の形態２では、トランジスタと同じ基板１上に抵抗１４，１５が形成されるため、上記実施の形態１よりも小型化を図ることができる。
FIG. 8 is a top view showing a transistor according to the second embodiment of the present invention. In FIG. 8, the same reference numerals as those in FIG.
In FIG. 8,
The
In the second embodiment, since the
実施の形態３．
図９はこの発明の実施の形態３によるトランジスタを示す回路図であり、図１０はこの発明の実施の形態３によるトランジスタを示す断面図である。
図９及び図１０において、図１及び図２と同一符号は同一または相当部分を示すので説明を省略する。
抵抗２０は電圧Ｖｄが印加されている端子９とドレイン電極７の端子２１との間に接続されている抵抗値Ｒ３の第３の抵抗である。
なお、抵抗１４，１５，２０は、上記実施の形態１のようにチップ抵抗で形成してもよいし、上記実施の形態２のように、ＭＭＩＣとしてイオン注入抵抗で形成してもよい。
抵抗２０を実装している点以外は、上記実施の形態１，２と同様である。
FIG. 9 is a circuit diagram showing a transistor according to
9 and 10, the same reference numerals as those in FIGS. 1 and 2 indicate the same or corresponding parts, and thus description thereof is omitted.
The
The
Except that the
次に動作について説明する。
図１１はこの発明の実施の形態３によるトランジスタのリカバリ特性を示す説明図である。
図１１では、実施の形態１，３の構造のリカバリ特性と、従来構造のリカバリ特性とを示している。
従来構造では、ＦＰ１２が抵抗１４を介さずに、グランドに接地されているソース電極６と直接接続されているため、Ｖｆｐ＝０Ｖである。
上記実施の形態１の構造では、常にプラスの電圧ＶｆｐがＦＰ１２に印加されている。
Next, the operation will be described.
FIG. 11 is an explanatory diagram showing the recovery characteristics of the transistor according to the third embodiment of the present invention.
FIG. 11 shows the recovery characteristics of the structures of the first and third embodiments and the recovery characteristics of the conventional structure.
In the conventional structure, since the
In the structure of the first embodiment, a positive voltage Vfp is always applied to the
この実施の形態３では、電圧Ｖｄが印加されている端子９とドレイン電極７の端子２１との間に抵抗２０が接続されているため、過電力の信号（Ｐｉｎ）がＧａＮＨＥＭＴに入力されているときは、ドレイン電流Ｉｄが大きくなるため、端子２１の電圧Ｖｏｕｔが低下して、ＦＰ１２に印加される電圧Ｖｆｐも低下する。
ただし、過電力の信号（Ｐｉｎ）がＧａＮＨＥＭＴに入力された直後は、ドレイン電流Ｉｄが急激に低下するため、端子２１の電圧Ｖｏｕｔが上昇して、ＦＰ１２に印加される電圧Ｖｆｐも上昇する。
ＦＰ１２に印加される電圧Ｖｆｐが高くなると、ＦＰ１２による電界低減効果が大きくなり、トラップ効果が低減される。
このため、図１１に示すように、従来構造や上記実施の形態１の構造よりも、この実施の形態３の方が、リカバリ特性が改善される。
In the third embodiment, since the
However, immediately after the overpower signal (Pin) is input to the GaN HEMT, the drain current Id rapidly decreases, so the voltage Vout at the terminal 21 increases and the voltage Vfp applied to the
When the voltage Vfp applied to the
For this reason, as shown in FIG. 11, the recovery characteristics of the third embodiment are improved compared to the conventional structure and the structure of the first embodiment.
実施の形態４．
上記実施の形態１〜３では、抵抗１４，１５を接続することで、プラスの電圧ＶｆｐがＦＰ１２に印加されるものを示したが、過電力の信号（Ｐｉｎ）が入力されるタイミングでプラスの電圧ＶｆｐがＦＰ１２に印加されるようにしてもよい。
In the first to third embodiments, a case where the positive voltage Vfp is applied to the
図１２はこの発明の実施の形態４によるトランジスタを示す上面図であり、図１２において、図３と同一符号は同一または相当部分を示すので説明を省略する。
スイッチング回路２２は過電力の信号（Ｐｉｎ）が入力されるタイミング（入力信号の電力が増加するタイミング）で、プラスの電圧ＶｆｐをＦＰ１２に印加する回路である。
即ち、スイッチング回路２２は、過電力の信号（Ｐｉｎ）が入力されるタイミングで、プラスの電圧ＶｆｐをＦＰ１２に印加するために、電圧Ｖｆｐをパルス制御する回路である。
12 is a top view showing a transistor according to
The switching
That is, the switching
この実施の形態４では、スイッチング回路２２が、過電力の信号（Ｐｉｎ）が入力されるタイミングで、プラスの電圧ＶｆｐをＦＰ１２に印加するため、上記実施の形態１〜３と同様に、過電力の信号（Ｐｉｎ）が入力された直後のトラップ効果の低減が図られ、リカバリ特性が改善される。
したがって、上記実施の形態１〜３と同様に、リカバリ特性の改善度を高めることができる効果が得られる。また、端子９に印加される電圧Ｖｄに依存せずに、電圧ＶｆｐをＦＰ１２に印加することができる。
In the fourth embodiment, since the switching
Therefore, as in the first to third embodiments, an effect of improving the improvement degree of the recovery characteristic can be obtained. Further, the voltage Vfp can be applied to the
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。 In the present invention, within the scope of the invention, any combination of the embodiments, or any modification of any component in each embodiment, or omission of any component in each embodiment is possible. .
１ 基板、２ バッファ層、３ チャネル層、４ バリア層、５ 絶縁膜層、６ ソース電極、７ ドレイン電極、８ ゲート電極、９，１０ 端子、１１ 絶縁膜層、１２ ＦＰ（金属板）、１４ 抵抗（第１の抵抗）、１５ 抵抗（第２の抵抗）、１６，１７，１８，１９ ワイヤ、２０ 抵抗（第３の抵抗）、２１ 端子、２２ スイッチング回路。 1 substrate, 2 buffer layer, 3 channel layer, 4 barrier layer, 5 insulating film layer, 6 source electrode, 7 drain electrode, 8 gate electrode, 9, 10 terminal, 11 insulating film layer, 12 FP (metal plate), 14 Resistance (first resistance), 15 Resistance (second resistance), 16, 17, 18, 19 wire, 20 Resistance (third resistance), 21 terminals, 22 Switching circuit.
Claims (6)
２次元電子ガスを前記チャネル層に形成するために前記チャネル層の上部に形成されているバリア層と、
前記バリア層の上部に形成され、グランドに接地されているソース電極と、
前記バリア層の上部に形成され、第１の電圧が印加されるドレイン電極と、
前記バリア層の上部に形成され、第２の電圧が印加されるゲート電極と、
前記ソース電極及び前記ドレイン電極が形成されている領域を除く前記バリア層の上部と前記ゲート電極を覆っている絶縁膜層と、
前記ゲート電極の上部及び前記ゲート電極における前記ドレイン電極側の側面を覆うように前記絶縁膜層上に形成されている金属板と、
一端が前記金属板と接続され、他端が前記ソース電極と接続されている第１の抵抗と、
一端が前記金属板と接続され、他端が前記ドレイン電極と接続されている第２の抵抗と
を備えたトランジスタ。 A channel layer through which electrons flow;
A barrier layer formed on top of the channel layer to form a two-dimensional electron gas in the channel layer;
A source electrode formed on the barrier layer and grounded;
A drain electrode formed on the barrier layer and applied with a first voltage;
A gate electrode formed on the barrier layer and applied with a second voltage;
An upper part of the barrier layer excluding a region where the source electrode and the drain electrode are formed and an insulating film layer covering the gate electrode;
A metal plate formed on the insulating film layer so as to cover an upper portion of the gate electrode and a side surface of the gate electrode on the drain electrode side;
A first resistor having one end connected to the metal plate and the other end connected to the source electrode;
And a second resistor having one end connected to the metal plate and the other end connected to the drain electrode.
２次元電子ガスを前記チャネル層に形成するために前記チャネル層の上部に形成されているバリア層と、
前記バリア層の上部に形成され、グランドに接地されているソース電極と、
前記バリア層の上部に形成され、第１の電圧が印加されるドレイン電極と、
前記バリア層の上部に形成され、第２の電圧が印加されるゲート電極と、
前記ソース電極及び前記ドレイン電極が形成されている領域を除く前記バリア層の上部と前記ゲート電極を覆っている絶縁膜層と、
前記ゲート電極の上部及び前記ゲート電極における前記ドレイン電極側の側面を覆うように前記絶縁膜層上に形成されている金属板と、
入力信号の電力が増加するタイミングでプラスの電圧を前記金属板に印加するスイッチング回路と
を備えたトランジスタ。 A channel layer through which electrons flow;
A barrier layer formed on top of the channel layer to form a two-dimensional electron gas in the channel layer;
A source electrode formed on the barrier layer and grounded;
A drain electrode formed on the barrier layer and applied with a first voltage;
A gate electrode formed on the barrier layer and applied with a second voltage;
An upper part of the barrier layer excluding a region where the source electrode and the drain electrode are formed and an insulating film layer covering the gate electrode;
A metal plate formed on the insulating film layer so as to cover an upper portion of the gate electrode and a side surface of the gate electrode on the drain electrode side;
A switching circuit that applies a positive voltage to the metal plate at a timing when the power of the input signal increases.
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