JP2017005774A - デジタル制御電源回路、その制御回路、制御方法およびそれを用いた電子機器 - Google Patents

Abstract

【課題】応答性を改善したデジタル制御電源回路を提供する。【解決手段】フィードバックコントローラ２１０は、デジタル制御電源回路１００の出力電圧ＶＯＵＴに応じたデジタルのフィードバック値ＤＦＢがその目標値ＤＲＥＦに近づくように、デジタルのデューティ指令値ＤＤＵＴＹを生成する。パルス発生器２２０は、デューティ指令値ＤＤＵＴＹに応じたデューティ比を有するパルス信号ＳＰＷＭを生成する。ノンリニアコントローラ２４０は、出力電圧ＶＯＵＴの変動を検出すると、パルス信号ＳＰＷＭのパルス幅を補正する。ドライバ２３０は、パルス信号ＳＰＷＭに応じて、スイッチングトランジスタＭ１を駆動する。【選択図】図３

Description

本発明は、デジタル制御電源回路に関する。

与えられた入力電圧よりも高い電圧あるいは低い電圧を生成するために、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）などの電源回路が利用される。こうした電源回路には、アナログ制御方式と、デジタル制御方式が存在する。アナログ制御方式では、電源回路の出力電圧とその目標値の誤差を、誤差増幅器によって増幅し、誤差増幅器の出力に応じてスイッチングのデューティ比を制御することで、出力電圧を目標値に安定化させる。デジタル制御方式では、電源回路の出力電圧をＡ／Ｄコンバータによってデジタル値に変換し、デジタル信号処理によってスイッチングトランジスタのデューティ比を制御する。

デジタル制御方式の電源回路（デジタル制御電源回路）は、制御アルゴリズムに制約が少ないため設計の自由度が高く、またソフトウェア的に制御方式や出力電圧の設定値を変更できるという利点がある。また、長期的な運用に際して、各種データの履歴をデジタル値として保持可能という利点もある。

図１は、デジタル制御電源回路のブロック図である。電源回路１００ｒは、出力回路１０２および制御回路２００ｒを備える。出力回路１０２は、スイッチングトランジスタＭ１、インダクタＬ１、整流素子Ｄ１、出力キャパシタＣ１を含む。

Ａ／Ｄコンバータ２０２は、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢをデジタルのフィードバック値Ｄ_ＦＢに変換する。フィードバックコントローラ２１０の誤差検出器２１２は、デジタルのフィードバック値Ｄ_ＦＢとその目標値Ｄ_ＲＥＦの誤差を示す誤差信号Ｄ_ＥＲＲを生成する。補償器２１４は、誤差信号Ｄ_ＥＲＲがゼロに近づくように値が変化するデューティ指令値Ｄ_ＤＵＴＹを生成する。パルス発生器２２０は、デューティ指令値Ｄ_ＤＵＴＹに応じたデューティ比を有するパルス信号Ｓ_ＰＷＭを生成する。ドライバ２３０は、パルス信号Ｓ_ＰＷＭに応じてスイッチングトランジスタＭ１をスイッチングする。

特開２００３−２８４３２２号公報

図２は、図１の電源回路１００ｒの動作波形図である。時刻ｔ１に負荷電流Ｉ_ＯＵＴが急激に増加すると、出力キャパシタＣ１の電荷が放電され、出力電圧Ｖ_ＯＵＴが低下する。出力電圧Ｖ_ＯＵＴの変動が、サンプリングされたフィードバック値Ｄ_ＦＢに現れるまでには、ある遅延τ_１が存在する。またフィードバック値Ｄ_ＦＢに出力電圧Ｖ_ＯＵＴの変動が現れると、誤差信号Ｄ_ＥＲＲが大きくなるが、誤差信号Ｄ_ＥＲＲがパルス信号Ｓ_ＰＷＭのデューティ比に反映されるまでに、演算の遅延τ_２が存在する。さらに補償器２１４の遅延（図２には不図示）により、デューティ比は誤差信号Ｄ_ＥＲＲに遅れて追従する。

このように電源回路１００ｒは、出力電圧Ｖ_ＯＵＴを所定のサンプリングレートでサンプリングすることから、不連続制御となり、サンプリングが不要で連続制御可能なアナログ制御電源回路に比べて、応答性で劣る場合がある。図２の例では、フィードバック電圧Ｖ_ＦＢが低下した後、３つ目のパルスＰ３においてようやくデューティ比が変化している。つまりフィードバック電圧Ｖ_ＦＢの変動からパルス信号Ｓ_ＰＷＭのデューティ比が増大するまでに、無視できない大きな応答遅延τ_{ＤＥＬＡＹ}が存在し、これにより出力電圧Ｖ_ＯＵＴの変動が大きくなる。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、応答性を改善したデジタル制御電源回路およびその制御回路の提供にある。

本発明のある態様は、デジタル制御電源回路の制御回路に関する。制御回路は、デジタル制御電源回路の出力電圧に応じたデジタルのフィードバック値がその目標値に近づくように、デジタルのデューティ指令値を生成するフィードバックコントローラと、デューティ指令値に応じたデューティ比を有するパルス信号を生成するパルス発生器と、出力電圧の変動を検出すると、パルス信号のパルス幅を補正するノンリニアコントローラと、パルス信号に応じて、デジタル制御電源回路のスイッチング素子を駆動するドライバと、を備える。

この態様によると、ノンリニアコントローラによってパルス幅を低遅延で補正することで、出力電圧の変動を抑制できる。

ノンリニアコントローラは、出力電圧が正側に変動したとき、パルス信号のパルス幅を減少させてもよい。またノンリニアコントローラは、出力電圧が負側に変動したとき、パルス信号のパルス幅を増加させてもよい。

ノンリニアコントローラは、出力電圧に応じたアナログのフィードバック電圧を監視し、フィードバック電圧の変動幅が所定のしきい値電圧を超えると、パルス信号のパルス幅を補正するアナログアシスト回路を含んでもよい。
連続制御が可能なアナログ回路を用いることで、サンプリングに依存しない高速な補正が可能となり、応答性を高めることができる。

アナログアシスト回路は、フィードバック電圧の交流成分をしきい値電圧と比較するアナログコンパレータと、アナログコンパレータの出力に応じて、パルス信号のパルス幅を補正する第１補正量生成部と、を含んでもよい。

第１補正量生成部は、パルス幅の補正量に相当するデューティ補正値を生成し、デューティ指令値を増減させてもよい。
デューティ指令値を増減させることで、パルス信号のパルス幅を補正できる。

パルス発生器は、パルス信号がオフレベルであるオフ時間の間に、アナログアシスト回路によるパルス信号のパルス幅の補正が発生すると、直ちにリセットされてもよい。
これにより、次のサイクルで直ちに補正後のパルス幅を有するパルス信号を生成することができ、応答性を高めることができる。

ノンリニアコントローラは、１回、デューティ指令値を補正した後、所定のマスク時間の間、デューティ指令値の補正を停止してもよい。
これによりデューティ指令値が過補正されて、出力電圧に補正に起因する変動が及ぶのを防止できる。

ノンリニアコントローラは、フィードバック値を監視し、フィードバック値の変動幅が所定のしきい値を超えると、パルス信号のパルス幅を補正するデジタルノンリニアコントローラを含んでもよい。
補償器を介さない高速なデジタル回路によりパルス幅を補正することで、応答性を高めることができる。

デジタルノンリニアコントローラは、１サンプリング前のフィードバック値と現在のフィードバック値の差分を、所定のしきい値と比較するデジタルコンパレータと、デジタルコンパレータの出力に応じて、パルス信号のパルス幅を補正する第２補正量生成部と、を含んでもよい。

第２補正量生成部は、パルス幅の補正量に相当するデューティ補正値を生成し、デューティ指令値を増減させてもよい。

フィードバックコントローラは、フィードバック値とその目標値の誤差を示す誤差信号を生成する誤差検出器と、誤差信号にもとづいてデューティ指令値を生成する補償器と、を含んでもよい。

誤差検出器は、デジタルコンパレータであり、補償器は、Ｐ（比例）制御、Ｉ（積分）制御、Ｄ制御（微分）の任意の組み合わせにもとづいてデューティ指令値を生成してもよい。

ノンリニアコントローラは、出力電圧の変動を検出すると、デューティ指令値を補正してもよい。パルス発生器は、補正後のデューティ指令値に応じてパルス信号を生成してもよい。

ノンリニアコントローラは、出力電圧の変動を検出すると、パルス信号のパルス幅の補正量に応じた補正パルスを生成し、パルス発生器が生成するパルス信号に補正パルスを合成することにより、パルス幅を補正してもよい。

１サイクルあたりのパルス信号のパルス幅の補正量は、固定値であってもよい。１サイクルあたりのパルス信号のパルス幅の補正量は、出力電圧の変動量に応じた可変量であってもよい。

制御回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、デジタル制御電源回路に関する。デジタル制御電源回路は、上述のいずれかの制御回路を備える。

本発明の別の態様は、電子機器に関する。電子機器は、上述のデジタル制御電源回路を備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、デジタル制御電源回路の安定性を改善できる。

デジタル制御電源回路のブロック図である。 図１の電源回路の動作波形図である。 実施の形態に係るデジタル制御電源回路のブロック図である。 ノンリニアコントローラの構成例を示すブロック図である。 フィードバックコントローラの構成例を示すブロック図である。 ノンリニアコントローラによるデューティ比の補正を示す図である。 図７（ａ）〜（ｃ）は、アナログアシスト回路によるデューティ比の補正を示す図である。 第２変形例に係る制御回路のブロック図である。 図９（ａ）、（ｂ）は、デジタル制御電源回路を備える電子機器を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係るデジタル制御電源回路（以下、単に電源回路という）１００のブロック図である。電源回路１００は、制御回路２００および出力回路１０２を備える。

出力回路１０２は、制御回路２００に外付けされるいくつかの回路部品および配線を含む。出力回路１０２は、少なくとも、スイッチングトランジスタＭ１、インダクタＬ１を有する。図３には、降圧ＤＣ／ＤＣコンバータの出力回路が示されており、スイッチングトランジスタＭ１、インダクタＬ１に加えて、整流素子Ｄ１、出力キャパシタＣ１をさらに有する。スイッチングトランジスタＭ１のスイッチングに応じて、出力ライン１０４には、入力電圧Ｖ_ＩＮを降圧した出力電圧Ｖ_ＯＵＴが発生する。

続いて制御回路２００を説明する。

制御回路２００は、Ａ／Ｄコンバータ２０２、フィードバックコントローラ２１０、パルス発生器２２０、ドライバ２３０、ノンリニアコントローラ２４０を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。制御回路２００は、汎用マイコンの一部であってもよいし、専用に設計されたＡＳＩＣ（Application Specific IC）であってもよい。また図３およびその他の図面に示される各ブロックは、専用のハードウェアで構成してもよいし、ソフトウェアプログラムを実行するプロセッサにより構成してもよい。

制御回路２００のフィードバック（ＦＢ）端子には、出力電圧Ｖ_ＯＵＴに応じたアナログのフィードバック電圧Ｖ_ＦＢが入力される。また出力（ＯＵＴ）端子は、スイッチングトランジスタＭ１のゲートと接続される。

Ａ／Ｄコンバータ２０２は、（i）デジタル制御電源回路の出力電圧Ｖ_ＯＵＴに応じた電圧レベルを有するフィードバック電圧Ｖ_ＦＢをサンプリングし、デジタルのフィードバック値Ｄ_ＦＢに変換する。たとえばフィードバック電圧Ｖ_ＦＢは、出力回路１０２の抵抗分圧回路Ｒ１、Ｒ２によって出力電圧Ｖ_ＯＵＴを分圧した電圧である。Ａ／Ｄコンバータ２０２のサンプリング周期は、スイッチングトランジスタＭ１のスイッチング周期と同一であってもよい。

フィードバックコントローラ２１０は、フィードバック値Ｄ_ＦＢがその目標値Ｄ_ＲＥＦに近づくように、デジタルのデューティ指令値Ｄ_ＤＵＴＹを生成する。

パルス発生器２２０は、デューティ指令値Ｄ_ＤＵＴＹに応じたデューティ比を有するパルス信号Ｓ_ＰＷＭを生成する。パルス発生器２２０は、デューティ−パルス変換器と把握することができる。ドライバ２３０は、パルス信号Ｓ_ＰＷＭにもとづいてスイッチングトランジスタＭ１をスイッチングする。

ノンリニアコントローラ２４０は、出力電圧Ｖ_ＯＵＴの変動を検出すると、パルス信号Ｓ_ＰＷＭのパルス幅（オン時間）、つまりデューティ比を補正する。ノンリニアコントローラ２４０は、出力電圧Ｖ_ＯＵＴが正側に変動したとき、パルス幅Ｔ_ＯＮを所定量ΔＴ、減少させ、反対に出力電圧Ｖ_ＯＵＴが負側に変動したとき、パルス幅Ｔ_ＯＮを所定量ΔＴ、増加させる。

この実施の形態では、ノンリニアコントローラ２４０は、フィードバックコントローラ２１０が生成したデューティ指令値Ｄ_ＤＵＴＹを補正することにより、パルス幅を補正する。このノンリニアコントローラ２４０は、出力電圧Ｖ_ＯＵＴが正側に変動したとき、デューティ指令値Ｄ_ＤＵＴＹを減少させ、反対に出力電圧Ｖ_ＯＵＴが負側に変動したとき、デューティ指令値Ｄ_ＤＵＴＹを増加させてもよい。ノンリニアコントローラ２４０による補正が発生すると、パルス発生器２２０が生成するパルス信号Ｓ_ＰＷＭのデューティ比は、補正後のデューティ指令値Ｄ_ＤＵＴＹ’に応じて設定される。

図４は、ノンリニアコントローラ２４０の構成例を示すブロック図である。
ノンリニアコントローラ２４０は、アナログアシスト回路２４２、デジタルノンリニアコントローラ２４４を含む。

アナログアシスト回路２４２は、出力電圧Ｖ_ＯＵＴに応じたアナログのフィードバック電圧Ｖ_ＦＢを監視し、フィードバック電圧Ｖ_ＦＢの変動幅が所定のしきい値電圧を超えると、デューティ指令値Ｄ_ＤＵＴＹを補正する。

具体的にはアナログアシスト回路２４２は、ハイパスフィルタ２４８、アナログコンパレータＡＣＭＰ１、ＡＣＭＰ２、第１補正量生成部２５０を含む。ハイパスフィルタ２４８は、フィードバック電圧Ｖ_ＦＢの交流成分を通過させる。ハイパスフィルタ２４８は、ＤＣブロックキャパシタであってもよいし、２次以上のハイパスフィルタあるいはバンドパスフィルタであってもよい。

アナログコンパレータＡＣＭＰ１は、フィードバック電圧Ｖ_ＦＢの交流成分Ｖ_ＡＣを正側のしきい値電圧Ｖ_Ｐと比較する。アナログコンパレータＡＣＭＰ１の出力（補正信号という）Ｓ１１は、交流成分Ｖ_ＡＣがしきい値電圧Ｖ_Ｐを超えるとアサート（たとえばハイレベル）される。またアナログコンパレータＡＣＭＰ２は、フィードバック電圧Ｖ_ＦＢの交流成分を負側のしきい値電圧Ｖ_Ｎと比較する。アナログコンパレータＡＣＭＰ２の出力Ｓ１２は、交流成分Ｖ_ＡＣがしきい値電圧Ｖ_Ｎを下回るとアサート（たとえばハイレベル）される。アナログコンパレータＡＣＭＰ１、アナログコンパレータＡＣＭＰ２は、ＡＣ結合コンパレータと把握することも可能である。

第１補正量生成部２５０は、アナログコンパレータＡＣＭＰ１、ＡＣＭＰ２の出力Ｓ１１、Ｓ１２に応じて、補正値Ｄ_{ＣＯＲＲ１}を生成する。たとえば第１補正量生成部２５０は、信号Ｓ１１がアサートされると、負の補正値Ｄ_{ＣＯＲＲ１}を出力し、信号Ｓ１２がアサートされると、正の補正値Ｄ_{ＣＯＲＲ１}を出力してもよい。補正値Ｄ_{ＣＯＲＲ１}は、レジスタにより設定可能な固定値であってもよい。加減算器２４６は、フィードバックコントローラ２１０からのデューティ指令値Ｄ_ＤＵＴＹに、補正値Ｄ_{ＣＯＲＲ１}を加算（もしくは減算）し、デューティ指令値Ｄ_ＤＵＴＹを補正する。

デジタルノンリニアコントローラ２４４は、デジタルのフィードバック値Ｄ_ＦＢを監視し、フィードバック値Ｄ_ＦＢの変動幅ΔＤ_ＦＢが所定のしきい値を超えると、デューティ指令値Ｄ_ＤＵＴＹを補正する。

デジタルノンリニアコントローラ２４４は、差分検出器２５２、デジタルコンパレータＤＣＭＰ１、ＤＣＭＰ２、第２補正量生成部２５８を含む。

差分検出器２５２は、１サンプリング前のフィードバック値Ｄ_ＦＢ’と現在のフィードバック値Ｄ_ＦＢの差分ΔＤ_ＦＢを生成する。この差分ΔＤ_ＦＢは、フィードバック値Ｄ_ＦＢの変動幅ΔＤ_ＦＢに相当し、またフィードバック値Ｄ_ＦＢの傾きと把握することもできる。差分検出器２５２は、遅延器２５４と減算器２５６とで構成できる。

デジタルコンパレータＤＣＭＰ１は、差分ΔＤ_ＦＢを所定の正側のしきい値Ｄ_Ｐと比較する。デジタルコンパレータＤＣＭＰ１の出力（補正信号）Ｓ２１は、変動幅ΔＤ_ＦＢがしきい値Ｄ_Ｐを超えるとアサート（たとえば１）される。またデジタルコンパレータＤＣＭＰ２は、差分ΔＤ_ＦＢを所定の負側のしきい値Ｄ_Ｎと比較する。デジタルコンパレータＤＣＭＰ２の出力Ｓ２２は、変動幅ΔＤ_ＦＢがしきい値Ｄ_Ｎを下回るとアサート（たとえば１）される。

第２補正量生成部２５８は、デジタルコンパレータＤＣＭＰ１、ＤＣＭＰ２の出力Ｓ２１、Ｓ２２に応じて、補正値Ｄ_{ＣＯＲＲ２}を生成する。たとえば第２補正量生成部２５８は、信号Ｓ２１がアサートされると、負の補正値Ｄ_{ＣＯＲＲ２}を出力し、信号Ｓ２２がアサートされると、正の補正値Ｄ_{ＣＯＲＲ２}を出力してもよい。補正値Ｄ_{ＣＯＲＲ２}は、レジスタにより設定された固定値であってもよい。加減算器２４６は、フィードバックコントローラ２１０からのデューティ指令値Ｄ_ＤＵＴＹに、補正値Ｄ_{ＣＯＲＲ２}を加算（もしくは減算）し、デューティ指令値Ｄ_ＤＵＴＹを補正する。

ノンリニアコントローラ２４０は、デューティ比の補正を１回行った後は、その後、所定のマスク時間Ｔ_ＭＳＫの間、デューティ比の補正を停止する。具体的には、アナログアシスト回路２４２による補正が行われた後、マスク時間Ｔ_ＭＳＫの間、アナログアシスト回路２４２およびデジタルノンリニアコントローラ２４４によるデューティ比の補正値_{ＣＯＲＲ１}，Ｄ_{ＣＯＲＲ２}は、補正信号Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２にかかわらずゼロとなる。マスク時間Ｔ_ＭＳＫの長さは特に限定されないがたとえばＰＷＭの１周期〜数周期としてもよい。

図５は、フィードバックコントローラ２１０の構成例を示すブロック図である。誤差検出器２１２は、デジタルのフィードバック値Ｄ_ＦＢを、その目標値Ｄ_ＲＥＦと比較するデジタルコンパレータである。補償器２１４は、ＰＩＤ（比例・積分・微分）補償器２１６と、ビットシフタ２１８を含む。ＰＩＤ補償器２１６のＺ^−１は遅延器を、Ｋ_０〜Ｋ_２は係数乗算器を表す。ビットシフタ２１８はＰＩＤ補償器２１６の出力の下位ビットを切り捨て、後段のパルス発生器２２０のビット幅に適合させる。

以上が実施の形態に係る制御回路２００を備える電源回路１００の構成である。

図６は、ノンリニアコントローラ２４０によるデューティ比の補正を示す図である。ここでは、図２と同じ負荷変動を考える。図６の破線のフィードバック電圧Ｖ_ＦＢは、図２に示す従来の電源回路１００ｒのそれであり、図６のＳ_ＰＷＭ’は、図２に示す従来の電源回路１００ｒのそれである。

ここではアナログアシスト回路２４２による補正を説明する。フィードバック電圧Ｖ_ＦＢが低下すると、その交流成分Ｖ_ＡＣが変動し、時刻ｔ２にアナログアシスト回路２４２において補正信号Ｓ１２がアサートされる。補正信号Ｓ１２のアサートに応答して、時刻ｔ１の後の１つめのパルスＰ１において直ちに正の補正値Ｄ_ＣＯＲＲが出力され、パルスＰ１のデューティ比（パルス幅）Ｄ_ＤＵＴＹ’が、フィードバックコントローラ２１０が指示するデューティ指令値Ｄ_ＤＵＴＹよりも、補正値_ＣＯＲＲ分だけ大きくなる。その結果、スイッチングトランジスタＭ１のオン時間が長くなり、従来の電源回路１００ｒよりも、インダクタＬ１から出力キャパシタＣ１に供給される電流量が増大する。これにより、フィードバック電圧Ｖ_ＦＢ（つまり出力電圧Ｖ_ＯＵＴ）の低下が抑制される。

続く２番目のパルスＰ２の周期においても引き続き補正信号Ｓ１２はアサートされているが、パルスＰ１の補正の後、マスク時間Ｔ_ＭＳＫの間、補正は行われない。続く３番目のパルスＰ３の周期では、マスク時間Ｔ_ＭＳＫは終了しているため、再びデューティ比が補正される。

出力電圧Ｖ_ＯＵＴが上昇した場合には、アナログアシスト回路２４２によって、パルス信号Ｓ_ＰＷＭのパルス幅が直ちに狭められ、上昇が抑制される。デジタルノンリニアコントローラ２４４による補正も、アナログアシスト回路２４２と同様に行われる。

ノンリニアコントローラ２４０のさらなる特徴を説明する。
図７（ａ）〜（ｃ）は、アナログアシスト回路２４２によるデューティ比の補正を示す図である。図７（ａ）は、パルス信号Ｓ_ＰＷＭがハイレベルの期間（オン時間Ｔ_ＯＮ）において、デューティ比の補正（補正信号Ｓ１１、Ｓ１２のアサート）が発生した場合である。この場合、現在出力しているパルス信号Ｓ_ＰＷＭのトレイリングエッジ（ネガティブエッジ）が遅延、もしくは速められて、パルス幅（デューティ比）が補正される。

図７（ｂ）は、パルス信号Ｓ_ＰＷＭがローレベルの期間（オフ時間Ｔ_ＯＦＦ）において、デューティ比の補正が発生した場合である。この場合、補正信号Ｓ１２のアサートに応じてパルス発生器２２０の周期をリセットし、直ちに次のサイクルＴ_２のパルスの生成を開始する。

図７（ｃ）は、オフ区間Ｔ_ＯＦＦにデューティ比の補正が発生した場合に、パルス発生器２２０をリセットしない場合の動作である。この場合、デューティ比が補正されるまでに遅延τｄが発生し、アナログアシスト回路２４２の利点である高速応答性が損なわれる。図７（ｂ）のようにパルス発生器２２０の周期をリセットすることで、直ちに、デューティ比を補正したパルス信号を生成することができ、応答性を速めることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
実施の形態では、ノンリニアコントローラ２４０に関して、アナログアシスト回路２４２とデジタルノンリニアコントローラ２４４のハイブリッド回路を説明したが、アナログアシスト回路２４２のみ、あるいはデジタルノンリニアコントローラ２４４のみで構成してもよい。

（第２変形例）
実施の形態では、ノンリニアコントローラ２４０によるパルス信号Ｓ_ＰＷＭのパルス幅の補正として、デューティ指令値Ｄ_ＤＵＴＹに、デューティ補正値Ｄ_ＣＯＲＲを加減算する方式を採用したが、本発明はそれに限定されない。
図８は、第２変形例に係る制御回路２００ａのブロック図である。ノンリニアコントローラ２４０は、出力電圧Ｖ_ＯＵＴの変動を検出すると、パルス信号Ｓ_ＰＷＭのパルス幅の補正量ΔＴに応じた補正パルスＳ_ＣＯＲＲを生成し、パルス発生器２２０が生成するパルス信号Ｓ_ＰＷＭに補正パルスＳ_ＣＯＲＲを合成することにより、パルス幅が補正されたパルス信号Ｓ_ＰＷＭ’を生成する。

この変形例では、パルス合成器２４７は論理ゲートの組み合わせで構成できる。たとえば、パルス幅を伸ばしたい場合には、論理和（ＯＲ）ゲートを用いればよい。反対にパルス幅を縮めたい場合には、短縮すべき時間区間の間、ローレベルとなる補正パルスＳ_ＣＯＲＲを生成し、補正パルスＳ_ＣＯＲＲとパルス信号Ｓ_ＰＭＷの論理積（ＡＮＤ）を演算してもよい。本発明においてパルス幅を補正する方式は限定されず、さまざまな変形例が存在しうる。

（第３変形例）
図５のフィードバックコントローラ２１０も例示に過ぎない。誤差検出器２１２としては、減算器を用いてもよい。また補償器２１４としては、ＰＩＤ補償器に代えて、Ｐ補償器、ＰＩ補償器など、Ｐ（比例）制御、Ｉ（積分）制御、Ｄ制御（微分）の任意の組み合わせの補償器を用いることができる。

（第４変形例）
実施の形態では、降圧ＤＣ／ＤＣコンバータを説明したが、出力回路１０２のトポロジーは特に限定されない。たとえば整流素子Ｄ１の代わりに同期整流トランジスタを備えてもよい。あるいは出力回路１０２は、昇圧型、昇降圧型、電圧反転型のコンバータであってもよいし、インダクタに代えてトランスを利用したコンバータであってもよい。

（第５変形例）
実施の形態では、ノンリニアコントローラ２４０によるパルス幅の補正として、パルス幅の増加、減少の両方をサポートしたが、いずれか一方のみとしてもよい。出力電圧Ｖ_ＯＵＴのアンダーシュートが問題となるアプリケーションでは、パルス幅を増加させる機能のみとし、出力電圧Ｖ_ＯＵＴのオーバーシュートが問題となるアプリケーションでは、パルス幅を減少させる機能のみを実装してもよい。

（第６変形例）
図４のデジタルノンリニアコントローラ２４４では、デジタルのフィードバック値Ｄ_ＦＢの変動量（傾き）にもとづいてパルス信号Ｓ_ＰＷＭを補正したが、本発明はそれに限定されない。デジタルノンリニアコントローラ２４４は、フィードバック値Ｄ_ＦＢの傾きの変化量にもとづいて、パルス幅を補正してもよい。

（電源回路の用途）
最後に、電源回路１００の用途を説明する。図９（ａ）、（ｂ）は、電源回路１００を備える電子機器を示すブロック図である。図９（ａ）の電子機器１ａは、商用交流電源４からの交流電圧を整流するブリッジ回路６と、平滑キャパシタ８と、上述の電源回路１００と、負荷９を備える。この場合、電源回路１００としては、非絶縁型の降圧、昇圧、あるいは昇降圧コンバータなどが好適に利用できる。負荷９は、たとえばＦＰＧＡ（Field Programmable Gate Array）、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、各種マイコンなどが想定されるが、特に限定されない。電子機器１ａは、たとえば移動体通信用の基地局、テレビやＰＣ、冷蔵庫などの家電製品、ファクシミリやコピー機などのＯＡ機器、工作機械、などが例示される。

図９（ｂ）の電子機器１ｂは、電池３と、電池の電圧を受ける上述の電源回路１００と、負荷９を備える。こうした電子機器１ｂとしては、携帯電話端末、タブレットＰＣ、デジタルカメラ、デジタルビデオカメラなどのが例示される。たとえば負荷９は、マイコンやメモリ、液晶ドライバや、液晶バックライト用ＬＥＤ、カメラのフラッシュ用ＬＥＤなどであってもよい。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…電源回路、１０２…出力回路、２００…制御回路、２０２…Ａ／Ｄコンバータ、２１０…フィードバックコントローラ、２１２…誤差検出器、２１４…補償器、２１６…ＰＩＤ補償器、２１８…ビットシフタ、２２０…パルス発生器、２３０…ドライバ、２４０…ノンリニアコントローラ、２４２…アナログアシスト回路、２４４…デジタルノンリニアコントローラ、２４６…加減算器、２４８…ハイパスフィルタ、ＡＣＭＰ１，ＡＣＭＰ２…アナログコンパレータ、２５０…第１補正量生成部、２５２…差分検出器、２５４…遅延器、２５６…減算器、ＤＣＭＰ１，ＤＣＭＰ２…デジタルコンパレータ、２５８…第２補正量生成部、Ｍ１…スイッチングトランジスタ、Ｌ１…インダクタ、Ｄ１…整流素子、Ｃ１…出力キャパシタ。

Claims (22)

1. デジタル制御電源回路の制御回路であって、
   前記デジタル制御電源回路の出力電圧に応じたデジタルのフィードバック値がその目標値に近づくように、デジタルのデューティ指令値を生成するフィードバックコントローラと、
   前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するパルス発生器と、
   前記出力電圧の変動を検出すると、前記パルス信号のパルス幅を補正するノンリニアコントローラと、
   前記パルス信号に応じて、前記デジタル制御電源回路のスイッチング素子を駆動するドライバと、
   を備えることを特徴とする制御回路。
2. 前記ノンリニアコントローラは、前記出力電圧が正側に変動したとき、前記パルス信号のパルス幅を減少させることを特徴とする請求項１に記載の制御回路。
3. 前記ノンリニアコントローラは、前記出力電圧が負側に変動したとき、前記パルス信号のパルス幅を増加させることを特徴とする請求項１または２に記載の制御回路。
4. 前記ノンリニアコントローラは、前記出力電圧に応じたアナログのフィードバック電圧を監視し、前記フィードバック電圧の変動幅が所定のしきい値電圧を超えると、前記パルス信号のパルス幅を補正するアナログアシスト回路を含むことを特徴とする請求項１から３のいずれかに記載の制御回路。
5. 前記アナログアシスト回路は、
   前記フィードバック電圧の交流成分を前記しきい値電圧と比較するアナログコンパレータと、
   前記アナログコンパレータの出力に応じて、前記パルス信号のパルス幅を補正する第１補正量生成部と、
   を含むことを特徴とする請求項４に記載の制御回路。
6. 前記第１補正量生成部は、前記パルス幅の補正量に相当するデューティ補正値を生成し、前記デューティ指令値を増減させることを特徴とする請求項５に記載の制御回路。
7. 前記パルス発生器は、前記アナログアシスト回路による前記パルス信号がオフレベルであるオフ時間の間に、前記パルス信号のパルス幅の補正が発生すると、直ちにリセットされることを特徴とする請求項４から６のいずれかに記載の制御回路。
8. 前記ノンリニアコントローラは、１回、前記パルス信号のパルス幅を補正した後、所定のマスク時間の間、さらなるパルス幅の補正を停止することを特徴とする請求項１から７のいずれかに記載の制御回路。
9. 前記ノンリニアコントローラは、前記フィードバック値を監視し、前記フィードバック値の変動幅が所定のしきい値を超えると、前記パルス信号のパルス幅を補正するデジタルノンリニアコントローラを含むことを特徴とする請求項１から８のいずれかに記載の制御回路。
10. 前記デジタルノンリニアコントローラは、
    １サンプリング前の前記フィードバック値と現在の前記フィードバック値の差分を、所定のしきい値と比較するデジタルコンパレータと、
    前記デジタルコンパレータの出力に応じて、前記パルス信号のパルス幅を補正する第２補正量生成部と、
    を含むことを特徴とする請求項９に記載の制御回路。
11. 前記第２補正量生成部は、前記デューティ指令値を増減させることを特徴とする請求項１０に記載の制御回路。
12. 前記フィードバックコントローラは、
    前記フィードバック値とその目標値の誤差を示す誤差信号を生成する誤差検出器と、
    前記誤差信号にもとづいて前記デューティ指令値を生成する補償器と、
    を含むことを特徴とする請求項１から１１のいずれかに記載の制御回路。
13. 前記誤差検出器は、デジタルコンパレータであり、
    前記補償器は、Ｐ（比例）制御、Ｉ（積分）制御、Ｄ制御（微分）の任意の組み合わせにもとづいて前記デューティ指令値を生成することを特徴とする請求項１２に記載の制御回路。
14. 前記ノンリニアコントローラは、前記出力電圧の変動を検出すると、前記デューティ指令値を補正し、
    前記パルス発生器は、補正後の前記デューティ指令値に応じて前記パルス信号を生成することを特徴とする請求項１から１３のいずれかに記載の制御回路。
15. 前記ノンリニアコントローラは、前記出力電圧の変動を検出すると、前記パルス信号のパルス幅の補正量に応じた補正パルスを生成し、前記パルス発生器が生成する前記パルス信号に前記補正パルスを合成することにより、パルス幅を補正することを特徴とする請求項１から１３のいずれかに記載の制御回路。
16. １サイクルあたりの前記パルス信号のパルス幅の補正量は、固定値であることを特徴とする請求項１から１５のいずれかに記載の制御回路。
17. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１６のいずれかに記載の制御回路。
18. 請求項１から１７のいずれかに記載の制御回路を備えることを特徴とするデジタル制御電源回路。
19. 請求項１８に記載のデジタル制御電源回路を備えることを特徴とする電子機器。
20. デジタル制御電源回路の制御方法であって、
    前記デジタル制御電源回路の出力電圧に応じたデジタルのフィードバック値を生成するステップと、
    前記フィードバック値がその目標値に近づくように、デジタルのデューティ指令値を生成するステップと、
    前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するステップと、
    前記出力電圧に応じたアナログのフィードバック電圧の変動量がしきい値を超えると、前記パルス信号のパルス幅を補正するステップと、
    前記パルス信号に応じて、前記デジタル制御電源回路のスイッチング素子を駆動するステップと、
    を備えることを特徴とする制御方法。
21. 前記フィードバック値の変動幅が所定のしきい値を超えると、前記デューティ指令値を補正するステップをさらに備えることを特徴とする請求項２０に記載の制御方法。
22. デジタル制御電源回路の制御方法であって、
    前記デジタル制御電源回路の出力電圧に応じたデジタルのフィードバック値を生成するステップと、
    前記フィードバック値がその目標値に近づくように、デジタルのデューティ指令値を生成するステップと、
    前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するステップと、
    前記フィードバック値の変動幅が所定のしきい値を超えると、前記パルス信号のパルス幅を補正するステップと、
    前記パルス信号に応じて、前記デジタル制御電源回路のスイッチング素子を駆動するステップと、
    を備えることを特徴とする制御方法。

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