JP2017010220A - 調停回路 - Google Patents

Abstract

【課題】メモリアクセスにおける競合時の調停処理を一括で実施する。
【解決手段】ＣＰＵおよび該ＣＰＵに従属するメモリと、メモリに対してアクセス可能な共有バスと、を備え、共有バスを介してメモリにアクセスする複数のデバイスが接続されるプロセッサにおけるメモリアクセスの調停を行う調停回路であって、複数のデバイスによるアクセス競合時に優先順位に従って共有バスへのアクセスを調停する調停部と、複数のデバイスをグループ分けしグループ間およびグループ内の調停時における優先順位を保持する優先順位記憶部と、調停処理を制御し、グループ間およびグループ内の優先順位を設定可能な調停制御部とを備え、調停制御部は、複数のデバイスによるアクセス要求発生時にデバイスグループ間およびグループ内に対して設定された優先順位に基づき最終優先順位を決定して、複数ある調停の一括処理を可能にする。
【選択図】図１

Description

この発明は、メモリに対しアクセス可能な共有バスと、共有バスを介してメモリにアクセスする複数のデバイスとを備えるプロセッサに対しメモリアクセスの調停を行う調停回路に関するものである。

ＣＰＵとこれに従属するメモリと、共有バスとを有し、共有バスを介してメモリにアクセスする複数のデバイスが接続されるプロセッサでは、一般に、複数のＤＭＡコントローラからのＤＭＡリクエストが、ある決まった優先順位で調停処理されてデータ転送が実行される。このとき、固定優先順位の場合に高優先度であるＤＭＡコントローラからの要求がバスを占有し続けてしまう問題の解決手段として、加重ラウンドロビンなどのように優先順位を決まった割合で巡回させて調停する方法がある。巡回型の優先度設定は各ＤＭＡコントローラに割り当てられるバス帯域の割合に等しい。

これら固定優先順や巡回型の調停は、バスに接続されるＤＭＡコントローラが多い程優先順位確定の為の回路が複雑になり、帯域の調整の自由度が低くなってしまう問題がある。
この問題を解決するために、特許文献１のようにＤＭＡコントローラに対して優先順位を設定保持するレジスタを設けると同時に、複数のＤＭＡコントローラをいくつかのグループに分けて固定優先順位や巡回型の優先順位を設定する技術があり、帯域調整の自由度向上を可能としている。
特許文献１の調停回路では、アクセス許可が発せられたときに優先順位が更新される巡回順位グループを含む複数のグループに分割され優先順位レジスタに保持する優先順位を示すデータを初期値として変更可能とし、要求元ごとに所望の優先順位を得ることで、帯域の調整の自由度を高めることを可能としている。

また前述した優先順位は予め設定されたものである。そのため、ＤＭＡのアクセス要求特性（リクエストにおけるバスの占有時間やリクエスト間のサイクル、連続リクエスト発行数など）が複数のＤＭＡコントローラにおいてそれぞれ異なる場合、優先順位設定によるバス帯域の割合に対して各々のパフォーマンスに誤差が大きくなる問題がある。この問題を解決するために、特許文献２のようにＤＭＡコントローラ内部にあるＦＩＦＯバッファの蓄積状態を調停回路へ通知し、アクセス要求の優先順位を変更する技術や、特許文献３のように、ＤＭＡコントローラ内部にある画像処理回路が処理する圧縮伸長率に応じてアクセス要求の優先順位を変更する技術があり、これらによって所望のバス帯域の調整を行うことを可能としている。

特許文献２では、機能ブロックから発行されたアクセス要求をバッファリングしバッファに蓄積されているアクセス要求の数を通知し、アクセス要求の蓄積状態に基づいてアクセス要求の優先順位を変更することで効率よくアクセス要求を制御するメモリ制御装置を実現する。
特許文献３では、メモリ制御回路が画像処理回路から受け付けたリクエストに応じて読み出した画像データの圧縮率を取得し、取得した圧縮率に応じてメモリ制御回路の所定の優先基準を変更することでバス帯域の少ないプリンタコントローラにおいて、プリンタのパフォーマンスの向上を図ることを目的とする。

特開２００７−５２５４５号公報 特開２００７−３２３２７９号公報 特開２００４−２８４０５６号公報

しかしながら、特許文献１では、グループ内における優先処理については述べているが、グループ間における優先処理について優先順位付けが可能としているもののその具体例についての説明がない。一般に調停すべき対象が複数のグループに分かれている場合や調停が多段構成である場合は、その分の調停回路が複数必要であり回路規模も大きく複雑になり特許文献１の目的の１つである回路の簡略化・高速化に相反する。
また、例えば特許文献２ではＤＭＡコントローラ内部のＦＩＦＯバッファ容量が少ない場合においては優先順位の変更による帯域調整が難しく、また特許文献３では、圧縮伸長率の幅が少ない場合において同様に帯域調整が難しく、またＦＩＦＯバッファや圧縮伸長処理がないＤＭＡコントローラとの帯域調整は不可能であるという課題がある。

本発明の一形態では、グループ間における優先処理が可能かつ優先順位の決定における調停処理を一括で実施することで帯域調整の自由度や帯域効率の向上と回路の簡素化・高速化を両立させることを目的とし、
本発明の他の形態では、複数のＤＭＡコントローラが持つ共通なアクセス要求特性項目を定義してＤＭＡコントローラ間の帯域調整を可能とし、メモリ帯域の効率を向上させることを目的の一つとする。

本発明の調停回路のうち、第１の形態の本発明は、
ＣＰＵおよび該ＣＰＵに従属するメモリと、前記メモリに対してアクセス可能な共有バスと、を備え、共有バスを介してメモリにアクセスする複数のデバイスが接続されるプロセッサにおけるメモリアクセスの調停を行う調停回路であって、
複数の前記デバイスによるアクセス競合時に優先順位に従って前記共有バスへのアクセスを調停する調停部と、
前記複数のデバイスをグループ分けしグループ間およびグループ内の調停時における優先順位を保持する優先順位記憶部と、
調停処理を制御し、前記グループ間およびグループ内の優先順位を設定可能な調停制御部とを備え、
前記調停制御部は、複数のデバイスによるアクセス要求発生時にデバイスグループ間およびグループ内に対して設定された優先順位に基づき最終優先順位を決定して、複数ある調停の一括処理を可能にすることを特徴とする。

他の形態の調停回路は、前記形態の本発明において、前記プロセッサに１以上のＤＭＡコントローラを有することを特徴とする。

他の形態の調停回路は、前記形態の本発明において、前記ＤＭＡコントローラに前記グループが対応付けられていることを特徴とする。

他の形態の調停回路は、前記形態の本発明において、前記調停制御部は、前記グループ間の優先順位を上位ビットとし、前記グループ内の優先順位を下位ビットとして該ビットを連結処理して最終優先順位を決定することを特徴とする。

他の形態の調停回路は、前記形態の本発明において、前記デバイスの共有バスに対するアクセス要求特性情報を保持するアクセス要求特性記憶部を備え、
前記調停制御部は、調停における優先順位をアクセス要求特性情報に従って設定可能であり、複数のデバイスによるアクセス要求発生時にそれぞれのアクセス要求特性情報によって設定・変更された優先順位に基づき最終優先順位を決定して、複数ある調停の一括処理を可能にすることを特徴とする。

他の形態の調停回路は、前記形態の本発明において、前記調停制御部は、前記デバイスの共有バスに対するアクセス要求特性情報の通知を受信可能であり、
前記調停制御部は、調停における優先順位をアクセス要求特性情報に従って設定可能であり、複数のデバイスによるアクセス要求発生時にそれぞれのアクセス要求特性情報によって設定・変更された優先順位に基づき最終優先順位を決定して、複数ある調停の一括処理を可能にすることを特徴とする。

他の形態の調停回路は、前記形態の本発明において、前記調停制御部は、アクセス要求特性情報によって、グループ間およびグループ内の調停時における優先順位を変更することを特徴とする。

本発明は、グループ間における優先処理が可能かつ優先順位の決定における調停処理を一括で実施することで帯域調整の自由度や帯域効率の向上と回路の簡素化・高速化を両立させることを可能にする効果がある。

本発明の一実施形態の調停回路およびその周辺のプロセッサ、デバイスの制御ブロックを示す図である。 同じく、調停処理のフローを示す図である。 同じく、グループ間の優先順位とグループ内の優先順位に基づいて最終優先順位を決定する連結処理を説明する図である。 同じく、アクセス要求特性情報に従って調停処理における最終優先順位を決定する連結処理を説明する図である。 他の実施形態において、調停回路がＤＭＡコントローラによるアクセス要求特性情報の通知を受ける状態を説明する図である。 本発明の一実施形態において、アクセス要求特性情報に従って処理される状態を説明する図である。 同じく、デバイスにおいて連続メモリアクセスによりデータ処理を行うタイミングチャートを示す図である。 他の形態において、デバイスにおいて連続メモリアクセスによりデータ処理を行うタイミングチャートを示す図である。

（実施形態１）
以下に、本発明の一実施形態を添付図面に基づいて説明する。
本発明が適用されるプロセッサの一形態では、ＣＰＵ１と共有バス２と共有バス２に接続されたメモリ３とを備えており、共有バス２に複数のデバイス３０が接続される。この図では、複数のデバイス３０が便宜上一つのブロックで記載されているが、それぞれがアクセス要求をすることができる複数のデバイスで構成されているものである。デバイスとしては、例えば画像形成装置において備えられるものが挙げられる。デバイスには、スキャナー、両面読み取り部、画像処理部、プリンタ、など各種のものが挙げられる。

さらに共有バス２には、ＤＭＡコントローラが接続されている。この形態では、第１ＤＭＡコントローラ２１、第２ＤＭＡコントローラ２２、第３ＤＭＡコントローラ２３、第４ＤＭＡコントローラ２４、第５ＤＭＡコントローラ２５が接続されている。各ＤＭＡコントローラは、デバイスからのアクセス要求を受けることができる。各ＤＭＡコントローラには、それぞれ一または複数のデバイスが割り当てられている。

また、共有バス２には、調停回路１０が接続されている。
調停回路１０は、調停処理を制御する調停制御部１１と、優先順位に従って複数の前記デバイスによるアクセス競合時に前記共有バス２へのアクセスを調停する調停部１２と、複数デバイスをグループ分けしグループ間およびグループ内の調停時における優先順位を保持するレジスタ１３とを有している。
調停制御部１１は、例えばＣＰＵとこれを動作させるプログラムによって構成することができる。レジスタ１３は、本発明の優先順位記憶部として機能する。
調停制御部１１は、レジスタ１３に登録された優先順位を設定、変更することができる。
なお、優先順位の初期の設定では、例えば、設定情報をインストールしてもよく、また、操作部を通してユーザが設定入力をできるようにしてもよい。

レジスタ１３では、各デバイスについて従属グループにおけるグループ間優先順位と、デバイスの優先順位、グループ間の優先処理内容、グループ内の優先処理内容が設定、保持されている。

表１は、レジスタ１３に保持された設定内容が示されている。従属グループとして、グループＡ、Ｂ、Ｃが設定されており、グループＡ，Ｂ、Ｃのグループ間優先処理は、固定優先に設定されている。グループＡは、グループ優先度が２、グループ内優先処理が固定優先順位に設定されている。
グループＢは、グループ優先度が１、グループ内優先処理が固定優先順位に設定されている。グループＣは、グループ優先度が３、グループ内優先処理がラウンドロビンに設定されている。
なお、優先度は、数値が高いものほど優先度が高くなっている。以下も同様である。

また、各デバイスについて（この実施形態では、ＤＭＡＣ１〜ＤＭＡＣ５と表記）、従属グループとデバイス優先度とが設定されている。
ＤＭＡＣ１のデバイスでは、従属グループがＡでデバイス優先度が１に設定されている。
ＤＭＡＣ２のデバイスでは、従属グループがＢでデバイス優先度が１に設定されている。
ＤＭＡＣ３のデバイスでは、従属グループがＢでデバイス優先度が２に設定されている。
ＤＭＡＣ４のデバイスでは、従属グループがＣでデバイス優先度が３に設定されている。
ＤＭＡＣ５のデバイスでは、従属グループがＣでデバイス優先度が１に設定されている。

上記したグループおよびデバイスは、一例として示しており、その他に、グループやデバイスが存在するものであってもよい。また、機械構成の変更によってグループやデバイスが変更されるものであってもよい。

なお、調停制御部１１では、デバイスによるアクセス競合時にデバイスグループ間およびグループ内に対して設定された優先順位に基づき最終優先順位を決定して、複数ある調停の一括処理を可能にする。
調停制御部１１による処理フローを図２に示す。
デバイスによるアクセスは、第１ＤＭＡコントローラ２１〜第５ＤＭＡコントローラ２５に伝えられ、アクセス要求が調停回路１０に伝わって調停制御部１１においてアクセス競合が判定される（ステップｓ１）。

調停制御部１１では、レジスタ１３からグループの優先度を読み出して行うグループ間調停（ステップｓ２）と、レジスタ１３からグループ内優先度を読み出して行うグループ内調停（ステップｓ３）とが一括で処理される。
一括処理によって最終優先順位が決定されてレジスタ１３の優先度が更新される（ステップｓ４）。調停制御部１１では、調停部１２に調停処理の実施を指示する。調停部１２では、レジスタ１３に設定された優先順位に従ってメモリアクセスの調停を実施する。

一括処理では、グループ優先度が上位ビット側、デバイス優先度が下位ビット側にして、ビット連結処理を行う。さらに、結果の大小を比較して最終優先順位を決定する。この方法により、グループ間の優先処理およびグループ内の優先処理を一括処理可能となる。その例を図３に示す。
各デバイスにおいて、グループ間優先度とグループ内優先度の連結処理が行われる。例えばＤＭＡＣ１では、グループ間優先度２'ｈ２で、グループ内優先度２'ｈ１であり、これを連結処理すると、１０進数で９の値が求められる。各デバイスで同様の処理を行うことで、ＤＭＡＣ４で優先順位が最も高く、ＤＭＡＣ２で優先順位が最も低い結果が得られる。

（実施形態２）
次に、アクセス要求特性情報を参照して優先順位を決定する他の形態を説明する。
この形態では、アクセス要求特性情報がレジスタ１３に保持されている。この形態では、レジスタ１３は、本発明のアクセス要求特性記憶部として機能する。また、調整回路１０において、レジスタ１３以外の他のレジスタにアクセス要求特性情報が保持されているものであってもよい。

この形態において、レジスタ１３に設定された各デバイスについて、従属グループと各デバイスの優先度の設定内容は前記実施形態と同様である。
すなわち、従属グループとして、グループＡ、Ｂ、Ｃが設定され、グループ間優先処理は、固定優先に設定されている。グループＡは、グループ優先度が２、グループ内優先処理が固定優先順位に設定され、グループＢは、グループ優先度が１、グループ内優先処理が固定優先順位に設定され、グループＣは、グループ優先度が３、グループ内優先処理がラウンドロビンに設定されている。

また、ＤＭＡＣ１のデバイスでは、従属グループがＡでデバイス優先度が１に設定され、ＤＭＡＣ２のデバイスでは、従属グループがＢでデバイス優先度が１に設定され、ＤＭＡＣ３のデバイスでは、従属グループがＢでデバイス優先度が２に設定され、ＤＭＡＣ４のデバイスでは、従属グループがＣでデバイス優先度が３に設定され、ＤＭＡＣ５のデバイスでは、従属グループがＣでデバイス優先度が１に設定されている。

また、アクセス要求特性情報として、各デバイスについて、連続アクセス処理回数、連続アクセス時の優先度、連続アクセス後の休閑サイクル、休閑時の優先度が設定されている。
これらの設定内容は、初期設定としてレジスタに登録されていてもよく、また、設定情報としてインストールされてもよく、ユーザが操作部などを通して設定できるようにしてもよい。

例えば、ＤＭＡＣ１のデバイスに対しては、連続アクセス処理回数が１、連続アクセス時の優先度が３、連続アクセス後の休閑サイクルが１、休閑時の優先度が１に設定されている。
また、ＤＭＡＣ２のデバイスに対しては、連続アクセス処理回数が４、連続アクセス時の優先度が３、連続アクセス後の休閑サイクルが１０、休閑時の優先度が１に設定されている。

上記アクセス要求特性情報に従って、調停制御部１１では、最終優先順位を決定する。その例を図４に従って、説明する。
まず、アクセス要求発生時にアクセス競合がなく、ＤＭＡＣ２のみのアクセス要求が発生すると、図４の上段に示すように、デバイスグループ間およびグループ内に対して設定された優先順位に基づき最終優先順位が決定される。この例では、最終優先順位が５に設定される。

一方、ＤＭＡＣ２で、アクセス要求特性に基づいて連続処理が行われると、連続処理回数は表２に示すように４であるので、ＤＭＡＣ２のアクセスが４回処理される間、図４中段に示すように、連続アクセス時の優先度が優先度３に変更されて、ビットの連結処理によって優先度は７に変更される。変更された優先度は、レジスタ１３に登録される。

また、ＤＭＡＣ２のアクセスが４回処理された後、休閑サイクルである１０サイクル期間中は、図４下段に示すように、休閑時の優先度は１に変更されて、ビットの連結処理によって優先度は５に変更される。
休閑サイクル後は、元の優先度に戻り、図４最下段に示すように、ビットの連結処理によって優先度は５となる。
なお、この例では、通常時のＤＭＡＣ２のデバイス優先度と、休閑時のデバイス優先度が同じ数値になっているため、最終優先順位が同じになっているが、上記優先度が互いに異なっていれば、最終優先順位は異なったものとなる。

なお、上記の例では、レジスタにアクセス要求特性情報が保持されている例について説明したが、アクセス要求特性情報を調停回路外、例えば、ＤＭＡコントローラなどからの通知を受けて、アクセス要求特性情報に応じた調停処理を行うようにしてもよい。

図５は、その変更例を示すものであり、第１ＤＭＡコントローラ２１から調停回路１０に通知が行われる状態を示すブロック図である。通知は、例えば調停回路１０の調停制御部１１で受信することができる。
上記実施形態では、複数デバイスによるメモリなどへのＤＭＡ要求を調停する調停回路１０において、要求元を複数グループに分けてグループ間での優先順位とグループ内での優先順位をそれぞれ変更可能かつ一括処理とし、要求元の連続アクセス回数やアクセスサイクルといった特性に合わせて優先順位を変更することで帯域の効率を高めることができる。

図６は、アクセス要求特性情報が与えられる状況を説明するブロック図である。
ＤＭＡＣ１では、画像データを先頭から水平方向に１画素ずつライン単位で入力し、４ライン分バッファに格納した後、画像データの配列を４×４画素単位に変換してメモリにライト出力するものである。

具体的には、ＤＭＡＣ１では、画像入力部において、１ライン単位（水平方向）の順に入力し、次に、配列変換＋バッファで４×４画素単位に画像データの配列を変換し、画像出力部でメモリから４×４画素単位で共有バスにデータを出力し、メモリ３に受け渡す。

また、ＤＭＡＣ２では、メモリに４×４画素単位で配列格納された画像データをリード入力してバッファに格納した後、４×４画素もしくは８×８画素単位で画像処理を行い、４×４画素もしくは８×８画素単位でデータ出力する。

具体的には、ＤＭＡＣ２では、メモリ３から画素単位のデータを画像入力部に入力し、次に、画像処理部＋バッファで４×４または８×８画素単位で画像処理を行い、さらに、画像出力部で４×４または８×８画素単位でデータを出力する。

上記動作を図７、８のタイミングチャートによって説明する。
図７に示すように、ＤＭＡＣ１動作例では、入力画像はクロック周期に従って、１ラインずつ入力される。一方、メモリアクセスする出力画像では、４ライン分の画像を出力するため、メモリに対し連続アクセスが行われる連続メモリアクセス期間と、連続アクセス間にメモリアクセス休閑期間とを有している。

例えば、入力画像が１ライン当たり８０００画素である場合、４ライン分のデータが格納される。バッファ内に４×４単位の画像が２０００ブロック存在する。メモリへの１回のライトアクセスで１００ブロック分を転送する場合、連続アクセス要求回数は２０回となり、これがアクセス要求特性となる。また１〜４ライン目の出力後、５〜８ライン目の画像が入力完了までメモリアクセスしない休閑期間がある。これもアクセス要求特性である。上記のタイミング図の例では１６０００〜２００００クロックサイクルが休閑サイクルであり、これがアクセス要求特性となる。

また、図８に示すように、ＤＭＡＣ２の動作例では、４×４画像処理モードにおいて、メモリアクセスで１〜４ラインの画素データを得るために、連続メモリアクセスを行って４×４の画素をメモリ３から入力する。この連続メモリアクセス期間の間は休閑期間となる。
画像の出力は、メモリアクセスとは関係なく、１〜４ラインの４×４の出力画像が出力される。
４×４画像処理モード時は、１ブロック分のメモリリードアクセスで１回分の画像処理ができるので、連続メモリアクセス回数は１回が最小値となり、画像処理を一度にまとめて処理する場合はこの最小値の整数倍となる。（バッファサイズで最適値を調整する）

また、８×８の画像出力モードでは、４×４画素数によって１〜８ライン目までのメモリが連続メモリアクセスによってメモリ３から入手される。この連続メモリアクセス期間の間は休閑期間となる。
画像の出力は、メモリアクセスとは関係なく、１〜８ラインの８×８の出力画像が出力される。
８×８画像処理モード時は４ブロック分のメモリリードアクセスで１回分の画像処理ができるので、連続メモリアクセス回数は４回が最小値となり、上記同様に画像処理を一度にまとめて処理する場合はこの最小値の整数倍となる。

以上、本発明について上記実施形態に基づいて説明を行ったが、本発明の範囲を逸脱しない限りは実施形態に対し適宜の変更を行うことができる。

１ ＣＰＵ
２ 共有バス
３ メモリ
１０ 調停回路
１１ 調停制御部
１２ 調停部
１３ レジスタ
２１ 第１ＤＭＡコントローラ
２２ 第２ＤＭＡコントローラ
２３ 第３ＤＭＡコントローラ
２４ 第４ＤＭＡコントローラ
２５ 第５ＤＭＡコントローラ
３０ 複数のデバイス

Claims (7)

1. ＣＰＵおよび該ＣＰＵに従属するメモリと、前記メモリに対してアクセス可能な共有バスと、を備え、共有バスを介してメモリにアクセスする複数のデバイスが接続されるプロセッサにおけるメモリアクセスの調停を行う調停回路であって、
   複数の前記デバイスによるアクセス競合時に優先順位に従って前記共有バスへのアクセスを調停する調停部と、
   前記複数のデバイスをグループ分けしグループ間およびグループ内の調停時における優先順位を保持する優先順位記憶部と、
   調停処理を制御し、前記グループ間およびグループ内の優先順位を設定可能な調停制御部とを備え、
   前記調停制御部は、複数のデバイスによるアクセス要求発生時にデバイスグループ間およびグループ内に対して設定された優先順位に基づき最終優先順位を決定して、複数ある調停の一括処理を可能にすることを特徴とする調停回路。
2. 前記プロセッサに１以上のＤＭＡコントローラを有することを特徴とする請求項１記載の調停回路。
3. 前記ＤＭＡコントローラに前記グループが対応付けられていることを特徴とする請求項１に記載の調停回路。
4. 前記調停制御部は、前記グループ間の優先順位を上位ビットとし、前記グループ内の優先順位を下位ビットとして該ビットを連結処理して最終優先順位を決定することを特徴とする請求項１〜３のいずれか１項に記載の調停回路。
5. 前記デバイスの共有バスに対するアクセス要求特性情報を保持するアクセス要求特性記憶部を備え、
   前記調停制御部は、調停における優先順位をアクセス要求特性情報に従って設定可能であり、複数のデバイスによるアクセス要求発生時にそれぞれのアクセス要求特性情報によって設定・変更された優先順位に基づき最終優先順位を決定して、複数ある調停の一括処理を可能にすることを特徴とする請求項１〜４のいずれか１項に記載の調停回路。
6. 前記調停制御部は、前記デバイスの共有バスに対するアクセス要求特性情報の通知を受信可能であり、
   前記調停制御部は、調停における優先順位をアクセス要求特性情報に従って設定可能であり、複数のデバイスによるアクセス要求発生時にそれぞれのアクセス要求特性情報によって設定・変更された優先順位に基づき最終優先順位を決定して、複数ある調停の一括処理を可能にすることを特徴とする請求項１〜５のいずれか１項に記載の調停回路。
7. 前記調停制御部は、アクセス要求特性情報によって、グループ間およびグループ内の調停時における優先順位を変更することを特徴とする請求項５または６に記載の調停回路。

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