JP2017011168A - 半導体受光素子を作製する方法 - Google Patents

Abstract

【課題】半導体メサ側面に係るリーク電流を低減可能な構造を有する半導体受光素子を作製する方法を提供する。
【解決手段】半導体受光素子を作製する方法では、ＩＩＩ族元素及びＶ族元素を備える半導体からなる受光層のための第１半導体層１５（２７、２９）を含む半導体エピタキシャル領域の主面上にマスクを形成する。このマスクを用いて半導体エピタキシャル領域をエッチングして、該エッチングにより形成された半導体メサ２５ａ、２５ｂ、２５ｃを含む基板生産物を形成する。酸素及びＮ_２Ｏの少なくともいずれか一方を含むガスをプラズマ処理装置に供給して、該ガスのプラズマにより基板生産物のプラズマ処理を行う。酸化源及びシリコン源を含む原料をプラズマ処理装置に供給して、基板生産物の表面にシリコン酸化膜３７を堆積する。ＩＩＩ族元素は、ガリウム及びインジウムの少なくともいずれかを含む。
【選択図】図６

Description

本発明は、半導体受光素子を作製する方法に関する。

特許文献１は、受光素子を開示する。

特開２００６−２６９９７８号公報

特許文献１の受光素子は、半導体メサの側面上に設けられた窒化シリコン膜を備える。メサ型構造を有する受光素子は、半導体からなるメサ側面を有する。メサ側面は、半導体メサ内の受光層のバンドギャップより広いバンドギャップの半導体で覆われることができる。このような半導体の形成は、再成長により行われる。しかしながら、半導体の被覆膜を適用できない構造の受光素子では、シリコン窒化膜のような絶縁膜が用いられることになる。半導体の被覆と異なり、例えばシリコン窒化膜（ＳｉＮ）の被覆形成については、素子構造に起因する適用の困難性は小さい。また、ＳｉＮといった絶縁膜では、絶縁膜の形成及び絶縁膜の品質に関する適用の難しさは低いけれども、発明者の知見によれば、絶縁膜が半導体メサの側面を直接に覆う構造では、受光素子のリーク電流が目立つようになる。発明者の検討によれば、受光素子の保護膜は、以下の両観点について考慮することになる：受光素子の外界に対する保護能と；受光素子の半導体メサ側面に係るリーク電流の阻止能。

本発明の一側面は、このような背景を鑑みて為されたものであって、半導体メサ側面に係るリーク電流を低減可能な構造を有する半導体受光素子を作製する方法を提供することを目的とする。

本発明の一側面に係る半導体受光素子を作製する方法は、ＩＩＩ族元素及びＶ族元素を備える半導体からなる受光層のための半導体層を含む半導体エピタキシャル領域を準備する工程と、前記半導体エピタキシャル領域の主面上にマスクを形成する工程と、前記マスクを用いて前記半導体エピタキシャル領域をエッチングして、該エッチングにより形成された半導体メサを含む基板生産物を形成する工程と、前記基板生産物をプラズマ処理装置に配置する工程と、酸素及びＮ_２Ｏの少なくともいずれか一方を含むガスを前記プラズマ処理装置に供給して、前記ガスのプラズマにより前記基板生産物のプラズマ処理を行う工程と、前記プラズマ処理の後に、酸化源及びシリコン源を含む原料を前記プラズマ処理装置に供給して、前記基板生産物の表面に酸化シリコンを堆積する工程と、を備え、前記基板生産物を形成する工程において、前記受光層は、前記半導体メサの側面に到達しており、前記ＩＩＩ族元素は、ガリウム及びインジウムの少なくともいずれかを含む。

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

以上説明したように、本発明の一側面によれば、半導体メサ側面に係るリーク電流を低減可能な構造を有する半導体受光素子を作製する方法が提供される。

図１は、本実施形態に係る半導体受光素子を作製する方法における主要な工程を模式的に示す図面である。 図２は、本実施形態に係る半導体受光素子を作製する方法における主要な工程を模式的に示す図面である。 図３は、本実施形態に係る半導体受光素子を作製する方法における主要な工程を模式的に示す図面である。 図４は、本実施形態に係る半導体受光素子を作製する方法における主要な工程を模式的に示す図面である。 図５は、本実施形態に係る半導体受光素子を作製する方法における主要な工程を模式的に示す図面である。 図６は、いくつかの受光素子のパッシベーション構造を示す図面である。 図７は、Ｎ_２Ｏプラズマ処理を適用したＩｎＧａＡｓ／ＧａＡｓＳｂ超格子の側面付近の透過型電子顕微鏡像のスケッチを示す図面である。 図８は、いくつかの受光素子における暗電流の特性を示す図面である。 図９は、Ｎ_２Ｏガスのプラズマ処理によって形成された酸化被膜上に堆積されるＳｉＯ_２の成膜温度とＳｉＯ_２の膜応力との関係を示す図面である。

引き続き、いくつかの具体例を説明する。

一形態に係る半導体受光素子を作製する方法は、（ａ）ＩＩＩ族元素及びＶ族元素を備える半導体からなる受光層のための半導体層を含む半導体エピタキシャル領域を準備する工程と、（ｂ）前記半導体エピタキシャル領域の主面上にマスクを形成する工程と、（ｃ）前記マスクを用いて前記半導体エピタキシャル領域をエッチングして、該エッチングにより形成された半導体メサを含む基板生産物を形成する工程と、（ｄ）前記基板生産物をプラズマ処理装置に配置する工程と、（ｅ）酸素及びＮ_２Ｏの少なくともいずれか一方を含むガスを前記プラズマ処理装置に供給して、前記ガスのプラズマにより前記基板生産物のプラズマ処理を行う工程と、（ｆ）前記プラズマ処理の後に、酸化源及びシリコン源を含む原料を前記基板生産物に供給して、前記基板生産物の表面に酸化シリコンを堆積する工程と、を備え、前記基板生産物を形成する工程において、前記受光層は、前記半導体メサの側面に到達しており、前記ＩＩＩ族元素は、ガリウム及びインジウムの少なくともいずれかを含む。

半導体受光素子を作製する方法によれば、酸素及びＮ_２Ｏの少なくともいずれか一方を含むガスのプラズマに、基板生産物の半導体メサ表面を曝すと、半導体層のＩＩＩ族元素を含むＩＩＩ族酸化物が、半導体メサの側面に位置する受光層の側面に形成される。このＩＩＩ族酸化物上に酸化シリコンを成長することによって、受光層の半導体側面が、シリコン酸化物中のシリコンに直接に曝されることがない。ＩＩＩ族酸化物及びシリコン酸化物を含む積層構造によって、リーク電流の原因となる界面準位密度を半導体メサ側面において低減できると共に、シリコン酸化物によるパッシベート能を享受できる。

一形態に係る半導体受光素子を作製する方法では、前記プラズマ処理に際して、前記プラズマ処理装置のステージ温度は、摂氏１５０度以下である。

半導体受光素子を作製する方法によれば、摂氏１５０度以下のステージ温度は、酸化シリコンに低い膜応力を提供できる。

一形態に係る半導体受光素子を作製する方法では、前記半導体層は、ＩｎＧａＡｓを備える。

半導体受光素子を作製する方法によれば、半導体メサ側面は、ガリウム酸化物、インジウム酸化物、ガリウムインジウム酸化物を備える被覆膜によって覆われる。

一形態に係る半導体受光素子を作製する方法では、前記半導体層は、前記Ｖ族元素としてアンチモンを備えるＩＩＩ−Ｖ半導体層を含む超格子構造を有する。

半導体受光素子を作製する方法によれば、超格子構造は、その超格子構造を構成する超格子層の交互配置に対応したラフネスを有する側面を有しており、この半導体側面が、ガリウム酸化物、インジウム酸化物、ガリウムインジウム酸化物を備える被覆膜によって覆われる。

一形態に係る半導体受光素子を作製する方法では、前記受光層は、ＩｎＧａＡｓ層である。

半導体受光素子を作製する方法によれば、ＩｎＧａＡｓ層の側面が、ガリウム酸化物、インジウム酸化物、ガリウムインジウム酸化物を備える被覆膜によって覆われる。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、半導体受光素子を作製する方法、及び半導体受光素子に係る本発明の実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

図１〜図５は、本実施形態に係る半導体受光素子を作製する方法における主要な工程を示す図面である。図１の（ａ）部に示されるように、工程ＳＴ１では、半導体基板１１上に半導体積層１３を成長して、エピタキシャル基板Ｅを形成する。半導体積層１３は、半導体基板１１の主面１３ａ上に成長された受光層のための第１半導体層１５を含む。図１の（ａ）部に示される一例では、半導体積層１３は、第２半導体層１７ａ、及び第３半導体層１７ｂを更に含み、第２半導体層１７ａ及び第３半導体層１７ｂは、第１半導体層１５上に成長されている。この結晶成長は、例えば有機金属気相成長法、分子線エピタキシー法により行われる。本実施例では、第１半導体層１５は、単一半導体層１９及び超格子半導体層２１を含む。しかしながら、受光層のための第１半導体層１５は、単一半導体層１９及び超格子半導体層２１の少なくともいずれか一方を備えることができ、引き続く説明では、半導体積層１３が単一半導体層１９及び超格子半導体層２１の両方を備える構造を記述する。必要な場合には、半導体積層１３は、バッファ層を更に備えることができ、このバッファ層は、第１半導体層１５の成長に先立って半導体基板１１の主面１３ａ上に成長される。バッファ層の材料は、例えば半導体基板１１と同じ材料である。本実施例では、エピタキシャル基板Ｅは、半導体基板１１及び半導体エピタキシャル領域を含み、この半導体エピタキシャル領域は、半導体積層１３を含む。
半導体積層１３の一例。
半導体基板１１：ｎ型ＩｎＰ。
第１半導体層１５の単一半導体層１９：ｎ型もしくは希薄なｐ型ＩｎＧａＡｓ。
第１半導体層１５の超格子半導体層２１：ｎ型もしくは希薄なｐ型ＩｎＧａＡｓ（５ｎｍ）／ｎ型もしくは希薄なｐ型ＧａＡｓＳｂ（５ｎｍ）の超格子構造で、ＩｎＧａＡｓ／ＧａＡｓＳｂ超格子はタイプＩＩのバンド構造を有する。
第２半導体層１７ａ：ｐ型ＩｎＧａＡｓ。
第３半導体層１７ｂ：ｐ型ＩｎＰ。
半導体積層１３は、第２半導体層１７ａ及び第３半導体層１７ｂのいずれか一方を含むようにしてもよい。
半導体積層１３の別の一例。
半導体基板１１：ｎ型ＧａＳｂ。
基板上層１１ａ：ｐ型ＧａＳｂ。
第１半導体層１５の超格子半導体層２１：希薄なｐ型ＩｎＡs／希薄なｐ型ＧａＳｂの超格子構造で、ＩｎＡｓ／ＧａＳｂ超格子は、タイプＩＩのバンド構造を有する。
第２半導体層１７ａ：ｎ型ＩｎＡｓ。

図１の（ｂ）部に示されるように、工程ＳＴ２では、半導体積層１３の主面１３ａ上に、エッチングにより半導体メサを作製するためのマスク２３を形成する。図１の（ｂ）部及び図２の（ａ）部を参照すると、マスク２３は、半導体積層１３の主面１３ａ上において一素子区画内に配列されたパターン２３ａ〜２３ｉを有しており、必要に応じて、マスク２３は、一素子区画内に単一又は複数のパターンを含むことができる。図２の（ａ）部に示される一例では、パターン２３ａ〜２３ｉは３×３の二次元アレイ状に配列されており、この配列は、一次元配列であっても良い。図１の（ｂ）部は、図２の（ａ）部に示されるＩｂ−Ｉｂ線に沿って取られた断面を示す。マスク２３の材料は、例えばシリコン系無機絶縁体からなることができ、シリコン系無機絶縁体は、シリコン酸化膜、及び／又はシリコン窒化膜を包含する。本実施例では、マスク２３はＳｉＮからなる。マスク２３の作製の概要を説明する。半導体積層１３の主面１３ａ上にシリコン系無機絶縁膜といった誘電体膜を化学的気相成長（ＣＶＤ）法で成長する。このシリコン系無機絶縁膜をフォトリソグラフィ及びエッチングにより加工して、シリコン系無機絶縁膜からマスク２３を形成する。具体的に示せば、マスク２３のパターンは、フォトダイオードアレイにおいて、画素が３０μｍピッチで横３２０×縦２５６個の並ぶように配置される。各画素のためのパターンの大きさは、例えば２０〜２５μｍ程度である。シリコン系無機絶縁膜のエッチングには、フッ酸系エッチャントが用いられる。

マスク２３の形成の後に、図１の（ｃ）部に示されるように、工程ＳＴ３では、エピタキシャル基板Ｅをエッチング装置１０ａに配置すると共に、マスク２３を用いたエッチングによりエピタキシャル基板Ｅを加工して、半導体積層１３から半導体メサ２５ａ〜２５ｉを形成する。このエッチングは、例えばウエットエッチング又はドライエッチングであることができる。本実施例では、エッチング装置１０ａとして、誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）装置を用いることができる。半導体積層１３のエッチングのために、エッチング装置１０ａには、ハロゲン化水素／塩素系ガス、例えばＨＩ及びＳｉＣｌ_４を供給する。図２の（ｂ）部に示される一例では、パターン２３ａ〜２３ｉに対応したメサアレイが形成されており、このアレイは、半導体メサ２５ａ〜２５ｉを含む。図１の（ｃ）部は、図２の（ｂ）部に示されるＩＩｂ−ＩＩｂ線に沿って取られた断面を示す。半導体メサ２５ａ〜２５ｉの各々は、半導体積層１３の層構造を引き継ぐ。各半導体メサ（２５ａ〜２５ｉ）は、第１受光層２７、第２受光層２９、アノード半導体層３１ａ及びコンタクト半導体層３１ｂを含む。第１受光層２７、第２受光層２９、アノード半導体層３１ａ及びコンタクト半導体層３１ｂは、それぞれ、超格子半導体層２１、単一半導体層１９、第２半導体層１７ａ及び第３半導体層１７ｂに対応する。本実施例では、各半導体メサ（２５ａ〜２５ｉ）は、半導体基板１１の一部を含むような深さに半導体積層１３及び半導体基板１１がエッチングされることによって形成される。

半導体メサ形成におけるドライエッチングでは、半導体メサ２５ａ〜２５ｉの側面にダメージ層を残す。このダメージ層は、ウエットエッチングによって除去される。このためのエッチャントは、例えばリン酸、過酸化水素水及び水の混合液（容量比で、リン酸／過酸化水素水／水＝４０／８／３２０）或いはクエン酸、過酸化水素水及び水の混合液（容量比で、クエン酸／過酸化水素水／水＝５／１０／４５０）であることができる。ウエットエッチングにより、メサ構造の表面の１００ｎｍ程度の部分が除去される。このエッチングにより半導体メサ２５ａ〜２５ｉの側面からダメージ層が除去される。ダメージ層除去後に、図３の（ａ）部に示されるように、工程ＳＴ４では、マスク２３を除去して、基板生産物Ｓ１を形成する。

ダメージ層の除去の後に、図３の（ｂ）部に示されるように、工程ＳＴ５では、プラズマＣＶＤ装置といったプラズマ処理装置１０ｂに基板生産物Ｓ１を配置する。プラズマ処理装置１０ｂに、不活性ガス、例えば窒素ガスを供給しながら、基板生産物Ｓ１の基板温度を変更する。基板生産物Ｓ１の基板温度は、例えば摂氏１００度以上１５０度以下の範囲であることができる。基板温度は、例えばプラズマ処理装置１０ｂのステージ温度として制御される。温度の制御が完了した後に、プラズマ処理装置１０ｂに、酸素源を含む第１プロセスガスＰ１を供給すると共に、第１プロセスガスＰ１の流量を安定させた後に第１プロセスガスＰ１のプラズマ３５を生成する。本実施例では、プロセスガスはＯ_２及びＮ_２Ｏの少なくともいずれかを含むことができる。具体例では、プラズマＣＶＤ装置内にＮ_２Ｏガス（流量：５．０７×１０^−２〜１．６９×１０^−１Ｐａ・ｍ^３／ｓ）を流しながら放電に点火する。プラズマ処理の時間は、３０秒以上であることができ、この範囲においては、３０秒以下ではメサ側面を半導体構成元素を含む酸化物で十分にカバレッジ出来ない。プラズマ３５によるプラズマ処理の時間は、１８０秒以下であることができ、この範囲においては１８０秒以上だとメサ側面にプラズマダメージが蓄積し暗電流が悪化する。摂氏１００度以上の基板温度を用いるプラズマ処理は、１００度以下だと続く成膜工程で膜が成膜されない。摂氏１５０度以下の基板温度を用いるプラズマ処理は、１５０度以上だと続く成膜工程で成膜されるＳｉＯ２の膜応力増加によって暗電流が悪化する。
プラズマ処理の一例。
プロセスガス：Ｎ_２Ｏガス（流量：１．６９×１０^−１Ｐａ・ｍ^３／ｓ）。
基板温度：摂氏１００度。
ＲＦパワー：２０Ｗ〜５０Ｗ。
放電時間：３０秒。
酸素源と反応可能なガス種をプラズマＣＶＤ装置に供給しないので、半導体メサ２５ａ〜２５ｉのメサ構造の側面の非晶質層が、上記のプラズマ処理によって、半導体メサの半導体のＩＩＩ族構成元素の酸化膜に改質され、及び／又は該酸化膜が成膜される。この膜を、引き続く説明において、「酸化被膜３３の形成」として参照する。半導体メサ２５ａ〜２５ｉのメサ構造の側面及び上面は、酸化被膜３３によって覆われる。

プラズマ生成を終了して酸化被膜の形成を完了させた後に、図３の（ｃ）部に示されるように、工程ＳＴ６では、基板生産物Ｓ１をプラズマ処理装置１０ｂ内に維持しながら、第１プロセスガスＰ１を第２プロセスガスＰ２に切り替える。本実施例では、第２プロセスガスＰ２は、Ｎ_２Ｏガス及びシラン系ガスを含むことができ、シラン系ガスとしては例えば、ＳｉＨ_４、Ｓｉ（ＯＣ_２Ｈ_５）_４であることができる。基板生産物Ｓ１の基板温度は、例えば摂氏１００度以上１５０度以下の範囲であることができ、例えば酸化被膜３３の形成の際の温度と同じであることができる。プラズマ処理装置１０ｂに酸化源が残留することを避けるために、第２プロセスガスＰ２をプラズマ処理装置１０ｂに流す期間を十分に確保する。第２プロセスガスＰ２の種類は、引き続くシリコン酸化物の堆積を考慮して決定されている。

パージの後に、図４の（ａ）部に示されるように、工程ＳＴ７では、基板生産物Ｓ１をプラズマ処理装置１０ｂに維持しながら、第２プロセスガスＰ２のプラズマ３８を点火して、シリコン酸化膜３７の成膜を行う。この成膜では、例えばシラン系ガスとしてＳｉＨ_４を用い、第２プロセスガスＰ２は、Ｎ_２Ｏガス及びＳｉＨ_４を含む。基板生産物Ｓ１の基板温度は、例えば摂氏１００度以上１５０度以下の範囲であることができ、例えば酸化被膜３３の形成の際の温度と同じであることができる。また、成膜されたシリコン酸化膜３７（例えばＳｉＯ_２）の厚さは、２００ｎｍ以上３５０ｎｍ以下であることができ、シリコン酸化膜３７の膜厚の見積もりは、メサが形成されていない平坦な場所において、分光エリプソメーターを用いて行われる。この成膜に、第１プロセスガスＰ１を用いるプラズマ処理のためのと同じ酸化源を用いるので、成膜工程でガス切り替え工程が省略できる（例えば、Ｎ_２パージとＮ_２Ｏ流量安定待ち工程が不要である）。
プラズマ処理の一例。
プロセスガス：Ｎ_２Ｏガス及びＳｉＨ_４。
基板温度：摂氏１００度。
ＲＦパワー：２０Ｗ。
膜厚：３００ｎｍ。
半導体メサ２５ａ〜２５ｉの側面上の酸化被膜３３は、低応力のシリコン酸化膜３７によって覆われる。

シリコン酸化膜３７の成膜の後に、図４の（ｂ）部に示されるように、工程ＳＴ８では、プラズマ処理装置１０ｂに、不活性ガス、例えば窒素ガスを供給しながら、基板生産物Ｓ１の基板温度を変更する。シリコン酸化膜３７の成膜の際には、基板生産物Ｓ１の基板温度が例えば摂氏１００度以上１５０度以下の範囲であるけれども、この温度を室温程度に下げる。所望の基板温度に到達した後に、基板生産物Ｓ１をプラズマ処理装置１０ｂから取り出す。基板温度は、例えばプラズマ処理装置１０ｂのステージ温度としてモニタできる。

基板生産物Ｓ１をプラズマ処理装置１０ｂから取り出した後に、図４の（ｃ）部に示されるように、工程ＳＴ９において、半導体メサ２５ｂ、２５ｃの上面上の酸化被膜３３及びシリコン酸化膜３７に開口３９を形成する。この開口３９は、例えばアノード電極が、半導体メサ２５ｂ、２５ｃの上面に接触を成すために利用される。

酸化被膜３３及びシリコン酸化膜３７に開口３９を形成した後に、図５の（ａ）部に示されるように、工程ＳＴ１０において、酸化被膜３３及びシリコン酸化膜３７に開口３９を介して半導体メサ２５ｂ、２５ｃの上面に接触を成すアノード電極４１ａを形成する。また、酸化被膜３３及びシリコン酸化膜３７に開口４３を形成すると共に、酸化被膜３３及びシリコン酸化膜３７に開口４３を介して半導体基板１１の上面に接触を成すカソード電極４１ｂを形成する。これらの工程により基板生産物Ｓ２が形成される。

アノード電極４１ａ及びカソード電極４１ｂを形成した後に、図５の（ｂ）部に示されるように、工程ＳＴ１１において、基板生産物Ｓ２の裏面（半導体基板１１の裏面１１ｂ）を研磨して、基板生産物Ｓ２の厚さを薄くする。研磨の結果、基板生産物Ｓ２は、半導体基板４５の研磨された裏面４５ｂ（研磨面）を有する。これらの工程により、基板生産物Ｓ３が形成される。基板生産物Ｓ３は、半導体メサ２５ａ、２５ｂ、２６ｃの上面及び側面は、酸化被膜３３及びシリコン酸化膜３７によって覆われている。半導体メサ２５ａ、２５ｂ、２６ｃ内の全ての受光層の側面が酸化被膜３３及びシリコン酸化膜３７によって覆われるので、フォトダイオードの暗電流が低減される。

裏面研磨の後に、図５の（ｃ）部に示されるように、工程ＳＴ１２において、基板生産物Ｓ２の研磨面（半導体基板４５の研磨された裏面４５ｂ）上に、反射防止膜４７が形成される。反射防止膜４７は例えばＳｉＯＮであることができる。これらの工程により、基板生産物Ｓ４が形成される。必要な場合には、アノード電極４１ａ及びカソード電極４１ｂ上にバンプ電極を形成する。基板生産物Ｓ４は、劈開又はダイシングによって分離されて、個々の半導体チップが形成される。

図６は、いくつかの受光素子のパッシベーション構造を示す図面である。図６の（ａ）部、（ｂ）部及び（ｃ）部は、それぞれ、受光素子ＣＯＮＶ、第１受光素子ＰＤ１及び第２受光素子ＰＤ２を示す。受光素子ＣＯＮＶ、第１受光素子ＰＤ１及び第２受光素子ＰＤ２は、メサ型構造を有している。受光素子ＣＯＮＶのパッシベーション構造は、第１受光素子ＰＤ１及び第２受光素子ＰＤ２のパッシベーション構造と異なる。受光素子ＣＯＮＶ、第１受光素子ＰＤ１及び第２受光素子ＰＤ２は、アノード電極及びカソード電極を備え、アノード電極及びカソード電極上には、バンプ電極ＢＰが形成されている。

図６の（ａ）部を参照すると、受光素子ＣＯＮＶでは、ＳｉＯ_２がＩｎＧａＡｓ受光層の側面に直接に接触している。これ故に、ＩｎＧａＡｓ受光層とＳｉＯ_２との接合の近傍に界面準位ＬＶが形成される。これらの界面準位ＬＶが、界面に流れるリーク電流の経路になる。

図６の（ｂ）部を参照すると、第１受光素子ＰＤ１は、受光層内に第２受光層２９を備える。第２受光層２９の側面が、例えばＮ_２Ｏプラズマのプラズマ処理によって形成された酸化被膜３３に直接に、また全体にわたって接している。この酸化被膜３３は、シリコン酸化膜３７に代表される無機絶縁膜によって覆われている。酸化被膜３３は、パッシベーションのための無機絶縁膜が受光層の半導体に直接に接触することを妨げる。

図６の（ｃ）部を参照すると、第２受光素子ＰＤ２は、受光層内に第１受光層２７を備える。第１受光層２７の側面は、第１受光層２７内の超格子構造の層構造に対応したリッジ及びリセスを含む。超格子構造の側面は、第２受光層２９の側面に比べて平坦ではないけれども、第１受光層２７の側面が、例えばＮ_２Ｏプラズマのプラズマ処理によって形成された酸化被膜３３に直接に、また全体にわたって接している。この酸化被膜３３は、シリコン酸化膜３７に代表される無機絶縁膜によって覆われている。酸化被膜３３は、パッシベーションのための無機絶縁膜が受光層の半導体に直接に接触することを妨げる。

図７は、Ｎ_２Ｏプラズマ処理を適用したＩｎＧａＡｓ／ＧａＡｓＳｂ超格子の側面付近の透過型電子顕微鏡像のスケッチを示す図面である。図７の（ａ）部は、１５秒のＮ_２Ｏプラズマ処理を適用したＩｎＧａＡｓ／ＧａＡｓＳｂ超格子の側面を含むエリアのスケッチであり、図７の（ｂ）部は、３０秒のＮ_２Ｏプラズマ処理を適用したＩｎＧａＡｓ／ＧａＡｓＳｂ超格子の側面を含むエリアのスケッチである。具体的には、図７の（ａ）部及び（ｂ）部において、Ｗ１＝４．４ｎｍ、Ｌ１＝１２．４ｎｍ、Ｗ２＝２．８ｎｍ、Ｌ２＝９．６ｎｍ、Ｌ３＝２．５ｎｍである。長めのＮ_２Ｏプラズマ処理は、超格子構造の層構造に対応したリッジ（メサ側面の突起）を細らせて、リセス（メサ側面の溝）が浅くなる。図７の（ａ）部及び（ｂ）部の結果として、メサ側面におけるリッジの高さ及びリセスの深さが、例えば９．６ｎｍ以下になっている。また、酸化被膜の形成を容易にするためには、プラズマ処理前において、メサ側面におけるリッジの高さ及びリセスの深さは１２ｎｍ以下であることが良く、隣合うリッジの間隔は４ｎｍ以下であることが良い。例えば２ｎｍ以上の厚さの酸化被膜をＮ_２Ｏのプラズマによる処理で形成できる。

図７に係る実験から理解されるように、Ｎ_２Ｏプラズマ処理は、超格子構造の層構造の側面の面積を小さくするように作用している。Ｎ_２Ｏプラズマ処理によれば、受光層を構成する半導体層の側面のラフネスを低減して受光層の側面の表面を低減すると共に、受光層を構成する半導体層の側面を僅かに酸化して、受光層の半導体の構成元素の酸化物により受光層の側面を覆うことを可能にしている。この酸化物による被覆は、半導体と酸化物との界面における界面準位密度の低減に寄与する。

図８は、いくつかの受光素子における暗電流の特性を示す。図８の縦軸における例えば「１．Ｅ−０７」の表記は１．０×１０^−７を表す。以下の受光素子を作製した：超格子構造の層構造を有する半導体メサの側面にＮ_２Ｏプラズマ処理を適用すること無く直接にシリコン酸化膜を堆積させた第１受光素子；超格子構造の層構造を有する半導体メサの側面に１５秒のＮ_２Ｏプラズマ処理を施した後にシリコン酸化膜を堆積させた第２受光素子；及び超格子構造の層構造を有する半導体メサの側面に３０秒のＮ_２Ｏプラズマ処理を施した後にシリコン酸化膜を堆積させた第３受光素子。これらの受光素子のリーク電流を測定した結果を示す。個々の受光素子は、２０μｍ角の半導体メサを有しており、暗電流は、−１．２ボルトの印加電圧の下で絶対温度２１３Ｋで測定された。
素子名、 プラズマ処理時間、誘電体膜、リーク電流。
第１受光素子： 無し 、窒化シリコン、１２００ｐＡ。
第２受光素子：１５秒 、酸化シリコン、 １００ｐＡ。
第３受光素子：３０秒 、酸化シリコン、 １０ｐＡ。
リーク電流の観点から、３０秒以上のプラズマ処理が好ましい。

図９は、Ｎ_２Ｏガスのプラズマ処理によって形成された酸化被膜上に堆積されるＳｉＯ_２の成膜温度とＳｉＯ_２の膜応力との関係を示す。例えば１５０度以下の温度範囲における成膜は、４５０ＭＰａ(絶対値)以下の圧縮応力のＳｉＯ２を提供でき、これは暗電流増加の抑制に有効である。また、摂氏１００度以上１５０度以下の温度範囲における成膜は、ＳｉＯ_２に３００ＭＰａ以上４５０ＭＰａ以下の圧縮応力を提供できる。

メサ型半導体受光素子を作製する際には、化合物半導体基板上に受光層を含む半導体積層をエピタキシャルに成長する。この半導体積層はｐ層及びｎ層を含む。これ故に、半導体積層からエッチングにより形成されたメサ構造の側面には、ｐｎ接合が到達している。側面におけるｐｎ接合は、半導体受光素子のリーク電流の一因である。リーク電流を低減するために、メサ側面を保護膜によって被覆する。この保護膜は、受光層のバンドギャップより広い半導体層、及び絶縁膜、例えばシリコン窒化物（ＳｉＮ）を包含する。保護膜のための半導体層は、例えば有機金属気相成長法により成長され、この成長が再成長と呼ばれる。しかしながら、イメージセンサにおいては、画素のための複数の半導体メサが互いに近くに配列されているので、これらの半導体メサの側面に半導体層を再成長することは容易ではない。半導体メサの側面をＳｉＮといった絶縁膜により被覆することは可能であるけれども、より低減されたリーク電流特性の半導体受光素子が求められている。

一例を示せば、赤外イメージセンサでは、画素が３０μｍの狭いピッチで配列されている。これらの画素の各々は半導体メサを備える。半導体メサの間にある溝の幅は例えば１０μｍ程度になって、溝の深さは例えば５μｍ程度となる。このように狭い空隙を形成するメサ側面を十分に覆い尽くすように半導体を再成長する成長条件は容易には見出せない。

また、受光層は、構成元素の異なる２種類の半導体層を備える超格子構造を有するとき、これらの半導体層は、同じエッチャントに対して、異なるサイドエッチ量を示す。これ故に、エッチングされたメサ側面には、超格子構造に起因する表面構造が形成される。このような表面構造を有するメサ側面を保護膜により被覆した後に、表面構造の微小な隙間がメサ側面に残される可能性がある。この隙間は電流リークの原因になる。プラズマ気相成長によるＳｉＮ膜は、表面構造の微小な隙間を埋めてメサ側面を被覆できる。しかしながら、半導体と絶縁膜との界面にキャリア捕獲準位が形成され易く、界面準位を介してリーク電流が流れる。

このような背景の下に、発明者は、ＳｉＮといった絶縁膜によって直接に半導体メサの側面を被覆すること無く、受光層の半導体の構成元素の酸化物によって直接に半導体メサの側面を被覆する着想に至った。受光層の半導体の構成元素の酸化物によって直接に半導体メサの側面を被覆することの一手法は、例えば受光層の半導体を酸化源により酸化することである。受光層の半導体の構成元素は、例えばガリウム、インジウムといったＩＩＩ族元素を含み、ＩＩＩ族構成元素の酸化物は、例えば酸化ガリウム（例えばＧａ_２Ｏ_３、バンドギャップ４．８ｅＶ）、酸化インジウム（例えばＩｎ_２Ｏ_３、バンドギャップ３．５ｅＶ）、酸化ガリウム・インジウム（例えばＧａＩｎＯ、バンドギャップ３．５ｅＶ〜４．８ｅＶ）を包含する。これらのＩＩＩ族酸化物は、受光層のバンドギャップに比べて十分に広いバンドギャップを有する。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

以上説明したように、本実施形態によれば、半導体メサ側面に係るリーク電流を低減可能な構造を有する半導体受光素子を作製する方法が提供される。

１０ａ…エッチング装置、１０ｂ…プラズマ処理装置、１１…半導体基板、１３…半導体積層、１５…第１半導体層、１７ａ…第２半導体層、１７ｂ…第３半導体層、１９…単一半導体層、２１…超格子半導体層、２３…マスク、２５ａ〜２５ｉ…半導体メサ、３３…酸化被膜、３７…シリコン酸化膜、４１ａ…アノード電極、４１ｂ…カソード電極、Ｐ１…第１プロセスガス、Ｐ２…第２プロセスガス、Ｓ１…基板生産物、Ｅ…エピタキシャル基板。

Claims (4)

1. 半導体受光素子を作製する方法であって、
   ＩＩＩ族元素及びＶ族元素を備える半導体からなる受光層のための半導体層を含む半導体エピタキシャル領域を準備する工程と、
   前記半導体エピタキシャル領域の主面上にマスクを形成する工程と、
   前記マスクを用いて前記半導体エピタキシャル領域をエッチングして、該エッチングにより形成された半導体メサを含む基板生産物を形成する工程と、
   前記基板生産物をプラズマ処理装置に配置する工程と、
   酸素及びＮ_２Ｏの少なくともいずれか一方を含むガスを前記プラズマ処理装置に供給して、前記ガスのプラズマにより前記基板生産物のプラズマ処理を行う工程と、
   前記プラズマ処理の後に、酸化源及びシリコン源を含む原料を前記プラズマ処理装置に供給して、前記基板生産物の表面に酸化シリコンを堆積する工程と、
   を備え、
   前記基板生産物を形成する工程において、前記受光層は、前記半導体メサの側面に到達しており、
   前記ＩＩＩ族元素は、ガリウム及びインジウムの少なくともいずれかを含む、半導体受光素子を作製する方法。
2. 前記プラズマ処理に際して、前記プラズマ処理装置のステージ温度は、摂氏１５０度以下である、請求項１に記載された半導体受光素子を作製する方法。
3. 前記半導体層は、ＩｎＧａＡｓを備える、請求項１又は請求項２に記載された半導体受光素子を作製する方法。
4. 前記半導体層は、前記Ｖ族元素としてアンチモンを備えるＩＩＩ−Ｖ半導体層を含む超格子構造を有する、請求項１〜請求項３のいずれか一項に記載された半導体受光素子を作製する方法。

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