JP2017059778A - 半導体モジュール - Google Patents

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Abstract

【課題】横型構造の半導体素子を備える半導体モジュールにおいて、サージ電圧を抑制する。【解決手段】絶縁層１１を備えるとともに、絶縁層１１の表面と裏面とを接続する接続部１２、１３が形成された基板１０と、基板１０の表面に形成された第１パターン２０と、基板１０の裏面に形成された第２パターン３０と、基板１０の表面側に配置されるとともに、横型構造の第１スイッチング素子５１、７１、９１を備える第１半導体素子５０、７０、９０と、基板１０の裏面側に配置されるとともに、横型構造の第２スイッチング素子６１、８１、１０１を備える第２半導体素子６０、８０、１００と、コンデンサ４０と、を備え、第１パターン２０および第１半導体素子５０、７０、９０が構成する経路と、第２パターン３０および第２半導体素子６０、８０、１００が構成する経路とは、基板１０を挟んで対向しており、かつ、互いに逆の向きに電流を流す。【選択図】図４

Description

本発明は、横型構造の半導体素子を備える半導体モジュールに関するものである。
三相交流モータ等の駆動を行うインバータ回路では、上下アームのスイッチング素子および整流素子等を備える半導体モジュールが用いられている。スイッチング素子としては、例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）が用いられ、整流素子としては、例えばＦＷＤ（フライホイールダイオード）素子が用いられる。
インバータ回路では、上下アームのスイッチング素子のオン、オフを切り替えることによりモータが備える複数のコイルに流す電流の向きを制御し、モータを駆動する。このオン、オフの切り替えの際、配線等が構成する寄生インダクタンスにより、サージ電圧が発生する。特に半導体モジュールに大電流が流れる場合、このサージ電圧により、半導体モジュールが備える各素子が破壊されるおそれがある。
これに対し、半導体モジュールにコンデンサを設置することによりサージ電圧を抑制する方法が提案されている。しかし、コンデンサの設置に伴い新たな配線が必要となるため、コンデンサを接続するための配線と、他の配線とで新たに寄生インダクタンスが構成される。
これらの配線のループ面積はコンデンサの位置に応じて変化するため、コンデンサの位置により、この寄生インダクタンスが大きくなる場合がある。この場合、寄生インダクタンスの増加によりサージ電圧が大きくなるため、サージ電圧を十分に低減できない。
そこで、例えば特許文献１に記載の半導体モジュールでは、金属製のミドルサイド板の表面に上下アームの半導体素子と絶縁部材とを配置し、絶縁部材の上に導電板を配置し、導電板の上にコンデンサを配置している。そして、上アームの半導体素子の上に金属製のハイサイド板を配置し、下アームの半導体素子の上に金属製のローサイド板を配置し、ハイサイド板とローサイド板とを、導電板およびコンデンサにより接続している。
このような構成では、導電板に流れる電流と、ミドルサイド板に流れる電流とが互いに逆向きになるため、導電板に流れる電流により発生する磁界と、ミドルサイド板に流れる電流により発生する磁界とが互いに打ち消し合う。これにより、実効インダクタンスを低減し、サージ電圧を抑制することができる。
特開２０１０−２０５９６０号公報
しかしながら、特許文献１に記載の半導体モジュールは、ＩＧＢＴ素子やＳｉＣ素子等の縦型構造の半導体素子には適用できるものの、次世代デバイスとして期待されるＧａＮ等の横型構造の半導体素子には適用できない。
ＧａＮは高速スイッチング性能を有するため、ＧａＮを用いた半導体モジュールではサージ電圧が大きくなりやすい。また、ＧａＮはアバランシェ耐量が小さいため、サージ電圧により破壊されやすい。そのため、ＧａＮを用いた半導体モジュールでは、インダクタンスを低減し、サージ電圧を抑制することが重要である。
本発明は上記点に鑑みて、横型構造の半導体素子を備える半導体モジュールにおいて、サージ電圧を抑制することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、絶縁層（１１）を備えるとともに、絶縁層の表面と裏面とを接続する接続部（１２、１３）が形成された基板（１０）と、基板の表面に形成された配線パターンである第１パターン（２０）と、基板の裏面に形成された配線パターンである第２パターン（３０）と、基板の表面側に配置されるとともに、横型構造の第１スイッチング素子（５１、７１、９１）を備える第１半導体素子（５０、７０、９０）と、基板の裏面側に配置されるとともに、横型構造の第２スイッチング素子（６１、８１、１０１）を備える第２半導体素子（６０、８０、１００）と、コンデンサ（４０）と、を備え、第１スイッチング素子は、第１ドレイン電極（５１ｄ）および第１ソース電極（５１ｆ）を備え、第２スイッチング素子は、第２ドレイン電極（６１ｄ）および第２ソース電極（６１ｆ）を備え、第１パターン、第２パターン、および接続部は、第１半導体素子、第２半導体素子、およびコンデンサを電気的に接続するループ経路（Ｐａ１）を構成し、第１ソース電極は第２ドレイン電極に接続され、第１ドレイン電極はコンデンサを通して第２ソース電極に接続され、ループ経路において、第１パターンおよび第１半導体素子が構成する経路と、第２パターンおよび第２半導体素子が構成する経路とは、基板を挟んで対向しており、かつ、互いに逆の向きに電流を流すことを特徴としている。
これによれば、第１パターンおよび第１半導体素子が構成する経路と、第２パターンおよび第２半導体素子が構成する経路とが基板を挟んで対向しており、かつ、これらの２つの経路において互いに逆の向きに電流が流れる。したがって、２つの経路それぞれを流れる電流により発生する磁界が互いに打ち消し合い、実効インダクタンスが小さくなるため、横型構造の半導体素子を備える半導体モジュールにおいて、サージ電圧を抑制することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかる半導体モジュールが適用されるインバータ回路の回路図である。 第１実施形態にかかる半導体モジュールの斜視図である。 第１実施形態にかかる半導体モジュールの上面図である。 図３のIV矢視図である。 第１実施形態にかかる半導体モジュールの底面図である。 半導体素子の断面図である。 図６のVII矢視図である。 図４に相当する図であって、第２実施形態にかかる半導体モジュールを示した図である。 図４に相当する図であって、第３実施形態にかかる半導体モジュールを示した図である。 図４に相当する図であって、第４実施形態にかかる半導体モジュールを示した図である。 第５実施形態にかかる半導体モジュールの分解斜視図である。 第５実施形態にかかる半導体モジュールの斜視図である。 第５実施形態にかかる半導体モジュールの上面図である。 図１３のXIV矢視図である。 図１３のXV矢視図である。 図１３のXVI−XVI線における断面図である。 熱交換器の斜視図である。 基板の断面図である。 基板の断面図である。 他の実施形態にかかる半導体モジュールの回路図である。 他の実施形態にかかる半導体モジュールが適用されるインバータ回路の回路図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。ここでは、本実施形態にかかる半導体モジュール１を、車両用の三相交流モータなどの駆動を行うインバータ回路に適用した例について説明する。
まず、図１を参照して、半導体モジュール１が備えられるインバータ回路の構成について説明する。図１に示すように、インバータ回路は、電源２に基づいて三相交流モータなどの負荷３を駆動するためのものである。電源２は、後述する第１半導体素子５０、７０、９０、第２半導体素子６０、８０、１００に電力を供給する直流電源である。
インバータ回路には平滑コンデンサ４が並列接続されており、スイッチング時のリプルの低減やノイズの影響を抑制して一定な電源電圧が形成できるようにしてある。また、インバータ回路には後述する第１半導体素子５０、７０、９０および第２半導体素子６０、８０、１００を制御するための制御回路５が接続されており、制御回路５により後述するトランジスタ５１〜１０１のスイッチングが行われる。
インバータ回路は、直列接続した上下アームの半導体素子が三相分並列接続された構成とされる。上アーム（ハイサイド）の３つの半導体素子をそれぞれ第１半導体素子５０、７０、９０とし、下アーム（ローサイド）の３つの半導体素子をそれぞれ第２半導体素子６０、８０、１００とする。
インバータ回路では、第１半導体素子５０、７０、９０と第２半導体素子６０、８０、１００との各中間電位を負荷３となる三相交流モータのＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加する。
具体的には、第１半導体素子５０、７０、９０、第２半導体素子６０、８０、１００は、それぞれ、ＧａＮ等で構成される横型構造のスイッチング素子であるトランジスタ５１、７１、９１、６１、８１、１０１を備えている。トランジスタ５１〜１０１は、それぞれ、ゲート電極が制御回路５に接続されており、制御回路５からの信号に基づいてオン、オフが切り替えられる。
なお、トランジスタ５１〜１０１は、ローレベルのゲート電圧が印加され、オフ状態とされている場合にも、ソース電極からドレイン電極へは電流を流す。
なお、後述する図６、図７に示すように、トランジスタ５１のドレイン電極、ゲート電極、ソース電極を、それぞれ、ドレイン電極５１ｄ、ゲート電極５１ｅ、ソース電極５１ｆとする。また、トランジスタ６１のドレイン電極、ゲート電極、ソース電極を、それぞれ、ドレイン電極６１ｄ、ゲート電極６１ｅ、ソース電極６１ｆとする。また、図７に示すように、トランジスタ５１、６１のＳＳ電極をそれぞれＳＳ電極５１ｇ、６１ｇとする。なお、図６では、ＳＳ電極５１ｇ、６１ｇの図示を省略している。
図１に示すインバータ回路では、トランジスタ５１〜１０１をオンオフ制御することで、三相交流モータに対して周期の異なる三相の交流電流を供給する。これにより、三相交流モータの駆動を可能としている。
トランジスタ５１、７１、９１は、それぞれ、本発明の第１スイッチング素子に相当する。また、トランジスタ６１、８１、１０１は、それぞれ、本発明の第２スイッチング素子に相当する。
本実施形態では、第１半導体素子５０が形成された半導体チップと、第２半導体素子６０が形成された半導体チップとをモジュール化して一体化している。つまり、２つのアームを一体化した２ｉｎ１構造の半導体モジュール１を用いてインバータ回路を構成している。なお、本実施形態では、第１半導体素子７０および第２半導体素子８０を備え、三相交流モータのＶ相に電圧を印加する半導体モジュールについても、半導体モジュール１と同様に構成されている。また、第１半導体素子９０および第２半導体素子１００を備え、三相交流モータのＷ相に電圧を印加する半導体モジュールについても、半導体モジュール１と同様に構成されている。
続いて、半導体モジュール１の詳細構造について、図１〜図７を参照して説明する。図２に示す半導体モジュール１は、図３〜図５に示すように、基板１０と、第１パターン２０と、第２パターン３０と、コンデンサ４０と、第１半導体素子５０と、第２半導体素子６０とを備えている。図２〜図５に示すように、基板１０の表面側に配置されたコンデンサ４０および第１半導体素子５０と、基板１０の裏面側に配置された第２半導体素子６０とは、第１パターン２０、第２パターン３０および基板１０に形成されたビア１２、１３により接続されている。
図４に示すように、基板１０は、絶縁層１１によって構成されている。絶縁層１１は、例えば樹脂により構成される。基板１０には、絶縁層１１の表面と裏面とを接続するビアが形成されている。本実施形態では、基板１０には、複数のビア１２および複数のビア１３が形成されている。
複数のビア１２および複数のビア１３は、内部にＣｕ等の導電材料が埋め込まれた貫通ビアであり、本発明の接続部に相当する。複数のビア１２は、図１のインバータ回路において、第２半導体素子６０とコンデンサ４０との接続点に相当する部分に配置されており、後述するＮ配線２３とＮ配線３２とを接続している。複数のビア１３は、図１のインバータ回路において、第１半導体素子５０と第２半導体素子６０との接続点に相当する部分に配置されており、後述するＯ配線２２とＯ配線３１とを接続している。図３、図５に示すように、複数のビア１２および複数のビア１３は、それぞれ、基板１０の上面から見て、格子状に並んでいる。
基板１０の表面および裏面には、Ｃｕ等で構成された配線パターンが形成されている。基板１０の表面に形成された配線パターンを第１パターン２０とし、基板１０の裏面に形成された配線パターンを第２パターン３０とする。
図３に示すように、第１パターン２０は、Ｐ配線２１と、Ｏ配線２２と、Ｎ配線２３と、Ｇ配線２４と、ＳＳ配線２５とを備えている。
Ｐ配線２１は、コンデンサ４０と第１半導体素子５０とを接続する配線である。具体的には、Ｐ配線２１の両端部のうち一方の上面にはレジストが塗布されていない部分が存在し、この部分と、コンデンサ４０が備える２つの電極のうち一方とが、はんだにより接合されている。そして、Ｐ配線２１の両端部のうちコンデンサ４０とは反対側の端部は、トランジスタ５１のドレイン電極５１ｄに接続されている。また、図示しないが、Ｐ配線２１は、電源２、平滑コンデンサ４、第１半導体素子７０および第１半導体素子９０に接続されている。
Ｏ配線２２は、ビア１３と第１半導体素子５０とを接続する配線である。具体的には、図３に示すように、Ｏ配線２２はビア１３の一方の端部および周辺に形成され、ビア１３と電気的に接続されている。また、Ｏ配線２２はトランジスタ５１のソース電極５１ｆに接続されている。また、図示しないが、Ｏ配線２２は、負荷３に接続されている。
Ｎ配線２３は、ビア１２とコンデンサ４０とを接続する配線である。具体的には、図３に示すように、Ｎ配線２３は、ビア１２の一方の端部および周辺に形成され、ビア１２と電気的に接続されている。また、Ｎ配線２３の端部の上面にはレジストが塗布されていない部分が存在し、この部分と、コンデンサ４０が備える２つの電極のうちの一方とが、はんだにより接合されている。これにより、Ｐ配線２１とＮ配線２３とがコンデンサ４０を介して接続されている。Ｇ配線２４は、トランジスタ５１のゲート電極５１ｅと制御回路５とを接続する配線である。
ＳＳ配線２５は、ゲート駆動用に設けられた専用のソース配線であり、ＳＳ電極５１ｇを介して、ソース電極５１ｆと電気的に接続されている。ソース配線と比べ、ＳＳ配線２５は小さな電流が流れるようになっているため、ゲート−ソース間の駆動電圧にスイッチング時のノイズが乗りづらくなっている。なお、ソース電極５１ｆとＳＳ電極５１ｇとは、第１半導体素子５０の内部で電気的に接続されている。
図５に示すように、第２パターン３０は、Ｏ配線３１と、Ｎ配線３２と、Ｇ配線３３と、ＳＳ配線３４とを備えている。Ｏ配線３１は、ビア１３と第２半導体素子６０とを接続する配線である。具体的には、図５に示すように、Ｏ配線３１はビア１３のうちＯ配線２２とは反対側の端部と、ビア１３の周辺とに形成され、ビア１３と電気的に接続されている。また、Ｏ配線３１は、トランジスタ６１のドレイン電極６１ｄに接続されている。
Ｎ配線３２は、ビア１２と第２半導体素子６０とを接続する配線である。具体的には、図５に示すように、Ｎ配線３２はビア１２のうちＮ配線２３とは反対側の端部と、ビア１２の周辺とに形成され、ビア１２と電気的に接続されている。また、Ｎ配線３２は、トランジスタ６１のソース電極６１ｆに接続されている。また、図示しないが、Ｎ配線３２は、電源２、平滑コンデンサ４、第２半導体素子８０および第２半導体素子１００に接続されている。Ｇ配線３３は、トランジスタ６１のゲート電極６１ｅと制御回路５とを接続する配線である。
ＳＳ配線３４は、ゲート駆動用に設けられた専用のソース配線であり、ＳＳ電極６１ｇを介して、ソース電極６１ｆと電気的に接続されている。ソース配線と比べ、ＳＳ配線３４は小さな電流が流れるようになっているため、ゲート−ソース間の駆動電圧にスイッチング時のノイズが乗りづらくなっている。なお、ソース電極６１ｆとＳＳ電極６１ｇとは、第２半導体素子６０の内部で電気的に接続されている。
コンデンサ４０は、サージ電圧を低減するためのコンデンサである。図２〜図４に示すように、本実施形態では、コンデンサ４０は、基板１０の表面側に配置されている。また、前述したように、コンデンサ４０が備える２つの電極のうちの一方はＰ配線２１に接続され、他方はＮ配線２３に接続されている。本実施形態では、半導体モジュール１は、コンデンサ４０を複数備えており、複数のコンデンサ４０は、Ｐ配線２１とＮ配線２３との間で並列に接続されている。
基板１０の表面側には、上アーム（ハイサイド）の第１半導体素子５０が配置されている。前述したように、第１半導体素子５０は、トランジスタ５１を備えている。図６に示すように、トランジスタ５１は、横型構造の半導体素子であり、基板５１ａと、積層体５１ｂと、絶縁層５１ｃと、ドレイン電極５１ｄと、ゲート電極５１ｅと、ソース電極５１ｆとを備えている。また、図７に示すように、トランジスタ５１は、ＳＳ電極５１ｇを備えている。
なお、図６は半導体素子の断面図であるが、第１半導体素子５０および第２半導体素子６０は同じ断面形状であるため、図６を用いて第１半導体素子５０および第２半導体素子６０について説明する。
基板５１ａは、例えばＳｉ等で構成されており、本発明の第１基板に相当する。積層体５１ｂは、基板５１ａの上面に、図示しないバッファ層、ＧａＮ層、ＡｌＧａＮ層を順に積層することにより形成されており、本発明の第１積層体に相当する。
図６に示すように、積層体５１ｂの上面に、ドレイン電極５１ｄおよびソース電極５１ｆが互いに離されて形成されている。ドレイン電極５１ｄ、ソース電極５１ｆは、それぞれ、本発明の第１ドレイン電極、第１ソース電極に相当する。
また、図６に示すように、積層体５１ｂの上面のうち、ドレイン電極５１ｄとソース電極５１ｆとで挟まれた部分には、絶縁層５１ｃが形成されている。そして、図６、図７に示すように、絶縁層５１ｃの上面において、ドレイン電極５１ｄおよびソース電極５１ｆから離れた位置にゲート電極５１ｅが形成されている。
また、図７に示すように、絶縁層５１ｃの上面のうち、ゲート電極５１ｅとソース電極５１ｆとの間に位置する領域の一部には、ＳＳ電極５１ｇが形成されている。ＳＳ電極５１ｇは、ゲート電極５１ｅおよびソース電極５１ｆから離れた位置に形成されているが、上述したように、第１半導体素子５０の内部でソース電極５１ｆと電気的に接続されている。
このような構成のトランジスタ５１では、ゲート電極５１ｅに電圧を印加することにより、積層体５１ｂに形成される二次元電子ガス（２ＤＥＧ）およびチャネルを通って、ドレイン電極５１ｄからソース電極５１ｆへ電流が流れる。
なお、第１半導体素子５０は、このように形成されたトランジスタ５１を図示しない樹脂により封止したパッケージとされている。
基板１０の裏面側には、下アーム（ローサイド）の第２半導体素子６０が配置されている。前述したように、第２半導体素子６０は、トランジスタ６１を備えている。図６に示すように、トランジスタ６１は、横型構造の半導体素子であり、基板６１ａと、積層体６１ｂと、絶縁層６１ｃと、ドレイン電極６１ｄと、ゲート電極６１ｅと、ソース電極６１ｆとを備えている。また、図７に示すように、トランジスタ６１は、ＳＳ電極６１ｇを備えている。
基板６１ａは、例えばＳｉ等で構成されており、本発明の第２基板に相当する。積層体６１ｂは、基板６１ａの上面に、図示しないバッファ層、ＧａＮ層、ＡｌＧａＮ層を順に積層することにより形成されており、本発明の第２積層体に相当する。
図６に示すように、積層体６１ｂの上面に、ドレイン電極６１ｄおよびソース電極６１ｆが互いに離されて形成されている。ドレイン電極６１ｄ、ソース電極６１ｆは、それぞれ、本発明の第２ドレイン電極、第２ソース電極に相当する。
また、図６に示すように、積層体６１ｂの上面のうち、ドレイン電極６１ｄとソース電極６１ｆとで挟まれた部分には、絶縁層６１ｃが形成されている。そして、図６、図７に示すように、絶縁層６１ｃの上面において、ドレイン電極６１ｄおよびソース電極６１ｆから離れた位置にゲート電極６１ｅが形成されている。
また、図７に示すように、絶縁層６１ｃの上面のうち、ゲート電極６１ｅとソース電極６１ｆとの間に位置する領域の一部には、ＳＳ電極６１ｇが形成されている。ＳＳ電極６１ｇは、ゲート電極６１ｅおよびソース電極６１ｆから離れた位置に形成されているが、上述したように、第２半導体素子６０の内部でソース電極６１ｆと電気的に接続されている。
このような構成のトランジスタ６１では、ゲート電極６１ｅに電圧を印加することにより、積層体６１ｂに形成される二次元電子ガス（２ＤＥＧ）およびチャネルを通って、ドレイン電極６１ｄからソース電極６１ｆへ電流が流れる。
なお、第２半導体素子６０は、このように形成されたトランジスタ６１を図示しない樹脂により封止したパッケージとされている。
図２、図４に示すように、第１半導体素子５０および第２半導体素子６０は、基板１０を挟んで対向するように配置されている。
また、図４に示すように、第１パターン２０、第２パターン３０、ビア１２、ビア１３は、第１半導体素子５０、第２半導体素子６０、およびコンデンサ４０を電気的に接続するループ経路Ｐａ１を構成している。
具体的には、トランジスタ５１のソース電極５１ｆは、Ｏ配線２２、ビア１３、Ｏ配線３１を介して、トランジスタ６１のドレイン電極６１ｄに接続されている。また、トランジスタ５１のドレイン電極５１ｄは、Ｐ配線２１、コンデンサ４０、Ｎ配線２３、ビア１２、Ｎ配線３２を介して、トランジスタ６１のソース電極６１ｆに接続されている。
図４に示すように、ループ経路Ｐａ１において、第１パターン２０および第１半導体素子５０が構成する経路と、第２パターン３０および第２半導体素子６０が構成する経路とは、基板１０を挟んで対向している。そして、これら２つの経路において、互いに逆の向きに電流が流れる。したがって、２つの経路それぞれを流れる電流により発生する磁界が互いに打ち消し合い、実効インダクタンスが小さくなるため、サージ電圧を抑制することができる。
このように、本実施形態では、横型構造の半導体素子であるトランジスタ５１、６１を備える半導体モジュール１において、サージ電圧を抑制することができる。
また、本実施形態では、電流経路が簡素であり、ループ経路Ｐａ１のうち、第１パターン２０および第１半導体素子５０とで構成される経路と、第２パターン３０および第２半導体素子６０とで構成される経路とが、基板１０を挟んで配置されている。そのため、これら２つの経路の距離が短い。これにより、２つの経路それぞれを流れる電流により発生する磁界が互いに打ち消し合う効果が向上し、実効インダクタンスがさらに小さくなるため、サージ電圧をさらに抑制することができる。また、本実施形態では、電流経路が簡素であるため、ループ面積が小さい。そのため、本実施形態では、寄生インダクタンスを低減し、サージ電圧をさらに抑制することができる。
また、本実施形態では、第１半導体素子５０と第２半導体素子６０とが、基板１０を挟んで対向するように配置されている。そのため、第１半導体素子５０と第２半導体素子６０とを、基板１０の表面に対する法線方向から見て互いに離間して配置する場合に比べて、この方向から見た第１半導体素子５０と第２半導体素子６０とで構成される部分の面積が小さくなる。これにより、半導体モジュール１を小型化することができる。
また、本実施形態では、コンデンサ４０、第１半導体素子５０、第２半導体素子６０を基板１０に実装するのみでよく、他の部品が必要とされないため、部品の実装が容易であり、半導体モジュール１を容易に製造することができる。また、半導体モジュール１の製造コストを低減することができる。
なお、ループ経路Ｐａ１のループ面積を小さくして配線インダクタンスをさらに低減するため、ビア１２およびビア１３をコンデンサ４０、第１半導体素子５０および第２半導体素子６０の付近に形成することが好ましい。また、配線インダクタンスをさらに低減するため、ビア１２およびビア１３を多く形成することが好ましい。
また、Ｇ配線２４、３３、ＳＳ配線２５、３４を流れる電流がループ経路Ｐａ１を流れる電流により発生する磁界の影響を受け、誤動作が生じるおそれがある。そのため、誤動作が生じることを抑制するために、Ｇ配線２４、３３、ＳＳ配線２５、３４をループ経路Ｐａ１を構成する配線に対して垂直に配置し、磁界の影響を低減することが好ましい。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してコンデンサ４０の数を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
本実施形態では、複数のコンデンサ４０が直列に接続されている。具体的には、コンデンサ４０は、図８に示すように基板１０の表面側に加えて裏面側にも配置されており、基板１０の表面側のコンデンサ４０と、基板１０の裏面側のコンデンサ４０とは、ループ経路Ｐａ１において直列に接続されている。
また、本実施形態のＮ配線３２は、第１実施形態のＮ配線３２を２つに分けたものであり、基板１０の裏面側のコンデンサ４０は、２つに分かれたＮ配線３２のうちの一方によりビア１２と接続されており、他方により第２半導体素子６０と接続されている。
また、本実施形態では、基板１０の裏面側に複数のコンデンサ４０が配置されており、基板１０の裏面側に配置された複数のコンデンサ４０は、ループ経路Ｐａ１において並列に接続されている。
このように複数のコンデンサ４０を直列に接続した構成では、例えば基板１０の表面側のコンデンサ４０が破壊されてショートした場合でも、基板１０の裏面側のコンデンサ４０が破壊されていなければ半導体モジュール１全体としては短絡が生じない。したがって、このような構成の半導体モジュール１では、半導体モジュール１の故障が抑制されるため、半導体モジュール１の信頼性を高めることができる。
また、本実施形態では、複数のコンデンサ４０を直列に接続することにより、複数のコンデンサ４０それぞれに加わる電圧が低くなるので、耐圧の低い小型のコンデンサを使用することが可能となる。したがって、半導体モジュール１をさらに小型化することができる。また、半導体モジュール１の製造コストをさらに低減することができる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してコンデンサ４０の配置と、基板１０、第１パターン２０および第２パターン３０の構成とを変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図９に示すように、本実施形態では、コンデンサ４０は、コンデンサ４０を流れる電流の向きが基板１０に対し垂直となるように配置されている。また、コンデンサ４０は、基板１０の表面に平行な一方向から見て少なくとも一部が基板１０と重なるように配置されている。
また、本実施形態では、基板１０はビア１２を備えておらず、第１パターン２０はＮ配線２３を備えていない。そして、Ｐ配線２１は、第１半導体素子５０とは反対側の端部においてコンデンサ４０が備える２つの電極のうちの一方に接続されている。また、Ｎ配線３２は、第２半導体素子６０とは反対側の端部において、コンデンサ４０が備える２つの電極のうちＰ配線２１とは反対側の電極に接続されている。これにより、Ｐ配線２１とＮ配線３２とがコンデンサ４０を介して接続される。
コンデンサ４０をこのように配置することにより、ループ経路Ｐａ１のループ面積がさらに小さくなるため、本実施形態では、インダクタンスをさらに低減し、サージ電圧をさらに抑制することができる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対してコンデンサ４０の構成を変更したものであり、その他に関しては第３実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１０に示すように、本実施形態では、絶縁層１１を挟んで対向させられた第１パターン２０と第２パターン３０とによってコンデンサ４０が構成されている。つまり、本実施形態では、第１パターン２０のＰ配線２１と、第２パターン３０のＮ配線３２との間の寄生容量を、サージ電圧の抑制のために使用している。
上記のようにコンデンサ４０を構成した本実施形態では、第１パターン２０と、基板１０の絶縁層１１と、第２パターン３０とがコンデンサ４０の構成要素を兼ねているため、半導体モジュール１の製造コストをさらに低減することができる。また、ループ経路Ｐａ１のループ面積を小さくして、インダクタンスをさらに低減し、サージ電圧をさらに抑制することができる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して放熱板を追加したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１１〜図１６に示すように、本実施形態の半導体モジュール１は、第１実施形態の半導体モジュール１が備える構成に加えて、第１放熱板１１０と、第２放熱板１２０と、第３放熱板１３０とを備えている。また、本実施形態の第１半導体素子５０および第２半導体素子６０は、樹脂で封止されておらず、ベアチップとされている。
第１放熱板１１０は、第１半導体素子５０を冷却する導電性の放熱板である。また、第１放熱板１１０は、第１パターン２０と接続され、第１半導体素子５０の基板５１ａの電位を固定している。具体的には、第１放熱板１１０は、Ｏ配線２２および基板５１ａと接続され、基板５１ａとＯ配線２２およびソース電極５１ｆとを電気的に接続している。
第２放熱板１２０は、第２半導体素子６０を冷却する導電性の放熱板である。また、第２放熱板１２０は、第２パターン３０と接続され、第２半導体素子６０の基板６１ａの電位を固定している。具体的には、第２放熱板１２０は、Ｎ配線３２および基板６１ａと接続され、基板６１ａとＮ配線３２およびソース電極６１ｆとを電気的に接続している。
第３放熱板１３０は、基板１０を冷却する導電性の放熱板であり、Ｐ配線２１上に配置され、Ｐ配線２１と電気的に接続されている。
第１放熱板１１０、第２放熱板１２０、第３放熱板１３０は、それぞれ、熱交換器１５０に配置された半導体モジュール１を外部の配線と接続するためのＯ端子１１１、Ｎ端子１２１、Ｐ端子１３１を備えている。
また、本実施形態の半導体モジュール１は、第１半導体素子５０を制御するための制御端子であるＧ端子１４１およびＳＳ端子１４２と、第２半導体素子６０を制御するための制御端子であるＧ端子１４３およびＳＳ端子１４４とを備えている。Ｇ端子１４１、ＳＳ端子１４２、Ｇ端子１４３、ＳＳ端子１４４は、それぞれ直線状とされ、一端がＧ配線２４、ＳＳ配線２５、Ｇ配線３３、ＳＳ配線３４に接続されており、他端が制御回路５に接続されている。Ｇ端子１４１、ＳＳ端子１４２、Ｇ端子１４３、ＳＳ端子１４４は、それぞれ、本発明の制御端子に相当する。
Ｏ端子１１１、Ｎ端子１２１、Ｐ端子１３１、Ｇ端子１４１、ＳＳ端子１４２、Ｇ端子１４３、ＳＳ端子１４４は、ループ経路Ｐａ１を流れる電流の方向に対して垂直に延設されている。
このような構成の半導体モジュール１を図１７に示す熱交換器１５０に配置することで、半導体モジュール１を冷却することができる。熱交換器１５０は、流路管１５１と、突出管部１５２と、媒体導入部１５３と、媒体導出部１５４とを備えている。
流路管１５１は、内部に熱媒体が流通する媒体流路が形成された扁平形状の配管である。図１７に示すように、熱交換器１５０は、流路管１５１を複数積層することにより構成されている。
半導体モジュール１は、隣り合う２つの流路管１５１の間に配置されている。具体的には、半導体モジュール１は、両側に置かれた流路管１５１のうち一方に第１放熱板１１０および第３放熱板１３０が接し、他方に第２放熱板１２０が接するように配置されている。なお、第１放熱板１１０、第２放熱板１２０、第３放熱板１３０の表面のうち流路管１５１に接する部分には、図示しない絶縁層が形成されており、第１放熱板１１０、第２放熱板１２０、および第３放熱板１３０と、流路管１５１とは、電気的に絶縁されている。
Ｇ端子１４１、ＳＳ端子１４２、Ｇ端子１４３、ＳＳ端子１４４は、半導体モジュール１が流路管１５１の間に配置されたときに一端が熱交換器１５０の外側に位置するように延設されており、図示しない配線により制御回路５に接続されている。
また、同様に、Ｏ端子１１１、Ｎ端子１２１、Ｐ端子１３１は、半導体モジュール１が流路管１５１の間に配置されたときに一端が熱交換器１５０の外側に位置するように延設されている。そして、図示しない配線により、Ｏ端子１１１は負荷３に接続されており、Ｎ端子１２１およびＰ端子１３１は電源２に接続されている。
本実施形態では、三相交流モータのＶ相、Ｗ相にそれぞれ電圧を印加する２つの半導体モジュールと半導体モジュール１とが流路管１５１の間に配置されている。具体的には、三相交流モータのＵ相に電圧を印加する半導体モジュール１と、Ｖ相に電圧を印加する半導体モジュールと、Ｗ相に電圧を印加する半導体モジュールとが、間に流路管１５１を挟んで順に積層されている。また、本実施形態では、これらの半導体モジュールがそれぞれ複数用意され、３つの半導体モジュールと流路管１５１の積層構造が複数構成されている。
また、各半導体モジュールは、各半導体モジュールが備えるＧ端子、ＳＳ端子が同じ向きに延設され、かつ、各半導体モジュールが備えるＯ端子、Ｎ端子、Ｐ端子が同じ向きに延設されるように配置されている。そして、図示しない配線により、各Ｇ端子および各ＳＳ端子は制御回路５に接続されており、各Ｏ端子は負荷３に接続されており、各Ｎ端子および各Ｐ端子は電源２に接続されている。
流路管１５１の長手方向の両側には、突出管部１５２が設けられている。突出管部１５２は、隣り合う流路管１５１を連結する配管であり、流路管１５１の積層方向に開口すると共に、流路管１５１の積層方向に突出した円筒状とされている。
複数の流路管１５１のうち、積層方向の最も外側に位置する一対の流路管１５１以外の流路管１５１には、積層方向の両側に突出管部１５２が設けられている。一方、複数の流路管１５１のうち、積層方向の最も外側に位置する一対の流路管１５１には、隣り合う流路管１５１に対向する一面にだけ突出管部１５２が設けられている。
複数の流路管１５１は、突出管部１５２同士を嵌合させると共に、突出管部１５２の側壁同士を接合することにより連結されている。これにより、隣り合う流路管１５１は、互いの媒体流路が連通している。
図１７に示すように、複数の流路管１５１のうち、積層方向の最も外側に配置される一対の流路管１５１の一方には、媒体導入部１５３および媒体導出部１５４が接続されている。媒体導入部１５３は、熱媒体を熱交換器１５０に導入するための配管であり、媒体導出部１５４は、熱媒体を熱交換器１５０から導出するための配管である。媒体導入部１５３および媒体導出部１５４は、ろう付け等の接合技術により流路管１５１に接合されている。
本実施形態では、熱交換器１５０において、熱媒体は、図示しないポンプにより媒体導入部１５３を通して熱交換器１５０へ供給され、各流路管１５１の内部を通り、媒体導出部１５４を通して熱交換器１５０から排出される。このとき、半導体モジュール１が備える第１放熱板１１０、第２放熱板１２０、第３放熱板１３０と熱媒体との熱交換により、半導体モジュール１が冷却される。
半導体モジュール１に大電流が流れると、半導体モジュール１の発熱量が大きくなる。このとき、本実施形態のように半導体モジュール１に放熱板を設置し、半導体モジュール１を熱交換器１５０に配置することにより、半導体モジュール１を冷却し、半導体モジュール１が高温により破壊されることを抑制することができる。
また、本実施形態では、樹脂モールドを省略している。これにより、半導体モジュール１を冷却して半導体モジュール１の高温による破壊を抑制しつつ、モジュール体格を小型化することができる。
また、本実施形態では、第１半導体素子５０がベアチップとされており、第１半導体素子５０のトランジスタ５１が備える基板５１ａと、Ｏ配線２２およびソース電極５１ｆとが、第１放熱板１１０を介して電気的に接続されている。これにより、トランジスタ５１の基板５１ａの電位を固定することができる。
また、本実施形態では、第２放熱板１２０は、トランジスタ６１の基板６１ａと、Ｎ配線３２およびソース電極６１ｆとを電気的に接続している。これにより、トランジスタ６１の基板６１ａの電位を固定することができる。
（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記第１実施形態では、コンデンサ４０を基板１０の表面側に配置したが、コンデンサ４０を基板１０の裏面側に配置してもよい。
また、上記第１実施形態では、半導体モジュール１を、２つのアームを一体化した２ｉｎ１構造の半導体モジュールとしたが、半導体モジュール１が、第１半導体素子および第２半導体素子をそれぞれ複数備えていてもよい。例えば、半導体モジュール１を、４つのアームを一体化した４ｉｎ１構造の半導体モジュールとし、半導体モジュール１が、第１半導体素子５０、７０および第２半導体素子６０、８０を備えていてもよい。この場合、複数の第１半導体素子および第２半導体素子によりループ経路が複数構成され、ループ経路を含む回路が複数構成され、ループ経路を含む複数の回路が電源２に対してそれぞれ並列に接続されていてもよい。また、半導体モジュール１が、第１半導体素子５０、９０および第２半導体素子６０、１００を備えていてもよい。また、半導体モジュール１が、第１半導体素子７０、９０および第２半導体素子８０、１００を備えていてもよい。また、半導体モジュール１が、第１半導体素子５０、７０、９０および第２半導体素子６０、８０、１００を備え、６つのアームを一体化した６ｉｎ１構造の半導体モジュールとされていてもよい。
また、上記第１〜第５実施形態では、制御回路５は基板１０とは別に配置されているが、制御回路５を基板１０上に形成してもよい。このとき、基板１０が、図１８に示すように絶縁層１１を複数備え、複数の絶縁層１１が例えばＣｕ等により構成される配線層１４を介して積層された多層基板とされ、制御回路５が、絶縁層１１および配線層１４により構成されていてもよい。制御回路５を基板１０に形成することにより、インバータ回路のうち、半導体モジュール１と制御回路５とで構成される部分を小型化することができる。
また、このとき、図１９に示すように、基板１０のうち第１半導体素子５０および第２半導体素子６０が配置される部分を、１つの絶縁層１１の表面に第１パターン２０が形成され、裏面に第２パターン３０が形成された２層構造としてもよい。これにより、インバータ回路のうち半導体モジュール１と制御回路５とで構成される部分を小型化しつつ、ループ経路Ｐａ１のループ面積を小さいまま保持して、上記第１〜第５実施形態と同様にサージ電圧を抑制することができる。
また、上記第１〜第４実施形態では、第１半導体素子５０および第２半導体素子６０をそれぞれ樹脂により封止したが、第１半導体素子５０および第２半導体素子６０を樹脂により封止せず、ベアチップとしてもよい。ただし、実用上、第１半導体素子５０および第２半導体素子６０をそれぞれ樹脂により封止することが好ましい。
また、上記第１〜第５実施形態において、図２０に示すように、コンデンサ４０に対して直列に抵抗体１５を接続し、ＲＣ回路を構成してもよい。これにより、インバータ回路の共振を抑制することができる。
また、上記第５実施形態では、基板５１ａとＯ配線２２およびソース電極５１ｆとを第１放熱板１１０により接続したが、基板５１ａとＰ配線２１およびドレイン電極５１ｄとを第３放熱板１３０により接続し、基板５１ａの電位をドレイン電極５１ｄの電位に固定してもよい。
また、上記第５実施形態では、基板６１ａとＮ配線３２およびソース電極６１ｆとを第２放熱板１２０により電気的に接続したが、基板６１ａとＯ配線３１およびドレイン電極６１ｄとを電気的に接続してもよい。
また、第１半導体素子５０および第２半導体素子６０が、温度測定用のダイオードを備えていてもよい。この場合、温度測定用のダイオードを他の装置と接続するための配線を、各Ｇ配線、各ＳＳ配線と同様に、ループ経路Ｐａ１に対して垂直に延設することが好ましい。
また、第１半導体素子５０、７０、９０が、それぞれ、トランジスタ５１、７１、９１を複数備えていてもよい。また、第２半導体素子６０、８０、１００が、それぞれ、トランジスタ６１、８１、１０１を複数備えていてもよい。
また、図２１に示すように、第１半導体素子５０、７０、９０、第２半導体素子６０、８０、１００が、それぞれ、ＦＷＤなどの還流を目的とした整流素子であるダイオード５２、７２、９２、６２、８２、１０２を備えていてもよい。この場合、ダイオード５２、７２、９２、６２、８２、１０２のカソード電極は、それぞれ対応するトランジスタ５１、７１、９１、６１、８１、１０１のドレイン電極に接続される。また、ダイオード５２、７２、９２、６２、８２、１０２のアノード電極は、それぞれ対応するトランジスタ５１、７１、９１、６１、８１、１０１のソース電極に接続される。なお、ダイオード５２、７２、９２は、それぞれ、本発明の第１整流素子に相当する。また、ダイオード６２、８２、１０２は、それぞれ、本発明の第２整流素子に相当する。
また、トランジスタ５１〜１０１を、ダイオード５２〜１０２と同様の向きの整流作用を有する内蔵ダイオードが形成された横型のＳｉＣ−ＭＯＳＦＥＴで構成してもよい。
また、上記第１〜第５実施形態では、半導体モジュール１を車両用の三相交流モータなどの駆動を行うインバータ回路に適用した例について説明したが、本発明をインバータ以外の電力変換器に適用してもよい。例えば、本発明をＤＣ／ＤＣコンバータ、充電器等に適用してもよい。
１０ 基板
１２ ビア
１３ ビア
２０ 第１パターン
３０ 第２パターン
４０ コンデンサ
５０ 第１半導体素子
６０ 第２半導体素子

Claims (15)

  1. 絶縁層（１１）を備えるとともに、前記絶縁層の表面と裏面とを接続する接続部（１２、１３）が形成された基板（１０）と、
    前記基板の表面に形成された配線パターンである第１パターン（２０）と、
    前記基板の裏面に形成された配線パターンである第２パターン（３０）と、
    前記基板の表面側に配置されるとともに、横型構造の第１スイッチング素子（５１、７１、９１）を備える第１半導体素子（５０、７０、９０）と、
    前記基板の裏面側に配置されるとともに、横型構造の第２スイッチング素子（６１、８１、１０１）を備える第２半導体素子（６０、８０、１００）と、
    コンデンサ（４０）と、を備え、
    前記第１スイッチング素子は、第１ドレイン電極（５１ｄ）および第１ソース電極（５１ｆ）を備え、
    前記第２スイッチング素子は、第２ドレイン電極（６１ｄ）および第２ソース電極（６１ｆ）を備え、
    前記第１パターン、前記第２パターン、および前記接続部は、前記第１半導体素子、前記第２半導体素子、および前記コンデンサを電気的に接続するループ経路（Ｐａ１）を構成し、
    前記第１ソース電極は前記第２ドレイン電極に接続され、
    前記第１ドレイン電極は前記コンデンサを通して前記第２ソース電極に接続され、
    前記ループ経路において、前記第１パターンおよび前記第１半導体素子が構成する経路と、前記第２パターンおよび前記第２半導体素子が構成する経路とは、前記基板を挟んで対向しており、かつ、互いに逆の向きに電流を流すことを特徴とする半導体モジュール。
  2. 前記第１半導体素子および前記第２半導体素子は、前記基板を挟んで対向するように配置されていることを特徴とする請求項１に記載の半導体モジュール。
  3. 前記コンデンサを複数備え、
    複数の前記コンデンサは、前記ループ経路において直列に接続されていることを特徴とする請求項１または２に記載の半導体モジュール。
  4. 前記コンデンサは、前記基板の表面に平行な一方向から見て少なくとも一部が前記基板と重なるように配置されており、かつ、２つの電極のうちの一方が前記第１パターンと接続され、他方が前記第２パターンと接続されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体モジュール。
  5. 前記絶縁層を挟んで対向させられた前記第１パターンと前記第２パターンとによって前記コンデンサが構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体モジュール。
  6. 前記コンデンサに対して直列に接続された抵抗体（１５）を備えることを特徴とする請求項１ないし５のいずれか１つに記載の半導体モジュール。
  7. 前記第１半導体素子を冷却する導電性の第１放熱板（１１０）と、
    前記第２半導体素子を冷却する導電性の第２放熱板（１２０）と、を備えることを特徴とする請求項１ないし６のいずれか１つに記載の半導体モジュール。
  8. 前記第１スイッチング素子は、第１基板（５１ａ）と、前記第１基板の表面に形成された第１積層体（５１ｂ）とを備え、
    前記第１ドレイン電極および前記第１ソース電極は、前記第１積層体の表面に形成され、
    前記第１放熱板は、前記第１パターンおよび前記第１基板と接続されていることを特徴とする請求項７に記載の半導体モジュール。
  9. 前記第２スイッチング素子は、第２基板（６１ａ）と、前記第２基板の表面に形成された第２積層体（６１ｂ）とを備え、
    前記第２ドレイン電極および前記第２ソース電極は、前記第２積層体の表面に形成され、
    前記第２放熱板は、前記第２パターンおよび前記第２基板と接続されていることを特徴とする請求項７または８に記載の半導体モジュール。
  10. 前記第１半導体素子または前記第２半導体素子を制御するための制御端子（１４１、１４２、１４３、１４４）を備え、
    前記制御端子は、前記ループ経路を流れる電流の方向に対して垂直に延設されていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体モジュール。
  11. 前記基板は、前記絶縁層を複数備え、複数の前記絶縁層が配線層（１４）を介して積層された多層基板とされ、
    前記絶縁層および前記配線層により、前記第１半導体素子および前記第２半導体素子を制御するための制御回路（５）が構成されていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体モジュール。
  12. 前記基板のうち前記第１半導体素子および前記第２半導体素子が配置される部分は、１つの前記絶縁層の表面に前記第１パターンが形成され、裏面に前記第２パターンが形成された構造とされていることを特徴とする請求項１１に記載の半導体モジュール。
  13. 前記第１半導体素子は、前記第１スイッチング素子を複数備え、
    前記第２半導体素子は、前記第２スイッチング素子を複数備えることを特徴とする請求項１ないし１２のいずれか１つに記載の半導体モジュール。
  14. 前記第１半導体素子は、前記第１スイッチング素子と並列に接続された第１整流素子（５２、７２、９２）を備え、
    前記第２半導体素子は、前記第２スイッチング素子と並列に接続された第２整流素子（６２、８２、１０２）を備えることを特徴とする請求項１ないし１３のいずれか１つに記載の半導体モジュール。
  15. 前記第１半導体素子および前記第２半導体素子をそれぞれ複数備え、
    前記ループ経路は、複数の前記第１半導体素子および複数の前記第２半導体素子により複数構成され、
    前記ループ経路を含む回路が複数構成され、
    前記ループ経路を含む回路は、前記第１半導体素子および前記第２半導体素子に電力を供給する電源（２）に対してそれぞれ並列に接続されていることを特徴とする請求項１ないし１４のいずれか１つに記載の半導体モジュール。
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