JP2017104420A - 遊技機 - Google Patents

Abstract

【課題】適切な制御を実現できる遊技機を提供する。【解決手段】遊技機は、遊技制御コンピュータが実装された主制御基板を備えている。遊技制御コンピュータには、ＷＤＴ６１と、ＷＤＴ６１の計時動作をクリアするＷＤＴクリア回路６２とを含む。ＷＤＴ６１は、一度起動すると、その後、計時動作を停止せずに実行し続ける。ＷＤＴ６１の起動は、初期設定の終了直前に行われる。そして、ＷＤＴ６１の計時動作のクリアを、タイマ割込み処理内だけでなく、初期設定中の所定のタイミングにおいても行われる。【選択図】図５Ｂ

Description

この発明は、主制御手段にウォッチドッグタイマを備えた遊技機に関する。この遊技機は、たとえば弾球遊技機、回胴式遊技機等を含む。

従来から、遊技制御を統括的に制御する主制御基板の主制御ＣＰＵの動作状況を監視するべくウォッチドッグタイマを備えた遊技機が知られている（たとえば下記特許文献１参照）。
ウォッチドッグタイマは計時動作を行い、その計時動作中にクリア動作が行われると計時値が初期値に戻り、クリア動作が行われないままタイムアウト時間が経過したときに、主制御ＣＰＵをリセットさせる。

特許文献１に記載の遊技機に搭載されたウォッチドッグタイマは、一度起動すると、その後、電源供給の続く限り計時動作を実行し続ける。このウォッチドッグタイマは、主制御ＣＰＵによるプログラムの実行開始後、所定の設定動作などを終了した後の所定のタイミングで起動させられる。

特開２０１４−８７４０７号公報

遊技機において、ノイズ等の発生により、主制御ＣＰＵがリセットされることがある。このようなノイズ発生に伴うリセットがウォッチドッグタイマの起動後に発生する場合、主制御ＣＰＵはプログラムを最初から再度実行する。前述のようにウォッチドッグタイマは一度起動すると電源供給が続いている限り計時動作を実行し続けるために、実行するプログラムが最初に戻るのにも拘らず、ウォッチドッグタイマは未だ計時動作を実行し続けている。そのため、プログラムの実行再開後、ウォッチドッグタイマによる計時がタイムアウトしてウォッチドッグタイマが主制御ＣＰＵをリセットする。主制御ＣＰＵのリセット後も、ウォッチドッグタイマのタイムアウトとそれに起因する主制御ＣＰＵのリセットとが繰り返され、その結果遊技機が通常の動作に正常に移行できないおそれ、すなわち、遊技機の適切な制御を実現できないおそれがある。

そこで、この発明は、適切な制御を実現できる遊技機を提供することを目的とする。

前記の目的を達成するための請求項１に記載の発明は、遊技の進行を統括制御するための主制御手段を備えた遊技機であって、前記主制御手段は、プログラムを実行する主制御ＣＰＵと、起動により計時動作を開始し、クリアされないまま計時値が所定のタイムアウト値に達した場合に前記主制御ＣＰＵをリセットさせるウォッチドッグタイマとを含み、前記主制御ＣＰＵによるプログラムの実行開始後における所定の起動タイミングで前記ウォッチドッグタイマを起動させるウォッチドッグタイマ起動手段と、前記ウォッチドッグタイマの前記計時値をクリアするクリア手段とをさらに含み、前記クリア手段は、前記主制御ＣＰＵによるプログラムの実行開始後前記起動タイミングよりも前のタイミングにおいて、前記ウォッチドッグタイマの前記計時値をクリアする起動前クリア手段を含む、遊技機を提供する。

請求項２に記載の発明は、前記タイムアウト値を設定するためのタイムアウト値設定手段をさらに含み、前記ウォッチドッグタイマ起動手段は、前記タイムアウト値設定手段に所定のタイムアウト値が設定されることにより実現されており、前記タイムアウト値設定手段に前記タイムアウト値として特定値が設定された場合には、前記ウォッチドッグタイマは起動されない、請求項１に記載の遊技機である。

請求項３に記載の発明は、前記タイムアウト値は、零を除く所定値であり、前記特定値は零である、請求項２に記載の遊技機である。。
請求項４に記載の発明は、前記タイムアウト値を設定するためのタイムアウト値設定手段をさらに含み、前記タイムアウト値設定手段は、前記ウォッチドッグタイマの起動後において、設定されている前記タイムアウト値を変更できない、請求項１〜３のいずれか一項に記載の遊技機である。

請求項５に記載の発明は、前記ウォッチドッグタイマは、一度起動すると、その後前記計時動作を停止せずに実行し続ける構成である、請求項１〜４のいずれか一項に記載の遊技機である。

本発明によれば、適切な制御を実現できる遊技機を提供できる。

本発明の一実施形態に係る遊技機の斜視図である。 前記遊技機に含まれる遊技盤の構成を示す正面図である。 前記遊技機の電気的構成を示すブロック図である。 図３に示す遊技制御マイクロコンピュータの回路構成を示すブロック図である。 図４に示す遊技制御マイクロコンピュータのメモリマップを示す図である。 図４に示すウォッチドッグタイマ回路の構成を示すブロック図である。 前記ウォッチドッグタイマ回路の、より詳細な構成を示すブロック図である。 図５Ｂに示すウォッチドッグタイマクリア回路の、より詳細な構成を示すブロック図である。 図５Ｂに示すＷＤＴコントロールレジスタの内容およびＷＤＴモード設定レジスタの内容を示す図である。 図３に示す主制御基板におけるシステムリセット処理の内容を示すフローチャートである（その１）。 前記主制御基板におけるシステムリセット処理の内容を示すフローチャートである（その２）。 前記主制御基板によるタイマ割込処理の流れを示すフローチャートである。 図９に示す電源異常チェック処理の流れを示すフローチャートである。

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る遊技機１の斜視図である。以下、遊技機１として、弾球遊技機（パチンコ機）を例に挙げて説明するが、この発明は弾球遊技機に限られず、パチスロ機に代表される回胴式遊技機などの他の遊技機にも適用することができる。
遊技機１は、遊技店内に配列された遊技島への取付け（設置）のための略四角枠状の外枠２と、外枠２に対し片開き可能に取り付けられた内枠３とを備えている。外枠２の左右一方、たとえば左側部にヒンジ４が取り付けられており、内枠３はヒンジ４の回動軸まわりに回動可能に保持されている。

内枠３の上部分には、遊技盤５（図２参照）が収容保持されている。内枠３の下部分には、発射装置（図示しない）が収容保持されている。内枠３における遊技盤５の下方には、セーフ球回収部（図示しない）が配置されている。内枠３の手前側には、前扉６が開閉可能に設けられている。また、内枠３の手前側には、前扉６の下方に、下部開閉板７が開閉可能に設けられている。前扉６には、遊技盤５に対向する位置に略円形の開口８が形成されている。開口８には、ガラス板などの透明板９が嵌められていて、前扉６を閉じた状態で、その透明板９を介して透明板９の奥側の遊技盤５を視認可能になっている。前扉６の上部には、左右一対のスピーカ１２が配置されている。また、前扉６の下部には、左右一対の遊技ランプ１３が配置されている。

下部開閉板７には、遊技に使用する遊技球を貯留しておくための上皿１０と、上皿１０からオーバーフロー路（図示しない）を通して溢れた遊技球を受け止める下皿１１とが上下に並んで設けられている。下皿１１の右側には、遊技球を遊技盤５に打ち出す際に操作されるハンドル１４が配置されている。遊技者が、ハンドル１４を把持して回転操作することにより、発射装置から遊技盤５の盤面に向けて遊技球を発射することができ、また、ハンドル１４の回動角度を調整することにより、遊技盤５の盤面に向けて発射される遊技球の勢いを調節することができる。

図２は、遊技機１に含まれる遊技盤５の構成を示す正面図である。
遊技盤５の盤面（前面）には、中央部に略円形の円形領域Ｒが設定されている。円形領域Ｒの周縁には、発射装置から発射された遊技球を円形領域Ｒの上部（左側上部）に導くための略円弧状のガイドレール１５と、ガイドレール１５に対向して延びる内レール１６とが配置されている。円形領域Ｒの中央部には、液晶表示ユニット１７が配置されている。液晶表示ユニット１７には、遊技機１での遊技において、停止された演出図柄、変動中の演出図柄または所定のメッセージ等が表示される。

内レール１６の先端は円形領域Ｒの上部まで延びていて、発射装置により発射された遊技球は、ガイドレール１５と内レール１６との間を通って円形領域Ｒ（遊技領域Ｓ）の上部へと導かれる。遊技領域Ｓには、多数本の障害釘１８（図２では一部のみ図示）が植設されている。
遊技領域Ｓにおいて、液晶表示ユニット１７の下方（遊技領域Ｓの下部）には、第１特別図柄始動口１９が配置されている。第１特別図柄始動口１９は、円形領域Ｒを流下する遊技球を入球可能に設けられている。第１特別図柄始動口１９は、開閉手段等を有しない非可変式の入賞口（いわゆるヘソ入賞口）である。第１特別図柄始動口１９への１球の遊技球の入賞に伴い、予め定める個数（たとえば３球）の賞球が、賞球払出装置２０（図３参照）から払い出される。第１特別図柄始動口１９への遊技球の入賞に伴って、特別利益状態を実行する大当りであるか否かを決定するための特別図柄抽選が実行される。

第１特別図柄始動口１９の下方には、第２特別図柄始動口２１が第１特別図柄始動口１９と上下に並んで配置されている。第２特別図柄始動口２１は、電動チューリップ役物等の開閉手段２２を有する可変式の入賞口である。第２特別図柄始動口２１への１球の遊技球の入賞に伴い、予め定める個数（たとえば５球）の賞球が、賞球払出装置２０（図３参照）から払い出される。また、第２特別図柄始動口２１への遊技球の入賞に伴って、特別利益状態を実行する大当りであるか否かを決定するための特別図柄抽選が実行される。

遊技領域Ｓにおいて、遊技盤５の右下部には、可変入賞装置２３が配置されている。可変入賞装置２３は、たとえば、第１および第２特別図柄始動口１９，２１の右方に配置されている。可変入賞装置２３は、遊技領域Ｓの右下部に配置された、左右に長い平面視長方形状をなす特別入賞口２４と、特別入賞口２４を開閉するための特別入賞口開閉役物２５とを備える。すなわち、特別入賞口２４は可変式の入賞口であり、左右方向に関し複数個（たとえば３〜４球）の遊技球が同時に入球可能なサイズに設けられている。

遊技領域Ｓには、液晶表示ユニット１７の右方（遊技領域Ｓの右部）に、遊技盤５の盤面に沿って流下する遊技球が通過可能な普通図柄ゲート２６が配置されている。普通図柄ゲート２６を遊技球が通過すると、第２特別図柄始動口２１を開放するか否か（開閉手段２２を拡開させるか否か）を決定するための普通図柄抽選が実行される。
特別利益状態では、所定時間（たとえば30(sec)）が経過するまで、または特別入賞口２４に予め定める最大入球数（たとえば10球）の遊技球が入球するまで、特別入賞口２４を開放するといった開放動作を１つのラウンド遊技として、このような開放動作がインターバルを挟んでラウンド数の上限まで（たとえば最大13ラウンド）行われる。

遊技盤５の盤面におけるガイドレール１５の外側の所定領域（たとえば右上隅部）には、第１特別図柄表示手段２７、第２特別図柄表示手段２８および普通図柄表示手段２９が配置されている。
第１特別図柄表示手段２７は、一または複数の特別図柄を変動動作可能な７セグメント式表示器等により構成されている。第１特別図柄表示手段２７は、第１特別図柄始動口１９に遊技球が入球することを条件に、第１特別図柄を所定時間変動動作して、第１特別図柄始動口１９への入球時に取得された大当り判定用乱数が、予め定められた大当り数値と一致する場合には所定の大当り用の特別図柄、それ以外の場合には外れ用の特別図柄で停止する。

第２特別図柄表示手段２８は、一または複数の特別図柄を変動動作可能な７セグメント式表示器等により構成されている。第２特別図柄表示手段２８は、第２特別図柄始動口２１に遊技球が入球することを条件に、第２特別図柄を所定時間変動動作して、第２特別図柄始動口２１への入球時に取得された大当り判定用乱数が、予め定められた大当り数値と一致する場合には所定の大当り用の特別図柄で、それ以外の場合には外れ用の特別図柄で停止する。

なお、前記の所定領域（たとえば右上隅部）に、第１特別図柄の保留球数および／または第２特別図柄の保留球数をそれぞれ表示するための特別図柄用保留表示手段（図示しない）が設けられていてもよい。
普通図柄表示手段２９は、普通図柄を変動動作するためのものであり、７セグメント表示器等を用いてなるべく目立たないように小さく設けられており、普通図柄ゲート２６に遊技球が通過することを条件に普通図柄を所定時間変動動作して、普通図柄ゲート２６に対する遊技球の通過時に取得された当り判定用乱数が予め定められた当り数値と一致する場合には所定の当り態様で、一致しない場合には所定の外れ態様で停止させるようになっている。この普通図柄は、遊技者がその種類この普通図柄は、遊技者がその種類を容易に判別できないように特別な意味を持たない図柄が割り当てられることが望ましい。

大当り抽選の結果は、前述のように特別図柄表示手段２７，２８に表示されるが、特別図柄表示手段２７，２８だけでなく、液晶表示ユニット１７にも表示される。
具体的には、特別図柄表示手段２７，２８における、特別図柄の図柄変動動作中は、液晶表示ユニット１７により、演出図柄の図柄変動動作が行われる。また、第１または第２特別図柄表示手段２７，２８に確率変動図柄が停止表示される場合には、その確率変動図柄に対応する大当り用の演出図柄が停止表示され、また、第１または第２特別図柄表示手段２７，２８に非確率変動図柄が停止表示される場合には、その非確率変動図柄に対応する大当り用の演出図柄が停止表示される。

遊技者のハンドル操作により、発射装置（図示しない）から適度の勢いで発射された遊技球は、円形領域Ｒの左上部から遊技領域Ｓに、右斜め上方に向けて放たれる。また、ハンドル操作により、遊技球の発射の狙い先を、遊技領域Ｓの左上部と遊技領域Ｓの右上部との間で打ち分けることができる。遊技領域Ｓに放たれた遊技球は、遊技領域Ｓに植設された障害釘１８の間を流下する。遊技盤５の盤面に沿って流下する遊技球のうち、第１および第２特別図柄始動口１９，２１、可変入賞装置２３（特別入賞口２４）、ならびにその他の入賞口（図示しない）のいずれにも入球しなかった遊技球（アウト球）は、遊技領域Ｓの下部に形成されたアウト口３０から機内に入り、球回収部（図示しない）に回収される。

なお、図２に示す遊技盤５の盤面構成は一例であり、この盤面に限られず、種々の盤面構成を採用できる。
図３は、遊技機１の電気的構成を示すブロック図である。遊技機１は、ＡＣ２４Ｖの交流電圧を受けて各種の直流電圧やシステムリセット信号ＳＹＳなどを出力する電源基板３１と、遊技の進行を統括制御する主制御基板（主制御手段）３２と、主制御基板３２からの制御コマンドＣＭＤに基づいて演出制御を行う演出制御基板３３と、演出制御基板３３からの制御コマンドＣＭＤ’に基づいて液晶表示ユニット１７を駆動する液晶制御基板３４と、主制御基板３２から受けた制御コマンドＣＭＤ’’に基づいて、遊技球を払い出すべく賞球払出装置２０を駆動する払出制御基板３５と、遊技者のハンドル１４（図１参照）の回動操作に応じて、遊技球を発射させるべく発射装置（図示しない）を駆動する発射制御基板３６とを含む。各制御基板３２，３３，３４，３５，３６には、たとえばＣＰＵ、ＲＡＭおよびＲＯＭを含むワンチップのマイクロコンピュータが実装されている。

主制御基板３２には、電源基板３１および払出制御基板３５が主基板中継基板３７を介して接続されている。また、主制御基板３２は、演出制御基板３３および液晶制御基板３４が、コマンド中継基板３８および演出インターフェース基板３９を介して接続されている。また、演出制御基板３３および液晶制御基板３４は、演出インターフェース基板３９を介して互いに接続されている。また、演出インターフェース基板３９には、電源中継基板４０を介して電源基板３１が接続されている。

主制御基板３２は、遊技盤中継基板４１を介して遊技盤５（図２参照）の各種遊技部品に接続されている。そして、遊技盤中継基板４１は、遊技盤５上の各種入賞口（たとえば特別入賞口２４（図２参照））への遊技球の入球を検出する入賞検出スイッチ（たとえば大入賞口入賞検出スイッチ）のスイッチ信号を受ける一方、開閉手段２２（図２参照）や特別入賞口開閉役物２５（図２参照）の駆動機構（たとえばソレノイド類）を駆動する。特別図柄始動口１９，２１に内蔵された検出スイッチのスイッチ信号（始動口スイッチ信号）については、遊技盤中継基板４１を経由することなく、直接、主制御基板３２に入力される。

演出インターフェース基板３９には、第１枠中継基板４３および第２枠中継基板４４を介して、スピーカ１２（図１参照）および遊技ランプ１３（図１参照）が接続されている。さらに、演出インターフェース基板３９には、遊技盤５の盤面等に配置されたランプユニット５０を駆動するためのランプ基板４５が接続されている。液晶制御基板３４およびランプ基板４５には、電源基板３１からのシステムリセット信号ＳＹＳおよび電源電圧が、演出インターフェース基板３９を経由して入力される。

また、払出制御基板３５には、遊技機１の外部に信号を出力するための外部端子基板４６が接続されている。外部端子基板４６は、たとえば遊技店のホールコンピュータ（ホールコン）に通信可能に接続されている。
図３に示す各基板のうち、払出制御基板３５、発射制御基板３６、電源基板３１、第２枠中継基板４４および外部端子基板４６は、いわゆる内枠３に取り付けられた枠側部材（図３において一点鎖線で囲んで表示）である。

これに対し、主制御基板３２、演出制御基板３３、液晶制御基板３４、演出インターフェース基板３９、ランプ基板４５、主基板中継基板３７、コマンド中継基板３８、電源中継基板４０、第１枠中継基板４３および遊技盤中継基板４１は、遊技盤５の背面に取り付けられた盤側部材である。
主制御基板３２から出力された制御コマンドＣＭＤは、コマンド中継基板３８および演出インターフェース基板３９を介して演出制御基板３３に与えられる。主制御基板３２からの制御コマンドＣＭＤに基づいて、演出制御基板３３は、第１枠中継基板４３および第２枠中継基板４４を介して遊技ランプ１３の点灯／消灯およびスピーカ１２（図２参照）の音声出力をそれぞれ制御し、また、液晶表示ユニット１７の具体的な演出内容を決定し、その演出内容が記された制御コマンドＣＭＤ’を液晶制御基板３４に送信する。

演出制御基板３３から出力された制御コマンドＣＭＤ’は、演出インターフェース基板３９を介して液晶制御基板３４に与えられ、制御コマンドＣＭＤ’（この場合、液晶制御用のコマンド）に基づいて、液晶制御基板３４は液晶表示ユニット１７の表示を制御する。
主制御基板３２から出力された制御コマンドＣＭＤ’’は、主基板中継基板３７を介して払出制御基板３５に与えられる。払出制御基板３５は、制御コマンドＣＭＤ’’に基づいて、賞球払出装置２０の払出し動作を制御する。

電源基板３１は、主基板中継基板３７および電源中継基板４０にそれぞれ接続されている。主基板中継基板３７は、電源基板３１からのシステムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧異常信号ＡＲＭ、電圧降下信号ＤＷＮ、電源電圧（ＤＣ１２Ｖ、ＤＣ３２Ｖ）およびバックアップ用電源電圧ＢＡＫを、そのまま主制御基板３２に出力している。同様に、電源中継基板４０も、電源基板３１から受けたシステムリセット信号ＳＹＳや交流及び直流の電源電圧を、そのまま演出インターフェース基板３９に出力している。演出インターフェース基板３９は、電源基板３１からの電源電圧およびシステムリセット信号ＳＹＳを、演出制御基板３３に与えている。

システムリセット信号ＳＹＳは、電源基板３１に交流電源２４Ｖが供給開始されたことを示す電源リセット信号であり、このシステムリセット信号ＳＹＳによって各制御基板のマイクロコンピュータが電源リセットされるようになっている。
ＲＡＭクリア信号ＤＥＬは、主制御基板３２および払出制御基板３５のマイクロコンピュータのＲＡＭの記憶内容をそれぞれ初期化するか否かを決定する信号である。

一方、払出制御基板３５は中継基板を介することなく、電源基板３１に直接接続されている。払出制御基板３５は、システムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号ＤＷＮ、バックアップ用電源電圧ＢＡＫをその他の電源電圧と共に、電源基板３１に受ける。
ＲＡＭクリア信号ＤＥＬは、主制御基板３２のＲＡＭ（後述する主制御ＲＡＭ５３（図４参照））および払出制御基板３５のＲＡＭの全領域を初期設定するか否かを決定する信号である。遊技店の店員が操作するＲＡＭクリアスイッチ（図示しない）のオンオフに対応してそれぞれ所定の値を示す。

電圧降下信号ＤＷＮは、交流電源２４Ｖが降下し始めたことを示す信号であり、主制御基板３２および払出制御基板３５のマイクロコンピュータの入力ポートに与えられるようになっている。電圧降下信号ＤＷＮの入力に基づき、主制御基板３２および払出制御基板３５では、それぞれ、バックアップ処理によって必要なデータが主制御基板３２のＲＡＭおよび払出制御基板３５のＲＡＭに退避される。

主制御基板３２および払出制御基板３５のマイクロコンピュータには、電源基板３１から、直流５Ｖのバックアップ用電源電圧ＢＡＫがそれぞれ供給されている。したがって、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御基板３２のＲＡＭおよび払出制御基板３５のＲＡＭのデータは保持される。本実施形態では、少なくとも数日は、これらのＲＡＭの記憶内容が保持されるように設計されている。

主制御基板３２および払出制御基板３５は、電圧降下信号ＤＷＮの受信に応答して、停電や営業終了に先立って必要な終了処理を開始する。これにより、前述のバックアップ用電源電圧ＢＡＫによる給電による作用と相俟って、主制御基板３２および払出制御基板３５は、営業開始時や停電からの復旧後速やかに電源遮断前の遊技状態（または動作）に復帰できる。

これに対し、演出制御基板３３および液晶制御基板３４には、電源バックアップ機能が設けられていない。演出制御基板３３および液晶制御基板３４には、電源中継基板４０および演出インターフェース基板３９を経由してシステムリセット信号ＳＹＳが共通して供給されており、演出制御基板３３および液晶制御基板３４では、主制御基板３２および払出制御基板３５とほぼ同期したタイミングで電源リセット動作が実現される。

図４は、主制御基板３２の回路構成を示すブロック図である。
主制御基板３２には、ワンチップマイコンからなる遊技制御マイクロコンピュータＭＣが実装されている。遊技制御マイクロコンピュータＭＣは、遊技手順が記されたプログラムを実行するための主制御ＣＰＵ５１と、前記のプログラムが格納された主制御ＲＯＭ５２と、作業領域やバッファメモリとして機能する主制御ＲＡＭ５３とを備える。また、遊技制御マイクロコンピュータＭＣには、クロック回路５４が内蔵されており、このクロック回路５４は、外部クロックを分周し、遊技制御マイクロコンピュータＭＣの内部にて使用するシステムクロックＭＣＫＬを生成する。さらに、遊技制御マイクロコンピュータＭＣには、リセット信号ＲＳＴを制御するリセットコントローラ５５が内蔵されている。リセットコントローラ５５の内部には、主制御ＣＰＵ５１の暴走を検出し、ウォッチドッグタイマリセット信号（ＷＤＴリセット信号）ＷＤＴＲを発生させるウォッチドッグタイマ回路（以下、「ＷＤＴ回路」という）５６が内蔵されている。リセットコントローラ５５において制御されるリセット信号ＲＳＴは、ＷＤＴ回路５６において生成されるＷＤＴリセット信号ＷＤＴＲだけでなく、電源基板３１（図３参照）において生成されるシステムリセット信号ＳＹＳを含む。

また、主制御基板３２には、さらに、設定された所定のタイマ割込み時間毎にタイマ割込み信号を生成するＣＴＣ（Ｃｏｕｎｔｅｒ Ｔｉｍｅｒ Ｃｉｒｃｕｉｔ）５７と、ＣＴＣ５７において生成されたタイマ割込み信号を制御する割込みコントローラ５８と、特別図柄の乱数抽選等に用いられる乱数を生成する乱数生成回路５９と、他の基板等と通信を行うためのシリアル通信回路６０とが内蔵されている。これら主制御ＣＰＵ５１、主制御ＲＯＭ５２、主制御ＲＡＭ５３、クロック回路５４、リセットコントローラ５５、ＷＤＴ回路５６、ＣＴＣ５７、割込みコントローラ５８、乱数生成回路５９およびシリアル通信回路６０は、内部バス７１を介して互いに通信可能とされている。

リセットコントローラ５５は、各種リセットと内部リセットを制御する回路である。システムリセット信号ＳＹＳがリセットコントローラ５５に与えられると、リセットコントローラ５５は、遊技制御マイクロコンピュータＭＣの内部回路のうち、ＷＤＴ回路５６など一部の回路を除いた全てを初期化する。一方、ＷＤＴリセット信号ＷＤＴＲがリセットコントローラ５５に与えられると、リセットコントローラ５５は、遊技制御マイクロコンピュータＭＣのうち、主制御ＣＰＵ５１、ＣＴＣ５７、割込みコントローラ５８およびシリアル通信回路６０をリセットする。

主制御ＣＰＵ５１（の動作および内部機能）等がリセットされた後は、主制御ＲＡＭ５３へのアクセスが一部禁止される。具体的には、主制御ＲＡＭ５３の読み込み動作が許容される一方で、主制御ＲＡＭ５３の書き込み動作は禁止される。
図５Ａは、遊技制御マイクロコンピュータＭＣのメモリマップを示す図である。図５Ａのメモリマップには、メモリ回路（主制御ＲＯＭ５２および主制御ＲＡＭ５３の双方を含む構成）ならびに各種の機能レジスタＲＴを示す。図５Ａに示すように遊技機メーカが作成した制御プログラム、および当該制御プログラムが参照する固定値データは、たとえば８０００Ｈ番地以降に格納される。また、主制御ＲＯＭ５２には、固定値データだけでなくパラメータ領域も確保されている。このパラメータ領域は、主制御ＣＰＵ５１のリセット時に、機能レジスタＲＴに転送される動作パラメータを記憶可能な領域である。動作パラメータには、たとえば、制御プログラムが機能し始めるまでの待機時間を規定する設定値が含まれる。

図５Ｂは、ＷＤＴ回路５６の構成を示すブロック図である。図６は、ＷＤＴ回路５６の、より詳細な構成を示すブロック図である。図７Ａは、ウォッチドッグタイマクリア回路（以下、「ＷＤＴクリア回路」という。クリア手段）６３の、より詳細な構成を示すブロック図である。
図５Ｂに示すように、ＷＤＴ回路５６は、所定範囲内でカウント動作（計時動作）を行うウォッチドッグタイマ（以下、「ＷＤＴ」という）６１と、ＷＤＴ６１のタイムアウト値（タイムアウト時間の指示値）を設定するためのウォッチドッグタイマコントロールレジスタ（以下、「ＷＤＴコントロールレジスタ」という。タイムアウト値設定手段）６２と、ＷＤＴ６１の計時値を初期値に戻す（計時値をクリアする）ＷＤＴクリア回路６３とを含む。

ＷＤＴ６１は、その計時値が初期値から最終値に至る数値範囲を一巡する毎に、リセットコントローラ５５にＷＤＴリセット信号ＷＤＴＲを送出する。ＷＤＴリセット信号ＷＤＴＲがリセットコントローラ５５に与えられると、リセットコントローラ５５は、主制御ＣＰＵ５１等を強制的にリセットする。すなわち、ＷＤＴリセット信号ＷＤＴＲの出力周期毎に、主制御ＣＰＵ５１が繰り返しリセットされる。この実施形態では、ＷＤＴ６１としてたとえば１００進カウンタが採用されており、初期値は「０」であり最終値は「９９」である。

図５Ｂに示すように、ＷＤＴクリア回路６３はクリア信号ＣＬＲＷＤＴを生成可能に設けられている。クリア信号ＣＬＲＷＤＴは、ＷＤＴクリア回路６３から出力されて、ＷＤＴ６１に与えられる。クリア信号ＣＬＲＷＤＴがＷＤＴ６１に与えられると、ＷＤＴ６１の計時値が初期値（「０」）に戻され（ＷＤＴ６１の計時動作がクリアされ）、ＷＤＴ６１の計時動作が初期値（「０」）から再開される。すなわち、ＷＤＴクリア回路６３は、ＷＤＴ６１が最終値に到達する前に、クリア信号ＣＬＲＷＤＴをＷＤＴ６１に与えてＷＤＴ６１の計時値を初期値に戻し、これによりＷＤＴリセット信号ＷＤＴＲの出力を阻止している。

図６に示すように、ＷＤＴクリア回路６３は、主制御ＣＰＵ５１からクリアデータを受けて記憶するＷＤＴクリアレジスタ（ウォッチドッグタイマ起動手段）６４と、クリア処理用のキーワードを固定的に記憶するキーワードレジスタ６５と、ＷＤＴクリアレジスタ６４の動作順序等を制御する動作順序制御回路６６と、ＷＤＴクリアレジスタ６４の記憶値とキーワードレジスタ６５との記憶値とが一致するか否かを判定するクリア用一致判定回路（ウォッチドッグタイマ起動手段）６７とを含む。ＷＤＴクリアレジスタ６４、キーワードレジスタ６５等は、機能レジスタＲＴ（図５Ａ参照）によって実現されている。

ＷＤＴクリア回路６３では、ＷＤＴクリアレジスタ６４の記憶値と、キーワードレジスタ６５の記憶値とが一致する場合に、クリア用一致判定回路６７から「Ｌ」レベルのクリア信号ＣＬＲＷＤＴが出力され、これがＷＤＴ６１に与えられることにより、ＷＤＴ６１の計時値が初期値に戻される。
図７Ａに示すように、ＷＤＴクリアレジスタ６４は、たとえば、４つの入力レジスタ７１Ａ，７２Ａ，７３Ａ，７４Ａを含む。各入力レジスタ７１Ａ〜７４Ａは８ビットレジスタによって構成されている。各入力レジスタ７１Ａ〜７４Ａには、アドレス（ポート番号）Ｎ１，Ｎ２，Ｎ３，Ｎ４が付されている。入力レジスタ７１Ａ〜７４Ａの各入力端子は主制御ＣＰＵ５１のデータバスに接続されている。各入力端子は、自らを選択するチップセレクト信号ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４を受けることを条件に、主制御ＣＰＵ５１が出力するクリアデータを記憶し出力する。チップセレクト信号ＣＳ１〜ＣＳ４は、アドレスＮ１〜Ｎ４に基づいて生成される「Ｌ」アクティブのユニーク信号である。

キーワードレジスタ６５は、たとえば４つのキーワードレジスタ７１Ｂ，７２Ｂ，７３Ｂ，７４Ｂを含む。キーワードレジスタ７１Ｂ〜７４Ｂは、各入力レジスタ７１Ａ〜７４Ａに一対一対応で設けられている。各キーワードレジスタ７１Ｂ〜７４Ｂは、８ビットレジスタによって構成されている。各キーワードレジスタ７１Ｂ〜７４Ｂには、対応する入力レジスタ７１Ａ〜７４Ａと同一のアドレスＮ１〜Ｎ４が付されている。キーワードレジスタ７１Ｂ〜７４Ｂの各入力端子は、「Ｈ」レベルまたは「Ｌ」レベルのいずれかに固定的に設定されている。各キーワードレジスタ７１Ｂ〜７４Ｂは、自らを選択するチップセレクト信号ＣＳ１〜ＣＳ４を受けることを条件に、固有のキーワードを記憶し出力する。この実施形態では、キーワードレジスタ７１Ｂ，７２Ｂ，７３Ｂ，７４Ｂは、それぞれ、「５ＡＨ」、「３３Ｈ」、「５５Ｈ」および「ＡＡＨ」を記憶している。

この実施形態に係る遊技機１のＷＤＴクリア回路６３には、１つのレジスタ対（第１のレジスタ対７１Ａ，７１Ｂ）を用いてＷＤＴ６１の計時値をクリアする単純クリアモードと、３つのレジスタ対（第２のレジスタ対７２Ａ，７２Ｂ、第３のレジスタ対７３Ａ，７３Ｂおよび第４のレジスタ対７４Ａ，７４Ｂ）を用いてＷＤＴ６１の計時値をクリアする循環クリアモードとが用意されている。循環クリアモードは単純クリアモードに比べ、そのセキュリティレベルが高められている。前述のようにＷＤＴ回路５６には動作順序制御回路６６が設けられており、この動作順序制御回路６６の働きにより、循環クリアモードが実現されている。

クリア用一致判定回路６７は、４対のレジスタ（レジスタ対７１Ａ，７１Ｂ、レジスタ対７２Ａ，７２Ｂ，レジスタ対７３Ａ，７３Ｂおよびレジスタ対７４Ａ，７４Ｂ）からの出力値を受けて減算処理を実行する減算回路７５と、減算回路７５の出力ビット（この実施形態では８ビット）を受けてＯＲ演算を実行するＮＯＲゲート７６と、各チップセレクト信号ＣＳ１〜ＣＳ４を受けてＡＮＤ演算を実行するＮＡＮＤゲート７７と、ＮＡＮＤゲート７７の出力およびＮＯＲゲート７６の出力を受けてＡＮＤ演算を実行するＮＡＮＤゲート７８とを含む。なお、ＮＡＮＤゲート７８の出力が、ＷＤＴ６１に与えられるＬアクティブのクリア信号ＣＬＲＷＤＴとなる。

減算回路７５は、互いに対応する入力レジスタおよびキーワードレジスタ（レジスタ対７１Ａ，７１Ｂ、レジスタ対７２Ａ，７２Ｂ，レジスタ対７３Ａ，７３Ｂおよびレジスタ対７４Ａ，７４Ｂ）同士の出力値を比較し、それらの減算結果を出力する。互いに対応する入力レジスタおよびキーワードレジスタ同士の出力値が一致する場合には、その減算結果として零を出力する。

ＮＯＲゲート７６は、入力値が零である場合には「Ｈ」レベルの出力を示す。入力値が零以外である場合には「Ｌ」レベルの出力を示す。したがって、ＮＯＲゲート７６の出力値は通常「Ｌ」レベルを示し、互いに対応する入力レジスタおよびキーワードレジスタの出力値同士が一致する場合に限り、ＮＯＲゲート７６の出力値が「Ｈ」レベルを示す。
また、ＮＡＮＤゲート７７では、入力４つのチップセレクト信号ＣＳ１〜ＣＳ４のいずれもが「Ｌ」レベルであるとＮＡＮＤゲート７７の出力が「Ｈ」レベルを示す。そして、入力される４つのチップセレクト信号ＣＳ１〜ＣＳ４のうちのいずれかが「Ｈ」レベルになると、ＮＡＮＤゲート７７の出力が「Ｌ」レベルに変わる。

したがって、ＮＡＮＤゲート７８の出力は、互いに対応する入力レジスタおよびキーワードレジスタ（レジスタ対７１Ａ，７１Ｂ、レジスタ対７２Ａ，７２Ｂ，レジスタ対７３Ａ，７３Ｂおよびレジスタ対７４Ａ，７４Ｂ）からの出力値が一致するタイミングでのみ、アクティブレベルである「Ｌ」レベルを示し、この「Ｌ」レベルの出力が、ＷＤＴ６１の計時値を初期値に戻すためのクリア信号ＣＬＲＷＤＴとして機能する。

単純クリアモードでは、入力レジスタ７１Ａに、クリアデータとして「５ＡＨ」が書き込まれる。入力レジスタ７１Ａに書き込まれたクリアデータと、キーワードレジスタ７１Ｂに記憶されているクリアデータ（「５ＡＨ」）とが一致する結果、減算回路７５（図７Ａ参照）から一致データである零が出力され、これにより、ＮＡＮＤゲート７８からアクティブレベルのクリア信号ＣＬＲＷＤＴが出力される。クリア信号ＣＬＲＷＤＴがＷＤＴ６１に与えられることにより、ＷＤＴ６１の計時値が初期値に戻され、これにより、主制御ＣＰＵ５１がリセットされることが回避される。

一方、循環クリアモードでは、入力レジスタ７２Ａに「３３Ｈ」を書き込んでＷＤＴ６１の計時値をクリアする１回目のクリア処理と、入力レジスタ７３Ａに「５５Ｈ」を書き込んでＷＤＴ６１の計時値をクリアする２回目のクリア処理と、入力レジスタ７４Ａに「ＡＡＨ」を書き込んでＷＤＴ６１の計時値をクリアする３回のクリア処理とが循環的に繰り返される。

具体的には、１回目のクリア処理では、入力レジスタ７２Ａに、クリアデータとして「３３Ｈ」が書き込まれる。この場合、入力レジスタ７２Ａに書き込まれたクリアデータと、キーワードレジスタ７２Ｂに記憶されているクリアデータ（「３３Ｈ」）とが一致する結果、減算回路７５（図７Ａ参照）から一致データである零が出力される。その後のＷＤＴクリアレジスタ６４に対するクリアデータの書き込みは、入力レジスタ７３Ａに対する書き込みのみが許容される。

２回目のクリア処理では、入力レジスタ７３Ａに、クリアデータとして「５５Ｈ」が書き込まれる。この場合、入力レジスタ７３Ａに書き込まれたクリアデータと、キーワードレジスタ７３Ｂに記憶されているクリアデータ（「５５Ｈ」）とが一致する結果、減算回路７５（図７Ａ参照）から一致データである零が出力される。その後のＷＤＴクリアレジスタ６４に対するクリアデータの書き込みは、入力レジスタ７４Ａに対する書き込みのみが許容される。

３回目のクリア処理では、入力レジスタ７４Ａに、クリアデータとして「ＡＡＨ」が書き込まれる。この場合、入力レジスタ７４Ａに書き込まれたクリアデータと、キーワードレジスタ７４Ｂに記憶されているクリアデータ（「ＡＡＨ」）とが一致する結果、減算回路７５（図７Ａ参照）から一致データである零が出力される。その後のＷＤＴクリアレジスタ６４に対するクリアデータの書き込みは、入力レジスタ７２Ａに対する書き込みのみが許容される。

図５Ｂに示すように、ＷＤＴ回路５６は、さらに、クロック生成回路５４から分周されるシステムクロックＭＣＫＬのパルス周期を予め定めされた分周比に分周するプリスケーラ８１と、プリスケーラ８１の出力クロックのパルス周期を設定された分周比で分周してＷＤＴ６１に出力するポストスケーラ（プログラマブル・ポストスケーラ）８２とを含む。また、ＷＤＴコントロールレジスタ６２は、ポストスケーラ８２の分周比やその他の動作パラメータを記憶する分周比設定レジスタ８３を含む。分周比設定レジスタ８３は、機能レジスタＲＴ（図５Ａ参照）によって実現されている。

この実施形態では、分周比設定レジスタ８３は、「１０」〜「１２７０」の間で任意の分周比を設定可能に設けられている。すなわち、ＷＤＴ６１に与えられるクロックのパルス周期を、遊技機メーカ側で設定することが可能である。これにより、ＷＤＴリセット信号ＷＤＴＲの出力周期（すなわち、タイムアウト時間）を遊技機メーカ側で設定することが可能である。分周比設定レジスタ８３には、所定のデフォルト値（たとえば、分周比「５０」）が設定されており、電源投入時のリセット直後には、分周比設定レジスタ８３の値はデフォルト値に設定される。その後、主制御ＣＰＵ５１によって設定入力レジスタ８４に分周比データが書き込まれると、当該分周比データに対応する分周比が分周比設定レジスタ８３に設定される。

この実施形態では、プリスケーラ８１に入力されるシステムクロックＭＣＫＬはたとえば２０ＭＨｚである。また、プリスケーラ８１による分周比は、たとえば２０００である。したがって、プリスケーラ８１からポストスケーラ８２に与えられるクロックのパルス周期は、たとえば１００μｓｅｃである。この入力クロックのパルス周期が、ポストスケーラ８２によって分周されて、１ｍｓｅｃ〜１２７ｍｓｅｃのパルス周期を有するクロックがポストスケーラ８２から出力される。そのため、１００進カウンタからなるＷＤＴ６１の一巡周期は、０．１ｓｅｃ〜１２．７ｓｅｃの範囲になる。したがって、ＷＤＴリセット信号ＷＤＴＲの出力周期（すなわち、タイムアウト時間）は、０．１ｓｅｃ〜１２．７ｓｅｃの範囲になる。

図６に示すように、ＷＤＴコントロールレジスタ６２は、さらに、主制御ＣＰＵ５１が分周比データを書き込むための設定入力レジスタ８４（図５Ｂも併せて参照）と、設定入力レジスタ８４の出力値を記憶する分周比制御レジスタ８５と、分周比制御レジスタ８５の出力値と設定入力レジスタ８４への入力値とを比較する入力用一致判定回路８６と、入力用一致判定回路８６の出力値をＳ入力端子に受けるＲＳフリップフロップ８７とを含む。設定入力レジスタ８４および分周比制御レジスタ８５は、機能レジスタＲＴ（図５Ａ参照）によって実現されている。

分周比制御レジスタ８５の出力は、入力用一致判定回路８６および分周比設定レジスタ８３にそれぞれ与えられる。分周比設定レジスタ８３は、クロック端子ＣＫに「Ｌ」レベルの信号を受けると、入力端子の信号をラッチする。そのため、分周比設定レジスタ８３において、分周比制御レジスタ８５の出力値と設定入力レジスタ８４の入力値とが一致するタイミングで、分周比制御レジスタ８５の出力値が記憶される。

入力用一致判定回路８６は、分周比制御レジスタ８５の出力値と設定入力レジスタ８４の入力値とが一致する場合には、入力用一致判定回路８６の制御端子ＯＥ（ｏｕｔｐｕｔ ｅｎａｂｌｅ）が「Ｈ」レベルであることを条件に「Ｌ」レベルの判定値を出力し、それ以外のタイミングでは「Ｈ」レベルの判定値を出力する。入力用一致判定回路８６の判定出力は、分周比設定レジスタ８３のクロック端子ＣＫに付与される。

ＲＳフリップフロップ８７のＲ入力端子は、「Ｈ」レベルに固定されている。また、ＲＳフリップフロップ８７のＱバー出力端子は、ＮＯＴゲートによる遅延回路を経由してＡＮＤゲート８８の第１の入力端子に接続されている。電源投入時には、ＲＳフリップフロップ８７はクリア端子ＣＬＲにシステムリセット信号ＳＹＳを受け、電源リセットされる。電源投入後には、ＲＳフリップフロップ８７のＱバー出力端子は「Ｈ」レベルを示す。すなわち、電源投入後には、ＡＮＤゲート８８の第１の入力端子は「Ｈ」レベルを維持する
また、設定入力レジスタ８４および分周比制御レジスタ８５は、主制御ＣＰＵ５１が出力するチップセレクト信号ＣＳに基づいて、データバスの分周比データをラッチする。具体的には、設定入力レジスタ８４は、チップセレクト信号ＣＳの立ち下がりエッジで、分周比データをラッチする。また、分周比制御レジスタ８５は、適宜に遅延されたチップセレクト信号ＣＳ”の立ち上がりエッジで、分周比データをラッチする。

一方、論理反転されたチップセレクト信号ＣＳ’は、ＡＮＤゲート８８の第２の入力端子に与えられる。前述したように、ＡＮＤゲート８８の第１の入力端子は電源リセット後に「Ｈ」レベルを維持するので、論理反転されたチップセレクト信号ＣＳ’は、そのレベルのまま、入力用一致判定回路８６の制御端子ＯＥに与えられる。
入力用一致判定回路８６の制御端子ＯＥは、入力用一致判定回路８６の出力動作を制御する機能を有しており、チップセレクト信号ＣＳが定常レベル（「Ｈ」レベル）に戻ったタイミングで、論理反転されたチップセレクト信号ＣＳ’と共に「Ｌ」レベルに戻る。すなわち、入力用一致判定回路８６の出力は、論理反転されたチップセレクト信号ＣＳ’の変化に応じて定常レベル（「Ｈ」レベル）に戻る。

図７Ｂは、ＷＤＴコントロールレジスタ６２の内容を示す図である。以下、図６および図７Ｂを参照しながら説明する。
ＷＤＴコントロールレジスタ６２のビットは、タイムアウト値を設定するためのビットであり、換言すると、分周比データを書き込むための設定入力レジスタ８４（図５Ｂおよび図６参照）である。ＷＤＴコントロールレジスタ６２のビットには、「００Ｈ（すなわち「０」）」〜「７ＦＨ（すなわち「１２７」）」の分周比データがタイムアウト値として書き込み可能である。この実施形態では、ＷＤＴコントロールレジスタ６２（設定入力レジスタ８４）に書き込まれた分周比データの値（タイムアウト値）に１０を乗じた数が、分周比として分周比設定レジスタ８３に設定される。そのため、この実施形態では、ＷＤＴコントロールレジスタ６２に書き込まれた分周比データの値（タイムアウト値）に０．１ｓｅｃを乗じた時間が、ＷＤＴリセット信号ＷＤＴＲの出力周期（すなわち、タイムアウト時間）になる。したがって、たとえばタイムアウト時間として０．１ｓｅｃを設定する場合（分周比「１０」を設定する場合）には、主制御ＣＰＵ５１は分周比データとして「０１Ｈ」を書き込み、タイムアウト時間として１２．７ｓｅｃを設定する場合（分周比「１２７０」を設定する場合）には、主制御ＣＰＵ５１は分周比データとして「７ＦＨ」を書き込む。

図７Ｃは、ＷＤＴモード設定レジスタ７０の内容を示す図である。ＷＤＴモード設定レジスタ７０のビットは、クリアモードを設定するためのビットであり、動作順序制御回路６６の一部を構成している。ＷＤＴモード設定レジスタ７０のビットに「００Ｈ（すなわち「０」）」が設定されると、前述の単純クリアモードが実行される。一方、ＷＤＴモード設定レジスタ７０のビットに「０１Ｈ（すなわち「１」）」が設定されると、前述の循環クリアモードが設定される。

単純クリアモードでは、ＷＤＴ６１の設定時間内に、主制御ＣＰＵ５１がＷＤＴクリアレジスタ６４のシンボル「ＷＤＴＣＬＲ０」にクリアデータとして「５ＡＨ」を書き込むことにより、ＷＤＴ６１の計時値が初期値に戻される。
循環クリアモードでは、ＷＤＴ６１の設定時間内に主制御ＣＰＵ５１がＷＤＴクリアレジスタ６４のシンボル「ＷＤＴＣＬＲ１」にクリアデータとして「３３Ｈ」を書き込むことによりＷＤＴ６１の計時値が初期値に戻され、その次の設定時間内にＷＤＴ６１の設定時間内に主制御ＣＰＵ５１がＷＤＴクリアレジスタ６４のシンボル「ＷＤＴＣＬＲ２」にクリアデータとして「５５Ｈ」を書き込むことによりＷＤＴ６１の計時値が初期値に戻され、その次の設定時間内にＷＤＴ６１の設定時間内に主制御ＣＰＵ５１がＷＤＴクリアレジスタ６４のシンボル「ＷＤＴＣＬＲ３」にクリアデータとして「ＡＡＨ」を書き込むことによりＷＤＴ６１の計時値が初期値に戻される。

次に、主制御ＣＰＵ５１による分周比データの書き込み動作について説明する。
主制御ＣＰＵ５１は、同一の分周比データを所定時間以内に２回続けて設定入力レジスタ８４に書き込む。これにより、入力された分周比データが分周比設定レジスタ８３に記憶され、当該分周比データに対応するポストスケーラ８２の分周比が、分周比設定レジスタ８３に設定される。

具体的には、各書き込み動作において、チップセレクト信号ＣＳの立ち下がりエッジで分周比データが設定入力レジスタ８４（ＷＤＴクリアレジスタ６４）にラッチされる。また、ラッチされた分周比データは、遅延状態のチップセレクト信号ＣＳ”の立ち上がりエッジで分周比制御レジスタ８５（ＷＤＴクリアレジスタ６４）にラッチされる。分周比制御レジスタ８５に記憶された分周比データは、ＷＤＴクリア回路６３のクリア用一致判定回路６７に送出される。

クリア用一致判定回路６７は、同一の分周比データが続けて与えられた場合には、同一の分周比データが２回続けてＷＤＴクリアレジスタ６４に書き込まれたとして（正常な設定処理が実行として）、クリア用一致判定回路６７の出力は「Ｌ」レベルに変化する。クリア用一致判定回路６７の出力の立ち下がりエッジに同期して、１回目に出力された分周比データが分周比設定レジスタ８３に記憶される。

主制御ＣＰＵ５１が設定入力レジスタ８４に、「００Ｈ（すなわち「０」）。特定値」を除く同一の分周比データ（「０１Ｈ（すなわち「１」）」〜「７ＦＨ（すなわち「１２７」）を所定時間以内に２回続けて書き込むことにより、分周比設定レジスタ８３に分周比（タイムアウト値）が設定される。また、零を除く分周比が分周比設定レジスタ８３に設定されることにより、ＷＤＴ６１が起動する。すなわち、ウォッチドッグタイマ起動手段は、零を除く分周比（タイムアウト値）が分周比設定レジスタ８３に設定されることにより実現されている。

一方、設定入力レジスタ８４に分周比データ（タイムアウト値）として「００Ｈ（すなわち「０」）。特定値」が所定時間以内に２回続けて書き込まれることにより、分周比設定レジスタ８３に分周比として零が設定される。この場合、ＷＤＴ６１は起動しなくなる。
ＲＳフリップフロップ８７は、クリア用一致判定回路６７の出力が「Ｌ」レベルに変化すると、「Ｌ」レベルのＳ端子入力に基づいてセット動作をするように設けられている。したがって、同一の分周比データ（「０」以外の分周比データ）が続けて与えられることに基づいてクリア用一致判定回路６７の出力が「Ｌ」レベルに変化した後は、ＲＳフリップフロップ８７のＱバー出力が「Ｌ」レベルに変化し、この変化がＡＮＤゲート７４に伝わることにより、クリア用一致判定回路６７の制御端子ＯＥが「Ｌ」レベルになる。これに伴い、クリア用一致判定回路６７の出力は「Ｈ」レベルに復帰する。これに対し、ＲＳフリップフロップ８７のＱバー出力は、その後も「Ｌ」レベルに維持されており、その後にクリア用一致判定回路６７が機能することはない。

したがって、ＷＤＴ６１の計時開始後（ＷＤＴ６１の起動後）は、分周比設定レジスタ８３に設定されている分周比（タイムアウト値）を変更することはできない。そのため、ＷＤＴ６１の起動後に、分周比設定レジスタ８３に設定されている分周比とは異なる分周比に対応する分周比データを設定入力レジスタ８４に書き込んでも、分周比設定レジスタ８３に設定されている分周比を変更することはできない。

また、ＷＤＴ６１の起動後は、分周比設定レジスタ８３に設定されている分周比を変更できないので、ＷＤＴ６１の起動後に「００Ｈ（すなわち「０」）。特定値」がＷＤＴコントロールレジスタ６２に２回続けて書き込まれても、ＷＤＴ６１の計時動作は停止しない。つまり、ＷＤＴ６１の起動後には、計時動作を停止することはできない。換言すると、ＷＤＴ６１は一度起動すると、その後、電源供給が続いている限り、計時動作を続行する。

図８Ａおよび図８Ｂは、主制御基板３２におけるシステムリセット処理の内容を示すフローチャートである。図３、図４、図８Ａおよび図８Ｂを参照しながら、システムリセット処理について説明する。
システムリセット処理の実行は、主制御基板３２のリセットコントローラ５５に対する、システムリセット信号ＳＹＳやＷＤＴリセット信号ＷＤＴＲの入力に基づいて開始される。

リセットコントローラ５５にシステムリセット信号ＳＹＳやＷＤＴリセット信号ＷＤＴＲが入力されると、主制御ＣＰＵ５１は、最初に自らを、割込み禁止状態に設定し（ステップＳ１）、その後、ステップＳ２の各処理に移行する。ステップＳ２では、次に述べる各処理が行われる。すなわち、主制御ＣＰＵ５１は、割込みモードを設定する（割込みモード設定）。また、主制御ＣＰＵ５１内のレジスタ値等を初期設定する（各種初期設定）。また、主制御ＣＰＵ５１の内部のスタックポインタの値を、スタック領域の最終アドレス（たとえば８０００Ｈ）に設定する（スタックポインタ設定）。さらに、主制御ＣＰＵ５１は、内部ハード乱数回路を起動させる（内部ハード乱数設定）。

そして、主制御基板３２が電源基板３１からのＲＡＭクリア信号ＤＥＬを受信している場合には、主制御ＣＰＵ５１は、ＲＡＭクリア信号ＤＥＬを読み込み、そのＲＡＭクリア信号ＤＥＬのレベルをチェックする（ステップＳ３）。
次いで、主制御ＣＰＵ５１は、サブ制御基板３３，３４の起動待ち時間をセットする（ステップＳ４）。そして、セットした起動待ち時間を１減算し（ステップＳ５）、かつＷＤＴクリア回路６３がクリア信号ＣＬＲＷＤＴをＷＤＴ６１に与えてＷＤＴ６１の計時値をクリアし（ステップＳ６）、セットした起動待ち時間が零になるまでステップＳ５およびステップＳ６の各処理を繰り返す（ステップＳ７）。換言すると、ＷＤＴ６１の計時値をクリアしながら、セットした起動待ち時間が経過するのを待つ。

ＷＤＴ６１が既に起動している場合には、クリア信号ＣＬＲＷＤＴがＷＤＴ６１に与えられることによりＷＤＴ６１の計時値が初期値に戻される。
セットした起動待ち時間が零になると（ステップＳ７でＹＥＳ）、次いで、主制御ＣＰＵ５１は、電源基板３１（図３参照）から送信されてくる電圧異常信号ＡＲＭを２回読み込む（ステップＳ８）。そして、その２回読み込んだ電圧異常信号ＡＲＭのレベルが一致するか否かを参照し（ステップＳ９）、これらのレベルが不一致の場合（ステップＳ９でＮＯ）には、ステップＳ８の処理に戻り、これらのレベルが一致している場合（ステップＳ９でＹＥＳ）には、その電圧異常信号ＡＲＭを内部レジスタ（図示しない）内に格納し、その電圧異常信号ＡＲＭのレベルを参照する（ステップＳ１０）。電圧異常信号ＡＲＭのレベルが「Ｈ」レベルである場合（ステップＳ１０でＹＥＳ）には、ステップＳ８の処理に戻る。換言すると、主制御ＣＰＵ５１は、電圧異常信号ＡＲＭが正常レベル（すなわち「Ｌ」レベル）に変化するまで同一の処理を繰り返す（ステップＳ８〜Ｓ１０）。

電圧異常信号ＡＲＭのレベルが「Ｌ」レベルになると（ステップＳ１０でＮＯ）、主制御ＣＰＵ５１は、主制御ＲＡＭ５３のプロテクトを有効とすると共に、主制御ＲＡＭ５３の禁止領域を無効とする（ステップＳ１１）。これにより、以降の処理において、主制御ＲＡＭ５３へのデータ書込みが禁止される。
次いで、ＷＤＴクリア回路６３がクリア信号ＣＬＲＷＤＴをＷＤＴ６１に与えてＷＤＴ６１の計時値をクリアし（ステップＳ１２）、主制御ＣＰＵ５１は、払出制御基板３５から送信されてくる電源投入信号を参照し（ステップＳ１３）、電源投入信号がオフであれば（ステップＳ１３でＮＯ）、電源投入信号がオンになるまでステップＳ１２およびステップＳ１３の処理を繰り返す。換言すると、ＷＤＴ６１の計時値をクリアしながら、払出制御基板３５が起動するのを待つ。ＷＤＴ６１が既に起動している場合には、クリア信号ＣＬＲＷＤＴがＷＤＴ６１に与えられることによりＷＤＴ６１の計時値が初期値に戻される。

払出制御基板３５が起動し、その結果電源投入信号がオンになると（ステップＳ１３でＹＥＳ）、次いで、主制御ＣＰＵ５１は、電源基板３１から送信されてきているＲＡＭクリア信号のレベルを参照し（ステップＳ１４）、ＲＡＭクリア信号がオンであれば（ステップＳ１４でＹＥＳ）、主制御ＣＰＵ５１は、主制御ＲＡＭ５３内の全領域を全てクリアするＲＡＭクリア時処理を行う（ステップＳ１８）。

一方、電源基板３１から送信されてきているＲＡＭクリア信号がオフである場合（ステップＳ１４でＮＯ）には、主制御ＣＰＵ５１は、バックアップフラグの内容を判定する（ステップＳ１５）。なお、このバックアップフラグとは、異常電源チェック処理（図９のステップＴ１）の動作が実行されたか否かを示すデータである。バックアップフラグがオフである場合（ステップＳ１５でＮＯ）には、主制御ＣＰＵ５１は、ステップＳ１８のＲＡＭクリア時処理を行う。

一方、バックアップフラグがオンである場合（ステップＳ１５でＹＥＳ）には、主制御ＣＰＵ５１は、チェックサム値を算出するためのチェックサム演算（主制御ＲＡＭ５３の作業領域を対象とする８ビット加算演算）を行い、その演算結果（チェックサム値）を主制御ＲＡＭ５３内のＳＵＭ番地の記憶値と比較する（ステップＳ１６）。なお、記憶された演算結果は、主制御ＲＡＭ５３内に記憶されている他のデータと共に、電源基板３１において生成されるバックアップ電圧によって維持されている。

このＳＵＭ番地の記憶値と上記ステップＳ１３の処理にて算出されたチェックサム値が不一致である場合（ステップＳ１６でＮＯ）には、主制御ＣＰＵ５１は、ステップＳ１８のＲＡＭクリア時処理を行う。
一方、チェックサム値が一致している場合（ステップＳ１６でＹＥＳ）には、主制御ＣＰＵ５１は、主制御ＲＡＭ５３内に記憶されているデータに基づいて電源遮断時の遊技動作に復帰させるバックアップ復帰時処理を行う（ステップＳ１７）。

ステップＳ１７またはステップＳ１８の処理後、主制御ＣＰＵ５１は、主制御ＲＡＭ５３のプロテクトを無効とすると共に、主制御ＲＡＭ５３の禁止領域を有効とする（ステップＳ１９）。これにより、以降の処理において、主制御ＲＡＭ５３へのデータ書込みが許容される。
次いで、主制御ＣＰＵ５１は、４ｍｓ毎に定期的にタイマ割込みがかかるようにＣＴＣ５７（図４参照）に所定時間を設定する（ステップＳ２０）と共に、ＷＤＴコントロールレジスタ６２に、「００Ｈ（すなわち「０」）」を除く分周比データ（「０１Ｈ（すなわち「１」）」〜「７ＦＨ（すなわち「１２７」）に対応する分周比（１０〜１２７０）を分周比設定レジスタ８３に設定する。ＷＤＴ６１の未起動状態では、分周比（１０〜１２７０）の設定により、ＷＤＴ６１が起動する（ステップＳ２０）。

また、ノイズ等の何らかの原因によりリセットされた場合においては、ＷＤＴ６１が既に起動された状態ではあるが、ＷＤＴコントロールレジスタ６２に値をセットしても、ＷＤＴ６１の動作を変更することはできないため、ＷＤＴ６１の動作に影響を及ぼすことはない。
次いで、主制御ＣＰＵ５１は、自身への割込みを禁止状態にセットした状態（ステップＳ２１）で、各種の乱数カウンタの更新処理を行う（ステップＳ２２）。この各種乱数更新処理には、普通図柄の当否抽選に使用する普通図柄当り判定用乱数の初期値変更に使用する普通図柄当り判定用初期値乱数の更新や、特別図柄変動パターンコマンドを決定するための抽選に使用する変動パターン用乱数値の更新等が含まれる。

更新処理の終了後、主制御ＣＰＵ５１を割込み許可状態に戻して（ステップＳ２３）、ステップＳ１８に戻る。そして、ステップＳ２１〜Ｓ２３の処理が繰り返される。
次に、メイン処理を中断させて４ｍｓｅｃ毎に実行開始されられるタイマ割込処理のプログラムについて説明する。なお、この明細書では、システムリセット処理における、ステップＳ２１〜Ｓ２３の処理に入る前の一連の処理（ステップＳ１〜Ｓ２０の処理）を、「初期設定」という場合がある。

図９は、主制御基板３２によるタイマ割込処理の流れを示すフローチャートである。図２、図３、図４および図９を参照しながら、タイマ割込処理の流れについて説明する。
タイマ割込処理が開始されると、主制御ＣＰＵ５１のレジスタを保存することなく、速やかに異常電源チェック処理が実行される（ステップＴ１）。異常電源チェック処理においては、主制御基板３２に接続された電源基板３１から主制御基板３２に供給されている電圧降下信号ＤＷＮのレベルが判定される。この電圧降下信号ＤＷＮのレベルが電源遮断を示すレベルであることが１回または複数回のタイマ割込処理に跨って検出されると、その後バックアップ処理（後述する）に移行する。

一方、電圧降下信号ＤＷＮが電源遮断を示さないレベルであることが判定された場合は、遊技動作の時間を管理している各タイマについて、タイマの減算（更新）が行われる（Ｔ２：タイマ管理処理）。ここで減算されたタイマは、特別入賞口２４の開放時間、普通図柄の変動時間、特別図柄の変動時間等の遊技演出時間、不正情報タイマ等を管理するために使用されるタイマである。

次いで、入力管理処理が実行される（ステップＴ３）。入力管理処理は、遊技機１に設けられた各種センサの検出出力の内容（たとえば、各種検出センサがオンオフ信号を出力する場合にはオン／オフや、その立ち上がり状態）を記憶したり、その信号に基づくデータを定期的に更新したりする処理である。
次いで、後述する普通図柄管理処理（ステップＴ７）における普通図柄判定処理で使用される普通当り判定用乱数カウンタの値や、特別図柄管理処理（ステップＴ９）における大当り判定用乱数判定処理で使用される大当り判定用乱数カウンタの値が更新される（Ｔ４：タイマ割込内乱数管理処理）。

次いで、賞球払出装置２０に遊技球を供給するための球供給機構（図示しない）に対する遊技球の補給停止の有無や遊技球の詰まりの有無を判定するエラー管理処理が行われる（ステップＴ５）。このエラー管理処理においては、遊技機１の内部の異常発生の有無も判定されるようになっている。
次いで、入賞口（特別図柄始動口１９，２１、特別入賞口２４等）への入賞に対し、入賞情報の確認および指令信号データの作成を行う賞球管理処理が行われる（ステップＴ６）。賞球管理処理においては、各入賞口１９，２１，２４等に関連して設けられた球検出用のセンサ等の検出出力が主制御基板３２に入力されると、主制御基板３２の主制御ＣＰＵ５１が、これらの検出出力に基づいて、払出個数を賞球払出装置２０に指示するための指令信号データを作成する。

次いで、普通図柄管理処理が行われる（ステップＴ７）。普通図柄管理処理においては、ステップＴ４のタイマ割込内乱数管理処理によって更新された普通当り判定用乱数カウンタから取得された普通図柄判定用乱数の値を普通当り数値と対比する。そして、当りと判定された場合には、開閉手段２２の開動作に向けた処理が実行されるとともに、その後、開閉手段２２の開動作を実現するための処理が実行される（Ｔ８：普通電動役物管理処理）。

普通電動役物管理処理の終了後には、次いで、特別図柄管理処理が行われる（ステップＴ９）。この特別図柄管理処理においては、第１特別図柄始動口１９への入賞に伴う一連の抽選処理、および第２特別図柄始動口２１への入賞に伴う一連の抽選処理が順に実行される。
次いで、特別図柄管理処理に含まれる大当り判定用乱数判定処理において大当りであると判定された場合には、その後、特別入賞口２４の開放動作に向けた処理が実行され、その後特別入賞口２４の開放動作を実現するための処理が実行される（Ｔ１０：特別電動役物管理処理）。

次いで、右打ち報知情報管理処理が行われる（ステップＴ１１）。この右打ち報知情報管理処理においては、たとえば、特別入賞口２４が開動作される場合や、開閉手段２２が開動作させられる場合（開放延長状態中）など、右打ち遊技が有利な状況において右打ち指示報知を行う「右打ち報知演出」を出現させるための処理を行う。
次いで、主制御基板３２にて管理する所定のランプ（遊技ランプ１３等）に点灯動作や消灯動作を行わせるランプ管理処理が実行される（ステップＴ１２）。

次いで、開閉手段２２、特別入賞口開閉役物２５等を駆動するソレノイドを管理するソレノイド管理処理が実行される（ステップＴ１３）。
次いで、ＷＤＴクリア回路６３がＷＤＴ６１の計時値をクリアする（ステップＴ１４）。これにより、ＷＤＴ６１の計時動作がリセットされる。具体的には、ＷＤＴクリア回路６３において生成されたクリア信号ＣＬＲＷＤＴがＷＤＴ６１に与えられ、これによりＷＤＴ６１の計時値が初期値に戻される。

次いで、主制御ＣＰＵ５１を割込み許可状態に戻した後（ステップＴ１５）、タイマ割込処理を終える。これにより、タイマ割込処理のルーチンを脱し、無限ループのメイン処理が実行される。このメイン処理においては、各種の乱数カウンタの更新処理が行われる。
図１０は、電源異常チェック処理の流れを示すフローチャートである。図３、図４および図１０を参照しながら、電源異常チェック処理の流れについて説明する。

電源異常チェック処理では、主制御ＣＰＵ５１は、まず電源基板３１（図３参照）から送信されてくる電圧異常信号ＡＲＭを２回読み込む（ステップＥ１）。そして、その２回読み込んだ電圧異常信号ＡＲＭのレベルが一致するか否かを判断し（ステップＥ２）、これらのレベルが不一致の場合（ステップＥ２でＮＯ）にはステップＥ１の処理に戻り、これらのレベルが一致している場合（ステップＥ２でＹＥＳ）には、その電圧異常信号ＡＲＭを内部レジスタ（図示しない）内に格納し、その電圧異常信号ＡＲＭのレベルを確認する（ステップＥ３）。

内部レジスタ（図示しない）内に格納した電圧異常信号ＡＲＭのレベルが「Ｌ」レベルである場合（ステップＥ３でＮＯ）には、主制御ＣＰＵ５１は、電源異常確認カウンタの値をクリアする（ステップＥ５）と共に、バックアップフラグをオン状態にする（ステップＥ６）。その後、図１０の電源異常チェック処理はリターンされる。
一方、内部レジスタ（図示しない）内に格納した電圧異常信号ＡＲＭのレベルが「Ｈ」レベルである場合（ステップＥ３でＹＥＳ）には、主制御ＣＰＵ５１は、電源異常確認カウンタの値をインクリメント（＋１）し（ステップＥ４）、次いで、電源異常確認カウンタの値が２に達しているか否か判断する（ステップＥ７）。電源異常確認カウンタの値が２未満である場合（ステップＥ７でＮＯ）には、そのまま図１０の電源異常チェック処理はリターンされ、電源異常確認カウンタの値が「２」に達している場合には、主制御ＣＰＵ５１は、主制御ＲＡＭ５３内に記憶されているデータのバックアップ処理を行う（ステップＥ８〜ステップＥ１０）。

具体的には、電源異常確認カウンタの値をクリアする処理が実行され（ステップＥ８）、かつバックアップフラグがオン状態にされる（ステップＥ９）。そして、主制御ＣＰＵ５１は、主制御ＲＡＭ５３の作業領域に対して連続して８ビット加算を実行することにより、チェックサムを演算する（ステップＥ１０）。また、主制御ＣＰＵ５１は、その演算結果（ＳＵＭ番地）をチェックサム値として主制御ＲＡＭ５３のＳＵＭ記憶領域に記憶する（ステップＥ１０）。バックアップ処理後、主制御ＣＰＵ５１は、電源が遮断したことを報知する電源断コマンドを、演出インターフェース基板３９に送出する（ステップＥ１１）。

次いで、主制御ＣＰＵ５１は、主制御ＲＡＭ５３のプロテクトを有効とすると共に、主制御ＲＡＭ５３の禁止領域を無効とする（ステップＥ１２）。これにより、以降の処理において、主制御ＲＡＭ５３へのデータ書込みが禁止される。また、主制御ＣＰＵ５１は、全ての出力ポートの出力データをクリアする（ステップＥ１３）。そして、主制御ＣＰＵ５１は、ＣＴＣ５７に対する設定処理によってタイマ割込みを禁止する（ステップＥ１４）。その後、無限ループ処理を繰り返し、電源電圧が降下して主制御ＣＰＵ５１が非動作状態になるのを待つ。

このとき、主制御ＣＰＵ５１が非動作状態になる前にＷＤＴ６１がタイムアウトする場合がある。この場合、主制御ＣＰＵ５１はリセットされ、再度、初期設定（図８Ａおよび図８ＢのステップＳ１〜Ｓ２０）の動作を開始するが、電源電圧が十分に降下した時点で、主制御ＣＰＵ５１は非動作状態になる。
この実施形態では、ＷＤＴ６１の計時値が、初期設定（図８Ａおよび図８ＢのステップＳ１〜Ｓ２０）中においてクリアされる。仮に、初期設定（図８Ａおよび図８ＢのステップＳ１〜Ｓ２０）中におけるＷＤＴクリア（ステップＳ６，Ｓ１２）を設けず、ＷＤＴ６１の計時値のクリアを、タイマ割込み処理（図９参照）内（ステップＴ４）でのみ行うとすると、次に述べるような問題が発生する。

すなわち、ＷＤＴ６１の起動後に、ノイズ等の発生に起因して、遊技制御マイクロコンピュータＭＣのリセットコントローラ５５にシステムリセット信号ＳＹＳが与えられると、主制御ＣＰＵ５１の動作がリセットされ、主制御ＣＰＵ５１は、プログラムを初期設定（図８Ａおよび図８ＢのステップＳ１〜Ｓ２０）から再度実行する。一方、前述のようにＷＤＴ６１は一度起動させると電源供給が続いている限り計時動作を実行し続けるので、実行するプログラムが初期設定（図８Ａおよび図８ＢのステップＳ１〜Ｓ２０）に戻るのにも拘らず、ＷＤＴ６１は起動したままであり計時動作を実行し続けている。そのため、初期設定（図８Ａおよび図８ＢのステップＳ１〜Ｓ２０）中においてＷＤＴ６１による計時がタイムアウトし、ＷＤＴ６１により主制御ＣＰＵ５１がリセットされる。その後も、ＷＤＴ６１のタイムアウトとそれに起因する主制御ＣＰＵ５１のリセットとが繰り返され、初期設定（図８Ａおよび図８ＢのステップＳ１〜Ｓ２０）を抜け出すことができず、その結果、遊技機１が正常動作に復帰できないおそれがある。

とくに、サブ制御基板３３，３４の起動待ち時間が比較的長く設定されているため、サブ制御基板３３，３４の起動待ち中（図８ＡのステップＳ７でＮＯ）において、ＷＤＴ６１がタイムアウトするおそれがある。また、払出制御基板３５からの電源投入信号受信のための待ち時間が比較的長いため、この電源投入信号受信のための待ち時間中（図８ＢのステップＳ１３でＮＯ）において、ＷＤＴ６１がタイムアウトするおそれがある。

これに対し、この実施形態によれば、ＷＤＴ６１の計時値が、初期設定（図８Ａおよび図８ＢのステップＳ１〜Ｓ２０）中においてクリアされる。これにより、初期設定（図８Ａおよび図８ＢのステップＳ１〜Ｓ２０）中において、ＷＤＴ６１のタイムアウトとそれに起因する主制御ＣＰＵ５１のリセットとが繰り返される事態を防止でき、ゆえに、遊技機１を正常動作に良好に復帰させることができる。

とくに、この実施形態では、サブ制御基板３３，３４の起動待ち中（図８ＡのステップＳ７でＮＯ）において、ＷＤＴ６１の計時値のクリアを行う（図８ＡのステップＳ６）。そのため、比較的長時間を要する、演出制御基板３３の起動待ち中において、ＷＤＴ６１がタイムアウトすることを防止できる。
また、電源投入信号受信のための待ち時間中（図８ＢのステップＳ１３でＮＯ）においても、ＷＤＴ６１の計時値のクリアを行う（図８ＢのステップＳ１２）。そのため、比較的長時間を要する、電源投入信号受信のための待ち時間中において、ＷＤＴ６１がタイムアウトすることを防止できる。これらにより、初期設定（図８Ａおよび図８ＢのステップＳ１〜Ｓ２０）中において、ＷＤＴ６１がタイムアウトすることを、より効果的に防止できる。

以上、この発明の一実施形態について説明したが、この発明は他の形態で実施することもできる。
たとえば処理設定中におけるＷＤＴ６１の計時値のクリアを、サブ制御基板３３，３４の起動待ち中（図８ＡのステップＳ７でＮＯ）と、電源投入信号受信のための待ち時間中（図８ＢのステップＳ１３でＮＯ）との双方ではなく、これらの一方においてのみ行うようにしてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。

３２ ：主制御基板（主制御手段）
５１ ：主制御ＣＰＵ
５５ ：リセットコントローラ
５６ ：ＷＤＴ回路
６１ ：ＷＤＴ
６３ ：ＷＤＴクリア回路（クリア手段）
６４ ：ＷＤＴクリアレジスタ（ウォッチドッグタイマ起動手段）
６７ ：クリア用一致判定回路（ウォッチドッグタイマ起動手段）

請求項２に記載の発明は、前記遊技機における遊技に関する演出を制御するための演出制御手段をさらに含み、前記起動前クリア手段は、前記主制御ＣＰＵの初期設定後、前記演出制御手段の起動を待機している間において、前記ウォッチドッグタイマの前記計時値をクリアする、請求項１に記載の遊技機である。

請求項３に記載の発明は、前記遊技機における遊技球の払出しを制御するための払出制御手段をさらに含み、前記起動前クリア手段は、前記主制御ＣＰＵの初期設定後、前記払出制御手段の起動を待機している間において、前記ウォッチドッグタイマの前記計時値をクリアする、請求項１または２に記載の遊技機である。

なお、図２に示す遊技盤５の盤面構成は一例であり、この盤面に限られず、種々の盤面構成を採用できる。
図３は、遊技機１の電気的構成を示すブロック図である。遊技機１は、ＡＣ２４Ｖの交流電圧を受けて各種の直流電圧やシステムリセット信号ＳＹＳなどを出力する電源基板３１と、遊技の進行を統括制御する主制御基板（主制御手段）３２と、主制御基板３２からの制御コマンドＣＭＤに基づいて演出制御を行う演出制御基板（演出制御手段）３３と、演出制御基板３３からの制御コマンドＣＭＤ’に基づいて液晶表示ユニット１７を駆動する液晶制御基板３４と、主制御基板３２から受けた制御コマンドＣＭＤ’’に基づいて、遊技球を払い出すべく賞球払出装置２０を駆動する払出制御基板（払出制御手段）３５と、遊技者のハンドル１４（図１参照）の回動操作に応じて、遊技球を発射させるべく発射装置（図示しない）を駆動する発射制御基板３６とを含む。各制御基板３２，３３，３４，３５，３６には、たとえばＣＰＵ、ＲＡＭおよびＲＯＭを含むワンチップのマイクロコンピュータが実装されている。

Claims (5)

1. 遊技の進行を統括制御するための主制御手段を備えた遊技機であって、
   前記主制御手段は、プログラムを実行する主制御ＣＰＵと、起動により計時動作を開始し、クリアされないまま計時値が所定のタイムアウト値に達した場合に前記主制御ＣＰＵをリセットさせるウォッチドッグタイマとを含み、
   前記主制御ＣＰＵによるプログラムの実行開始後における所定の起動タイミングで前記ウォッチドッグタイマを起動させるウォッチドッグタイマ起動手段と、
   前記ウォッチドッグタイマの前記計時値をクリアするクリア手段とをさらに含み、
   前記クリア手段は、前記主制御ＣＰＵによるプログラムの実行開始後前記起動タイミングよりも前のタイミングにおいて、前記ウォッチドッグタイマの前記計時値をクリアする起動前クリア手段を含む、遊技機。
2. 前記タイムアウト値を設定するためのタイムアウト値設定手段をさらに含み、
   前記ウォッチドッグタイマ起動手段は、前記タイムアウト値設定手段に所定のタイムアウト値が設定されることにより実現されており、
   前記タイムアウト値設定手段に前記タイムアウト値として特定値が設定された場合には、前記ウォッチドッグタイマは起動されない、請求項１に記載の遊技機。
3. 前記タイムアウト値は、零を除く所定値であり、前記特定値は零である、請求項２に記載の遊技機。
4. 前記タイムアウト値を設定するためのタイムアウト値設定手段をさらに含み、
   前記タイムアウト値設定手段は、前記ウォッチドッグタイマの起動後において、設定されている前記タイムアウト値を変更できない、請求項１〜３のいずれか一項に記載の遊技機。
5. 前記ウォッチドッグタイマは、一度起動すると、その後前記計時動作を停止せずに実行し続ける構成である、請求項１〜４のいずれか一項に記載の遊技機。

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