JP2017107558A - 半導体装置および電子機器 - Google Patents

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Abstract

【課題】演算処理機能を有する半導体装置を提供する。【解決手段】１次元離散コサイン変換を行う機能を有する第１の回路および第２の回路を有し、第１の回路の出力データを第２の回路に直接入力することで速やかに２次元離散コサイン変換を行うことができる。また、第１の回路が有するメモリセルアレイは複数のメモリブロックに分割されており、当該メモリブロックに選択トランジスタを設けることで、メモリブロック毎でのデータ処理を可能とする。【選択図】図１

Description

本発明の一態様は、半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
近年、酸化物半導体を用いてトランジスタを構成する技術が注目されている。例えば、特許文献１には、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている。
また、特許文献２では、酸化物半導体を有するトランジスタを利用して記憶装置を構成する技術が開示されている。
また、特許文献３では、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路の一部に用い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路が作製可能なシリコンを有するトランジスタを周辺回路に用いる構成の撮像装置が開示されている。
特開２００７−９６０５５号公報 特開２０１１−１７１７０２号公報 特開２０１１−１１９７１１号公報
ベクトル・マトリクス積演算処理は、例えば、画像処理における平滑化処理、エッジ強調処理、コサイン変換処理などに用いられている演算手法である。
２次元離散コサイン変換（２Ｄ−ＤＣＴ）は画像データを圧縮する際に用いる手法の一つであり、画像データに対して積和演算を２度行うことで画像データを直流成分と交流成分に分け、圧縮処理を行いやすい形に変換する処理である。データ量が大きい画像は、当該手法などを用いてデータを圧縮（エンコード）した後に転送し、転送先で伸長（デコード）することが一般的である。
データ量の大きな画像の２次元離散コサイン変換を行う場合は、画像をいくつかに分割し、分割単位毎に演算処理を行う。当該演算処理では、演算処理装置が分割単位毎にデータの入力および積和演算を繰り返す必要があり、処理時間が膨大になる問題があった。また、演算処理装置を複数設け、並列処理することで処理時間を短縮することも可能であるが、消費電力が高くなってしまう問題があった。
したがって、本発明の一態様では、演算処理機能を有する半導体装置を提供することを目的の一つとする。または、高速に演算処理をすることのできる半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、広い温度範囲において使用可能な半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、演算処理機能を有する半導体装置に関する。
本発明の一態様は、第１の回路と、第２の回路と、を有する半導体装置であって、第１の回路は、第１のメモリブロックと、第１の参照メモリブロックと、第３の回路と、第４の回路と、第５の回路と、第６の回路と、第７の回路と、を有し、第１のメモリブロックは、マトリクス状に配置され、第１のメモリブロックおよび第１の参照メモリブロックは、それぞれ第１のメモリセルを有し、第１のメモリブロックは、第１のデータを格納する機能を有し、第３の回路は、第１のデータの書き込み対象となる前記第１のメモリセルを選択する機能を有し、第４の回路は、第１のデータを供給する機能を有し、第５の回路は、演算に使用する係数に相当する電位を第１のメモリブロックおよび第１の参照メモリブロックに供給する機能を有し、第６の回路は、第１の参照メモリブロックと、第７の回路と、を導通させる機能を有し、第６の回路は、選択された第１のメモリブロックと、第７の回路と、を導通させる機能を有し、第７の回路は、第１の参照メモリブロックが出力する信号および選択された第１のメモリブロックが出力する信号を用いた演算によって得られる第２のデータを第２の回路に出力する機能を有し、第２の回路は、演算ブロックと、第２の参照メモリブロックと、第８の回路と、第９の回路と、第１０の回路と、を有し、演算ブロックは、行方向に配置され、演算ブロックは、第２のメモリブロックと、第３のメモリブロックと、を有し、第２のメモリブロック、第３のメモリブロックおよび第２の参照メモリブロックは、それぞれ第２のメモリセルを有し、第２のメモリブロックおよび第３のメモリブロックは、第２のデータを格納する機能を有し、第８の回路は、第２のデータの書き込み対象となる第２のメモリセルを選択する機能を有し、第９の回路は、演算に使用する係数に相当する電位を第２のメモリブロックまたは第３のメモリブロック、および第２の参照メモリブロックに供給する機能を有し、第１０の回路は、第２の参照メモリブロックが出力する信号、および選択された第２のメモリブロックまたは第３のメモリブロックが出力する信号を用いた演算によって得られる第３のデータを出力する機能を有し、第２のメモリブロックおよび第３のメモリブロックには、交互に第２のデータが入力され、いずれか一方に第２のデータが入力される期間に他方が演算を行う機能を有することを特徴とする半導体装置である。
第２のデータは第１のデータが有する情報を１次元離散コサイン変換したデータに相当する。第３のデータは第２のデータが有する情報を１次元離散コサイン変換したデータに相当し、第１のデータが有する情報を２次元離散コサイン変換したデータに相当する。
第１のメモリブロックは、第１のトランジスタを有し、第１のトランジスタは列毎に一つずつ設けられ、第１の参照メモリブロックは、第２のトランジスタを有し、第１のメモリセルは、第３のトランジスタと、第４のトランジスタと、第１の容量素子と、を有し、第３のトランジスタのソースまたはドレインの一方は第４のトランジスタのゲートと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は第１の容量素子の一方の電極と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は第４の回路と電気的に接続され、第３のトランジスタのゲートは第３の回路と電気的に接続され、第１の容量素子の他方の電極は第５の回路と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は電源線と電気的に接続され、第１のメモリブロックにおいて、第４のトランジスタのソースまたはドレインの他方は同一の列に設けられた第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１の参照メモリブロックにおいて、第４のトランジスタのソースまたはドレインの他方は第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのゲートおよび第２のトランジスタのゲートは、第６の回路と電気的に接続され、第１のトランジスタのソースまたはドレインの他方および第２のトランジスタのソースまたはドレインの他方は、第７の回路と電気的に接続されている構成とすることができる。
第１のメモリブロックにはｋ行ｋ列（ｋは２以上の自然数）に配置された前記第１のメモリセルを設け、前記第１の参照メモリブロックには列方向にｋ個配置された前記第１のメモリセルを設けることができる。
第２のメモリブロック、第３のメモリブロックおよび第２の参照メモリブロックが有する第２のメモリセルは、第５のトランジスタと、第６のトランジスタと、第２の容量素子と、を有し、第５のトランジスタのソースまたはドレインの一方は、第６のトランジスタのゲートと電気的に接続され、第５のトランジスタのソースまたはドレインの一方は、第２の容量素子の一方の電極と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、第７の回路と電気的に接続され、第２の容量素子の他方の電極は第９の回路と電気的に接続され、第６のトランジスタのソースまたはドレインの一方は電源線と電気的に接続されている構成とすることができる。
第２のメモリブロックおよび第３のメモリブロックは、さらに第７のトランジスタと、第８のトランジスタと、第１のインバータ回路と、を有し、第７のトランジスタおよび第８のトランジスタは行毎に一つずつ設けられ、第５のトランジスタのゲートは同一の行に設けられた第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は同一の行に設けられた第８のトランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのソースまたはドレインの他方は第８の回路と電気的に接続され、第８のトランジスタのソースまたはドレインの他方は第１０の回路と電気的に接続され、第８のトランジスタのゲートは第１のインバータ回路の出力端子と電気的に接続され、第７のトランジスタのゲートと第１のインバータ回路の入力端子は電気的に接続されている構成とすることができる。
また、第２のメモリブロックが有する第７のトランジスタのゲートに第２のインバータ回路の入力端子が電気的に接続され、第３のメモリブロックが有する第７のトランジスタのゲートに第２のインバータ回路の出力端子が電気的に接続されている構成とすることができる。
第２の参照メモリブロックが有する第２のメモリセルでは、第５のトランジスタのソースまたはドレインの他方は第４の回路と電気的に接続され、第５のトランジスタのゲートは第３の回路と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は第１０の回路と電気的に接続されている構成とすることができる。
第２のメモリブロックおよび第３のメモリブロックには、ｋ行ｋ列（ｋは２以上の自然数）に配置された前記第２のメモリセルを設け、第２の参照メモリブロックには行方向にｋ個配置された前記第２のメモリセルを設けることができる。
第１のメモリセルおよび第２のメモリセルは、チャネルが形成される領域に酸化物半導体を有するトランジスタを有することが好ましい。酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有することが好ましい。
本発明の一態様を用いることで、演算処理機能を有する半導体装置を提供することができる。または、高速に演算処理をすることのできる半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、広い温度範囲において使用可能な半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、新規な半導体装置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
半導体装置を説明するブロック図。 １次元離散コサイン変換を行う回路１０を説明するブロック図。 メモリブロックを説明する回路図。 アナログ処理回路を説明する回路図。 回路１０の動作を説明するタイミングチャート。 １次元離散コサイン変換を行う回路２０を説明するブロック図。 アナログ処理回路を説明する回路図。 メモリブロックを説明する回路図。 回路１０および回路２０の動作を説明するタイミングチャート。 メモリセルを説明する回路図。 メモリセルを説明する断面図。 メモリセルを説明する断面図。 撮像機能を有するメモリセルを説明する回路図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 パッケージを説明する図。 電子機器の構成例を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について、図面を参照して説明する。
本発明の一態様は、入力データを２次元離散コサイン変換することができる半導体装置の回路構成および動作方法である。
当該半導体装置は第１の回路および第２の回路を有する。第１の回路および第２の回路は、それぞれ１次元離散コサイン変換を行う機能を有し、第１の回路の出力データを第２の回路に直接入力することで速やかに２次元離散コサイン変換を行うことができる。
本発明の一態様では、第１の回路が有するメモリセルアレイをいくつかのメモリブロックに分割し、当該メモリブロックに選択トランジスタを設けることで、メモリブロック毎でのデータ処理を可能とする。
また、第２の回路では、第１の回路が出力するデータを順次複数のメモリブロックに読み込んで演算を行う並列処理によって、データ処理の時間を短縮することができる。
上記メモリセルアレイが有するトランジスタには、チャネル形成領域に酸化物半導体を有するトランジスタを用いることが好ましい。当該トランジスタはオフ電流が小さく、書き込まれた信号を保持するメモリを簡易に構成することができる。
チャネル形成領域に酸化物半導体を有するトランジスタは、シリコンを活性領域または活性層に用いたトランジスタよりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、チャネル形成領域に酸化物半導体を有するトランジスタが設けられた半導体装置は、自動車、航空機、宇宙機などへの搭載にも適する。
図１は、本発明の一態様の半導体装置が有する回路１０（第１の回路）、回路２０（第２の回路）および回路３９（制御回路）のブロック図である。回路１０は、メモリセルアレイ１１と、回路１３と、回路１４と回路１５と、回路１６と、回路１７と、を有する。回路２０は、複数の演算ブロック２１と、回路２８と、回路２９と、回路３０と、を有する。
各種制御信号を供給する回路３９は、回路１０および回路２０の外部に設けた例を示したが、回路１０内または回路２０内に設けてもよい。または、回路１０内および回路２０内の各々に複数設けてもよい。
回路１０で１次元離散コサイン変換されたデータ（ＳＵＭ１［１］乃至ＳＵＭ１［ｊ］）は、回路１７から出力され、回路２０の演算ブロック２１に入力される。当該データは回路２０で再度１次元離散コサイン変換され、２次元離散コサイン変換されたデータ（ＳＵＭ２［１］乃至ＳＵＭ２［ｊ］）として回路３０から外部に出力される。
２次元離散コサイン変換を行う計算には、次の行列式の積を用いることができる。Ｙ＝ＺＴ・ＣＴ、Ｚ＝ＸＴ・ＣＴ（Ｔは転置行列を意味する）。ここで、Ｘは回路１０に入力された第１のデータ（演算の対象となる元データを含むデータ）、Ｃは積和演算を行う係数、Ｚは回路１０で１次元離散コサイン変換されて出力される第２のデータである。Ｙは回路２０で１次元離散コサイン変換されて出力される第３のデータ、すなわち元データが２次元離散コサイン変換されたデータである。
図２は、回路１０の詳細を示すブロック図である。メモリセルアレイ１１は、マトリクス状に配置された第１のメモリブロック１８と、第１の参照メモリブロック１９と、を有する。
ここで、メモリブロックとは、いくつかのメモリセルを含む集合を差す。第１のメモリブロック１８は、演算の対象となる第１のデータを格納するメモリセルの集合である。また、第１の参照メモリブロック１９は、演算に用いる特定の値を格納するメモリセルの集合である。本発明の一態様では、第１のメモリブロック１８毎に演算を行うことができる。
本実施の形態において、第１のデータを格納するメモリセルはｉ行ｊ列に配置した構成とする。また、ｋ行ｋ列のメモリセルを一単位として一つの第１のメモリブロック１８を構成する。ここで、ｋは２ｎ（ｎは１以上の自然数）を用いることが好ましい。また、ｉ、ｊの値はｋの倍数であることが好ましい。したがって、メモリセルアレイ１１には、（ｊ／ｋ）行（ｉ／ｋ）列の第１のメモリブロック１８が配置されることになる。
また、第１の参照メモリブロック１９は、ｋ個のメモリセル（ｋ行１列）で構成することができる。
回路１３はロードライバとしての機能を有することができ、メモリセルを行毎に順次選択することができる。回路１３は、ｉ本の配線７１（ＷＷ）を制御することによりメモリセルの行の選択を行う。
回路１４はカラムドライバとしての機能を有することができ、回路１３が選択した１行分のメモリセル（例えば、第１のメモリブロック１８のメモリセルｊ個＋第１の参照メモリブロック１９のメモリセル１個）に、それぞれに接続された配線７４（ＷＤ）を介してデータを書き込むことができる。なお、各第１のメモリブロック１８にデータを書き込む方法は必ずしもロードライバおよびカラムドライバの機能を用いなくてもよい。
回路１５は、積和演算に使用する係数に相当する電圧を各メモリセルに入力する回路である。第１のメモリブロック１８および第１の参照メモリブロック１９に積和演算の係数Ｃのデータを入力することができる。回路１５および第１のメモリブロック１８はｋ本の配線７２（ＲＷ）で電気的に接続される。回路１５は、１本の配線にｋ種類の電圧を出力させることができる。また、回路１５および第１の参照メモリブロック１９もｋ本の配線７２（ＲＷ）で電気的に接続される。
回路１６は、積和演算を行うメモリブロックを選択する回路である。第１の参照メモリブロック１９、および第１のメモリブロック１８の行を選択することができ、（ｉ／ｋ）＋１本の配線７３（ＳＥ）を制御することにより各メモリブロックの選択を行う。
回路１７は、アナログ演算を行う回路である。回路１７は、各列のメモリセルがそれぞれ電気的に接続されるｊ＋１本の配線９１（ＯＵＴ１）と電気的に接続される。
図３は、第１のメモリブロック１８および第１の参照メモリブロック１９の回路図の一例である。
第１のメモリブロック１８は、ｋ行ｋ列に設けられたメモリセル３５を有する。第１の参照メモリブロック１９はｋ行１列に設けられたメモリセル３５を有する。また、第１のメモリブロック１８および第１の参照メモリブロック１９は、列毎に設けられたトランジスタ４１を有する。
メモリセル３５は、トランジスタ４２と、トランジスタ４３と、容量素子Ｃ１と、を有する。トランジスタ４２のソースまたはドレインの一方は、トランジスタ４３のゲートと電気的に接続される。トランジスタ４２のソースまたはドレインの一方は、容量素子Ｃ１の一方の電極と電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、配線７４（ＷＤ）と電気的に接続される。トランジスタ４２のゲートは、配線７１（ＷＷ）と電気的に接続される。容量素子Ｃ１の他方の電極は、配線７２（ＲＷ）と電気的に接続される。トランジスタ４３のソースまたはドレインの一方は、配線７５（ＶＳＳ）と電気的に接続される。配線７５（ＶＳＳ）には、例えば低電源電位を供給することができる。
トランジスタ４３のソースまたはドレインの他方は、同一の列に設けられたトランジスタ４１のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のゲートは、配線７３（ＳＥ）と電気的に接続される。トランジスタ４１のソースまたはドレインの他方は、配線９１（ＯＵＴ１）と電気的に接続される。
第１のメモリブロック１８の各メモリセル３５の電荷保持ノード（ＳＮ［１，１］、ＳＮ［ｋ，１］、ＳＮ［１，ｋ］、ＳＮ［ｋ，ｋ］）のそれぞれには、配線７４（ＷＤ）［１］乃至７４（ＷＤ）［ｋ］からトランジスタ４２を介して第１のデータが入力される。また、第１の参照メモリブロック１９の各メモリセル３５の電荷保持ノード（ＳＮＲＥＦ［１］、ＳＮＲＥＦ［ｋ］）のそれぞれには、配線７４（ＷＤ）［ＲＥＦ］からトランジスタ４２を介して基準電位が入力される。
図４は回路１７の構成の回路図の一例である。回路１７は列出力回路としての機能させることのできる回路２２（ＯＵＴＳＵＭ１）［１］乃至２２（ＯＵＴＳＵＭ１）［ｊ］および参照電流回路として機能させることのできる回路２３（ＯＵＴＲＥＦ）を有する。配線７６（ＶＤＤ）は高電源電位を供給する電源線として機能させることができる。配線７７（ＣＳＣ）、配線７８（ＯＰＣ）は回路３９から出力される信号を供給する信号線として機能させることができる。
回路２２（ＯＵＴＳＵＭ１）［１］乃至２２（ＯＵＴＳＵＭ１）［ｊ］は、それぞれトランジスタ４４乃至トランジスタ５２、容量素子Ｃ２、抵抗Ｒ１、抵抗Ｒ２、ＯＰアンプＡＭＰを有する構成とすることができる。
トランジスタ４４のソース電極またはドレイン電極の一方は、トランジスタ４５のソース電極またはドレイン電極の一方と電気的に接続され、トランジスタ４４のソース電極またはドレイン電極の他方は、容量素子Ｃ２の一方の電極と電気的に接続され、トランジスタ４４のソース電極またはドレイン電極の他方は、配線７５（ＶＳＳ）と電気的に接続され、トランジスタ４５のソース電極またはドレイン電極の他方は、トランジスタ４４のゲート電極と電気的に接続され、トランジスタ４５のソース電極またはドレイン電極の他方は、容量素子Ｃ２の他方の電極と電気的に接続され、トランジスタ４５のゲート電極は、配線７８（ＯＰＣ）と電気的に接続される。
トランジスタ４６およびトランジスタ４７は、それぞれのゲート電極がトランジスタ４６のソース電極またはドレイン電極の一方と電気的に接続し、カレントミラー回路を構成している。
トランジスタ４６のソース電極またはドレイン電極の一方は、トランジスタ４９を介してトランジスタ４４のソース電極またはドレイン電極の一方および配線９１（ＯＵＴ１）と電気的に接続される。また、トランジスタ４７のソース電極またはドレイン電極の一方は、トランジスタ５０を介してＯＰアンプＡＭＰの一方の入力端子（＋）と電気的に接続される。また、ＯＰアンプＡＭＰの一方の入力端子（＋）は、抵抗Ｒ２を介して配線７５（ＶＳＳ）と電気的に接続される。
トランジスタ４６のソース電極またはドレイン電極の他方およびトランジスタ４７のソース電極またはドレイン電極の他方は、配線７６（ＶＤＤ）と電気的に接続される。また、トランジスタ４９およびトランジスタ５０のゲート電極は、配線７７（ＣＳＣ）と電気的に接続される。
トランジスタ４８のソース電極またはドレイン電極の一方は、配線７６（ＶＤＤ）と電気的に接続され、トランジスタ４８のソース電極またはドレイン電極の他方は、トランジスタ５１を介してＯＰアンプＡＭＰの他方の入力端子（−）に電気的に接続される。また、ＯＰアンプＡＭＰの他方の入力端子（−）は、抵抗Ｒ１を介してＯＰアンプＡＭＰの出力端子と電気的に接続される。また、トランジスタ４８のソース電極またはドレイン電極の他方は、トランジスタ５２を介してトランジスタ４４のソース電極またはドレイン電極の一方および配線９１（ＯＵＴ１）に電気的に接続することができる。
ここで、配線７５（ＶＳＳ）および配線７６（ＶＤＤ）に各電位が供給され、配線７７（ＣＳＣ）、配線７８（ＯＰＣ）から制御信号が供給されると、配線９１（ＯＵＴ１）［１］乃至９１（ＯＵＴ１）［ｊ］から第１のメモリブロック１８のメモリセル３５に電流が流れ、配線９２（ＳＵＭ１）［１］乃至９２（ＳＵＭ１）［ｊ］から出力信号が出力される。
回路２３（ＯＵＴＲＥＦ１）は、トランジスタ５３乃至トランジスタ５５を有する構成とすることができる。
トランジスタ５３のソース電極またはドレイン電極の一方は、配線７６（ＶＤＤ）と電気的に接続され、トランジスタ５３のソース電極またはドレイン電極の他方は、トランジスタ５５を介して配線９１（ＯＵＴ１）［ＲＥＦ］と電気的に接続される。また、トランジスタ５５のソース電極またはドレイン電極の一方は、トランジスタ５４のソース電極またはドレイン電極の一方と電気的に接続され、トランジスタ５５のソース電極またはドレイン電極の他方は、トランジスタ５４のソース電極またはドレイン電極の他方と電気的に接続される。なお、トランジスタ５３およびトランジスタ４８は、カレントミラー回路を構成している。
配線７５（ＶＳＳ）および配線７６（ＶＤＤ）に各電位が供給され、配線７７（ＣＳＣ）、配線７８（ＯＰＣ）から制御信号が供給されると、配線９１（ＯＵＴ１）［ＲＥＦ］から第１の参照メモリブロック１９のメモリセル３５に電流が流れる。回路２３（ＯＵＴＲＥＦ１）から得られた電流源バイアス電圧は、上記カレントミラー回路の構成によって回路２２（ＯＵＴＳＵＭ１）［１］乃至２２（ＯＵＴＳＵＭ１）［ｊ］に供給される。
上記構成において、トランジスタ４６、トランジスタ４７、トランジスタ４８およびトランジスタ５３は、ｐ−ｃｈ型トランジスタとすることができる。
なお、上述した第１のメモリブロック１８、第１の参照メモリブロック１９および回路１７の構成は一例であり、一部の回路、一部のトランジスタ、一部の容量素子、または一部の配線等が含まれない場合もある。または、上述した構成に含まれない回路、トランジスタ、容量素子、配線等が含まれる場合もある。また、一部の配線の接続形態が上述した構成とは異なる場合もある。
図５に回路１０の動作を説明するタイミングチャートを示す。ＣＳＣは配線７７（ＣＳＣ）に供給する電位、ＯＰＣは配線７８（ＯＰＣ）に供給する電位、ＳＥ［１］は配線７３（ＳＥ）［１］に供給する電位、ＳＥ［ｋ］は配線７３（ＳＥ）［ｋ］に供給する電位、ＳＥ［ＲＥＦ］は配線７３（ＳＥ）［ＲＥＦ］に供給する電位、ＲＷ［１］は配線７２（ＲＷ）［１］に供給する電位、ＲＷ［ｋ］は配線７２（ＲＷ）［ｋ］に供給する電位、ＷＷ［１］は配線７１（ＷＷ）［１］に供給する電位、ＷＷ［ｉ］は配線７１（ＷＷ）［ｉ］に供給する電位、ＷＤ［１］は配線７４（ＷＤ）［１］に供給する電位、ＷＤ［ｊ］は配線７４（ＷＤ）［ｊ］に供給する電位、ＷＤ［ＲＥＦ］は配線７４（ＷＤ）［ＲＥＦ］に供給する電位、ＳＮ［１，１］はメモリセル３５［１，１］のノードＳＮ［１，１］の電位、ＳＮ［ｉ，１］はメモリセル３５［ｉ，１］のノードＳＮ［ｉ，１］の電位、ＳＮ［１，ｊ］はメモリセル３５［１，ｊ］のノードＳＮ［１，ｊ］の電位、ＳＮ［ｉ，ｊ］はメモリセル３５［ｉ，ｊ］のノードＳＮ［ｉ，ｊ］の電位、ＳＵＭ１［１］は配線９２（ＳＵＭ１）［１］の電位、ＳＵＭ１［ｋ］は配線９２（ＳＵＭ１）［ｋ］の電位である。
まず、各メモリセル３５のノードＳＮに第１のデータを書き込む動作を説明する。なお、説明に用いる電位“Ｈ”とは高電位を意味し、“Ｌ”とは低電位を意味する。
時刻Ｔ１乃至Ｔ２において、配線７１（ＷＷ）［１］の電位を“Ｈ”とすると、配線７４（ＷＤ）［１］乃至７４（ＷＤ）［ｊ］から供給された第１のデータが、第１のメモリブロック１８が有する１行目のメモリセル３５のノードＳＮ［１，１］乃至［１，ｊ］に書き込まれる。
ここで、第１のデータは、ＶＷＤ［ＲＥＦ］−ＶＷＤ［１，１］乃至ＶＷＤ［ＲＥＦ］−ＶＷＤ［１，ｊ］に予め加工されたデータである。なお、ＶＷＤ［ＲＥＦ］は配線７４（ＷＤ）［ＲＥＦ］に供給する基準電位であり、ＶＷＤ［１，１］乃至ＶＷＤ［１，ｊ］は変換処理の対象となる元データである。
すなわち、配線７４（ＷＤ）［１］の電位であるＶＷＤ［ＲＥＦ］−ＶＷＤ［１，１］は、第１のメモリブロック１８［１，１］のノードＳＮ［１，１］に書き込まれる。また、配線７４（ＷＤ）［ｊ］の電位であるＶＷＤ［ＲＥＦ］−ＶＷＤ［１，ｊ］は、第１のメモリブロック１８［１，ｊ／ｋ］のノードＳＮ［１，ｋ］に書き込まれる。
以降、行毎に順次書き込みを行い、時刻Ｔ３乃至Ｔ４においてｉ行目（最終行）のメモリセル３５への第１のデータの書き込みを行う。
また、時刻Ｔ１乃至Ｔ４においては、配線７１（ＷＷ）［１］乃至７１（ＷＷ）［ｋ］がそれぞれ“Ｈ”となるタイミングで、第１の参照メモリブロック１９が有するメモリセル３５のノードＳＮＲＥＦ［１］乃至ＳＮＲＥＦ［ｋ］にＶＷＤ［ＲＥＦ］が書き込まれる。
次に、回路２２（ＯＵＴＳＵＭ１）［１］乃至２２（ＯＵＴＳＵＭ１）［ｊ］に補正電圧を設定する動作を説明する。
時刻Ｔ４乃至Ｔ５において、配線７７（ＣＳＣ）、配線７３（ＳＥ）［１］、配線７３（ＳＥ）［ＲＥＦ］の電位を“Ｈ”、配線７２（ＲＷ）［１］乃至７２（ＲＷ）［ｋ］の電位をＶＲＷ［ＲＥＦ］とする。ＶＲＷ［ＲＥＦ］は、例えば０Ｖとすることができる。
このとき、配線９１（ＯＵＴ１）［１］には、第１のメモリブロック１８［１，１］内の１列目のメモリセル３５に流れる電流の和ＩＯＵＴ［１］（Ｉ［１，１］乃至Ｉ［ｋ，１］の和）が流れる。また、配線９１（ＯＵＴ１）［ｊ］には、第１のメモリブロック１８［１，ｊ／ｋ］内のｋ列目のメモリセル３５に流れる電流の和ＩＯＵＴ［ｊ］（Ｉ［１，ｋ］乃至Ｉ［ｋ，ｋ］の和）が流れる。また、配線９１（ＯＵＴ１）［ＲＥＦ］には、第１の参照メモリブロック１９内のメモリセル３５に流れる電流の和ＩＯＵＴ［ＲＥＦ］（Ｉ［１］乃至Ｉ［ｋ］の和）が流れる。
ここで、配線７２（ＲＷ）［１］の電位をＶＷ［１］とした場合、第１のメモリブロック１８内のメモリセル３５［１，１］におけるトランジスタ４３のドレイン電流は、Ｉ［１，１］＝ｋ（ＶＷ［１］−Ｖｔｈ＋ＶＷＤ［ＲＥＦ］−ＶＷＤ［１，１］）２となる。また、第１の参照メモリブロック１９内のメモリセル３５［１］におけるトランジスタ４３のドレイン電流は、ＩＲＥＦ［ｉ］＝ｋ（ＶＷ［１］−Ｖｔｈ＋ＶＷＤ［ＲＥＦ］）２となる。ここで、ｋは係数、Ｖｔｈはトランジスタ４３のしきい値電圧である。なお、配線７２（ＲＷ）［１］の電位は容量素子Ｃ１を介してトランジスタ４３のゲート電位に重畳されるため、配線７２（ＲＷ）［１］の電位変化がトランジスタ４３のゲート電位の直接の増加分とはならない。より具体的には、容量素子Ｃ１とトランジスタ４３のゲート容量と寄生容量より算出できる容量結合係数を配線７２（ＲＷ）［１］の電位変化に乗じた電位変化がトランジスタ４３のゲート電位の増加分となる。ここでは、簡単のため、当該容量結合係数を乗じた電位をＶＷ［１］とするが、実際に配線７２（ＲＷ）［１］に供給する電位は、当該容量結合係数を用いることで適宜換算すればよい。
このとき、配線９１（ＯＵＴ１）［１］に流れる電流をＩ［１］＝ΣＩ［１，１］、配線９１（ＯＵＴ１）［ＲＥＦ］に流れる電流をＩＲＥＦ＝ΣＩＲＥＦ［１］とすると、その差分ΔＩ［１］＝ＩＲＥＦ−Ｉ［１］＝ΣＩＲＥＦ［１］−ΣＩ［１，１］＝Σ（ｋ（ＶＷ［１］−Ｖｔｈ＋ＶＷＤ［ＲＥＦ］）２−ｋ（ＶＷ［１］−Ｖｔｈ＋ＶＷＤ［ＲＥＦ］−ＶＷＤ［１，１］）２）＝２ｋΣ（ＶＷ［１］・ＶＷＤ［１，１］）−２ｋΣ（Ｖｔｈ−ＶＷＤ［ＲＥＦ］）・ＶＷＤ［１，１］−ｋΣＶＷＤ［１，１］２である。
上記式における第１項である２ｋΣ（ＶＷ［１］・ＶＷＤ［１，１］）は、配線７２（ＲＷ）［１］の電位ＶＷ［１］とメモリセル３５［１，１］におけるノードＳＮ［１，１］の電位成分であるＶＷＤ［１，１］との積の和に相当する。したがって、当該第１項は、第２項と第３項との和である−２ｋΣ（Ｖｔｈ−ＶＷＤ［ＲＥＦ］）・ＶＷＤ［１，１］−ｋΣＶＷＤ［１，１］２＝Ｉｏｆｆｓｅｔ［１］をΔＩ［ｊ］から差し引くことで算出することができることになる。
なお、Ｉｏｆｆｓｅｔ［１］は、ＶＷ［１］を全て０Ｖ、すなわち、配線７２（ＲＷ）［１］の電位を全て０Ｖとしたときの配線９１（ＯＵＴ１）［１］に流れる電流Ｉ［１］と配線９１（ＯＵＴ１）［ＲＥＦ］に流れる電流ＩＲＥＦとの差分に相当する。
時刻Ｔ４において、配線７７（ＣＳＣ）の電位を“Ｈ”、配線７２（ＲＷ）［１］乃至７２（ＲＷ）［ｋ］の電位を０Ｖとする。このとき、配線９１（ＯＵＴ１）［１］に電流Ｉ［１］が流れ、配線９１（ＯＵＴ１）に電流ＩＲＥＦが流れ、回路２２（ＯＵＴＳＵＭ１）［１］におけるトランジスタ４４には、電流ＩＣ［１］が流れる。また、配線９１（ＯＵＴ１）［ＲＥＦ］に電流ＩＲＥＦが流れる。
回路２２（ＯＵＴＳＵＭ１）［１］において、トランジスタ４８とトランジスタ５３で構成されるカレントミラー回路により、トランジスタ４８およびトランジスタ５２を介して流れる電流（Ｉ［１］＋ＩＣ［１］）は、トランジスタ５３およびトランジスタ５５を介して流れる電流ＩＲＥＦと等しくなる。
また、容量素子Ｃ１には、当該電流ＩＣ［１］を供給しうる電位が格納されることになる。ここで、Ｉｏｆｆｓｅｔ［１］＝ＩＲＥＦ−Ｉ［１］、ＩＲＥＦ＝Ｉ［１］＋ＩＣ［１］から、電流ＩＣ［１］は、Ｉｏｆｆｓｅｔ［１］に等しいことがわかる。したがって、配線７７（ＣＳＣ）の電位を“Ｌ”とした後、回路２２（ＯＵＴＳＵＭ１）［１］におけるトランジスタ４４は、容量素子Ｃ１に保持された電位により、Ｉｏｆｆｓｅｔ［１］を供給する電流源として機能する。また、同様に、回路２２（ＯＵＴＳＵＭ１）［ｊ］におけるトランジスタ４４は、容量素子Ｃ１に保持された電位により、Ｉｏｆｆｓｅｔ［ｊ］を供給する電流源として機能する。
次に、配線７３（ＳＥ）［１］が接続されている第１のメモリブロック１８における積和演算の処理を説明する。
時刻Ｔ５乃至Ｔ６において、配線７８（ＯＰＣ）、配線７３（ＳＥ）［１］、配線７３（ＳＥ）［ＲＥＦ］の電位が“Ｈ”となり、配線７７（ＣＳＣ）の電位が“Ｌ”となり、配線７２（ＲＷ）［１］乃至７２（ＲＷ）［ｋ］の電位は規定した電位ＶＲＷ［１，１］からＶＲＷ［１，ｋ］までのｋ種類のいずれかの値となる。このとき、容量素子Ｃ２に保持された電位により、トランジスタ４４はそれぞれ電流ＩＣ［１］乃至ＩＣ［ｊ］を供給する電流源となる。
ここで、回路１７のトランジスタ４６とトランジスタ４７で構成されるカレントミラー回路により、配線９１（ＯＵＴ１）［１］に流れる電流と電流ＩＣ［１］の和は抵抗Ｒ２に流れる電流と等しくなる。一方、回路１７のトランジスタ４８とトランジスタ５３で構成されるカレントミラー回路により、配線９１（ＯＵＴ１）［ＲＥＦ］に流れる電流は抵抗Ｒ１に流れる電流と等しくなる。
このとき、ＯＰアンプＡＭＰからの配線９２（ＳＵＭ１）［１］に出力される信号はＩＯＵＴ［１］＋ＩＣ［１］−ＩＯＵＴ［ＲＥＦ］に比例した値となる。配線９２（ＳＵＭ１）［１］に出力される信号の値ＶＳＵＭ［１，１］は、積和演算における配線７４（ＷＤ）［１］から第１のメモリブロック１８［１，１］のノードＳＮ［１，１］乃至ＳＮ［ｋ，１］に書き込まれた電位ＶＷＤ［ＲＥＦ］−ＶＷＤ［１，１］乃至ＶＷＤ［ＲＥＦ］−ＶＷＤ［ｋ，１］のそれぞれからＶＷＤ［ＲＥＦ］を引いた電位と、配線７２（ＲＷ）［１］乃至［ｋ］から入力された電位ＶＲＷ［１，１］乃至ＶＲＷ［１，ｋ］の積の和となる。すなわち、１行目の積（ＶＷＤ［１，１］×ＶＲＷ［１，１］）からｋ行目の積（ＶＷＤ［ｋ，１］×ＶＲＷ［１，ｋ］）までのすべてを足した値に相当する。
同様に配線９２（ＳＵＭ１）［ｊ］に出力される信号の値ＶＳＵＭ［１，ｊ］は、積和演算における配線７４（ＷＤ）［ｊ］から第１のメモリブロック１８［１，ｊ／ｋ］のノードＳＮ［１，１］乃至ＳＮ［ｋ，１］に書き込まれた電位ＶＷＤ［ＲＥＦ］−ＶＷＤ［１，ｊ］乃至ＶＷＤ［ＲＥＦ］−ＶＷＤ［ｋ，ｊ］のそれぞれからＶＷＤ［ＲＥＦ］を引いた電位と、配線７２（ＲＷ）［１］乃至７２（ＲＷ）［ｋ］から入力された電位ＶＲＷ［１，１］乃至ＶＲＷ［１，ｋ］の積の和となる。すなわち、１行目の積（ＶＷＤ［１，ｊ］×ＶＲＷ［１，１］）からｋ行目の積（ＶＷＤ［ｋ，ｊ］×ＶＲＷ［１，ｋ］）までのすべてを足した値に相当する。
時刻Ｔ７乃至Ｔ８では、配線７２（ＲＷ）［１］乃至７２（ＲＷ）［ｋ］の電位は規定した電位ＶＲＷ［ｋ，１］乃至ＶＲＷ［ｋ，ｋ］となる。配線９２（ＳＵＭ１）［１］に出力される信号の値ＶＳＵＭ［１，１］は、積和演算における配線７４（ＷＤ）［１］から第１のメモリブロック１８［１，１］のノードＳＮ［１，ｋ］乃至ＳＮ［ｋ，ｋ］に書き込まれた電位ＶＷＤ［ＲＥＦ］−ＶＷＤ［１，ｊ］乃至ＶＷＤ［ＲＥＦ］−ＶＷＤ［ｋ，ｊ］のそれぞれからＶＷＤ［ＲＥＦ］を引いた電位と、配線７２（ＲＷ）［１］乃至７２（ＲＷ）［ｋ］から入力された電位ＶＲＷ［ｋ，１］乃至ＶＲＷ［ｋ，ｋ］の積の和となる。
同様に配線９２（ＳＵＭ１）［ｊ］に出力される信号の値ＶＳＵＭ［ｋ，ｊ］は、積和演算における配線７４（ＷＤ）［ｊ］から第１のメモリブロック１８［１，ｊ／ｋ］のノードＳＮ［１，ｋ］乃至ＳＮ［ｋ，ｋ］に書き込まれた電位ＶＷＤ［ＲＥＦ］−ＶＷＤ［１，ｊ］乃至ＶＷＤ［ＲＥＦ］−ＶＷＤ［ｋ，ｊ］のそれぞれからＶＷＤ［ＲＥＦ］を引いた電位と、配線７２（ＲＷ）［１］乃至７２（ＲＷ）［ｋ］から入力された電位ＶＲＷ［ｋ，１］乃至ＶＲＷ［ｋ，ｋ］の積の和となる。
すなわち、時刻Ｔ５乃至Ｔ８の期間に、配線７２（ＲＷ）［１］乃至７２（ＲＷ）［ｋ］のそれぞれはｋ回電位を変化させ、その都度、配線９２（ＳＵＭ１）［１］乃至９２（ＳＵＭ１）［ｊ］には配線７２（ＲＷ）［１］乃至７２（ＲＷ）［ｋ］の電位に依存した信号を出力する。つまり、時刻Ｔ４乃至Ｔ８の期間に１行目の第１のメモリブロック１８［１，１］乃至１８［１，ｊ／ｋ］内のメモリセル３５に対してブロック毎に１次元離散コサイン変換を行ったことになる。
以上が配線７３（ＳＥ）［１］で制御される第１のメモリブロック１８に関する１次元離散コサイン変換を行うための動作の一例の説明である。
時刻Ｔ９乃至Ｔ１２は、配線７３（ＳＥ）［ｉ／ｋ］で制御される第１のメモリブロック１８に関する１次元離散コサイン変換を行うための動作を示しており、上述した配線７３（ＳＥ）［１］で制御されるメモリブロック１８に対する動作の説明を参照することができる。
時刻Ｔ１２において、全ての第１のメモリブロック１８が有するメモリセル３５に対して、ブロック毎に１次元離散コサイン変換を行ったデータが出力される。すなわち、ブロック毎に入力されたデータＸと係数Ｃの逆行列の積であるデータＺを算出していることとなる。
図６は、回路２０の詳細を示すブロック図である。演算ブロック２１は回路１７と電気的に接続され、回路１７の列出力配線である配線９２（ＳＵＭ１）［１：ｊ］と同数分が設けられる。演算ブロック２１は、第２のメモリブロック２４［Ａ］、第２のメモリブロック２４［Ｂ］およびインバータ回路２６を有する。また、回路２０は、第２の参照メモリブロック２５を有する。
第２のメモリブロック２４［Ａ］、［Ｂ］は、演算の対象となる第２のデータを格納するメモリセルの集合である。第２のメモリブロック２４［Ａ］、［Ｂ］には、第１のメモリブロック１８と同様にｋ行ｋ列に配置したメモリセルが設けられる。また、第２の参照メモリブロック２５は、ｋ個のメモリセル（１行ｋ列）で構成することができる。
回路２８はロードライバとしての機能を有することができ、メモリセルを行毎に順次選択することができる。回路２８は、ｋ本の配線５７１（ＷＷ２）を制御することによりメモリセルの行の選択を行う。
回路２９は、第２のメモリブロック２４［Ａ］、［Ｂ］に対して積和の係数となる行列Ｃのデータを入力する回路である。第２のメモリブロック２４［Ａ］、［Ｂ］と回路２９はｋ本の配線５７２（ＲＷ２Ａ）およびｋ本の配線５７２（ＲＷ２Ｂ）で電気的に接続される。回路２９は、１本の配線にｋ種類の電圧を出力させることができる。
また、回路２９は、第２の参照メモリブロック２５とｋ本の配線５７２（ＲＷ２ＲＥＦ）で電気的に接続される。第２の参照メモリブロック２５は、演算に用いる特定の値を格納するメモリセルの集合である。
回路２９は、回路３９から配線５７３（ＳＥ２）および配線５７８（ＯＰＣ２）に出力される信号に応じて出力を変更できる回路とする。例えば、配線５７３（ＳＥ２）、配線５７８（ＯＰＣ２）から出力される信号が“Ｈ”のとき、配線５７２（ＲＷ２Ｂ）［１：ｋ］にｋ種類の電圧がそれぞれ出力される。また、配線５７３（ＳＥ２）から出力される信号が“Ｌ”、配線５７８（ＯＰＣ２）から出力される信号が“Ｈ”のとき、配線５７２（ＲＷ２Ａ）［１：ｋ］にｋ種類の電圧がそれぞれ出力される。また、配線５７３（ＳＥ２）の値に関わらず配線５７８（ＯＰＣ２）が“Ｈ”のとき、配線５７２（ＲＷ２ＲＥＦ）［１：ｋ］にｋ種類の電圧がそれぞれ出力される。また、配線５７８（ＯＰＣ２）から出力される信号が“Ｌ”のとき、配線５７２（ＲＷ２Ａ）［１：ｋ］、配線５７２（ＲＷ２Ｂ）［１：ｋ］、配線５７２（ＲＷ２ＲＥＦ）［１：ｋ］にはＶＲＷ２［ＲＥＦ］が出力される。
回路３０は、アナログ演算を行う回路である。回路３０は、第２のメモリブロック２４［Ａ］、［Ｂ］および第２の参照メモリブロック２５が有する各行のメモリセルがそれぞれ電気的に接続されるｊ＋１本の配線９３（ＯＵＴ２）と電気的に接続される。また、回路３０の演算結果は、配線９４（ＳＵＭ２）［１］乃至９４（ＳＵＭ２）［ｊ］から出力される。
回路３０は、図７に示すように回路１７と同様の構成とすることができ、列出力回路としての機能させることのできる回路５２２（ＯＵＴＳＵＭ２）［１］乃至５２２（ＯＵＴＳＵＭ２）［ｊ］および参照電流回路として機能させることのできる回路５２３（ＯＵＴＲＥＦ２）を有する。配線５７７（ＣＳＣ２）、配線５７８（ＯＰＣ２）は、回路３９が出力する信号を供給する信号線として機能させることができる。
図８（Ａ）は、第２のメモリブロック２４［Ａ］、［Ｂ］の回路図の一例である。また、図８（Ｂ）は、第２の参照メモリブロック２５の回路図の一例である。
第２のメモリブロック２４［Ａ］、［Ｂ］はｋ行ｋ列に設けられたメモリセル３６を有する。第２の参照メモリブロック２５は１行ｋ列に設けられたメモリセル３６を有する。また、第２のメモリブロック２４［Ａ］、［Ｂ］は、行毎に設けられたトランジスタ５５およびトランジスタ５６を有する。
メモリセル３６は、トランジスタ５７と、トランジスタ５８と、容量素子Ｃ３と、を有する。トランジスタ５７のソースまたはドレインの一方は、トランジスタ５８のゲートと電気的に接続される。トランジスタ５７のソースまたはドレインの一方は、容量素子Ｃ３の一方の電極と電気的に接続される。トランジスタ５７のソースまたはドレインの他方は、配線５７４（ＷＤ２）と電気的に接続される。容量素子Ｃ３の他方の電極は、配線５７２（ＲＷ２）と電気的に接続される。トランジスタ５８のソースまたはドレインの一方は、配線７５（ＶＳＳ）と電気的に接続される。
トランジスタ５７のゲートは、同一の行に設けられたトランジスタ５６のソースまたはドレインの一方と電気的に接続される。トランジスタ５６のゲートは、配線５７３（ＳＥ２）と電気的に接続される。トランジスタ５６のソースまたはドレインの他方は、配線５７１（ＷＷ２）と電気的に接続される。
トランジスタ５８のソースまたはドレインの他方は、同一の行に設けられたトランジスタ５５のソースまたはドレインの一方と電気的に接続される。トランジスタ５５のソースまたはドレインの他方は、配線９３（ＯＵＴ２）と電気的に接続される。トランジスタ５５のゲートは、インバータ回路２７の出力端子と電気的に接続される。インバータ回路２７の入力端子は、配線５７３（ＳＥ２）と電気的に接続される。
第２の参照メモリブロック２５は、トランジスタ５７、トランジスタ５８および容量素子Ｃ３の間の接続構成は第２のメモリブロック２４［Ａ］、［Ｂ］と同等である。ただし、第２の参照メモリブロック２５は、トランジスタ５５およびトランジスタ５６を有さない構成であり、トランジスタ５７のゲートは配線７１（ＷＷ）［１］と電気的に接続される。トランジスタ５８のソースまたはドレインの他方は、配線９３（ＯＵＴ２）［ＲＥＦ］と電気的に接続される。また、各メモリセル３６のトランジスタ５７のソースまたはドレインの他方は、配線７４（ＷＤ２）［ＲＥＦ］と電気的に接続される。
第２のメモリブロック２４［Ａ］、［Ｂ］の各メモリセル３６の電荷保持ノード（ＳＮ２［１，１］、ＳＮ２［ｋ，１］、ＳＮ２［１，ｋ］、ＳＮ２［ｋ，ｋ］）のそれぞれには、配線５７４（ＷＤ２）［１］乃至５７４（ＷＤ２）［ｋ］からトランジスタ５７を介して第２のデータが入力される。また、第２の参照メモリブロック２５の各メモリセル３６の電荷保持ノード（ＳＮＲＥＦ２［１］、ＳＮＲＥＦ２［ｋ］）のそれぞれには、配線７４（ＷＤ２）［ＲＥＦ］からトランジスタ５７を介して基準電位が入力される。
図９に回路２０の動作を説明するタイミングチャートを示す。ＷＷ２［１］は配線５７１（ＷＷ２）［１］に供給する電位、ＷＷ２［ｋ］は配線５７１（ＷＷ）［ｋ］に供給する電位、ＣＳＣ２は配線５７７（ＣＳＣ２）に供給する電位、ＯＰＣ２は配線５７８（ＯＰＣ２）に供給する電位、ＳＥ２は配線５７３（ＳＥ２）に供給する電位、ＲＷ２Ａ［１］は配線５７２（ＲＷ２Ａ）［１］に供給する電位、ＲＷ２Ａ［ｋ］は配線５７２（ＲＷ２Ａ）［ｋ］に供給する電位、ＲＷ２Ｂ［１］は配線５７２（ＲＷ２Ｂ）［１］に供給する電位、ＲＷ２Ｂ［ｋ］は配線５７２（ＲＷ２Ｂ）［ｋ］に供給する電位、ＲＷ２ＲＥＦ［１］は配線５７２（ＲＷ２ＲＥＦ）［１］に供給する電位、ＲＷ２ＲＥＦ［ｋ］は配線５７２（ＲＷ２ＲＥＦ）［ｋ］に供給する電位、ＳＵＭ２［１］は配線９４（ＳＵＭ２）［１］の電位、ＳＵＭ１［ｋ］は配線９４（ＳＵＭ２）［ｋ］の電位である。なお、図９において、ＣＳＣ乃至ＳＵＭ１［ｋ］は回路１０の動作を示しており、図５の説明を参照することができる。
時刻Ｔ１乃至Ｔ４はノードＳＮに各電位を書き込む動作、すなわち前述した回路１０の動作である。当該期間中に、配線７１（ＷＷ）［１］の電位が“Ｈ”となるタイミングで第２の参照メモリブロック２５のメモリセル３６に基準電位であるＷＤ２［ＲＥＦ］のデータを書き込む。なお、データを書き込むタイミングは、配線７１（ＷＷ）［１］乃至７１（ＷＷ）［ｋ］のいずれかが“Ｈ”となるタイミングであればよい。
時刻Ｔ５乃至Ｔ６において、配線５７１（ＷＷ２）［１］、配線５７３（ＳＥ２）が“Ｈ”となり、演算ブロック２１［１］乃至２１［ｊ］内の第２のメモリブロック２４［Ａ］内のノードＳＮ２［１，１］乃至ＳＮ２［１，ｊ］に電位ＶＳＵＭ１［１，１］乃至［１，ｊ］が配線５７４（ＷＤ２）［１］乃至５７４（ＷＤ２）［ｊ］を介して書き込まれる。
つまり、第２のメモリブロック２４［Ａ］内の配線５７１（ＷＷ２）［１］が電気的に接続されたメモリセル３６に、配線９２（ＳＵＭ１）［１］乃至９２（ＳＵＭ１）［ｊ］から出力された第２のデータが書き込まれる。
時刻Ｔ７乃至Ｔ８において、配線５７１（ＷＷ２）［ｋ］、配線５７３（ＳＥ２）が“Ｈ”となり、演算ブロック２１［１］乃至２１［ｊ］内の第２のメモリブロック２４［Ａ］内のノードＳＮ２［ｋ，１］乃至ＳＮ２［ｋ，ｊ］に電位ＶＳＵＭ１［ｋ，１］乃至ＶＳＵＭ１［ｋ，ｊ］が配線５７４（ＷＤ２）［１］乃至５７４（ＷＤ２）［ｊ］を介して書き込まれる。
つまり、第２のメモリブロック２４［Ａ］内の配線５７１（ＷＷ２）［ｋ］が電気的に接続されたメモリセル３６に、配線９２（ＳＵＭ１）［１］乃至９２（ＳＵＭ１）［ｊ］から出力された第２のデータが書き込まれる。
すなわち、回路１０で演算されて得られた第２のデータはラッチ回路などを経由せず、そのまま回路２０のノードＳＮ２に書き込まれる。
時刻Ｔ９乃至Ｔ１０において、配線５７７（ＣＳＣ２）の電位を“Ｈ”、配線５７３（ＳＥ２）の電位を“Ｌ”、配線５７２（ＲＷ２Ａ）［１］乃至５７２（ＲＷ２Ａ）［ｋ］、配線５７２（ＲＷ２Ｂ）［１］乃至５７２（ＲＷ２Ｂ）［ｋ］および配線５７２（ＲＷ２ＲＥＦ）［１］乃至５７２（ＲＷ２ＲＥＦ）［ｋ］の電位をＶＲＷ２［ＲＥＦ］とする。ここで、配線９３（ＯＵＴ２）［１］には第２のメモリブロック２４［Ａ］内のメモリセル３６に流れる電流Ｉ２［１，１］乃至Ｉ２［１，ｋ］の和である電流ＩＯＵＴ２［１］が流れ、配線９３（ＯＵＴ２）［ＲＥＦ］には第２の参照メモリブロック２５内のメモリセル３６に流れる電流ＩＲＥＦ２［１］乃至ＩＲＥＦ２［ｋ］の和である電流ＩＯＵＴ２［ＲＥＦ］が流れる。
すなわち、演算ブロック２１［１］乃至２１［ｊ／ｋ］内の第２のメモリブロック２４［Ａ］内に対して、回路３０が有する回路５２２（ＯＵＴＳＵＭ２）［１］乃至５２２（ＯＵＴＳＵＭ２）［ｊ］に補正電圧を設定する動作を行う。
時刻Ｔ１０乃至Ｔ１１において、配線５７８（ＯＰＣ２）および配線５７１（ＷＷ２）［１］の電位を“Ｈ”、配線５７３（ＳＥ２）および配線５７７（ＣＳＣ２）の電位を“Ｌ”とし、配線５７２（ＲＷ２Ａ）［１］乃至５７２（ＲＷ２Ａ）［ｋ］および配線５７２（ＲＷ２ＲＥＦ）［１］乃至５７２（ＲＷ２ＲＥＦ）［ｋ］の電位は規定した電位ＶＲＷ２［１，１］乃至ＶＲＷ２［１，ｋ］とし、配線５７２（ＲＷ２Ｂ）［１］乃至５７２（ＲＷ２Ｂ）［ｋ］の電位はＶＲＷ２［ＲＥＦ］とする。
ここで、配線９４（ＳＵＭ２）［１］に出力される信号の値ＶＳＵＭ２［１，１］は、積和演算における配線５７４（ＷＤ２）［１］から第２のメモリブロック２４［Ａ］のノードＳＮ２［１，１］乃至ＳＮ２［１，ｋ］に書き込まれた電位ＶＳＵＭ［１，１］乃至ＶＳＵＭ［１，ｋ］のそれぞれからＶＷＤ２［ＲＥＦ］を引いた電位と、配線５７２（ＲＷ２Ａ）［１］乃至５７２（ＲＷ２Ａ）［ｋ］から入力された電位ＶＲＷ２［１，１］乃至ＶＲＷ２［１，ｋ］の積の和となる。すなわち、１列目の積（ＶＳＵＭ［１，１］×ＶＲＷ２［１，１］）からｋ列目の積（ＶＳＵＭ［１，ｋ］×ＶＲＷ２［１，ｋ］）までのすべてを足した値に相当する。
また、演算ブロック２１［１］乃至２１［ｊ］内の第２のメモリブロック２４［Ｂ］内のノードＳＮ２［１，１］乃至ＳＮ２［１，ｊ］に電位ＶＳＵＭ１［ｋ＋１，１］乃至ＶＳＵＭ１［ｋ＋１，ｊ］が配線５７４（ＷＤ２）［１］乃至５７４（ＷＤ２）［ｊ］を介して書き込まれる。
つまり、第２のメモリブロック２４［Ｂ］内の配線５７１（ＷＷ２）［１］が電気的に接続されたメモリセル３６に、配線９２（ＳＵＭ１）［１］乃至９２（ＳＵＭ１）［ｊ］から出力された第２のデータが書き込まれる。このとき、第２のメモリブロック２４［Ｂ］に接続される配線５７２（ＲＷ２Ｂ）［１］乃至５７２（ＲＷ２Ｂ）［ｋ］のデータはＶＲＷ２［ＲＥＦ］とする。
時刻Ｔ１１乃至Ｔ１２において、配線５７８（ＯＰＣ２）および配線５７１（ＷＷ２）［ｋ］の電位を“Ｈ”、配線５７３（ＳＥ２）および配線５７７（ＣＳＣ２）の電位を“Ｌ”とし、配線５７２（ＲＷ２Ａ）［１］乃至５７２（ＲＷ２Ａ）［ｋ］および配線５７２（ＲＷ２ＲＥＦ）［１］乃至５７２（ＲＷ２ＲＥＦ）［ｋ］の電位は規定した電位ＶＲＷ２［ｋ，１］乃至ＶＲＷ２［ｋ，ｋ］とし、配線５７２（ＲＷ２Ｂ）［１］乃至５７２（ＲＷ２Ｂ）［ｋ］の電位はＶＲＷ２［ＲＥＦ］とする。
ここで、配線９４（ＳＵＭ２）［１］に出力される信号の値ＶＳＵＭ２［ｋ，１］は、積和演算における配線５７４（ＷＤ２）［１］から第２のメモリブロック２４［Ａ］のノードＳＮ２［１，１］乃至ＳＮ２［１，ｋ］に書き込まれた電位ＶＳＵＭ［ｋ，１］乃至ＶＳＵＭ［ｋ，ｋ］のそれぞれからＶＷＤ２［ＲＥＦ］を引いた電位と、配線５７２（ＲＷ２Ａ）［１］乃至５７２（ＲＷ２Ａ）［ｋ］から入力された電位ＶＲＷ２［ｋ，１］乃至ＶＲＷ２［ｋ，ｋ］の積の和となる。すなわち、１列目の積（ＶＳＵＭ［ｋ，１］×ＶＲＷ２［ｋ，１］）からｋ列目の積（ＶＳＵＭ［ｋ，ｋ］×ＶＲＷ２［ｋ，ｋ］）までのすべてを足した値に相当する。
また、演算ブロック２１［１］乃至２１［ｊ］内の第２のメモリブロック２４［Ｂ］内のノードＳＮ２［ｋ，１］乃至ＳＮ２［ｋ，ｊ］に電位ＶＳＵＭ１［ｋ＋１，１］乃至ＶＳＵＭ１［ｋ＋１，ｊ］が配線５７４（ＷＤ２）［１］乃至５７４（ＷＤ２）［ｊ］を介して書き込まれる。
つまり、第２のメモリブロック２４［Ｂ］内の配線５７１（ＷＷ２）［ｋ］が電気的に接続されたメモリセル３６に、配線９２（ＳＵＭ１）［１］乃至９２（ＳＵＭ１）［ｊ］から出力された第２のデータが書き込まれる。
すなわち、配線５７３（ＳＥ２）は、第２のメモリブロック２４［Ａ］および２４［Ｂ］が有するトランジスタ５６のゲートと電気的に接続され、かつ第２のメモリブロック２４［Ａ］または２４［Ｂ］の一方とインバータ回路２６を介して電気的に接続されているため、配線５７３（ＳＥ２）の電位を“Ｈ”または“Ｌ”とすることで、第２のメモリブロック２４［Ａ］および２４［Ｂ］のどちらか一方に第２のデータの書き込みを行うことができる。
また、配線５７３（ＳＥ２）は、第２のメモリブロック２４［Ａ］および２４［Ｂ］が有するトランジスタ５５のゲートとインバータ回路２７を介して電気的に接続されている。したがって、第２のメモリブロック２４［Ａ］および２４［Ｂ］の一方が第２のデータの書き込み中であるとき、第２のメモリブロック２４［Ａ］および２４［Ｂ］の他方は回路３０と接続されて、既に書き込まれている第２のデータの積和演算を行うことができる。
したがって、本発明の一態様の半導体装置では、配線５７３（ＳＥ２）の電位を“Ｈ”と“Ｌ”に交互に切り替えることで、第２のメモリブロック２４［Ａ］および２４［Ｂ］において、データの書き込みおよび当該データの演算を並列処理することができる。つまり、２次元離散コサイン変換処理を高速に行うことができる。
回路１０および回路２０に用いるトランジスタは、バックゲートを設けた構成であってもよい。例えば、図１０（Ａ）、（Ｂ）は、図３に示す第１のメモリブロック１８が有するトランジスタ４１乃至トランジスタ４３にバックゲートを設けた構成である。図１０（Ａ）は、当該バックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。図１０（Ａ）では、一例としてバックゲートが低電位を供給する配線７５（ＶＳＳ）と接続する例を示しているが、その他の配線に接続する構成であってもよい。また、図１０（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させ、かつオフ電流を減少させることができる。また、所望のトランジスタが適切な電気特性を有するように、図１０（Ａ）および図１０（Ｂ）の構成などを組み合わせた構成としてもよい。なお、バックゲートが設けられないトランジスタがあってもよい。また、トランジスタにバックゲートを設ける構成は、回路１０および回路２０が有するその他のトランジスタにも適用することができる。
本発明の一態様の半導体装置の具体的な構成例について、図面を参照して説明する。図１１（Ａ），（Ｂ）は、図３に示す第１のメモリブロック１８が有するトランジスタ４２、トランジスタ４３および容量素子Ｃ１の具体的な接続形態の一例を示している。図１１（Ａ）はトランジスタ４２のチャネル長方向を表す断面図である。図１１（Ｂ）は図１１（Ａ）に示す一点鎖線Ｘ１−Ｘ２の断面図であり、トランジスタ４２のチャネル幅方向の断面を表している。図１１（Ｃ）は図１１（Ａ）に示す一点鎖線Ｙ１−Ｙ２の断面図であり、トランジスタ４３のチャネル幅方向の断面を表している。
トランジスタ４２にはオフ電流が非常に小さい、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタ）を用いることが好ましい。当該トランジスタを用いることで、トランジスタ４２をオフ状態とした場合、ノードＳＮの電位は長期間保持される。
トランジスタ４３は、読み出しトランジスタとして増幅率が高いことが望まれるため、シリコンを用いたトランジスタ（以下、Ｓｉトランジスタ）を用いることが好ましい。例えば、基板６００をシリコン基板とし、基板６００にトランジスタ４３を形成することができる。
基板６００はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
したがって、図１１（Ａ）に示すように、トランジスタ４２および容量素子Ｃ１が設けられる層１１００と、トランジスタ４３が設けられる層１２００との積層構成とすることができる。当該構成とすることで、半導体装置の面積を小さくすることができる。なお、二つの層の境界近傍に設けられる要素（絶縁層、配線、コンタクトプラグなど）は、どちらの層に設けられていてもよい。また、一方の層の要素の一部が他方の層に設けられていてもよい。
容量素子Ｃ１は、例えば、トランジスタ４２の上に絶縁層８５、８６を介して設ける構成とすることができる。導電層７９を一方の電極、配線７２（ＲＷ）を他方の電極、絶縁層８８を誘電体として、層１１００に設けることができる。絶縁層８８には、例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。なお、容量素子Ｃ１は、層１２００に設けてもよい。
本実施の形態で説明する断面図において、配線、電極およびコンタクトプラグ（導電体８９）を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、配線と電極が導電体８９を介して接続される形態は一例であり、電極が配線と直接接続される場合もある。
各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層８１乃至絶縁層８７等が設けられる。例えば、絶縁層８１乃至絶縁層８７等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８１乃至絶縁層８７等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行ってもよい。
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
図１１（Ａ）において、トランジスタ４２はバックゲートを有する形態を例示しているがバックゲートを有さない形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する他の回路の構成にも適用することができる。
ここで、図１１（Ａ）、（Ｃ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、図１２（Ａ）に示すようにプレーナー型であってもよい。または、図１２（Ｂ）に示すように、シリコン薄膜の活性層６５０を有するトランジスタであってもよい。また、活性層６５０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。また、図１２（Ｂ）の構成において、基板６１０にはガラス基板などを用いることができる。また、１２（Ｃ）に示すように、トランジスタ４３をＯＳトランジスタとしてもよい。または、トランジスタ４２およびトランジスタ４３の両方をＳｉトランジスタとすることもできる。
図１１（Ａ）に示すように、ＯＳトランジスタが形成される領域と、Ｓｉトランジスタが形成される領域との間には絶縁層８０が設けられる。
トランジスタ４３の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ４３の信頼性を向上させる効果がある。一方、トランジスタ４２の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ４２の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、ＯＳトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ４３等の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ４２等の信頼性も向上させることができる。
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、半導体装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、半導体装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１に示す回路１０に撮像素子を設けた半導体装置について説明する。なお、メモリセルアレイ１１、回路１３、回路１４および回路３９以外は実施の形態１と同じ構成とすることができ、重複する説明は省略する。
図１３は、第１のメモリブロック１８および第１の参照メモリブロック１９の実施の形態１とは異なる回路図の一例である。実施の形態１に示す第１のメモリブロック１８は、外部から演算対象のデータをノードＳＮに入力する構成であるが、本実施の形態に示す第１のメモリブロック１８は撮像素子の構成を有し、ノードＳＮの電位を露光によって確定させる。
図１３に示す第１のメモリブロック１８は、ｋ行ｋ列に設けられたメモリセル３７を有する。第１の参照メモリブロック１９はｋ行１列に設けられたメモリセル３８を有する。また、第１のメモリブロック１８および第１の参照メモリブロック１９は、列毎に設けられたトランジスタ４１を有する。
メモリセル３７は、トランジスタ６０と、トランジスタ６１と、トランジスタ６２と、容量素子Ｃ１と、光電変換素子ＰＤと、を有する。トランジスタ６０のソースまたはドレインの一方は、トランジスタ６１のソースまたはドレインの一方と電気的に接続される。トランジスタ６１のソースまたはドレインの一方は、トランジスタ６２のゲートと電気的に接続される。トランジスタ６１のソースまたはドレインの一方は、容量素子Ｃ１の一方の電極と電気的に接続される。トランジスタ６１のソースまたはドレインの他方は、光電変換素子ＰＤの一方の電極と電気的に接続される。
トランジスタ６０のソースまたはドレインの他方は、配線７４（ＷＤ）と電気的に接続される。トランジスタ６０のゲートは、配線７１（ＷＷ）と電気的に接続される。容量素子Ｃ１の他方の電極は、配線７２（ＲＷ）と電気的に接続される。光電変換素子ＰＤの他方の電極およびトランジスタ６２のソースまたはドレインの一方は、配線７５（ＶＳＳ）と電気的に接続される。配線７５（ＶＳＳ）には、例えば低電源電位を供給することができる。
トランジスタ６２のソースまたはドレインの他方は、同一の列に設けられたトランジスタ４１のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のゲートは、配線７３（ＳＥ）と電気的に接続される。トランジスタ４１のソースまたはドレインの他方は、配線９１（ＯＵＴ１）と電気的に接続される。
光電変換素子ＰＤを利用してノードＳＮの電位が変化する構成ならば、図１３に示す回路以外の構成であってもよい。
本実施の形態における第１の参照メモリブロック１９は、実施の形態１に示す第１の参照メモリブロック１９と同一の構成とすることができる。すなわち、メモリセル３５とメモリセル３８とは同一の構成を有する。
また、実施の形態１に示す回路１３はメモリセル３５の各行を選択する機能を有するが、本実施の形態のメモリセル３７には全てに基準電位ＶＰＲを書き込むため、本実施の形態の回路１３は、行を選択する機能を有さなくてもよい。すなわち、本実施の形態の回路１３は、トランジスタ６０の導通を制御できる信号を出力する機能を有していればよい。または、回路１３を設けず、回路３９でトランジスタ６０の導通を制御してもよい。
また、実施の形態１に示す回路１４は演算対象のデータを供給する機能を有するが、本実施の形態における回路１４は、第１のメモリブロック１８、第１の参照メモリブロック１９および第２の参照メモリブロック２５に配線７４（ＷＤ）を介して基準電位ＶＰＲを供給する機能を有していればよい。
また、本実施の形態において、各種制御信号を出力する回路３９は、配線６６（ＴＸ）を介してトランジスタ６１の導通を制御する信号を供給する機能を有する。
実施の形態１に示す各第１のメモリブロック１８内の１行目のメモリセル３５には、ＶＷＤ［ＲＥＦ］−ＶＷＤ［１，１］乃至ＶＷＤ［ＲＥＦ］−ＶＷＤ［１，ｊ］に予め加工されたデータが回路１４から供給され、当該データについて演算処理が行われる。
一方、本実施の形態に示す各第１のメモリブロック１８内の１行目のメモリセル３７には、はじめに基準電位ＶＰＲが格納され、光電変換素子ＰＤによる電荷の放出でＶＷＤ［１，１］乃至ＶＷＤ［１，ｊ］のデータを確定させる。また、第１の参照メモリブロック１９のメモリセル３８にも、基準電位ＶＰＲを格納しておく。すなわち、メモリセル３７にはＶＰＲ−ＶＷＤ［１，１］乃至ＶＰＲ−ＶＷＤ［１，ｊ］のデータが格納され、実施の形態１と同様の演算処理を行うことができる。
上記光電変換素子ＰＤによる電荷の放出はトランジスタ６１の導通、非導通によって制御することができる。トランジスタ６１のゲートには配線６６（ＴＸ）を介して回路３９が電気的に接続されており、回路３９が出力する制御信号により全メモリセル３７で略同時に光電変換素子ＰＤによる電荷の放出が行われる。すなわち、グローバルシャッター方式で撮像動作が行われる。
トランジスタ６０およびトランジスタ６１には、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタの低いオフ電流特性により、ノードＳＮの電位を長時間保持することができ、グローバルシャッター方式での撮像を可能とすることができる。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子ＰＤでは、アバランシェ増倍を利用するために比較的高い電圧（例えば、１０Ｖ以上）を印加して動作させることが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子ＰＤとを組み合わせることで、信頼性の高い撮像装置とすることができる。
セレン系材料を用いた光電変換素子ＰＤは、可視光に対する外部量子効率が高い特性を有する。また、セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を有する。セレン系材料を用いた光電変換素子ＰＤでは、アバランシェ倍増により増幅が大きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層５６１に用いることで、画素面積が縮小しても十分な光電流を得ることができる。したがって、セレン系材料を用いた光電変換素子ＰＤは、低照度環境における撮像にも適しているといえる。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、例えば、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
また、セレン系材料として銅、インジウム、セレンの化合物（ＣＩＳ）を用いてもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を用いてもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ増倍を利用する光電変換素子ＰＤを形成することができる。
また、光電変換素子ＰＤには、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。または、シリコン基板を光電変換層としたｐｎ型フォトダイオードを用いてもよい。
以上により、本実施の形態の半導体装置を用いることで、撮像動作から２次元離散コサイン変換処理までを高速かつ低消費電力で行うことができる。また、撮像データを保持するメモリ等を別途設ける必要がなくなることから、回路面積を縮小することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図１４（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図１４（Ｂ）に相当する。また、図１４（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図１６（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
図１４（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。
導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
本発明の一態様のトランジスタは、図１４（Ｃ）、（Ｄ）に示す構成であってもよい。図１４（Ｃ）はトランジスタ１０２の上面図であり、図１４（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図１４（Ｄ）に相当する。また、図１４（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図１６（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
本発明の一態様のトランジスタは、図１４（Ｅ）、（Ｆ）に示す構成であってもよい。図１４（Ｅ）はトランジスタ１０３の上面図であり、図１４（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図１４（Ｆ）に相当する。また、図１４（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図１６（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
図１４（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
本発明の一態様のトランジスタは、図１５（Ａ）、（Ｂ）に示す構成であってもよい。図１５（Ａ）はトランジスタ１０４の上面図であり、図１５（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図１５（Ｂ）に相当する。また、図１５（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図１６（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
図１５（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３２と同様に低抵抗化することができる。
領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５の低抵抗化を行わない場合もある。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
本発明の一態様のトランジスタは、図１５（Ｃ）、（Ｄ）に示す構成であってもよい。図１５（Ｃ）はトランジスタ１０５の上面図であり、図１５（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図１５（Ｄ）に相当する。また、図１５（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図１６（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。
導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
本発明の一態様のトランジスタは、図１５（Ｅ）、（Ｆ）に示す構成であってもよい。図１５（Ｅ）はトランジスタ１０６の上面図であり、図１５（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図１５（Ｆ）に相当する。また、図１５（Ａ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図１６（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。
トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。
本発明の一態様のトランジスタは、図１７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図１６（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。導電層１７３を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図１７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図１６（Ｄ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。
図１４および図１５におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図１８（Ｂ）、（Ｃ）または図１８（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることができる。
図１８（Ａ）は酸化物半導体層１３０の上面図であり、図１８（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の断面図である。また、図１８（Ｄ）、（Ｅ）は、三層構造である酸化物半導体層１３０の断面図である。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
本発明の一態様のトランジスタは、図１９（Ａ）、（Ｂ）に示す構成であってもよい。図１９（Ａ）はトランジスタ１０７の上面図であり、図１９（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図１９（Ｂ）に相当する。また、図１９（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。
本発明の一態様のトランジスタは、図１９（Ｃ）、（Ｄ）に示す構成であってもよい。図１９（Ｃ）はトランジスタ１０８の上面図であり、図１９（Ｃ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図１９（Ｄ）に相当する。また、図１９（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図２１（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。
本発明の一態様のトランジスタは、図１９（Ｅ）、（Ｆ）に示す構成であってもよい。図１９（Ｅ）はトランジスタ１０９の上面図であり、図１９（Ｅ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図１９（Ｆ）に相当する。また、図１９（Ｅ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
本発明の一態様のトランジスタは、図２０（Ａ）、（Ｂ）に示す構成であってもよい。図２０（Ａ）はトランジスタ１１０の上面図であり、図２０（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図２０（Ｂ）に相当する。また、図２０（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
トランジスタ１１０は、領域３３１および領域３３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
本発明の一態様のトランジスタは、図２０（Ｃ）、（Ｄ）に示す構成であってもよい。図２０（Ｃ）はトランジスタ１１１の上面図であり、図２０（Ｃ）に示す一点鎖線Ｌ１−Ｌ２方向の断面が図２０（Ｄ）に相当する。また、図２０（Ｃ）に示す一点鎖線Ｌ３−Ｌ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。
本発明の一態様のトランジスタは、図２０（Ｅ）、（Ｆ）に示す構成であってもよい。図２０（Ｅ）はトランジスタ１１２の上面図であり、図２０（Ｅ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図２０（Ｆ）に相当する。また、図２０（Ｅ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図２１（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。
本発明の一態様のトランジスタは、図２２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図２１（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図２２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
本発明の一態様のトランジスタは、図２３（Ａ）および図２３（Ｂ）に示す構成とすることもできる。図２３（Ａ）は上面図であり、図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図２３（Ａ）および図２３（Ｂ）に示すトランジスタ１１３は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。なお、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０は、トランジスタ１１３上の絶縁層１９０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１２０に達する開口部に設けられている。
トランジスタ１１３の構成は、前述したその他のトランジスタの構成と比較して、ソースまたはドレインとなる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ１１３は、高速動作を必要とする回路の要素として適している。トランジスタ１１３の上面は、図２３（Ｂ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電層１５０（ドレイン電極層）は、図２４（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層１３０の幅（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図２４（Ｃ）に示すように、導電層１４０および導電層１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１３）では、いずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上する場合がある。
以上の構成とすることで、トランジスタの電気特性を向上することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態３に示したトランジスタの構成要素について詳細を説明する。
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、膜の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳ法にて、酸素原子に換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
酸化物半導体層１３０は、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造とすることができる。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。
酸化物半導体層１３０が二層の場合は、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえるが、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは絶縁体または半絶縁体として機能する領域を有するともいえる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、Ａｌ、Ｇａ、Ｙ、またはＳｎ等のスタビライザーを含むことが好ましい。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体膜中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８ｃｍ−３以上５×１０１９ｃｍ−３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。例えば、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。窒化タンタルは水素バリア性が高く、導電層１７０を窒化タンタル単層で形成してもよい。
また、導電層１７０にはＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどの酸化物導電層を用いてもよい。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態３に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態３に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。
絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性は悪化する傾向にあり、例えばチャネル幅を縮小させるとオン電流は低下してしまう。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
酸化物半導体層の成膜には、対向ターゲット式スパッタ装置を用いることもできる。当該対向ターゲット式スパッタ装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタ装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタ装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体の材料について説明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、元素Ｍとしてアルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、元素Ｍとしては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。
まず、図２５（Ａ）、図２５（Ｂ）、および図２５（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図２５（Ａ）、図２５（Ｂ）、および図２５（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
また、図２５に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
図２５（Ａ）および図２５（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図２６に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図２６は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図２６に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図２６に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
ただし、酸化物半導体中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物半導体をスパッタ装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍおよび亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。したがって、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図２５（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
したがって、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２５（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図２５（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。したがって、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体または酸化物半導体と接する層との界面近傍においては、シリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）が、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度（ＳＩＭＳ分析により得られる濃度）が、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。したがって、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。具体的には、酸化物半導体中の窒素濃度（ＳＩＭＳ分析により得られる濃度）が、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となる領域を有するように制御する。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体中の水素濃度（ＳＩＭＳ分析により得られる濃度）が、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御する。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造に接する絶縁体のバンド図と、について、図２７を用いて説明する。なお、酸化物半導体Ｓ１は酸化物半導体層１３０ａ、酸化物半導体Ｓ２は酸化物半導体層１３０ｂ、酸化物半導体Ｓ３は酸化物半導体層１３０ｃに相当する。
図２７（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図２７（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力よりも、酸化物半導体Ｓ２の電子親和力が大きく、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図２７（Ａ）、および図２７（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図２５（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。
特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上となる原子数比の酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上となるような原子数比の酸化物半導体を用いることが好適である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
以下では、本発明の一態様に用いることのできる酸化物半導体の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２８（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２８（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２８（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２８（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２８（Ｅ）に示す。図２８（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２８（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２８（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図２９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図２９（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図２９（Ｂ）および図２９（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２９（Ｄ）および図２９（Ｅ）は、それぞれ図２９（Ｂ）および図２９（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２９（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図２９（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図２９（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子間の結合距離が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３０（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３０（Ｂ）に示す。図３０（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３０（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図３０（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図３１に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３１（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３１（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３１（Ａ）および図３１（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３２は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３２より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３２より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３２より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１００％未満となる。単結晶酸化物半導体の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、実施の形態１で説明した回路を有するチップ、または実施の形態２で説明した撮像機能を有する回路を有するチップを収めたパッケージの一例について説明する。
図３３（Ａ）は、パッケージの上面側の外観斜視図、図３３（Ｂ）は、当該パッケージの下面側の外観斜視図、図３３（Ｃ）は、パッケージの一部を省いて図示したパッケージの斜視図、図３３（Ｄ）は、当該パッケージの断面図である。
当該パッケージは、チップ８５０を固定するパッケージ基板８１０、カバー８２０等を有する。また、パッケージ基板８１０およびチップ８５１の間にはチップ８９０が設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
例えば、チップ８５１にはメモリセルアレイ１１などを設け、チップ８９０には回路１３乃至１７、回路２０および回路３９などを設ける構成としてもよい。また、チップ８５１が撮像機能を有する場合は、カバー８２０として透光性を有する材料を用いればよい。
パッケージの下面には、半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。または、ＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ− ｌｅａｄ ｐａｃｋａｇｅ）、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）などの構成であってもよい。
パッケージ基板８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスルーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０は、チップ８５１またはチップ８９０が有する電極とワイヤ８７０によって電気的に接続されている。
実施の形態１で説明した回路を有するチップ、または実施の形態２で説明した撮像機能を有する回路を有するチップを上述したような形態のパッケージに収めることで実装が容易になり、様々な半導体装置、電子機器に組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本発明の一態様に係る半導体装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３４に示す。
図３４（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。当該監視カメラの部品の一つとして本発明の一態様の半導体装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図３４（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラの部品の一つとして本発明の一態様の半導体装置を備えることができる。
図３４（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラの部品の一つとして本発明の一態様の半導体装置を備えることができる。
図３４（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末の部品の一つとして本発明の一態様の半導体装置を備えることができる。
図３４（Ｅ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図３４（Ｅ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。当該携帯型ゲーム機の部品の一つとして本発明の一態様の半導体装置を備えることができる。
図３４（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末の部品の一つとして本発明の一態様の半導体装置を備えることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１０ 回路
１１ メモリセルアレイ
１３ 回路
１４ 回路
１５ 回路
１６ 回路
１７ 回路
１８ メモリブロック
１９ 参照メモリブロック
２０ 回路
２１ 演算ブロック
２２ 回路
２３ 回路
２４ メモリブロック
２５ 参照メモリブロック
２６ インバータ回路
２７ インバータ回路
２８ 回路
２９ 回路
３０ 回路
３５ メモリセル
３６ メモリセル
３７ メモリセル
３８ メモリセル
３９ 回路
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ トランジスタ
４６ トランジスタ
４７ トランジスタ
４８ トランジスタ
４９ トランジスタ
５０ トランジスタ
５１ トランジスタ
５２ トランジスタ
５３ トランジスタ
５４ トランジスタ
５５ トランジスタ
５６ トランジスタ
５７ トランジスタ
５８ トランジスタ
６０ トランジスタ
６１ トランジスタ
６２ トランジスタ
６６ 配線
７１ 配線
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７６ 配線
７７ 配線
７８ 配線
７９ 導電層
８０ 絶縁層
８１ 絶縁層
８５ 絶縁層
８６ 絶縁層
８７ 絶縁層
８８ 絶縁層
８９ 導電体
９１ 配線
９２ 配線
９３ 配線
９４ 配線
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
１９０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
５２２ 回路
５２３ 回路
５６１ 光電変換層
５７１ 配線
５７２ 配線
５７３ 配線
５７４ 配線
５７７ 配線
５７８ 配線
６００ 基板
６１０ 基板
６５０ 活性層
８１０ パッケージ基板
８２１ カバー
８４０ バンプ
８５０ チップ
８５１ チップ
８６０ 電極パッド
８７０ ワイヤ
８８０ スルーホール
８８５ ランド
８９０ チップ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
１１００ 層
１２００ 層

Claims (13)

  1. 第１の回路と、第２の回路と、を有する半導体装置であって、
    前記第１の回路は、第１のメモリブロックと、第１の参照メモリブロックと、第３の回路と、第４の回路と、第５の回路と、第６の回路と、第７の回路と、を有し、
    前記第１のメモリブロックは、マトリクス状に配置され、
    前記第１のメモリブロックおよび前記第１の参照メモリブロックは、それぞれ第１のメモリセルを有し、
    前記第１のメモリブロックは、第１のデータを格納する機能を有し、
    前記第３の回路は、前記第１のデータの書き込み対象となる前記第１のメモリセルを選択する機能を有し、
    前記第４の回路は、前記第１のデータを供給する機能を有し、
    前記第５の回路は、演算に使用する係数に相当する電位を前記第１のメモリブロックおよび前記第１の参照メモリブロックに供給する機能を有し、
    前記第６の回路は、前記第１の参照メモリブロックと、前記第７の回路と、を導通させる機能を有し、
    前記第６の回路は、選択された前記第１のメモリブロックと、前記第７の回路と、を導通させる機能を有し、
    前記第７の回路は、前記第１の参照メモリブロックが出力する信号および選択された前記第１のメモリブロックが出力する信号を用いた演算によって得られる第２のデータを前記第２の回路に出力する機能を有し、
    前記第２の回路は、演算ブロックと、第２の参照メモリブロックと、第８の回路と、第９の回路と、第１０の回路と、を有し、
    前記演算ブロックは、行方向に配置され、
    前記演算ブロックは、第２のメモリブロックと、第３のメモリブロックと、を有し、
    前記第２のメモリブロック、前記第３のメモリブロックおよび前記第２の参照メモリブロックは、それぞれ第２のメモリセルを有し、
    前記第２のメモリブロックおよび前記第３のメモリブロックは、前記第２のデータを格納する機能を有し、
    前記第８の回路は、前記第２のデータの書き込み対象となる前記第２のメモリセルを選択する機能を有し、
    前記第９の回路は、演算に使用する係数に相当する電位を前記第２のメモリブロックまたは前記第３のメモリブロック、および前記第２の参照メモリブロックに供給する機能を有し、
    前記第１０の回路は、前記第２の参照メモリブロックが出力する信号、および選択された前記第２のメモリブロックまたは前記第３のメモリブロックが出力する信号を用いた演算によって得られる第３のデータを出力する機能を有し、
    前記第２のメモリブロックおよび前記第３のメモリブロックには、交互に前記第２のデータが入力され、いずれか一方に前記第２のデータが入力される期間に他方が演算を行う機能を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第２のデータは前記第１のデータが有する情報を１次元離散コサイン変換したデータであることを特徴とする半導体装置。
  3. 請求項１または２において、
    前記第３のデータは前記第２のデータが有する情報を１次元離散コサイン変換したデータであり、前記第１のデータが有する情報を２次元離散コサイン変換したデータであることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記第１のメモリブロックは、第１のトランジスタを有し、
    前記第１のトランジスタは列毎に一つずつ設けられ、
    前記第１の参照メモリブロックは、第２のトランジスタを有し、
    前記第１のメモリセルは、第３のトランジスタと、第４のトランジスタと、第１の容量素子と、を有し、
    前記第３のトランジスタのソースまたはドレインの一方は前記第４のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は前記第１の容量素子の一方の電極と電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は前記第４の回路と電気的に接続され、
    前記第３のトランジスタのゲートは前記第３の回路と電気的に接続され、
    前記第１の容量素子の他方の電極は前記第５の回路と電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は電源線と電気的に接続され、
    前記第１のメモリブロックにおいて、
    前記第４のトランジスタのソースまたはドレインの他方は同一の列に設けられた前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１の参照メモリブロックにおいて、
    前記第４のトランジスタのソースまたはドレインの他方は前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲートは、前記第６の回路と電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方および前記第２のトランジスタのソースまたはドレインの他方は、前記第７の回路と電気的に接続されていることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    前記第１のメモリブロックには、ｋ行ｋ列（ｋは２以上の自然数）に配置された前記第１のメモリセルが設けられ、前記第１の参照メモリブロックにはｋ行１列に配置された前記第１のメモリセルが設けられていることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、
    前記第２のメモリブロック、前記第３のメモリブロックおよび前記第２の参照メモリブロックが有する前記第２のメモリセルは、第５のトランジスタと、第６のトランジスタと、 第２の容量素子と、を有し、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第６のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第２の容量素子の一方の電極と電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの他方は、前記第７の回路と電気的に接続され、
    前記第２の容量素子の他方の電極は前記第９の回路と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は電源線と電気的に接続されていることを特徴とする半導体装置。
  7. 請求項６において、
    前記第２のメモリブロックおよび前記第３のメモリブロックは、さらに第７のトランジスタと、第８のトランジスタと、第１のインバータ回路と、を有し、
    前記第７のトランジスタおよび前記第８のトランジスタは行毎に一つずつ設けられ、
    前記第５のトランジスタのゲートは同一の行に設けられた前記第７のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの他方は同一の行に設けられた前記第８のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの他方は前記第８の回路と電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの他方は前記第１０の回路と電気的に接続され、
    前記第８のトランジスタのゲートは前記第１のインバータ回路の出力端子と電気的に接続され、
    前記第７のトランジスタのゲートと前記第１のインバータ回路の入力端子は電気的に接続されていることを特徴とする半導体装置。
  8. 請求項７において、
    前記第２のメモリブロックが有する前記第７のトランジスタのゲートに第２のインバータ回路の入力端子が電気的に接続され、前記第３のメモリブロックが有する前記第７のトランジスタのゲートに第２のインバータ回路の出力端子が電気的に接続されていることを特徴とする半導体装置。
  9. 請求項６において、
    前記第２の参照メモリブロックが有する前記第２のメモリセルでは、
    前記第５のトランジスタのソースまたはドレインの他方は、前記第４の回路と電気的に接続され、
    前記第５のトランジスタのゲートは前記第３の回路と電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの他方は前記第１０の回路と電気的に接続されていることを特徴とする半導体装置。
  10. 請求項１乃至９のいずれか一項において、
    前記第２のメモリブロックおよび前記第３のメモリブロックには、ｋ行ｋ列（ｋは２以上の自然数）に配置された前記第２のメモリセルが設けられ、前記第２の参照メモリブロックには１行ｋ列に配置された前記第２のメモリセルが設けられていることを特徴とする半導体装置。
  11. 請求項１乃至１０のいずれか一項において、
    前記第１のメモリセルおよび前記第２のメモリセルは、チャネルが形成される領域に酸化物半導体を有するトランジスタを有することを特徴とする半導体装置。
  12. 請求項１１において、
    前記酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、ＹまたはＳｎ）と、を有することを特徴とする半導体装置。
  13. 請求項１乃至１１のいずれか一項に記載の半導体装置と、表示装置と、を有することを特徴とする電子機器。
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