JP2017107626A - 半導体装置 - Google Patents

Abstract

【課題】プログラムディスターブを抑制できる半導体装置を提供する。【解決手段】実施形態によれば、メモリセルユニットと、ビット線と、ソース線と、複数のワード線ＷＬ０〜ＷＬｎと、ロウ制御回路２０２と、を含む。メモリセルユニットは、直列に接続された複数のメモリセルを含む。ビット線は、メモリセルユニットの電流通路の一端に、電気的に接続される。ソース線は、メモリセルユニットの電流通路の他端に、電気的に接続される。複数のワード線ＷＬ０〜ＷＬｎは、複数のメモリセルのゲート電極それぞれに、電気的に接続される。ロウ制御回路２０２は、複数のワード線ＷＬ０〜ＷＬｎに対して、書き込みパルスを出力する。ロウ制御回路２０２が複数のワード線ＷＬ０〜ＷＬｎに対して出力する書き込みパルスの波形は、ワード線ＷＬ０〜ＷＬｎの位置に応じて、異なる。【選択図】図１０

Description

実施形態は、半導体装置に関する。

複数の電極層が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた３次元構造のメモリデバイスが提案されている。メモリホールは、アスペクト比が大きい。このため、メモリホールを下層まで垂直に加工することが困難である。メモリホールの径は、下層で小さく、上層で大きい。この結果、ワード線の抵抗値は、上層で大きく、下層で小さくなる。ワード線の抵抗値の違いは、例えば、書き込み動作の際、プログラムディスターブ等の誤書き込みを発生させる要因となる。プログラムディスターブを抑制することが、望まれている。

特開２０１１−９６３４０号公報

実施形態は、プログラムディスターブを抑制できる半導体装置を提供する。

実施形態の半導体装置は、メモリセルユニットと、ビット線と、ソース線と、複数のワード線と、ロウ制御回路と、を含む。メモリセルユニットは、直列に接続された複数のメモリセルを含む。ビット線は、メモリセルユニットの電流通路の一端に、電気的に接続される。ソース線は、メモリセルユニットの電流通路の他端に、電気的に接続される。複数のワード線は、複数のメモリセルのゲート電極それぞれに、電気的に接続される。ロウ制御回路は、複数のワード線に対して、書き込みパルスを出力する。ロウ制御回路が複数のワード線に対して出力する書き込みパルスの波形は、ワード線の位置に応じて、異なる。

図１は、実施形態の半導体装置の模式ブロック図である。 図２は、実施形態の半導体装置のメモリセルアレイの模式斜視図である。 図３は、メモリストリングＭＳの等価回路図である。 図４は、実施形態の半導体装置の柱状部の模式断面図である。 図５は、最上層ワード線および最下層ワード線の模式斜視図である。 図６は、図４中の破線枠６内を拡大した模式断面図である。 図７は、メモリセルアレイの等価回路図である。 図８は、書き込みパルスの波形を示す模式図である。 図９は、書き込みパルスの波形を示す模式図である。 図１０は、実施形態の半導体装置の第１回路例を概略的に示す模式回路図である。 図１１は、実施形態の半導体装置の第２回路例を概略的に示す模式回路図である。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。実施形態の半導体装置は、メモリセルアレイを有する半導体記憶装置である。

図１は、実施形態の半導体装置の模式ブロック図である。
図１に示すように、半導体装置は、メモリセルアレイ１を含む。メモリセルアレイ１には、例えば、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、ソース側選択トランジスタＳＴＳが設けられる。

メモリセルアレイ１の周囲には、カラム制御回路２０１およびロウ制御回路２０２が設けられている。カラム制御回路２０１は、ビット線ＢＬおよびソース線ＳＬを制御し、メモリセルＭＣからのデータ消去、メモリセルＭＣへのデータ書き込み、およびメモリセルＭＣからのデータ読み出しを行う。

ロウ制御回路２０２は、ワード線ＷＬを選択し、メモリセルＭＣからのデータ消去、メモリセルＭＣへのデータ書き込み、およびメモリセルＭＣからのデータ読み出しのために必要な電位を、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、およびソース側選択トランジスタＳＴＳのゲート電極に与える。

データ入出力バッファ２０３は、外部のホスト２０４から、外部Ｉ／Ｏデータを受け取る。データ入出力バッファ２０３は、書き込みデータの受け取り、コマンドデータの受け取り、アドレスデータの受け取り、および読み出しデータの外部への出力を行う。

データ入出力バッファ２０３は、受けた書き込みデータを、カラム制御回路２０１に送る。カラム制御回路２０１は、メモリセルアレイ１からの読み出しデータを、データ入出力バッファ２０３に送る。データ入出力バッファ２０３は、受けた読み出しデータを、外部へと出力する。

データ入出力バッファ２０３は、受けたアドレスデータを、アドレスレジスタ２０５に送る。アドレスレジスタ２０５は、受けたアドレスデータを、カラム制御回路２０１およびロウ制御回路２０２に送る。

コマンドインターフェース（コマンドＩ／Ｆ）２０６は、ホスト２０４からの外部制御信号を受ける。コマンドインターフェース（コマンドＩ／Ｆ）２０６は、受けた外部制御信号に基づいて、データ入出力バッファ２０３が受けたデータが、書き込みデータなのか、コマンドデータなのか、アドレスデータなのかを判断する。コマンドインターフェース２０６は、データ入出力バッファ２０３が受けたデータが、コマンドデータであれば、コマンド信号として、ステートマシン２０７へと送る。

ステートマシン２０７は、半導体装置の全体の動作を管理する。ステートマシン２０７は、ホスト２０４からのコマンドデータを、コマンドインターフェース２０６を介して受け付け、内部制御信号を出力する。これにより、例えば、書き込み、読み出し、消去、およびデータの入出力の管理などを行う。電圧生成回路２０８は、内部制御信号に基づいて、書き込み動作、読み出し動作、および消去動作に必要な内部電圧を生成する。ステートマシン２０７は、ステータス情報を管理する。ステータス情報は、ホスト２０４へ送ることもできる。ホスト２０４は、ステータス情報を受け取ることにより、半導体装置の動作状況や、動作結果を判断することができる。

図２は、実施形態の半導体装置のメモリセルアレイ１の模式斜視図である。
図２に示すように、メモリセルアレイ１は、積層体１００と、複数の柱状部ＣＬと、複数のスリットＳＴとを有する。積層体１００は、ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳを含む。

ソース側選択ゲートＳＧＳは、基板１０上に設けられている。基板１０は、例えば、半導体基板である。半導体基板は、例えば、シリコンを含む。複数のワード線ＷＬは、ソース側選択ゲートＳＧＳ上に設けられている。ドレイン側選択ゲートＳＧＤは、複数のワード線ＷＬ上に設けられている。ドレイン側選択ゲートＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲートＳＧＳは、電極層である。電極層の積層数は、任意である。

電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、離間して積層されている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）の間には、絶縁体４０が配置されている。絶縁体４０は、シリコン酸化物膜等の絶縁物であってもよく、エアギャップであってもよい。積層体１００は、絶縁体４０と、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とを交互に含む。

ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲートＳＧＤの少なくとも１つをゲート電極とする。ソース側選択トランジスタＳＴＳは、ソース側選択ゲートＳＧＳの少なくとも１つをゲート電極とする。ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが直列に接続されている。メモリセルＭＣは、ワード線ＷＬの１つをゲート電極とする。

図３は、メモリストリングＭＳの等価回路図である。
図３に示すように、メモリストリングＭＳは、複数のメモリセルＭＣを含むメモリセルユニットである。メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳと、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に直列に接続された複数のメモリセルＭＣと、を含む。ビット線ＢＬは、メモリストリングＭＳの電流通路の一端に電気的に接続され、ソース線ＳＬは、メモリストリングＭＳの電流通路の他端に電気的に接続される。メモリストリングＭＳは、図２に示す半導体装置の場合、積層体１００内に設けられる。

スリットＳＴは、積層体１００内に設けられている。スリットＳＴは、積層体１００内を、積層方向（Ｚ方向）およびＸ方向に延びる。スリットＳＴは、積層体１００を、Ｙ方向に複数に分離する。スリットＳＴによって分離された領域は、“ブロック”とよばれる。

スリットＳＴ内には、ソース線ＳＬが配置される。ソース線ＳＬは、導電体である。ソース線ＳＬは、積層体１００から絶縁されており、例えば、Ｚ方向およびＸ方向に、板状に延びる。ソース線ＳＬの上方には、上層配線８０が配置されている。上層配線８０はＹ方向に延びる。上層配線８０は、上層配線８０は、Ｙ方向に沿って並ぶ複数のソース線ＳＬと電気的に接続される。

柱状部ＣＬは、スリットＳＴによって分離された積層体１００内に設けられている。柱状部ＣＬは、積層方向（Ｚ方向）に延びる。柱状部ＣＬは、例えば、円柱状、もしくは楕円柱状に形成される。柱状部ＣＬは、メモリセルアレイ１内に、例えば、千鳥格子状、もしくは正方格子状に配置される。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬに配置される。

柱状部ＣＬの上端部の上方には、複数のビット線ＢＬが配置されている。複数のビット線ＢＬは、Ｙ方向に延びる。柱状部ＣＬの上端部は、コンタクト部Ｃｂを介して、ビット線ＢＬの１つに電気的に接続されている。１つのビット線ＢＬは、各ブロックから１つずつ選ばれた柱状部ＣＬに電気的に接続される。

図４は、実施形態の半導体装置の柱状部ＣＬの模式断面図である。図５は、最上層ワード線ＷＬｎおよび最下層ワード線ＷＬ０の模式斜視図である。図６は、図４中の破線枠６内を拡大した模式断面図である。図４は、図２におけるＹ−Ｚ面に対して平行な断面に対応する。

図４〜図６に示すように、柱状部ＣＬは、メモリホール（開孔）ＭＨ内に設けられている。メモリホールＭＨは、積層体１００のメモリセルアレイ１内に設けられる。メモリホールＭＨは、積層体１００内において、積層体１００の積層方向（Ｚ方向）に沿って延びる。柱状部ＣＬは、メモリ膜３０、半導体ボディ２０、およびコア層５０を含む。

メモリ膜３０は、メモリホールＭＨの内壁上に設けられている。メモリ膜３０の形状は、例えば、筒状である。メモリ膜３０は、カバー絶縁膜３１、電荷蓄積膜３２、およびトンネル絶縁膜３３を含む。

カバー絶縁膜３１は、メモリホールＭＨの内壁上に設けられている。カバー絶縁膜３１は、例えば、シリコン酸化物を含む。カバー絶縁膜３１は、ワード線ＷＬを形成するとき、例えば、電荷蓄積膜３２を、エッチングから保護する。

電荷蓄積膜３２は、カバー絶縁膜３１上に設けられている。電荷蓄積膜３２は、例えば、シリコン窒化物を含む。電荷蓄積膜３２は、膜中に、電荷をトラップするトラップサイトを有し、電荷をトラップする。メモリセルＭＣのしきい値は、トラップした電荷の有無、およびトラップした電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

トンネル絶縁膜３３は、電荷蓄積膜３２上に設けられている。トンネル絶縁膜３３は、例えば、シリコン酸化物、またはシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜３３は、電荷蓄積膜３２と半導体ボディ２０との間の電位障壁である。トンネル絶縁膜３３は、半導体ボディ２０から電荷蓄積膜３２に電荷を注入するとき（書き込み動作）、および電荷蓄積膜３２から半導体ボディ２０に電荷を放出させるとき（消去動作）、電荷がトンネリングする。

積層体１００内において、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、メモリ膜３０上に設けられている。電極層（ＳＧＤ、ＷＬ、ＳＧＳ）は、例えば、タングステンを含む。

半導体ボディ２０は、電極層（ＳＧＤ、ＷＬ、ＳＧＳ）とは反対側のメモリ膜３０上に設けられている。半導体ボディ２０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｐ型である。半導体ボディ２０の形状は、例えば、底を有する筒状である。半導体ボディ２０は、例えば、基板１０に電気的に接続される。

半導体ボディ２０上には、コア層５０が設けられている。コア層５０は、絶縁性である。コア層５０は、例えば、シリコン酸化物を含む。コア層５０の形状は、例えば、柱状である。コア層５０の上面上には、キャップ層５１が設けられている。キャップ層５１は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電型は、例えば、Ｎ型である。キャップ層５１は、メモリホールＭＨの上部において、半導体ボディ２０と電気的に接続される。

メモリホールＭＨは、メモリ膜３０、半導体ボディ２０、コア層５０、およびキャップ層５１によって埋め込まれる。

積層体１００の上面上には、第１絶縁膜８１、および第２絶縁膜８２が設けられている。第１絶縁膜８１は、積層体１００上に設けられる。第２絶縁膜８２は、第１絶縁膜８１上に設けられる。第２絶縁膜８２内には、コンタクト部Ｃｂが設けられる。コンタクト部Ｃｂは、例えば、半導体ボディ２０およびキャップ層５１と電気的に接続される。

メモリホールＭＨは、アスペクト比が大きい。このため、メモリホールＭＨを下層まで垂直に加工することは、困難である。したがって、図５に示すように、メモリホールＭＨの径は、積層体１００の下層側で小さく、積層体１００の上層で大きくなる。この結果、ワード線ＷＬの抵抗値は、例えば、最上層ワード線ＷＬｎにおいて最も高く、最下層ワード線ＷＬ０において最も低くなる。抵抗値が低いワード線ＷＬにおいては、ワード線ＷＬとチャネルとの間の電位差（以下、ワード線ＷＬの電圧という）を、パス電圧Ｖｐａｓｓから書き込み電圧Ｖｐｇｍに上昇させたとき、ワード線ＷＬとチャネルとの間に、強い電界が生じやすい。強い電界は、例えば、ワード線ＷＬの電圧を、上昇させた瞬間に、一時的に生じる。電圧が、書き込み電圧Ｖｐｇｍに上昇されるワード線ＷＬは、選択ワード線と呼ぶ。電圧が、パス電圧Ｖｐａｓｓを維持するワード線は、非選択ワード線と呼ぶ。

書き込み動作においては、メモリセルＭＣのしきい値電圧をシフトさせる書き込み（例えば、データ“０”書き込み）と、シフトさせない書き込み（例えば、データ“１”書き込み）とが、ページ（ワード線）単位で同時に行われる。

データ“０”書き込みは、ビット線ＢＬの電圧を、例えば“０Ｖ”とする。電圧が“０Ｖ”とされるビット線ＢＬは、選択ビット線と呼ぶ。選択ビット線と選択ワード線とに電気的に接続されたメモリセルは、書き込み選択メモリセルと呼ぶ。書き込み選択メモリセルでは、電荷（電子）が電荷蓄積膜３２に注入され、しきい値電圧が正の方向シフトする。これにより、書き込み選択メモリセルには、例えば、データ“０”が書き込まれる。

データ“１”書き込みは、ビット線ＢＬの電圧を、例えば“Ｖｃｃ”とする。電圧Ｖｃｃは、例えば、回路内電源電圧である。電圧が“Ｖｃｃ”とされるビット線ＢＬは、非選択ビット線と呼ぶ。非選択ビット線と選択ワード線とに電気的に接続されたメモリセルは、書き込み非選択メモリセルと呼ぶ。書き込み非選択メモリセルでは、電荷（電子）が電荷蓄積膜３２に注入されない。このため、しきい値電圧は、元の状態を維持する。これにより、書き込み非選択メモリセルは、例えば、データ“１”（例えば、消去状態）を維持する。

このように書き込み非選択メモリセルにおいては、書き込み動作において、電荷（電子）が電荷蓄積膜３２に注入されてはならない。しかしながら、書き込み非選択メモリセルが、抵抗値が低いワード線（例えば、ワード線ＷＬ０）に接続されていると、電荷（電子）が電荷蓄積膜３２に注入されてしまう可能性がある。抵抗値が低いワード線ＷＬ、例えば、ワード線ＷＬ０とチャネルとの間には、ワード線ＷＬ０の電圧を書き込み電圧Ｖｐｇｍに上昇させた瞬間に、一時的ではありながらも、強い電界が生じる可能性があるためである。書き込み動作において、書き込み非選択メモリセルの電荷値蓄積膜に、意図せぬ電荷（電子）が注入され、しきい値電圧が正の方向へシフトする現象は、プログラムディスターブと呼ばれる。プログラムディスターブは、誤書き込みの１つである。

図７は、メモリセルアレイ１の等価回路図である。図７には、書き込み動作における電圧例が示されている。

図７に示すように、選択ワード線は、例えば、最下層ワード線ＷＬ０とする。最下層ワード線ＷＬ０は、例えば、メモリセルＭＣａ〜ＭＣｃのゲート電極に接続される。
選択ビット線は、例えば、ビット線ＢＬｍとする。選択ビット線ＢＬｍには、電圧０Ｖが供給される。
非選択ビット線は、例えば、ビット線ＢＬｍ＋１、およびＢＬｍ−１とする。非選択ビット線ＢＬｍ＋１、およびＢＬｍ−１には、電圧０Ｖよりも高い、電圧Ｖｃｃが供給される。
書き込み選択メモリセルは、メモリセルＭＣｂである。書き込み選択メモリセルＭＣｂには、例えば、データ“０”が書き込まれる。
書き込み非選択メモリセルは、メモリセルＭＣａ、およびＭＣｃである。書き込み非選択メモリセルＭＣａ、およびＭＣｃは、例えば、データ“１”（例えば、消去状態）を維持する。

最下層ワード線ＷＬ０の電圧を、パス電圧Ｖｐａｓｓから書き込み電圧Ｖｐｇｍに上昇させると、メモリセルＭＣｂのゲート電極とチャネルとの間には、大きい電位差がかかる。したがって、メモリセルＭＣｂの電荷蓄積膜３２には、電子が注入される。

これに対して、メモリセルＭＣａ、およびＭＣｃのゲート電極とチャネルとの間には、メモリセルＭＣｂほど、大きい電位差はかからない。このため、メモリセルＭＣａ、およびＭＣｃの電荷蓄積膜３２には、電子が注入されない。

しかしながら、最下層ワード線ＷＬ０の抵抗値は、低い。このため、ワード線ＷＬ０の電圧をパス電圧Ｖｐａｓｓから書き込み電圧Ｖｐｇｍに上昇させた瞬間に、メモリセルＭＣａ、およびＭＣｃのゲート電極（ＷＬ０）とチャネルとの間に、強い電界が、一時的に加わる可能性がある。データ“１”、もしくは現状のしきい値電圧を保つメモリセルＭＣａ、ＭＣｃに、強い電界が一時的であっても加わると、電荷蓄積膜３２中に電子が注入され、しきい値電圧が、高い方向にシフトする。プログラムディスターブである。

そこで、実施形態では、積層体１００内のワード線ＷＬの位置に応じて、ワード線ＷＬ０〜ＷＬｎを、少なくとも２つ以上のグループに分ける。実施形態では、例えば、グループＧ０と、グループＧ１とに分けている。グループＧ０は、積層体１００の下層側にある。グループＧ１は、グループＧ０よりも積層体１００の上層側にある。積層体１００の下層側にあるグループＧ０に属するワード線ＷＬが有する抵抗値は、グループＧ１のそれよりも低い。積層体１００の上層側にあるグループＧ１に属するワード線ＷＬが有する抵抗値は、グループＧ０のそれよりも高い。ワード線ＷＬが有する抵抗値とは、例えば、加工バラツキに起因した抵抗値のバラツキを含む、抵抗値である。

グループＧ０は、最下層ワード線ＷＬ０から上層へ向かって複数のワード線ＷＬが属する。実施形態では、ワード線ＷＬ０〜ＷＬ３が属する。グループＧ１は、最上層ワード線ＷＬｎから下層へ向かって複数本のワード線ＷＬが属する。実施形態では、ワード線ＷＬｎ、ＷＬｎ−１、…ＷＬ４が属する。グループに属するワード線ＷＬの数は、任意である。グループに属するワード線ＷＬの数は、１本以上であればよい。

グループ分けの一例は、メモリストリングＭＳに含まれた全てのワード線ＷＬ０〜ＷＬｎの抵抗値の平均値から、例えば、抵抗値が５％以上低いワード線ＷＬを含むグループと、それ以外のワード線ＷＬを含むグループである。ただし、グループの数は、２つに限られることはない。グループの数は、３つ以上であってもよい。例えば、平均値から、例えば、抵抗値が５％以上７％未満の範囲で低いワード線ＷＬを含むグループと、平均値から、例えば、抵抗値が７％以上低いワード線ＷＬを含むグループと、それ以外のワード線ＷＬと、のように３つのグループに分けてもよい。

図８は、グループＧ１の書き込みパルスの波形を示す模式図である。図９は、グループＧ０の書き込みパルスの波形を示す模式図である。

図８および図９に示すように、実施形態では、データの書き込み動作時に、ワード線ＷＬに与える電圧の波形（書き込みパルスの波形）を、グループＧ０と、グループＧ１とで変える。したがって、書き込みパルスの波形は、グループＧ０と、グループＧ１とで、異なる。書き込みパルスは、図１に示した、例えば、ロウ制御回路２０２から、ワード線ＷＬ０〜ＷＬｎに対して出力される。図８および図９に示す波形は、書き込み選択されたワード線における書き込みパルスの波形である。書き込み非選択のワード線においては、書き込み電圧Ｖｐｇｍに上昇させずに、例えば、パス電圧Ｖｐａｓｓを維持する。

書き込みパルスの波形は、例えば、ワード線ＷＬの電圧が、パス電圧Ｖｐａｓｓから書き込み電圧Ｖｐｇｍに到達するまでの立ち上がり時間ｔｂを変えることで、変化される。最終的に到達する書き込み電圧Ｖｐｇｍの値は、グループＧ１とグループＧ２とで、例えば、同じである。

実施形態では、グループＧ０の立ち上がり時間ｔｂ０は、グループＧ１の立ち上がり時間ｔｂ１よりも長い。グループＧ０の書き込みパルスの波形においては、パス電圧Ｖｐａｓｓから書き込み電圧Ｖｐｇｍまでの立ち上がりが、グループＧ１に比較して、緩やかになる。

グループＧ０は、抵抗値が低いワード線ＷＬを含む。グループＧ１は、抵抗値が高いワード線ＷＬを含む。抵抗値が低いワード線ＷＬを含むグループＧ０においては、抵抗値が高いワード線を含むグループＧ１よりも、立ち上がり時間ｔｂを遅くする（ｔｂ０＞ｔｂ１）。立ち上がり時間ｔｂ０の一例は、立ち上がり時間ｔｂ１よりも、例えば、２０％以上遅くする、である（ｔｂ０≧１．２×ｔｂ１）。ただし、立ち上がり時間ｔｂ０を、遅くしすぎると、データ“０”を書き込む、もしくはしきい値電圧を、現状の値よりも高い方向にシフトさせるメモリセルＭＣにおいて、電荷蓄積膜３２に電子が注入され難くなる。したがって、立ち上がり時間ｔｂ０の遅れの最大値は、データ“０”を書き込む、もしくはしきい値電圧を、現状の値よりも高い方向にシフトさせるメモリセルＭＣの電荷蓄積膜３２に、十分に電子が注入可能な値まで、とされる。

このように、グループＧ０の立ち上がり時間ｔｂ０を変化させることで、立ち上がり時間ｔｂ０を変化させない場合に比較して、抵抗値が低いワード線ＷＬ、例えば、最下層ワード線ＷＬ０に接続されたメモリセルＭＣにおいて、強い電界が一時的に加わる可能性を、軽減することができる。

したがって、実施形態によれば、書き込みパルスの波形を変化させない半導体装置に比較して、抵抗値が低いワード線ＷＬ、例えば、最下層ワード線ＷＬ０に接続され、データ“１”、もしくは現状のしきい値電圧を保つメモリセルＭＣに対する、プログラムディスターブの発生を抑制できる。

図１０は、実施形態の半導体装置の第１回路例を概略的に示す模式回路図である。第１回路例は、ポンプ回路の昇圧速度を変化させる例である。

図１０に示すように、電圧生成回路２０８は、ポンプ回路２１０を含む。ポンプ回路２１０は、書き込みパルスに使用される昇圧電圧を生成する。ポンプ回路２１０は、第１ポンプ回路２１０ａと、第２ポンプ回路２１０回路とを含む。第１ポンプ回路２１０ａの昇圧速度は、第２ポンプ回路２１０ｂの昇圧速度よりも速い。第２ポンプ回路２１０ｂの昇圧速度は、第１ポンプ回路２１０ａの昇圧速度よりも遅い。

第１ポンプ回路２１０ａは、書き込みパルスに使用される昇圧電圧を、ロウ制御回路２０２を介して、グループＧ１に属するワード線ＷＬ４〜ＷＬｎに供給する。第２ポンプ回路２１０ｂは、書き込みパルスに使用される昇圧電圧を、ロウ制御回路２０２を介して、グループＧ０に属するワード線ＷＬ０〜ＷＬ３に供給する。

第１回路例では、１つの回路例として、第１ポンプ回路２１０ａおよび第２ポンプ回路２１０ｂからの昇圧電圧を、ロウ制御回路２０２に含まれたデコード回路部２１１に、供給する。デコード回路部２１１は、アドレスデータ（ロウアドレス）をデコードし、選択されたワード線ＷＬの電圧を、例えば、パス電圧Ｖｐａｓｓから、書き込み電圧Ｖｐｇｍとする。書き込み電圧Ｖｐｇｍは、例えば、ブロック選択信号ＢＬＫＳＥＬをゲートに受けるブロック選択トランジスタ部２１２を介して、選ばれたワード線ＷＬに供給される。

第１回路例では、第１ポンプ回路２１０ａの昇圧速度よりも、第２ポンプ回路２１０ｂの昇圧速度が遅い。したがって、ループＧ０に属するワード線ＷＬ０〜ＷＬ３には、図９に示したような書き込みパルスを、グループＧ１に属するワード線ＷＬ４〜ＷＬｎには、図８に示したような書き込みパルスを、それぞれロウ制御回路２０２を介して、供給することができる。

図１１は、実施形態の半導体装置の第２回路例を概略的に示す模式回路図である。第２回路例は、ロウ制御回路２０２とワード線ＷＬとの間の時定数を変化させる例である。

図１１に示すように、ロウ制御回路電圧生成回路２０８は、遅延回路２１３を含む。遅延回路２１３は、例えば、ＲＣ回路である。なお、図１１では、抵抗Ｒは省略し、容量Ｃのみを示す。第２回路例では、遅延回路２１３は、デコード回路部２１１と、ブロック選択トランジスタ部２１２との間に、設けられている。遅延回路２１３は、グループＧ０に属するワード線ＷＬ０〜ＷＬ３に電気的に接続される。遅延回路２１３は、例えば、容量Ｃを含む。容量Ｃの一方の電極は、配線２１４に、電気的に接続される。配線２１４は、デコード回路部２１１の出力と、ブロック選択トランジスタ部２１２の電流通路の一端とを接続する。容量Ｃの他方の電極は、例えば、回路内接地電位Ｖｓｓ（例えば、０Ｖ）に、電気的に接続される。

デコード回路部２１１の出力から出力された書き込み電位Ｖｐｇｍは、ワード線ＷＬ０〜ＷＬ３に伝わる前に、遅延回路２１３の容量Ｃを充電する。例えば、この充電期間に応じて、立ち上がり時間ｔｂ０は、立ち上がり時間ｔｂ１よりも遅れる。したがって、第２回路例においても、グループＧ０に属するワード線ＷＬ０〜ＷＬ３には、図９に示したような書き込みパルスを、グループＧ１に属するワード線ＷＬ４〜ＷＬｎには、図８に示したような書き込みパルスを、それぞれロウ制御回路２０２を介して、供給することができる。

第２回路例において、遅延回路２１３は、ワード線ＷＬ０〜ＷＬ３に対して設けるようにしたが、遅延回路２１３は、ワード線ＷＬ０〜ＷＬｎの全てに対して設けることも可能である。この場合には、遅延回路２１３による遅延量は、第２グループＧ１よりも、第１グループＧ１のほうが大きくなるように設定する。遅延量を大きくするには、例えば、ワード線ＷＬに接続される容量Ｃのキャパシタンスを大きくすればよい。容量Ｃのキャパシタンスを大きくするには、容量Ｃの平面面積を大きくすればよい。あるいは、容量Ｃの平面面積が同じならば、ワード線ＷＬと回路内接地電位Ｖｓｓとの間に並列接続される容量Ｃの数を多くすればよい。

また、第２回路例において、遅延回路２１３は、デコード回路部２１１の出力と、ブロック選択トランジスタ部２１２の電流通路の一端とを接続する配線２１４に設けた。しかし、遅延回路２１３は、ブロック選択トランジスタ部２１２の電流通路の他端と、メモリセルアレイ１との間に設けるようにしてもよい。

実施形態によれば、誤書き込み、特に、プログラムディスターブを抑制できる半導体装置を提供できる。
また、実施形態のワード線ＷＬの抵抗値は、加工バラツキに起因した抵抗値のバラツキを含む。このため、実施形態によれば、加工バラツキに対してロバストな半導体装置を提供できる。

以上、実施形態について説明した。しかし、実施形態は、上記実施形態に限られるものではなく、上記実施形態が唯一のものでもない。実施形態は、プレーナ型のメモリデバイスにも適用できる。

また、プログラムディスターブによるメモリセルＭＣのしきい値電圧の上昇を抑制できる実施形態は、１つのメモリセルＭＣに、２値を超える情報を記憶する多値メモリに、特に有効である。

ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＴＤ…ドレイン側選択トランジスタ、ＳＧＤ…ドレイン側選択ゲート、ＭＣ…メモリセル、ＳＴＳ…ソース側選択トランジスタ、ＳＧＳ…ソース側選択ゲート、ＭＳ…メモリストリング、ＣＬ…柱状部、Ｃｂ…コンタクト部、ＭＨ…メモリホール、ＳＴ…スリット、１…メモリセルアレイ、１０…基板、２０…半導体ボディ、３０…メモリ膜、３１…カバー絶縁膜、３２…電荷蓄積膜、３３…トンネル絶縁膜、４０…絶縁体、５１…キャップ層、８０…上層配線、１００…積層体、２０１…カラム制御回路、２０２…ロウ制御回路、２０３…データ入出力バッファ、２０４…ホスト、２０５…アドレスレジスタ、２０６…コマンドインターフェース、２０７…ステートマシン、２０８…電圧生成回路、２１０…ポンプ回路、２１０ａ…第１ポンプ回路、２１０ｂ…第２ポンプ回路、２１１…デコード回路部、２１２…ブロック選択トランジスタ部、２１３…遅延回路

Claims (11)

1. 直列に接続された複数のメモリセルを含む、メモリセルユニットと、
   前記メモリセルユニットの電流通路の一端に、電気的に接続される、ビット線と、
   前記メモリセルユニットの電流通路の他端に、電気的に接続される、ソース線と、
   前記複数のメモリセルのゲート電極それぞれに、電気的に接続される、複数のワード線と、
   前記複数のワード線に対して、書き込みパルスを出力する、ロウ制御回路と、
   を備え、
   前記ロウ制御回路が前記複数のワード線に対して出力する前記書き込みパルスの波形は、前記ワード線の位置に応じて、異なる、半導体装置。
2. 前記複数のワード線は、前記ワード線の位置に応じて、少なくとも２つのグループに分けられ、
   前記書き込みパルスの波形は、前記グループごとに異なる、請求項１記載の半導体装置。
3. 前記書き込みパルスの、パス電圧から書き込み電圧に到達するまでの立ち上がり時間は、前記グループごとに異なる、請求項２記載の半導体装置。
4. 前記グループは、第１グループと、第２グループとを含み、
   前記第１グループのワード線は、前記第２グループのワード線よりも抵抗値が低く、
   前記第１グループの立ち上がり時間は、前記第２グループの立ち上がり時間よりも遅い、請求項３記載の半導体装置。
5. 前記第１グループの立ち上がり時間は、前記第２グループよりも２０％以上遅い、請求項４記載の半導体装置。
6. 前記第１グループは、前記メモリセルユニットに含まれた全てのワード線の抵抗値の平均値から、抵抗値が５％以上低いワード線を含む、請求項４または５に記載の半導体装置。
7. 前記メモリユニットは、電極層と絶縁体とが交互に積層された積層体内に設けられ、
   前記複数のメモリセルは、前記積層体内に、前記積層体の積層方向に沿って設けられた、請求項１〜６のいずれか１つに記載の半導体装置。
8. 前記メモリユニットは、電極層と絶縁体とが交互に積層された積層体内に設けられ、
   前記複数のメモリセルは、前記積層体内に、前記積層体の積層方向に沿って設けられ、
   前記第１グループは、前記積層体の下層側にあり、
   前記第２グループは、前記第１グループよりも前記積層体の上層側にある、請求項４〜６のいずれか１つに記載の半導体装置。
9. 前記ワード線の抵抗値は、加工バラツキに起因した抵抗値のバラツキを含む、請求項１〜８のいずれか１つに記載の半導体装置。
10. 電圧生成回路を、さらに備え、
    前記電圧生成回路は、前記書き込みパルスに使用される昇圧電圧を生成するポンプ回路を備え、
    前記ポンプ回路は、第１ポンプ回路と、昇圧速度が前記第１ポンプ回路よりも遅い第２ポンプ回路と、を含み、
    前記第１ポンプ回路は、前記書き込みパルスに使用される昇圧電圧を、前記ロウ制御回路を介して、前記第２グループに供給し、
    前記第２ポンプ回路は、前記書き込みパルスに使用される昇圧電圧を、前記ロウ制御回路を介して、前記第１グループに供給する、請求項４〜９のいずれか１つに記載の半導体装置。
11. 前記ロウ制御回路は、前記ワード線に電気的に接続される遅延回路を含み、
    前記遅延回路による遅延量は、前記第２グループよりも、前記第１グループのほうが大きい、請求項４〜９のいずれか１つに記載の半導体装置。

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