JP2017108191A - Semiconductor device - Google Patents

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暁人 清水
Akihito Shimizu
暁人 清水
健次 西川
Kenji Nishikawa
健次 西川
定幸 諸井
Sadayuki Moroi
定幸 諸井
智夫 井村
Tomoo Imura
智夫 井村
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements

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Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体チップ３の裏面３ｂよりも面積が大きい上面１０ａを有するダイパッド１０の上面１０ａ上に半導体チップ３を搭載するボンディング工程を有する。また、ボンディング工程の後、ダイパッド１０の上面１０ａの反対側の下面１０ｂが露出するように、半導体チップ３を封止する封止体形成工程を有する。ここで、ダイパッド１０の上面１０ａは、半導体チップ３を搭載する領域の周囲に配置され、溝または複数の穴が形成された窪み部配置領域１３を備える。また、上面１０ａの表面粗さは、下面１０ｂの表面粗さよりも粗くする。
【選択図】図２１The reliability of a semiconductor device is improved.
A bonding step of mounting the semiconductor chip 3 on the upper surface 10a of the die pad 10 having the upper surface 10a having a larger area than the back surface 3b of the semiconductor chip 3 is provided. In addition, after the bonding step, there is a sealing body forming step for sealing the semiconductor chip 3 so that the lower surface 10b opposite to the upper surface 10a of the die pad 10 is exposed. Here, the upper surface 10a of the die pad 10 is disposed around a region where the semiconductor chip 3 is mounted, and includes a recess portion arrangement region 13 in which a groove or a plurality of holes are formed. Further, the surface roughness of the upper surface 10a is made larger than the surface roughness of the lower surface 10b.
[Selection] Figure 21

Description

本発明は、半導体装置およびその製造技術に関し、例えば半導体チップをダイパッド上に搭載する半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device and a manufacturing technique thereof, for example, a technique effective when applied to a semiconductor device in which a semiconductor chip is mounted on a die pad.

特開２００１−８５５９１号公報（特許文献１）や特開２００１−７７２７５号公報（特許文献２）には、半導体チップを搭載するダイパッド部（チップパッド）の上面および下面に細長い溝を形成することが記載されている。   In Japanese Patent Application Laid-Open No. 2001-85591 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2001-77275 (Patent Document 2), elongated grooves are formed on the upper and lower surfaces of a die pad portion (chip pad) on which a semiconductor chip is mounted. Is described.

特開２００１−８５５９１号公報JP 2001-85591 A 特開２００１−７７２７５号公報JP 2001-77275 A

半導体装置のパッケージ態様として、半導体チップを搭載するダイパッド（タブ）を封止体から露出させる、所謂、タブ露出型の半導体装置がある。タブ露出型の半導体装置は、半導体装置の外部への放熱経路の面積を大きくできるので、放熱性を向上させることができる。また、ダイパッドと半導体チップを電気的に接続することで、ダイパッドを端子として利用することができる。   As a package mode of a semiconductor device, there is a so-called tab exposed type semiconductor device in which a die pad (tab) on which a semiconductor chip is mounted is exposed from a sealing body. Since the tab-exposed semiconductor device can increase the area of the heat dissipation path to the outside of the semiconductor device, the heat dissipation can be improved. In addition, by electrically connecting the die pad and the semiconductor chip, the die pad can be used as a terminal.

このような半導体装置は、ダイパッドの平面積が半導体チップの平面積よりも大きくなる。しかし、ダイパッドの平面積が大きくなると、半導体チップを封止する封止体とダイパッドの剥離が発生し易くなり半導体装置の信頼性低下が問題となる。   In such a semiconductor device, the plane area of the die pad is larger than the plane area of the semiconductor chip. However, when the planar area of the die pad is increased, peeling of the sealing body for sealing the semiconductor chip and the die pad is likely to occur, which causes a problem of a decrease in reliability of the semiconductor device.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

本願において開示される代表的なものの概要を簡単に説明すれば、次の通りである。   The outline of typical ones disclosed in the present application will be briefly described as follows.

すなわち、一実施の形態である半導体装置の製造方法は、半導体チップの裏面よりも面積が大きい第１面を有するダイパッドの前記第１面上に前記半導体チップを搭載するボンディング工程を有する。また、前記ボンディング工程の後、ダイパッドの前記第１面の反対側の第２面が露出するように、前記半導体チップ封止する封止体形成工程を有する。ここで、前記ダイパッドの前記第１面は、前記半導体チップを搭載する領域の周囲に配置され、溝または複数の穴が形成された窪み部配置領域を備える。また、前記第１面の表面粗さは、前記第２面の表面粗さよりも粗くするものである。   In other words, the semiconductor device manufacturing method according to an embodiment includes a bonding step of mounting the semiconductor chip on the first surface of the die pad having the first surface having a larger area than the back surface of the semiconductor chip. In addition, after the bonding step, there is a sealing body forming step for sealing the semiconductor chip so that the second surface of the die pad opposite to the first surface is exposed. Here, the first surface of the die pad is disposed around a region where the semiconductor chip is mounted, and includes a recessed portion arrangement region in which a groove or a plurality of holes are formed. Further, the surface roughness of the first surface is made rougher than the surface roughness of the second surface.

本願において開示される代表的な実施の形態によって得られる効果を簡単に説明すれば以下の通りである。   The effects obtained by the representative embodiments disclosed in the present application will be briefly described as follows.

すなわち、本願において開示される代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。   That is, according to the exemplary embodiment disclosed in the present application, the reliability of the semiconductor device can be improved.

一実施の形態である半導体装置の上面図である。It is a top view of the semiconductor device which is one embodiment. 図１に示す半導体装置の下面図である。FIG. 2 is a bottom view of the semiconductor device shown in FIG. 1. 図１に示す封止体を取り除いた状態で半導体装置の内部構造を示す透視平面図である。FIG. 2 is a perspective plan view showing the internal structure of the semiconductor device with the sealing body shown in FIG. 1 removed. 図１のＡ−Ａ線に沿った断面図である。It is sectional drawing along the AA line of FIG. 図１のＢ−Ｂ線に沿った断面図である。It is sectional drawing along the BB line of FIG. 図４に示すダイパッドの表面状態を模式的に示す説明図である。It is explanatory drawing which shows typically the surface state of the die pad shown in FIG. 図６とは別の半導体装置のダイパッドの表面状態を模式的に示す説明図である。FIG. 7 is an explanatory view schematically showing a surface state of a die pad of a semiconductor device different from FIG. 6. 図３のＣ部の拡大平面図である。FIG. 4 is an enlarged plan view of a C part in FIG. 3. 図８のＡ−Ａ線に沿った拡大断面図である。It is an expanded sectional view along the AA line of FIG. 図３に示す半導体装置の下面側を示す透視平面図である。FIG. 4 is a perspective plan view showing a lower surface side of the semiconductor device shown in FIG. 3. 図１〜図１０に示す半導体装置の組み立てフローを示す説明図である。It is explanatory drawing which shows the assembly flow of the semiconductor device shown in FIGS. 図１１のリードフレーム準備工程で準備するリードフレームの全体構造を示す平面図である。FIG. 12 is a plan view showing the overall structure of the lead frame prepared in the lead frame preparation step of FIG. 11. 図１２に示す複数の製品形成領域のうちの一部の拡大平面図である。FIG. 13 is an enlarged plan view of a part of a plurality of product formation regions shown in FIG. 12. 図１３に示すリードフレームの拡大断面図である。FIG. 14 is an enlarged cross-sectional view of the lead frame shown in FIG. 13. 図１３に示すダイパッド上に、ボンディング材を介して半導体チップを搭載した状態を示す拡大平面図である。It is an enlarged plan view which shows the state which mounted the semiconductor chip on the die pad shown in FIG. 13 via the bonding material. 図１４に示すダイパッド上に、ボンディング材を介して半導体チップを搭載した状態を示す拡大断面図である。It is an expanded sectional view which shows the state which mounted the semiconductor chip on the die pad shown in FIG. 14 via the bonding material. 図１５に示す半導体チップと、複数のリードおよびダイパッドを、ワイヤを介して電気的に接続した状態を示す拡大平面図である。FIG. 16 is an enlarged plan view showing a state where the semiconductor chip shown in FIG. 15 and a plurality of leads and a die pad are electrically connected via wires. 図１６に示す半導体チップと複数のリードを、ワイヤを介して電気的に接続した状態を示す拡大断面図である。FIG. 17 is an enlarged cross-sectional view showing a state where the semiconductor chip shown in FIG. 16 and a plurality of leads are electrically connected via wires. 図１７に示すリードフレームの製品形成領域に、封止体を形成した状態を示す拡大平面図である。FIG. 18 is an enlarged plan view showing a state in which a sealing body is formed in the product formation region of the lead frame shown in FIG. 17. 図１８に示すリードフレームの製品形成領域に、封止体を形成した状態を示す拡大断面図である。FIG. 19 is an enlarged cross-sectional view illustrating a state where a sealing body is formed in a product formation region of the lead frame illustrated in FIG. 18. 図２０の一部を拡大した断面において、封止用の樹脂の流れを模式的に示す説明図である。FIG. 21 is an explanatory view schematically showing a flow of a sealing resin in a cross-section in which a part of FIG. 20 is enlarged. 図２０に示す封止体から露出する複数のリードおよびダイパッドの露出面に金属膜（外装めっき膜、半田膜）を形成した状態を示す拡大断面図である。It is an expanded sectional view which shows the state which formed the metal film (exterior plating film | membrane, solder film) on the exposed surface of the some lead | read | reed and die pad which are exposed from the sealing body shown in FIG. 図１１に示す外装めっき工程で金属膜を形成した複数のリードを、リードフレームの枠部から切断し、成形した状態を示す拡大平面図である。FIG. 12 is an enlarged plan view showing a state in which a plurality of leads on which a metal film has been formed in the exterior plating step shown in FIG. 図２３に示すリードフレームの吊りリードを切断し、枠部（ダム部）から切り離した状態を示す拡大平面図である。FIG. 24 is an enlarged plan view showing a state in which a suspension lead of the lead frame shown in FIG. 23 is cut and separated from a frame part (dam part). 図４に対する変形例である半導体装置を示す断面図である。FIG. 5 is a cross-sectional view illustrating a semiconductor device that is a modification example of FIG. 4. 図２５に示す半導体装置の一部の拡大断面図である。FIG. 26 is an enlarged cross-sectional view of a part of the semiconductor device shown in FIG. 25. 図８に対する変形例である半導体装置を示す拡大平面図である。FIG. 9 is an enlarged plan view showing a semiconductor device which is a modification to FIG. 8. 図９に対する他の変形例である半導体装置を示す拡大断面図である。FIG. 10 is an enlarged cross-sectional view showing a semiconductor device which is another modified example with respect to FIG. 9. 図９に対する他の変形例である半導体装置を示す拡大断面図である。FIG. 10 is an enlarged cross-sectional view showing a semiconductor device which is another modified example with respect to FIG. 9.

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。 (Description format, basic terms, usage in this application)
In the present application, the description of the embodiment will be divided into a plurality of sections for convenience, if necessary, but these are not independent from each other unless otherwise specified. Regardless of the front and rear, each part of a single example, one is a part of the other, or a part or all of the modifications. In principle, repeated description of similar parts is omitted. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。   Similarly, in the description of the embodiment, etc., regarding the material, composition, etc., “X consisting of A” etc. is an element other than A unless specifically stated otherwise and clearly not in context. It does not exclude things that contain. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but includes a SiGe (silicon-germanium) alloy, other multi-component alloys containing silicon as a main component, and other additives. Needless to say, it is also included. Moreover, even if it says gold plating, Cu layer, nickel / plating, etc., unless otherwise specified, not only pure materials but also members mainly composed of gold, Cu, nickel, etc. Shall be included.

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。   In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。   Moreover, in each figure of embodiment, the same or similar part is shown with the same or similar symbol or reference number, and description is not repeated in principle.

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。   In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, hatching or a dot pattern may be added in order to clearly indicate that it is not a void or to clearly indicate the boundary of a region.

以下の実施の形態で説明する技術はリードフレームを用いて製造する種々のパッケージタイプの半導体装置に適用可能であるが、本実施の形態では、一例として、外部端子である複数のリードが、封止体の側面において露出する、ＱＦＰ（Quad Flat Package）型の半導体装置に適用した実施態様について説明する。図１は本実施の形態の半導体装置の上面図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す封止体を取り除いた状態で半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ−Ａ線に沿った断面図、図５は図１のＢ−Ｂ線に沿った断面図である。   The technology described in the following embodiments can be applied to various package type semiconductor devices manufactured using a lead frame. However, in this embodiment, a plurality of leads as external terminals are sealed as an example. An embodiment applied to a QFP (Quad Flat Package) type semiconductor device exposed on the side surface of the stationary body will be described. FIG. 1 is a top view of the semiconductor device of the present embodiment, and FIG. 2 is a bottom view of the semiconductor device shown in FIG. FIG. 3 is a perspective plan view showing the internal structure of the semiconductor device with the sealing body shown in FIG. 1 removed. 4 is a sectional view taken along the line AA in FIG. 1, and FIG. 5 is a sectional view taken along the line BB in FIG.

＜半導体装置＞
まず、本実施の形態の半導体装置１の構成の概要について、図１〜図５を用いて説明する。本実施の形態の半導体装置１は、ダイパッド（チップ搭載部、タブ）１０（図３〜図５参照）と、ダイパッド１０上にダイボンド材（接着材）８（図３〜図５参照）を介して搭載された半導体チップ３（図３〜図５参照）と、を備えている。また、半導体装置１は、半導体チップ３（ダイパッド１０）の隣（周囲）に配置された複数のリード（端子、外部端子）４と、半導体チップ３の複数のパッド（電極、ボンディングパッド）ＰＤ（図３、図４参照）と複数のリード４とを、それぞれ電気的に接続する複数のワイヤ（導電性部材）５（図３、図４参照）と、を有している。また、半導体装置１は半導体チップ３および複数のワイヤ５を封止する封止体（樹脂体）７を備えている。また、ダイパッド１０には、複数の吊りリード９が接続されている。 <Semiconductor device>
First, the outline | summary of a structure of the semiconductor device 1 of this Embodiment is demonstrated using FIGS. The semiconductor device 1 of this embodiment includes a die pad (chip mounting portion, tab) 10 (see FIGS. 3 to 5) and a die bond material (adhesive) 8 (see FIGS. 3 to 5) on the die pad 10. And mounted semiconductor chip 3 (see FIGS. 3 to 5). In addition, the semiconductor device 1 includes a plurality of leads (terminals, external terminals) 4 disposed next to (around) the semiconductor chip 3 (die pad 10), and a plurality of pads (electrodes, bonding pads) PD ( 3 and FIG. 4) and a plurality of leads 4 have a plurality of wires (conductive members) 5 (refer to FIG. 3 and FIG. 4) for electrically connecting them. The semiconductor device 1 also includes a sealing body (resin body) 7 that seals the semiconductor chip 3 and the plurality of wires 5. A plurality of suspension leads 9 are connected to the die pad 10.

＜外観構造＞
まず、半導体装置１の外観構造について説明する。図１に示す封止体（樹脂体）７の平面形状は矩形状からなり、本実施の形態では、例えば、正方形である。詳細には、各角部が面取り加工されており、これにより封止体７の欠けを抑制している。封止体７は上面７ａと、この上面７ａとは反対側の下面（裏面、実装面）７ｂ（図２参照）と、この上面７ａと下面７ｂとの間に位置する側面７ｃとを有している。側面７ｃは、図４に示すように傾斜面となっている。封止体７の角部とは、封止体７の四辺（四つの主辺）のうち、交差する任意の二辺（二つの主辺）の交点である角の周辺領域を含んでいる。なお、厳密には、図１に示すように、封止体７の角部は、一部が面取り加工されているので、主辺の交点は封止体７の角部よりも外側に配置される。しかし、面取り加工部は、主辺の長さと比較して十分に小さいため、本願では、面取り加工部の中心を封止体７の角と見做して説明する。つまり、本願においては、封止体７の四辺（四つの主辺）のうち、任意の二辺（二つの主辺）が交差する領域であって、該領域が面取り加工されている場合にはその面取り加工部が角部に相当し、該領域が面取り加工されていない場合には、任意の二辺（二つの主辺）の交点が角部に相当する。以下、本願において、封止体７の角部と説明するときは、特に異なる意味、内容で用いている旨を明記した場合を除き、上記と同様の意味、内容として用いる。 <Appearance structure>
First, the external structure of the semiconductor device 1 will be described. The planar shape of the sealing body (resin body) 7 shown in FIG. 1 is a rectangular shape, and is, for example, a square in the present embodiment. Specifically, each corner portion is chamfered, thereby suppressing chipping of the sealing body 7. The sealing body 7 has an upper surface 7a, a lower surface (back surface, mounting surface) 7b opposite to the upper surface 7a (see FIG. 2), and a side surface 7c located between the upper surface 7a and the lower surface 7b. ing. The side surface 7c is an inclined surface as shown in FIG. The corner portion of the sealing body 7 includes a peripheral region of a corner that is an intersection of any two sides (two main sides) intersecting among the four sides (four main sides) of the sealing body 7. Strictly speaking, as shown in FIG. 1, a part of the corner of the sealing body 7 is chamfered, so that the intersection of the main sides is arranged outside the corner of the sealing body 7. The However, since the chamfered portion is sufficiently small compared to the length of the main side, in the present application, the center of the chamfered portion is regarded as the corner of the sealing body 7 for description. That is, in the present application, among the four sides (four main sides) of the sealing body 7, when any two sides (two main sides) intersect and the region is chamfered, If the chamfered portion corresponds to a corner and the region is not chamfered, the intersection of any two sides (two main sides) corresponds to the corner. Hereinafter, in the present application, when it is described as a corner portion of the sealing body 7, the same meaning and content as described above are used unless otherwise specified in particular.

また、図１および図２に示すように、半導体装置１では、封止体７の各辺（各主辺）に沿って、それぞれ複数のリード４が配置されている。複数のリード４は、それぞれ金属材料からなり、本実施の形態では、例えば銅（Ｃｕ）、または銅（Ｃｕ）からなる基材の表面に例えばニッケル（Ｎｉ）からなる金属膜（図示は省略）が形成された積層金属膜から成る。また、図１および図２に示す例では、複数のリード４のそれぞれは、封止体７の側面７ｃから一部（アウタリード部４ｂ）が外側に突出し、封止体７の外側において、ガルウィング状に形成されている。言い換えれば、複数のリード４のアウタリード部４ｂは、それぞれ複数の屈曲部を備え、アウタリード部４ｂの端部は、封止体７の下面７ｂよりも低い位置に配置される。またリード４の封止体７からの露出部（アウタリード部４ｂ）には、金属膜ＳＤが形成され、前記した基材の下面を覆っている。金属膜ＳＤは、例えばめっき法により形成された半田膜（外装めっき膜）から成り、リード４を図示しない実装基板側の端子と接合する際に接合材として機能する。   As shown in FIGS. 1 and 2, in the semiconductor device 1, a plurality of leads 4 are arranged along each side (each main side) of the sealing body 7. The plurality of leads 4 are each made of a metal material, and in the present embodiment, for example, a metal film made of nickel (Ni) on the surface of a base material made of, for example, copper (Cu) or copper (Cu) (not shown). Is formed of a laminated metal film. In the example shown in FIGS. 1 and 2, each of the plurality of leads 4 has a part (outer lead portion 4 b) protruding outward from the side surface 7 c of the sealing body 7, and a gull-wing shape is formed outside the sealing body 7. Is formed. In other words, each of the outer lead portions 4 b of the plurality of leads 4 includes a plurality of bent portions, and the end portion of the outer lead portion 4 b is disposed at a position lower than the lower surface 7 b of the sealing body 7. Further, a metal film SD is formed on the exposed portion (outer lead portion 4b) of the lead 4 from the sealing body 7 and covers the lower surface of the base material. The metal film SD is made of, for example, a solder film (exterior plating film) formed by plating, and functions as a bonding material when the lead 4 is bonded to a terminal on the mounting board (not shown).

本実施の形態の金属膜ＳＤは、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。   The metal film SD of the present embodiment is made of so-called lead-free solder that does not substantially contain lead (Pb). For example, only tin (Sn), tin-bismuth (Sn-Bi), or tin-copper- For example, silver (Sn—Cu—Ag). Here, the lead-free solder means a lead (Pb) content of 0.1 wt% or less, and this content is defined as a standard of the RoHS (Restriction of Hazardous Substances) directive.

また、図２に示すように、ダイパッド（チップ搭載部、タブ）１０の下面１０ｂは、封止体７の下面７ｂにおいて、封止体７から露出している。つまり、半導体装置１は、ダイパッド露出型（タブ露出型）の半導体装置である。   As shown in FIG. 2, the lower surface 10 b of the die pad (chip mounting portion, tab) 10 is exposed from the sealing body 7 on the lower surface 7 b of the sealing body 7. That is, the semiconductor device 1 is a die pad exposed type (tab exposed type) semiconductor device.

ダイパッド１０は、封止体７よりも熱伝導率が高い金属材料からなり、本実施の形態では、例えば銅（Ｃｕ）、または銅（Ｃｕ）からなる基材の表面に例えばニッケル（Ｎｉ）からなる金属膜（図示は省略）が形成された積層金属膜から成る。このように、ダイパッド露出型の半導体装置は、熱伝導率が封止体７よりも高い、例えば、銅（Ｃｕ）などの金属部材（ダイパッド１０）を露出させることで、ダイパッド１０が露出しない半導体装置と比較して、パッケージの放熱性を向上させることができる。また、半導体装置１を図示しない実装基板に実装する際に、ダイパッド１０の下面１０ｂを実装基板の端子と、例えば半田材（接合材）を介して接続すれば、半導体装置１で発生した熱をさらに効率的に実装基板側に放熱することができる。   The die pad 10 is made of a metal material having a higher thermal conductivity than that of the sealing body 7. In the present embodiment, the die pad 10 is made of, for example, nickel (Ni) on the surface of a base material made of copper (Cu) or copper (Cu). A laminated metal film on which a metal film (not shown) is formed. Thus, the die pad exposure type semiconductor device is a semiconductor in which the die pad 10 is not exposed by exposing a metal member (die pad 10) such as copper (Cu) having a higher thermal conductivity than the sealing body 7, for example. Compared with the device, the heat dissipation of the package can be improved. Further, when the semiconductor device 1 is mounted on a mounting board (not shown), if the lower surface 10b of the die pad 10 is connected to a terminal of the mounting board via, for example, a solder material (bonding material), the heat generated in the semiconductor device 1 is generated. Furthermore, heat can be radiated to the mounting substrate side efficiently.

また、図３および図４に示すように、本実施の形態では、半導体チップ３とダイパッド１０を電気的に接続し、ダイパッド１０を外部端子として利用する。このようにダイパッド１０の下面１０ｂを露出させて、図示しない実装基板と電気的に接続することで、半導体装置１の端子配置スペースを有効に活用することができる。また、ダイパッド１０には、例えば、基準電位（例えば接地電位）が供給される。半導体装置１の電気的特性を向上させる観点から、基準電位を供給する端子は、伝送経路の面積を大きくすることが好ましい。つまり、図３や図４に示すように、基準電位が供給される外部端子として、ダイパッド１０を利用することで、伝送経路の面積を拡大させて、半導体装置１の電気的特性を向上させることができる。   As shown in FIGS. 3 and 4, in this embodiment, the semiconductor chip 3 and the die pad 10 are electrically connected, and the die pad 10 is used as an external terminal. Thus, by exposing the lower surface 10b of the die pad 10 and electrically connecting to the mounting substrate (not shown), the terminal arrangement space of the semiconductor device 1 can be effectively utilized. The die pad 10 is supplied with, for example, a reference potential (for example, ground potential). From the viewpoint of improving the electrical characteristics of the semiconductor device 1, it is preferable that the terminal for supplying the reference potential has a large transmission path area. That is, as shown in FIG. 3 and FIG. 4, by using the die pad 10 as an external terminal to which a reference potential is supplied, the area of the transmission path is expanded and the electrical characteristics of the semiconductor device 1 are improved. Can do.

また、図２に示す例では、ダイパッド１０の下面１０ｂには、実装時に接合材として機能する金属膜ＳＤが形成され、前記基材の下面を覆っている。金属膜ＳＤは前記したように例えばめっき法により形成された半田膜である。このようにダイパッド１０の露出面に金属膜ＳＤを形成することで、ダイパッド１０を図示しない実装基板の端子と接続し易くすることができる。   In the example shown in FIG. 2, a metal film SD that functions as a bonding material at the time of mounting is formed on the lower surface 10 b of the die pad 10 to cover the lower surface of the base material. As described above, the metal film SD is a solder film formed by, for example, a plating method. By forming the metal film SD on the exposed surface of the die pad 10 in this way, the die pad 10 can be easily connected to a terminal of a mounting board (not shown).

＜内部構造＞
次に、半導体装置１の内部構造について説明する。図３に示すように、ダイパッド１０の上面（チップ搭載面）１０ａは、平面形状が四角形（四辺形）から成る。本実施の形態では、例えば正方形である。また、本実施の形態では、半導体チップ３の外形サイズ（図４に示す裏面３ｂの平面サイズ）よりも、ダイパッド１０の外形サイズ（平面サイズ）の方が大きい。このように半導体チップ３を、その外形サイズよりも大きい面積を有するダイパッド１０に搭載し、図２に示すようにダイパッド１０の下面１０ｂを封止体７から露出させることで、放熱性を向上させることができる。ダイパッド１０のその他の詳細な構造は後述する。 <Internal structure>
Next, the internal structure of the semiconductor device 1 will be described. As shown in FIG. 3, the upper surface (chip mounting surface) 10a of the die pad 10 has a quadrangular shape in plan view. In the present embodiment, for example, it is a square. In the present embodiment, the outer size (planar size) of the die pad 10 is larger than the outer size of the semiconductor chip 3 (planar size of the back surface 3b shown in FIG. 4). In this way, the semiconductor chip 3 is mounted on the die pad 10 having an area larger than the outer size, and the lower surface 10b of the die pad 10 is exposed from the sealing body 7 as shown in FIG. be able to. The other detailed structure of the die pad 10 will be described later.

また、図３に示すようにダイパッド１０の周囲（半導体チップ３の周囲）には、複数のリード４が配置される。図４に示すように複数のリード４のそれぞれは、封止体７に封止されるインナリード部４ａと、封止体７から露出するアウタリード部４ｂを備える。またアウタリード部４ｂの表面（上面、下面、および側面）には、金属膜ＳＤが形成されている。また、インナリード部４ａには、ワイヤ５を接合するワイヤボンディング領域が含まれる。   As shown in FIG. 3, a plurality of leads 4 are arranged around the die pad 10 (around the semiconductor chip 3). As shown in FIG. 4, each of the plurality of leads 4 includes an inner lead portion 4 a sealed by the sealing body 7 and an outer lead portion 4 b exposed from the sealing body 7. A metal film SD is formed on the surface (upper surface, lower surface, and side surface) of the outer lead portion 4b. Further, the inner lead portion 4a includes a wire bonding region for bonding the wire 5.

また、図３に示すように、ダイパッド１０には、複数の吊りリード９が接続（連結）されている。複数の吊りリード９は、それぞれ一方の端部が、平面視において四角形を成すダイパッド１０の角部（角）に接続されている。また複数の吊りリード９はそれぞれ他方の端部が封止体７の角部に向かって延び、角部において封止体７から露出している。   As shown in FIG. 3, a plurality of suspension leads 9 are connected (coupled) to the die pad 10. One end of each of the plurality of suspension leads 9 is connected to a corner (corner) of the die pad 10 that forms a quadrangle in plan view. Each of the plurality of suspension leads 9 has the other end extending toward the corner of the sealing body 7 and is exposed from the sealing body 7 at the corner.

ところで、図４に示すように、ダイパッド１０は、インナリード部４ａと異なる高さに配置（オフセット配置）されている。詳しくは、ダイパッド１０は、インナリード部４ａよりも低い位置に配置（ダウンセット配置）されている。本実施の形態のようにリード４がガルウィング状に形成されたパッケージでは、リード４は封止体７の側面７ｃにおいて、上面７ａと下面７ｂの中間となる位置から導出することが好ましい。インナリード部４ａを封止体７でしっかりと固定するためである。一方、ダイパッド１０を、封止体７から露出させるためには、インナリード部４ａと異なる高さに配置する必要がある。このため、本実施の形態では、ダイパッド１０をオフセット配置（ダウンセット配置）している。   Incidentally, as shown in FIG. 4, the die pad 10 is arranged at a height different from the inner lead portion 4 a (offset arrangement). Specifically, the die pad 10 is arranged at a position lower than the inner lead portion 4a (downset arrangement). In the package in which the leads 4 are formed in a gull wing shape as in the present embodiment, it is preferable that the leads 4 are led out from the position between the upper surface 7 a and the lower surface 7 b on the side surface 7 c of the sealing body 7. This is because the inner lead portion 4 a is firmly fixed by the sealing body 7. On the other hand, in order to expose the die pad 10 from the sealing body 7, it is necessary to arrange the die pad 10 at a height different from that of the inner lead portion 4a. For this reason, in this embodiment, the die pad 10 is offset (downset).

このようにオフセット配置する方法として、本実施の形態では、ダイパッド１０を支持する複数の吊りリード９のそれぞれに、傾斜部９ａ（図５参照）を形成している。これにより、ダイパッド１０をオフセット配置（ダウンセット配置）することができる。   In this embodiment, as an offset arrangement method, inclined portions 9a (see FIG. 5) are formed in each of the plurality of suspension leads 9 that support the die pad 10. As a result, the die pad 10 can be offset (downset).

また、図３に示すようにダイパッド１０上には、半導体チップ３が搭載されている。半導体チップ３はダイパッド１０の中央に位置するチップ搭載領域１０ｄ（図４、図５参照）上に搭載されている。図４に示すように半導体チップ３は、裏面３ｂがダイパッド１０の上面１０ａと対向した状態で、ダイボンド材（接着材）８を介してダイパッド１０上に搭載されている。つまり、複数のパッドＰＤが形成された表面（主面）３ａの反対面（裏面３ｂ）をチップ搭載面（上面１０ａ）と対向させる、所謂、フェイスアップ実装方式により搭載されている。このダイボンド材８は、半導体チップ３をダイボンディングする際の接着材であって、例えばエポキシ系の接着材、あるいは、エポキシ系の熱硬化性樹脂に、銀（Ａｇ）などから成る金属粒子を含有させた導電性接着材を用いる。   Further, as shown in FIG. 3, the semiconductor chip 3 is mounted on the die pad 10. The semiconductor chip 3 is mounted on a chip mounting area 10d (see FIGS. 4 and 5) located at the center of the die pad 10. As shown in FIG. 4, the semiconductor chip 3 is mounted on the die pad 10 via a die bond material (adhesive material) 8 with the back surface 3 b facing the top surface 10 a of the die pad 10. That is, it is mounted by a so-called face-up mounting method in which the opposite surface (back surface 3b) of the front surface (main surface) 3a on which the plurality of pads PD are formed is opposed to the chip mounting surface (upper surface 10a). This die-bonding material 8 is an adhesive when the semiconductor chip 3 is die-bonded, and contains, for example, an epoxy-based adhesive or an epoxy-based thermosetting resin containing metal particles made of silver (Ag) or the like. Conductive adhesive material is used.

図３に示すように、ダイパッド１０上に搭載される半導体チップ３の平面形状は四角形から成る。本実施の形態では、例えば、正方形である。また、図４に示すように、半導体チップ３は、表面（主面、上面）３ａと、表面３ａとは反対側の裏面（主面、下面）３ｂと、この表面３ａと裏面３ｂとの間に位置する側面とを有している。そして、図３および図４に示すように、半導体チップ３の表面３ａには、複数のパッド（ボンディングパッド）ＰＤが形成されており、本実施の形態では、複数のパッドＰＤが表面３ａの各辺に沿って形成されている。また、図示は省略するが、半導体チップ３の主面（詳しくは、半導体チップ３の基材（半導体基板）の上面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されており、複数のパッドＰＤは、半導体チップ３の内部（詳しくは、表面３ａと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この半導体素子と電気的に接続されている。   As shown in FIG. 3, the planar shape of the semiconductor chip 3 mounted on the die pad 10 is a quadrangle. In the present embodiment, for example, it is a square. As shown in FIG. 4, the semiconductor chip 3 includes a front surface (main surface, upper surface) 3a, a back surface (main surface, lower surface) 3b opposite to the front surface 3a, and a space between the front surface 3a and the back surface 3b. And a side surface. As shown in FIGS. 3 and 4, a plurality of pads (bonding pads) PD are formed on the surface 3a of the semiconductor chip 3, and in the present embodiment, the plurality of pads PD are provided on each surface 3a. It is formed along the side. Although not shown, the main surface of the semiconductor chip 3 (specifically, a semiconductor element formation region provided on the upper surface of the base material (semiconductor substrate) of the semiconductor chip 3) includes a plurality of semiconductor elements (circuit elements). The plurality of pads PD are formed by wiring (not shown) formed in a wiring layer disposed inside the semiconductor chip 3 (specifically, between the surface 3a and a semiconductor element formation region (not shown)). And is electrically connected to the semiconductor element.

半導体チップ３（詳しくは、半導体チップ３の半導体基板）は、例えばシリコン（Ｓｉ）から成る。また、表面３ａには、半導体チップ３の基材および配線を覆う絶縁膜が形成されており、複数のパッドＰＤのそれぞれの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、このパッドＰＤは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。なお、パッドＰＤは、アルミニウム（Ａｌ）を主体とする合金層を採用してもよい。   The semiconductor chip 3 (specifically, the semiconductor substrate of the semiconductor chip 3) is made of, for example, silicon (Si). In addition, an insulating film is formed on the surface 3a to cover the base material and wiring of the semiconductor chip 3, and each surface of the plurality of pads PD is exposed from the insulating film in the opening formed in the insulating film. doing. The pad PD is made of metal, and in the present embodiment, is made of, for example, aluminum (Al). The pad PD may be an alloy layer mainly composed of aluminum (Al).

また、図３に示すように、半導体チップ３の周囲（詳しくは、ダイパッド１０の周囲）には、例えば、ダイパッド１０と同じ銅（Ｃｕ）から成る複数のリード４が配置されている。そして、半導体チップ３の表面３ａに形成された複数のパッド（ボンディングパッド）ＰＤは、複数のリード４と、複数のワイヤ（導電性部材）５を介してそれぞれ電気的に接続されている。ワイヤ５は、例えば、金（Ａｕ）から成り、ワイヤ５の一部（例えば一方の端部）がパッドＰＤに接合され、他部（例えば他方の端部）がリード４のボンディング領域に接合されている。なお、図示は省略するが、リード４のボンディング領域の表面には、例えば、銀（Ａｇ）、あるいは金（Ａｕ）から成るめっき膜を形成することが好ましい。リード４（インナリード部４ａ）のボンディング領域（ワイヤボンディング領域）の表面に、銀（Ａｇ）や金（Ａｕ）から成るめっき膜を形成することにより、金（Ａｕ）からなるワイヤ５との接合強度を向上させることができる。   As shown in FIG. 3, a plurality of leads 4 made of, for example, the same copper (Cu) as that of the die pad 10 are arranged around the semiconductor chip 3 (specifically, around the die pad 10). The plurality of pads (bonding pads) PD formed on the surface 3 a of the semiconductor chip 3 are electrically connected to the plurality of leads 4 and the plurality of wires (conductive members) 5, respectively. The wire 5 is made of, for example, gold (Au), and a part (for example, one end) of the wire 5 is bonded to the pad PD, and the other part (for example, the other end) is bonded to the bonding region of the lead 4. ing. Although illustration is omitted, it is preferable to form a plating film made of, for example, silver (Ag) or gold (Au) on the surface of the bonding region of the lead 4. Bonding with the wire 5 made of gold (Au) by forming a plating film made of silver (Ag) or gold (Au) on the surface of the bonding region (wire bonding region) of the lead 4 (inner lead portion 4a) Strength can be improved.

また、本実施の形態では、複数のパッドＰＤのうちの一部は、ワイヤ（導電性部材）５ｂを介してダイパッド１０のワイヤボンディング領域と電気的に接続されている。言い換えれば、半導体チップ３の複数のパッドＰＤに接続される複数のワイヤ５には、複数のパッドＰＤと複数のリード４を電気的に接続する複数のワイヤ５ａと、パッドＰＤとダイパッド１０を電気的に接続するワイヤ５ｂが含まれる。このようにワイヤ５ｂを介して半導体チップ３のパッドＰＤとダイパッド１０を電気的に接続することにより、ダイパッド１０を外部端子として活用する事ができる。例えば、前記したように、ダイパッド１０には、基準電位（例えば接地電位）が供給され、ダイパッド１０およびワイヤ５ｂを介して半導体チップ３に基準電位が供給される。   In the present embodiment, a part of the plurality of pads PD is electrically connected to the wire bonding region of the die pad 10 through the wire (conductive member) 5b. In other words, the plurality of wires 5 connected to the plurality of pads PD of the semiconductor chip 3 are electrically connected to the plurality of wires 5a that electrically connect the plurality of pads PD and the plurality of leads 4, and to the pads PD and the die pad 10. The wire 5b to be connected is included. Thus, by electrically connecting the pad PD of the semiconductor chip 3 and the die pad 10 through the wire 5b, the die pad 10 can be used as an external terminal. For example, as described above, a reference potential (for example, ground potential) is supplied to the die pad 10, and the reference potential is supplied to the semiconductor chip 3 through the die pad 10 and the wire 5b.

＜ダイパッドの詳細構造＞
次に、図２〜図４に示すダイパッド１０の詳細な構造と、その構造とすることにより得られる効果について説明する。図６は、図４に示すダイパッドの表面状態を模式的に示す説明図、図７は図６とは別の半導体装置のダイパッドの表面状態を模式的に示す説明図である。また、図８は、図３のＣ部の拡大平面図、図９は、図８のＡ−Ａ線に沿った拡大断面図である。また、図１０は図３に示す半導体装置の下面側を示す透視平面図である。なお、図９では、ワイヤ５の一部（ワイヤ５ａ）がリード４に接続され、ワイヤ５の他の一部（ワイヤ５ｂ）がダイパッド１０に接続されることを明示するため、ワイヤ５ａ、５ｂをそれぞれ点線で示している。 <Detailed structure of die pad>
Next, a detailed structure of the die pad 10 shown in FIGS. 2 to 4 and effects obtained by using the structure will be described. 6 is an explanatory view schematically showing the surface state of the die pad shown in FIG. 4, and FIG. 7 is an explanatory view schematically showing the surface state of the die pad of a semiconductor device different from FIG. 8 is an enlarged plan view of a portion C in FIG. 3, and FIG. 9 is an enlarged cross-sectional view along the line AA in FIG. 10 is a perspective plan view showing the lower surface side of the semiconductor device shown in FIG. In FIG. 9, in order to clearly show that a part of the wire 5 (wire 5a) is connected to the lead 4 and the other part of the wire 5 (wire 5b) is connected to the die pad 10, the wires 5a and 5b are shown. Are indicated by dotted lines.

本実施の形態の半導体装置１は、図１〜図５を用いて説明したように、ダイパッド１０の平面積が、半導体チップ３の裏面３ｂの平面積よりも大きい。そして、図４に示すように半導体チップ３の平面積よりも大きいダイパッド１０の下面１０ｂを封止体７から露出させる。しかし、ダイパッド１０の平面積が大きくなると、半導体チップ３を封止する封止体７とダイパッド１０の剥離が発生し易くなり半導体装置１の信頼性低下が問題となる。例えば、半導体チップ３とダイパッド１０は、線膨張係数が異なるので、温度サイクルが印加されることにより、半導体チップ３とダイパッド１０の接着界面で剥離が生じ易くなる。詳しくは、半導体チップ３を接着固定するダイボンド材８とダイパッド１０の接着界面において、温度サイクル負荷に起因する応力が発生し、該応力により剥離が発生する。この温度サイクル負荷に起因する応力は、ダイパッド１０の平面積に比例して大きくなるので、ダイパッド１０の平面積が大きくなると、剥離が発生し易くなる。   In the semiconductor device 1 according to the present embodiment, as described with reference to FIGS. 1 to 5, the plane area of the die pad 10 is larger than the plane area of the back surface 3 b of the semiconductor chip 3. Then, as shown in FIG. 4, the lower surface 10 b of the die pad 10 larger than the plane area of the semiconductor chip 3 is exposed from the sealing body 7. However, when the plane area of the die pad 10 is increased, the die pad 10 is likely to be peeled off from the sealing body 7 that seals the semiconductor chip 3, and the reliability of the semiconductor device 1 is deteriorated. For example, since the semiconductor chip 3 and the die pad 10 have different linear expansion coefficients, peeling is likely to occur at the bonding interface between the semiconductor chip 3 and the die pad 10 when a temperature cycle is applied. Specifically, stress due to the temperature cycle load is generated at the bonding interface between the die bonding material 8 and the die pad 10 for bonding and fixing the semiconductor chip 3, and peeling occurs due to the stress. Since the stress resulting from this temperature cycle load increases in proportion to the plane area of the die pad 10, peeling tends to occur when the plane area of the die pad 10 increases.

そして、ダイパッド１０とダイボンド材８の接着界面で剥離が発生した後、さらに温度サイクル負荷が印加されると、剥離の発生箇所を起点としてダイパッド１０の周縁部（側面１０ｃ）に向かって（ダイパッド１０の上面１０ａに沿って）、剥離が進展する。また、ダイパッド１０のチップ搭載領域１０ｄと側面１０ｃの間では、封止体７とダイパッド１０の上面１０ａが密着しているが、ダイパッド１０と封止体７の密着強度は、ダイパッド１０とダイボンド材８の密着強度と比較して同程度またはそれ以下である。このため、前記した剥離は、ダイパッド１０と封止体７の密着界面まで進展する。   Then, after peeling occurs at the bonding interface between the die pad 10 and the die bonding material 8, when a temperature cycle load is further applied, the die pad 10 starts toward the peripheral portion (side surface 10c) of the die pad 10 (die pad 10). Along the top surface 10a) of the peeling. Further, between the chip mounting region 10d and the side surface 10c of the die pad 10, the sealing body 7 and the upper surface 10a of the die pad 10 are in close contact, but the adhesion strength between the die pad 10 and the sealing body 7 is that of the die pad 10 and the die bond material. Compared with the adhesion strength of 8, it is comparable or less. For this reason, the above-described peeling progresses to the adhesion interface between the die pad 10 and the sealing body 7.

ダイパッド１０と封止体７の密着性が低下すると、ダイパッド１０の封止体７からの脱落、等の原因となるため、半導体装置１の信頼性低下を抑制する観点からは、剥離の進展を防止または抑制することが好ましい。特に、本実施の形態のように、ダイパッド１０の上面１０ａの一部にワイヤ５ｂを接合する場合には、剥離がワイヤ５ｂとダイパッド１０の接合部まで進展すると、ワイヤ５ｂが断線する原因になる。したがって、半導体装置１の電気的信頼性を向上させる観点から、剥離の進展を防止または抑制することが好ましい。   If the adhesion between the die pad 10 and the sealing body 7 is lowered, it causes the die pad 10 to be detached from the sealing body 7. Therefore, from the viewpoint of suppressing a decrease in reliability of the semiconductor device 1, the progress of peeling is promoted. It is preferable to prevent or suppress. In particular, when the wire 5b is bonded to a part of the upper surface 10a of the die pad 10 as in the present embodiment, if the peeling progresses to the bonding portion between the wire 5b and the die pad 10, the wire 5b is disconnected. . Therefore, it is preferable to prevent or suppress the progress of peeling from the viewpoint of improving the electrical reliability of the semiconductor device 1.

そこで、本願発明者は、剥離の進展を防止または抑制する技術について検討した。まず、ダイパッド１０の上面１０ａの表面粗さを下面１０ｂの表面粗さよりも粗くすることで、ダイパッド１０と封止体７の密着面積を広くして、剥離の進展を抑制する構成について検討した。なお、本検討では、図７に示すように、上面１０ａの表面粗さを粗くする効果を検証するため、図６に示す穴（窪み部）１１は設けない構造の半導体装置において、ダイパッド１０の上面１０ａの表面粗さを粗くして評価した。また、上面１０ａの表面粗さを粗くする方法は、例えばニッケル膜などのめっき膜を形成する際に、故意に表面の粗いめっき金属表面を析出させる、所謂、粗化めっき法を用いた。粗化めっき法では、電気めっき時の電流密度やめっき液（金属イオン）の供給速度等を低下させることで、故意に表面の粗いめっき金属表面を析出させることができる。また、表面粗さの程度を表す指標として、平坦面に対する単位面積あたりの表面積の比（Ｓｒ）を用いて説明する。なお、表面粗さの程度を表す指標として、他に、単位長さあたりの凹凸量の平均値（Ｒａ）などがある。本願発明者が実験的に確認した所、Ｓｒ＝１．２の時、Ｒａは３０ｎｍ程度、Ｓｒ＝１．６の時、Ｒａは８０ｎｍ程度となることが判っている。   Therefore, the inventor of the present application examined a technique for preventing or suppressing the progress of peeling. First, a configuration was studied in which the surface roughness of the upper surface 10a of the die pad 10 was made larger than the surface roughness of the lower surface 10b, thereby widening the contact area between the die pad 10 and the sealing body 7 and suppressing the progress of peeling. In this study, as shown in FIG. 7, in order to verify the effect of increasing the surface roughness of the upper surface 10a, in the semiconductor device having the structure in which the hole (recessed portion) 11 shown in FIG. The surface roughness of the upper surface 10a was roughened for evaluation. Further, as a method of increasing the surface roughness of the upper surface 10a, a so-called rough plating method in which a plated metal surface having a rough surface is intentionally deposited when a plating film such as a nickel film is formed is used. In the roughing plating method, a plated metal surface having a rough surface can be intentionally deposited by reducing the current density during electroplating, the supply rate of the plating solution (metal ions), and the like. In addition, as an index representing the degree of surface roughness, the ratio (Sr) of the surface area per unit area to the flat surface will be described. In addition, as an index representing the degree of surface roughness, there is an average value (Ra) of the unevenness amount per unit length. The inventors of the present application have confirmed experimentally that when Sr = 1.2, Ra is about 30 nm, and when Sr = 1.6, Ra is about 80 nm.

本願発明者は、図６に示す複数の穴（窪み部）１１を設けない構造の半導体装置Ｈ１（図７参照）において、ダイパッド１０の上面１０ａの表面粗さを、Ｓｒ＝１．２、１．４、１．６のそれぞれに設定して評価した。評価の結果、いずれの場合でも剥離はダイパッド１０のワイヤボンディング領域（図７に示すボンディング領域１２）まで進展することが判った。つまり、図７に示すように、ダイパッド１０の上面１０ａの表面粗さを下面１０ｂの表面粗さよりも粗くするのみでは、剥離の進展を十分に抑制できないことが判った。   The inventor of the present application sets the surface roughness of the upper surface 10a of the die pad 10 to Sr = 1.2, 1 in the semiconductor device H1 (see FIG. 7) having a structure in which the plurality of holes (dents) 11 shown in FIG. .4 and 1.6 were set and evaluated. As a result of the evaluation, it was found that peeling progressed to the wire bonding region (bonding region 12 shown in FIG. 7) of the die pad 10 in any case. That is, as shown in FIG. 7, it was found that the progress of peeling cannot be sufficiently suppressed only by making the surface roughness of the upper surface 10a of the die pad 10 larger than the surface roughness of the lower surface 10b.

そこで、本願発明者は、図７に示すように、ダイパッド１０の上面１０ａの表面粗さを下面１０ｂよりも粗くすることに加え、図８に示すように、ワイヤ５ｂがダイパッド１０に接合されるボンディング領域（ワイヤボンディング領域）１２と、半導体チップ３が搭載されるチップ搭載領域１０ｄの間に、複数の穴１１が形成された窪み部配置領域１３（図８において、ハッチングを付して示す領域）を設けた。つまり、本実施の形態のダイパッド１０の上面１０ａは、チップ搭載領域１０ｄと複数のリード４の間に位置し、ワイヤ５ｂを接合するボンディング領域１２を備える。また、上面１０ａは、ボンディング領域１２とチップ搭載領域１０ｄの間に配置され、複数の穴１１が形成された窪み部配置領域１３とを備える。さらに、図６に示すように、チップ搭載領域１０ｄ、ボンディング領域１２、および窪み部配置領域１３を含めた上面１０ａの表面粗さは、下面１０ｂの表面粗さよりも粗い。   Therefore, in addition to making the surface roughness of the upper surface 10a of the die pad 10 rougher than the lower surface 10b as shown in FIG. 7, the inventor of the present application joins the wire 5b to the die pad 10 as shown in FIG. A recessed portion arrangement region 13 (a hatched region in FIG. 8) in which a plurality of holes 11 are formed between a bonding region (wire bonding region) 12 and a chip mounting region 10d on which the semiconductor chip 3 is mounted. ). That is, the upper surface 10a of the die pad 10 of the present embodiment includes a bonding region 12 that is located between the chip mounting region 10d and the plurality of leads 4 and that joins the wires 5b. Further, the upper surface 10a is provided between the bonding region 12 and the chip mounting region 10d and includes a recess portion arrangement region 13 in which a plurality of holes 11 are formed. Furthermore, as shown in FIG. 6, the surface roughness of the upper surface 10a including the chip mounting region 10d, the bonding region 12, and the recess portion arrangement region 13 is rougher than the surface roughness of the lower surface 10b.

上記構成で剥離の進展を防止または抑制する効果を評価した結果、窪み部配置領域１３において剥離の進展が阻害され、ボンディング領域１２までは剥離が到達し難くなることが判った。つまり、剥離の進展を抑制できることが判った。特に、上面１０ａの表面粗さをＳｒ＝１．４以上とすれば、窪み部配置領域１３において剥離の進展をほぼ確実に停止させられることが判った。   As a result of evaluating the effect of preventing or suppressing the progress of peeling with the above configuration, it has been found that the progress of peeling is hindered in the depression portion arrangement region 13 and it is difficult to reach the bonding region 12. That is, it was found that the progress of peeling can be suppressed. In particular, it has been found that if the surface roughness of the upper surface 10a is Sr = 1.4 or more, the progress of peeling can be stopped almost certainly in the recessed portion arrangement region 13.

なお、確認のため、図８および図９に示す構成において、ダイパッド１０の上面１０ａに図６に示すような粗化めっきを施さない半導体装置（図示は省略）についても評価を行った。この結果、粗化めっきを施さず、上面１０ａの表面粗さが、下面１０ｂの表面粗さと同程度である場合には、複数の穴１１が形成された窪み部配置領域１３を設けても、剥離の進展を十分に抑制できないことが判った。つまり、窪み部配置領域１３を設け、かつ、窪み部配置領域１３を含む上面１０ａの表面粗さを下面１０ｂよりも粗くすることで、剥離の進展を抑制できることが判った。   For confirmation, evaluation was also performed on a semiconductor device (not shown) in which the rough plating is not performed on the upper surface 10a of the die pad 10 in the configuration shown in FIGS. As a result, when roughening plating is not performed and the surface roughness of the upper surface 10a is approximately the same as the surface roughness of the lower surface 10b, the recess portion arrangement region 13 in which the plurality of holes 11 are formed is provided. It was found that the progress of peeling cannot be sufficiently suppressed. That is, it has been found that the progress of the peeling can be suppressed by providing the depression portion arrangement region 13 and making the surface roughness of the upper surface 10a including the depression portion arrangement region 13 rougher than the lower surface 10b.

また、図８に示すように窪み部配置領域１３に複数の穴１１を形成する場合、剥離の進展を停止させる観点から、隣り合う穴１１の間隔Ｗ１を穴１１の開口径Ｗ２の２倍以下とすることが好ましい。また、隣り合う穴１１の間隔Ｗ１を穴１１の開口径Ｗ２以下とすれば、より確実に剥離の進展を停止できる点で特に好ましい。   Moreover, when forming the several hole 11 in the hollow part arrangement | positioning area | region 13 as shown in FIG. 8, the space | interval W1 of the adjacent hole 11 is 2 times or less of the opening diameter W2 of the hole 11 from a viewpoint of stopping progress of peeling. It is preferable that In addition, it is particularly preferable that the interval W1 between adjacent holes 11 be equal to or smaller than the opening diameter W2 of the holes 11 in that the progress of peeling can be stopped more reliably.

また、本実施の形態では、剥離の進展を抑制する窪み部配置領域１３をボンディング領域１２とチップ搭載領域１０ｄの間に設けることで、チップ搭載領域１０ｄ側からの剥離の進展がボンディング領域１２まで進展することを抑制できる。つまり、ワイヤ５ｂとダイパッド１０が接合されるボンディング領域１２では剥離が発生し難いので、例えばワイヤ５ｂの破断などによる電気的接続信頼性低下を抑制できる。   Further, in this embodiment, by providing the recess portion arrangement region 13 that suppresses the progress of peeling between the bonding region 12 and the chip mounting region 10d, the progress of peeling from the chip mounting region 10d side reaches the bonding region 12. Progress can be suppressed. That is, since peeling hardly occurs in the bonding region 12 where the wire 5b and the die pad 10 are joined, it is possible to suppress a decrease in electrical connection reliability due to, for example, the breakage of the wire 5b.

ところで、ダイパッド１０と封止体７が剥離する原因として、半導体チップ３とダイパッド１０の接着部で剥離が発生し、該剥離がダイパッド１０の周縁部に進展するモードについて説明した。しかし、本実施の形態のようにダイパッド１０の下面１０ｂを封止体７から露出させるタイプの半導体装置の場合、ダイパッド１０と封止体７が剥離する原因には、他のモードがある。すなわち、ダイパッド１０の露出部（下面１０ｂ）における封止体７とダイパッド１０の密着界面から水分が侵入し、この水分により封止体７とダイパッド１０が剥離する場合がある。   By the way, as a cause of peeling of the die pad 10 and the sealing body 7, a mode in which peeling occurs at the bonding portion between the semiconductor chip 3 and the die pad 10 and the peeling progresses to the peripheral portion of the die pad 10 has been described. However, in the case of a semiconductor device in which the lower surface 10b of the die pad 10 is exposed from the sealing body 7 as in the present embodiment, there are other modes that cause the die pad 10 and the sealing body 7 to peel off. That is, moisture may enter from the adhesion interface between the sealing body 7 and the die pad 10 in the exposed portion (the lower surface 10b) of the die pad 10, and the sealing body 7 and the die pad 10 may be peeled off due to the moisture.

この剥離の原因となる水分は、主にパッケージの外部から侵入する。ダイパッド１０の露出部の端部において、封止体７とダイパッド１０が密着していれば水分の侵入を防止できる。しかし、ダイパッド１０と封止体７の間に隙間がある場合、隙間に侵入した水分がダイパッド１０に沿って内部に侵入し、ダイパッド１０と封止体７の密着性を低下させる。ダイパッド１０の下面１０ｂが露出するように封止体７を形成する場合、ダイパッド１０の下面１０ｂの周縁部が余分な樹脂で覆われる状態となる場合がある。この余分な樹脂は、樹脂バリ、あるいはレジンフラッシュと呼ぶ。ダイパッド１０の下面１０ｂの周縁部に樹脂バリが形成されると、ダイパッド１０の下面１０ｂの接続面積が制限される。また、後の工程において、樹脂バリが落下することによる機能阻害を発生させる原因になるので、樹脂バリを除去するバリ除去工程が必要となる。しかし、この工程では例えばアルカリ薬液中などで樹脂バリとダイパッド１０の界面を電気分解によって乖離させ除去する方法をとるため、封止体７とダイパッド１０の間に隙間が形成され易くなる。つまり、樹脂バリの発生を抑制することにより、バリ除去工程を省略、またはバリ除去による樹脂へのストレスを軽減することができ、ダイパッド１０と封止体７が剥離することを抑えることができる。   Moisture that causes this peeling enters mainly from the outside of the package. If the sealing body 7 and the die pad 10 are in close contact with each other at the end of the exposed portion of the die pad 10, it is possible to prevent moisture from entering. However, when there is a gap between the die pad 10 and the sealing body 7, the moisture that has entered the gap enters the inside along the die pad 10, thereby reducing the adhesion between the die pad 10 and the sealing body 7. When the sealing body 7 is formed so that the lower surface 10b of the die pad 10 is exposed, the peripheral edge portion of the lower surface 10b of the die pad 10 may be in a state covered with excess resin. This excess resin is called a resin burr or resin flash. If resin burrs are formed on the peripheral edge of the lower surface 10b of the die pad 10, the connection area of the lower surface 10b of the die pad 10 is limited. Further, in the subsequent process, it becomes a cause of causing a function inhibition due to the falling of the resin burr, so that a burr removing process for removing the resin burr is necessary. However, in this step, for example, an interface between the resin burr and the die pad 10 is removed by electrolysis in an alkaline chemical solution or the like, so that a gap is easily formed between the sealing body 7 and the die pad 10. That is, by suppressing the generation of the resin burrs, the burr removing step can be omitted or the stress on the resin due to the burr removal can be reduced, and separation of the die pad 10 and the sealing body 7 can be suppressed.

そこで、本願発明者は、樹脂バリの発生を抑制する技術について検討を行い、本実施の形態の構成を見出した。すなわち、図１０に示すように、半導体装置１は、ダイパッド１０の下面１０ｂの周縁部に下面１０ｂに連なる段差部１４が設けられている。言い換えれば、ダイパッド１０は側面１０ｃの内側に、側面１０ｃに連なる下面（面、段差面）１４ａを備え、下面１４ａは上面１０ａと下面１０ｂの間の高さに位置する。図１０に示すように、段差部１４は、ダイパッド１０の下面１０ｂの周縁部を全周に亘って連続的に囲むように形成されている。また、半導体装置１は、ダイパッド１０の下面１０ｂの中央部と段差部１４の間に溝部１５が設けられている。溝部１５は段差部１４よりも内側（下面１０ｂの中央部側）に形成され、下面１０ｂの中央部の周囲を全周に亘って囲むように連続的に形成されている。   Therefore, the inventor of the present application has studied a technique for suppressing the occurrence of resin burrs and found the configuration of the present embodiment. That is, as shown in FIG. 10, in the semiconductor device 1, a stepped portion 14 that is continuous with the lower surface 10 b is provided at the peripheral portion of the lower surface 10 b of the die pad 10. In other words, the die pad 10 includes a lower surface (surface, step surface) 14a continuous with the side surface 10c inside the side surface 10c, and the lower surface 14a is positioned at a height between the upper surface 10a and the lower surface 10b. As shown in FIG. 10, the stepped portion 14 is formed so as to continuously surround the peripheral edge portion of the lower surface 10 b of the die pad 10 over the entire circumference. In the semiconductor device 1, a groove portion 15 is provided between the center portion of the lower surface 10 b of the die pad 10 and the step portion 14. The groove portion 15 is formed on the inner side (center side of the lower surface 10b) than the step portion 14, and is continuously formed so as to surround the periphery of the central portion of the lower surface 10b over the entire circumference.

詳細は後述するが、ダイパッド１０の下面１０ｂの周縁部に設けられた段差部１４は、封止体７を形成する工程において、樹脂の供給圧力によりダイパッド１０の周縁部が変形することを抑制する機能を有する。また、段差部１４の内側に形成された溝部１５は、段差部１４を越えてダイパッド１０の中央部に向かって侵入した樹脂を堰き止めるダム部として機能する。   Although details will be described later, the stepped portion 14 provided on the peripheral portion of the lower surface 10b of the die pad 10 suppresses deformation of the peripheral portion of the die pad 10 due to the supply pressure of the resin in the process of forming the sealing body 7. It has a function. Further, the groove portion 15 formed inside the step portion 14 functions as a dam portion that dams the resin that has entered the center portion of the die pad 10 beyond the step portion 14.

図１０に示すように、ダイパッド１０の下面１０ｂの周縁部側から段差部１４および溝部１５を並べて配置することにより、溝部１５の内側には封止体７を形成する際の樹脂の侵入を防止することができる。つまり、樹脂バリの発生を抑制することができる。そして、パッケージの外部からダイパッド１０の上面１０aへ侵入する水分の到達距離を長くすることができる。この結果、ダイパッド１０の下面１０ｂ側からの水分の侵入を抑制し、水分侵入に起因したダイパッド１０と封止体７の剥離を抑制できる。   As shown in FIG. 10, the stepped portion 14 and the groove portion 15 are arranged side by side from the peripheral edge side of the lower surface 10 b of the die pad 10, thereby preventing the resin from entering when the sealing body 7 is formed inside the groove portion 15. can do. That is, the generation of resin burrs can be suppressed. And the reach | attainment distance of the water | moisture content which penetrate | invades into the upper surface 10a of the die pad 10 from the exterior of a package can be lengthened. As a result, intrusion of moisture from the lower surface 10b side of the die pad 10 can be suppressed, and peeling of the die pad 10 and the sealing body 7 due to moisture intrusion can be suppressed.

また、段差部１４と溝部１５の深さ（ダイパッド１０の厚さ方向の長さ）の関係は、図９に示すように段差部１４の深さよりも溝部１５の深さの方が深くすることが好ましい。言い換えると、ダイパッド１０の厚さ方向において、段差部１４の下面１４ａからダイパッド１０の下面１０ｂまでの距離は、溝部１５の最深部からダイパッド１０の下面１０ｂまでの距離よりも短いことが好ましい。前記したように段差部１４は、封止体７を形成する工程において、樹脂の供給圧力によりダイパッド１０の周縁部が変形することを抑制する機能を有する。詳しくは、段差部１４を設けることにより、下面１０ｂの周縁部に樹脂の供給圧力が集中して、ダイパッド１０の周縁部を上方に押し上げる現象を抑制する。したがって、段差部１４は、圧力の集中が抑制可能な程度の深さがあれば良い。段差部１４が極端に深くなると、平面視におけるダイパッド１０の周縁部の板厚が薄くなるため、却って周縁部が変形する原因になる懸念がある。一方、溝部１５は、前記したように段差部１４を越えてダイパッド１０の中央部に向かって侵入した樹脂を堰き止めるダム部として機能する。このため、溝部１５を深くすることにより、余分な樹脂を収容する容量を大きくすることができる。つまり、図９に示すように段差部１４の深さよりも溝部１５の深さの方が深くすることで、効果的に樹脂バリの発生を抑制することができる。そして樹脂バリの発生を抑制することで、バリ除去工程によるダイパッド１０の下面１０ｂ側からの水分の侵入を抑制し、水分侵入に起因したダイパッド１０と封止体７の剥離を抑制できる。   Further, the relationship between the depth of the stepped portion 14 and the groove 15 (the length in the thickness direction of the die pad 10) is such that the depth of the groove 15 is deeper than the depth of the stepped portion 14 as shown in FIG. Is preferred. In other words, in the thickness direction of the die pad 10, the distance from the lower surface 14 a of the step portion 14 to the lower surface 10 b of the die pad 10 is preferably shorter than the distance from the deepest portion of the groove portion 15 to the lower surface 10 b of the die pad 10. As described above, the step portion 14 has a function of suppressing the deformation of the peripheral portion of the die pad 10 due to the supply pressure of the resin in the step of forming the sealing body 7. Specifically, the provision of the stepped portion 14 suppresses a phenomenon in which the supply pressure of the resin concentrates on the peripheral portion of the lower surface 10b and pushes the peripheral portion of the die pad 10 upward. Therefore, the stepped portion 14 only needs to be deep enough to suppress pressure concentration. If the stepped portion 14 becomes extremely deep, the plate thickness of the peripheral portion of the die pad 10 in a plan view becomes thin, which may cause the peripheral portion to be deformed. On the other hand, the groove portion 15 functions as a dam portion for blocking the resin that has entered the center portion of the die pad 10 beyond the step portion 14 as described above. For this reason, the capacity | capacitance which accommodates excess resin can be enlarged by making the groove part 15 deep. That is, as shown in FIG. 9, the depth of the groove 15 is made deeper than the depth of the stepped portion 14, whereby the generation of resin burrs can be effectively suppressed. By suppressing the occurrence of resin burrs, the intrusion of moisture from the lower surface 10b side of the die pad 10 by the deburring process can be suppressed, and the separation of the die pad 10 and the sealing body 7 due to the moisture intrusion can be suppressed.

また、図８および図９に示すように、本実施の形態では、ダイパッド１０の上面１０ａは、ボンディング領域１２とダイパッド１０の周縁部（側面１０ｃ）の間に配置され、複数の穴（窪み部）１１が形成された窪み部配置領域１６、をさらに備える。このため、仮に、ダイパッド１０の下面１０ｂ側から水分が侵入し、ダイパッド１０と封止体７の剥離が発生した場合であっても、剥離がボンディング領域１２まで進展することを防止することができる。つまり、窪み部配置領域１３、１６の間にボンディング領域を配置し、ボンディング領域１２にワイヤ５ｂを接合することで、ワイヤ５ｂの破断等による電気的接続信頼性の低下を、より確実に防止できる。   8 and 9, in the present embodiment, the upper surface 10a of the die pad 10 is disposed between the bonding region 12 and the peripheral portion (side surface 10c) of the die pad 10, and includes a plurality of holes (recessed portions). ) 11 is further provided. For this reason, even if moisture enters from the lower surface 10b side of the die pad 10 and peeling of the die pad 10 and the sealing body 7 occurs, it is possible to prevent the peeling from progressing to the bonding region 12. . That is, by disposing the bonding region between the recessed portion disposition regions 13 and 16 and bonding the wire 5b to the bonding region 12, it is possible to more reliably prevent a decrease in electrical connection reliability due to breakage of the wire 5b or the like. .

ただし、本実施の形態のように、段差部１４および溝部１５を設けた場合には、ダイパッド１０の下面側からの水分の侵入の可能性は大幅に低減できる。したがって、本実施の形態の変形例として、図８および図９に示す窪み部配置領域１６は設けない構造にすることもできる。また、本実施の形態の他の変形例としては、図８および図９に示す段差部１４や溝部１５を形成せず、かつ、窪み部配置領域１６を設けた構成にすることもできる。この場合、バリ除去工程追加によりダイパッド１０の下面１０ｂから水分が侵入する可能性は増大するが、窪み部配置領域１６を設けることで、剥離の進展を止めることができる。   However, when the step 14 and the groove 15 are provided as in the present embodiment, the possibility of moisture intrusion from the lower surface side of the die pad 10 can be greatly reduced. Therefore, as a modification of the present embodiment, a structure in which the recess portion arrangement region 16 shown in FIGS. 8 and 9 is not provided may be employed. As another modification of the present embodiment, the stepped portion 14 and the groove portion 15 shown in FIGS. 8 and 9 may not be formed, and the recessed portion arrangement region 16 may be provided. In this case, the possibility of moisture entering from the lower surface 10b of the die pad 10 is increased by the addition of the burr removing process, but the progress of the peeling can be stopped by providing the recessed portion arrangement region 16.

また、ダイパッド１０の露出面積を最大化する観点から、溝部１５は周縁部側に配置することが好ましい。また、本実施の形態のようにダイパッド１０の上面１０ａおよび下面１０ｂの両側に穴１１や溝部１５を設ける場合、ダイパッド１０の強度確保の観点から、上面１０ａ側の窪み部配置領域１３、１６と下面１０ｂ側の溝部１５、段差部１４が厚さ方向に重ならないようにすることが好ましい。したがって、ダイパッド１０の強度を確保しつつ、かつ、ダイパッド１０の露出面積を最大化する観点から、図９に示すように、溝部１５は、窪み部配置領域１３、１６よりもダイパッド１０の側面１０ｃに近い位置に形成することが好ましい。   Further, from the viewpoint of maximizing the exposed area of the die pad 10, the groove 15 is preferably disposed on the peripheral edge side. Further, when the holes 11 and the groove portions 15 are provided on both sides of the upper surface 10a and the lower surface 10b of the die pad 10 as in the present embodiment, from the viewpoint of securing the strength of the die pad 10, the recessed portion arrangement regions 13 and 16 on the upper surface 10a side It is preferable that the groove 15 and the step 14 on the lower surface 10b side do not overlap in the thickness direction. Therefore, from the viewpoint of ensuring the strength of the die pad 10 and maximizing the exposed area of the die pad 10, as shown in FIG. 9, the groove portion 15 is located on the side surface 10c of the die pad 10 more than the recess portion arrangement regions 13 and 16. It is preferable to form at a position close to.

＜半導体装置の製造工程＞
次に、図１〜図１０に示す半導体装置１の製造工程について、説明する。本実施の形態における半導体装置１は、図１１に示す組立てフローに沿って製造される。図１１は、図１〜図１０に示す半導体装置の組み立てフローを示す説明図である。 <Manufacturing process of semiconductor device>
Next, the manufacturing process of the semiconductor device 1 shown in FIGS. 1 to 10 will be described. The semiconductor device 1 in the present embodiment is manufactured along the assembly flow shown in FIG. FIG. 11 is an explanatory diagram showing an assembly flow of the semiconductor device shown in FIGS.

１．リードフレーム準備工程；
まず、図１１に示すリードフレーム準備工程として、図１２に示すようなリードフレーム２０を準備する。図１２は、図１１のリードフレーム準備工程で準備するリードフレームの全体構造を示す平面図、図１３は、図１２に示す複数の製品形成領域のうちの一部の拡大平面図である。また、図１４は図１３に示すリードフレームの拡大断面図である。 1. Lead frame preparation process;
First, as a lead frame preparation step shown in FIG. 11, a lead frame 20 as shown in FIG. 12 is prepared. 12 is a plan view showing the overall structure of the lead frame prepared in the lead frame preparation step of FIG. 11, and FIG. 13 is an enlarged plan view of a part of the plurality of product formation regions shown in FIG. FIG. 14 is an enlarged cross-sectional view of the lead frame shown in FIG.

本工程で準備するリードフレーム２０は、外枠２０ｂの内側に複数の製品形成領域２０ａを備えている。図１２に示す例では、リードフレーム２０は、行方向に１４個、列方向に４個の製品形成領域２０ａが、マトリクス状に配置され、合計５６個の製品形成領域２０ａを備えている。リードフレーム２０は、金属から成り、本実施の形態では、例えば銅（Ｃｕ）、または銅（Ｃｕ）からなる基材の表面に例えばニッケル（Ｎｉ）からなる金属膜（図示は省略）が形成された積層金属膜から成る。   The lead frame 20 prepared in this step includes a plurality of product formation regions 20a inside the outer frame 20b. In the example shown in FIG. 12, the lead frame 20 includes 14 product forming regions 20a in the row direction and 4 product forming regions 20a in the column direction, and includes a total of 56 product forming regions 20a. The lead frame 20 is made of metal, and in this embodiment, for example, a metal film (not shown) made of nickel (Ni) is formed on the surface of a base material made of copper (Cu) or copper (Cu), for example. It consists of a laminated metal film.

また、各製品形成領域２０ａの間には、各製品形成領域２０ａの周囲をそれぞれ囲む枠部（ダム部）２０ｃが配置されている。図１３に示すように枠部２０ｃは、複数のリード４の周囲を囲むように形成され、図１２に示す外枠２０ｂと一体に形成されている。   Further, between each product forming region 20a, a frame portion (dam portion) 20c surrounding each product forming region 20a is disposed. As shown in FIG. 13, the frame portion 20c is formed so as to surround the plurality of leads 4, and is formed integrally with the outer frame 20b shown in FIG.

また、図１３に示すように、各製品形成領域２０ａの中央部には、平面視において四角形を成すダイパッド１０が形成されている。ダイパッド１０の４つの角部には、それぞれ複数の吊りリード９が接続され、製品形成領域２０ａの角部に向かって延びるように配置されている。また、ダイパッド１０の周囲には、複数の吊りリード９の間に、それぞれ複数のリード４が形成されている。また、複数のリード４は、ダイパッド１０に対して、複数のリード４よりも外側に配置される枠部２０ｃにそれぞれ接続されている。言い換えれば、リードフレーム２０は、枠部２０ｃ、平面視において枠部２０ｃの内側に配置されたダイパッド１０、ダイパッド１０と枠部２０ｃを連結する複数の吊りリード９、およびダイパッド１０と枠部２０ｃの間に配置され枠部２０ｃに接続される複数のリード４、を備えている。また、複数のリード４は、タイバー（ダム部）２１を介して連結されている。このタイバー２１は、後述する封止体形成工程において、樹脂の漏れを堰き止めるダム部として機能する。つまり、平面視における封止体７（図１参照）の輪郭は、ダイパッド１０の周囲を囲むタイバー２１により規定される。   Further, as shown in FIG. 13, a die pad 10 having a quadrangular shape in plan view is formed at the center of each product formation region 20a. A plurality of suspension leads 9 are connected to the four corners of the die pad 10, respectively, and are arranged so as to extend toward the corners of the product formation region 20a. A plurality of leads 4 are formed between the plurality of suspension leads 9 around the die pad 10. In addition, the plurality of leads 4 are connected to the die pad 10 to a frame portion 20 c disposed outside the plurality of leads 4, respectively. In other words, the lead frame 20 includes the frame portion 20c, the die pad 10 disposed inside the frame portion 20c in plan view, the plurality of suspension leads 9 that connect the die pad 10 and the frame portion 20c, and the die pad 10 and the frame portion 20c. A plurality of leads 4 disposed between them and connected to the frame portion 20c are provided. The plurality of leads 4 are connected via a tie bar (dam part) 21. The tie bar 21 functions as a dam portion for blocking resin leakage in a sealing body forming process described later. That is, the outline of the sealing body 7 (see FIG. 1) in plan view is defined by the tie bar 21 surrounding the die pad 10.

また、各製品形成領域２０ａの中央部に配置されるダイパッド１０の上面１０ａには、図６〜図９を用いて説明した複数の穴（窪み部）１１、が形成されている。詳しくは、ダイパッド１０の上面１０ａには、後述するワイヤボンディング工程でワイヤを接合するボンディング領域（ワイヤボンディング領域）１２が設けられる。また、後述する半導体チップ搭載工程で、半導体チップが搭載されるチップ搭載領域１０ｄとボンディング領域１２の間に、複数の穴１１が形成された窪み部配置領域１３が設けられる。また、図６を用いて説明したように、ダイパッド１０の上面１０ａの表面粗さは下面１０ｂよりも粗くなっている。また、図１３に示す例では、ダイパッド１０の上面１０ａは、ボンディング領域１２とダイパッド１０の周縁部（側面１０ｃ）の間に配置され、複数の穴（窪み部）１１が形成された窪み部配置領域１６、をさらに備える。また、平面図は図示を省略するが、図１４に示すように、ダイパッド１０の下面１０ｂには、図１０を用いて説明した段差部１４および溝部１５が形成されている。   In addition, a plurality of holes (recessed portions) 11 described with reference to FIGS. 6 to 9 are formed on the upper surface 10a of the die pad 10 disposed in the center of each product formation region 20a. Specifically, the upper surface 10a of the die pad 10 is provided with a bonding region (wire bonding region) 12 for bonding wires in a wire bonding process described later. Further, in a semiconductor chip mounting process to be described later, a recess portion arrangement region 13 in which a plurality of holes 11 are formed is provided between the chip mounting region 10 d where the semiconductor chip is mounted and the bonding region 12. Further, as described with reference to FIG. 6, the surface roughness of the upper surface 10a of the die pad 10 is rougher than that of the lower surface 10b. Further, in the example shown in FIG. 13, the upper surface 10 a of the die pad 10 is disposed between the bonding region 12 and the peripheral portion (side surface 10 c) of the die pad 10, and the recessed portion arrangement in which a plurality of holes (recessed portions) 11 are formed. A region 16 is further provided. Although not shown in the plan view, as shown in FIG. 14, the step portion 14 and the groove portion 15 described with reference to FIG. 10 are formed on the lower surface 10 b of the die pad 10.

上記したリードフレーム２０は、例えば図１に示すフローによって製造される。まず、パターニング工程では、基材となる金属板（図示は省略）を準備して、該金属板に図１３に示す製品形成領域２０ａ内の構成部材（ダイパッド１０、複数のリード４およびタイバー２１）の外形形状を成形する。成形方法は特に限定されないが、例えばパンチとダイを用いたプレス加工、あるいはエッチングにより成形することができる。   The lead frame 20 described above is manufactured by, for example, the flow shown in FIG. First, in the patterning step, a metal plate (not shown) serving as a base material is prepared, and constituent members (die pad 10, a plurality of leads 4 and tie bars 21) in the product formation region 20a shown in FIG. 13 are prepared on the metal plate. The outer shape is formed. Although a shaping | molding method is not specifically limited, For example, it can shape | mold by the press work using a punch and die | dye, or etching.

次に、窪み部形成工程では、ダイパッド１０の上面１０ａに複数の穴１１を形成する。詳しくは、ボンディング領域１２とチップ搭載領域１０ｄの間の窪み部配置領域１３に、複数の穴１１を形成する。また、ボンディング領域１２とダイパッド１０の周縁部（側面１０ｃ）の間の窪み部配置領域１６にも複数の穴１１を形成する。穴１１を形成する方法としては、例えば、エッチングマスクを用いたエッチング法により、あるいはプレス加工により形成することができる。また、図１０を用いて説明したように、ダイパッド１０の下面１０ｂ側に段差部１４および溝部１５を形成する場合には、本工程で形成することができる。段差部１４および溝部１５の形成方法としては、例えば、エッチングマスクを用いたエッチング法により、あるいはプレス加工により形成することができる。   Next, in the recess forming process, a plurality of holes 11 are formed in the upper surface 10 a of the die pad 10. Specifically, a plurality of holes 11 are formed in the recess portion arrangement region 13 between the bonding region 12 and the chip mounting region 10d. A plurality of holes 11 are also formed in the recess portion arrangement region 16 between the bonding region 12 and the peripheral edge (side surface 10 c) of the die pad 10. As a method of forming the hole 11, for example, it can be formed by an etching method using an etching mask or by press working. In addition, as described with reference to FIG. 10, when the step 14 and the groove 15 are formed on the lower surface 10 b side of the die pad 10, they can be formed in this step. As a method of forming the stepped portion 14 and the groove portion 15, for example, it can be formed by an etching method using an etching mask or by press working.

次に、表面粗化工程では、上面１０ａの表面粗さを粗くする。上面１０ａの表面粗さを粗くする方法は、例えばニッケル膜などのめっき膜を形成する際に、故意に表面の粗いめっき金属表面を析出させる、所謂、粗化めっき法を用いることができる。粗化めっき法では、電気めっき時の電流密度やめっき液（金属イオン）の供給速度等を低下させることで、故意に表面の粗いめっき金属表面を析出させることができる。またこの時、図６に示すように、下面１０ｂよりも上面１０ａの方が、表面粗さが粗くなるようにする場合、下面１０ｂ側を図示しないマスクで覆った状態で、電気めっきを施す。これにより、下面１０ｂ側には、表面の粗いめっき金属表面が形成され難く、相対的に上面１０ａよりも平坦度が高い下面１０ｂを得ることができる。   Next, in the surface roughening step, the surface roughness of the upper surface 10a is roughened. As a method of increasing the surface roughness of the upper surface 10a, a so-called rough plating method in which a plated metal surface having a rough surface is intentionally deposited when a plated film such as a nickel film is formed can be used. In the roughing plating method, a plated metal surface having a rough surface can be intentionally deposited by reducing the current density during electroplating, the supply rate of the plating solution (metal ions), and the like. At this time, as shown in FIG. 6, when the surface roughness of the upper surface 10a is larger than that of the lower surface 10b, electroplating is performed with the lower surface 10b side covered with a mask (not shown). Thereby, it is difficult to form a plated metal surface having a rough surface on the lower surface 10b side, and the lower surface 10b having a relatively higher flatness than the upper surface 10a can be obtained.

次に、オフセット工程では、図１４に示すように、ダイパッド１０の上面１０ａ位置（高さ）が、リード４（インナリード部４ａ）の位置（高さ）よりも低い位置となるように加工（オフセット加工）する。オフセット加工の方法は、例えば、成形金型を用いてプレス加工することにより、吊りリード９（図１３参照）を変形させて、オフセット（ダウンセット）することができる。   Next, in the offset process, as shown in FIG. 14, the upper surface 10a position (height) of the die pad 10 is processed so as to be lower than the position (height) of the lead 4 (inner lead portion 4a) ( Offset processing). As an offset processing method, for example, the suspension lead 9 (see FIG. 13) can be deformed and offset (downset) by pressing using a molding die.

なお、図１１では表面粗化工程の後、オフセット工程を行う実施態様を示している。本実施の形態では、図１２に示すように多数の製品形成領域２０ａを備えるリードフレーム２０に対して一括処理を施すことで、製造効率の向上を図る。しかし、表面粗化工程において、ダイパッド１０の下面１０ｂの位置がばらつくと、一部の製品形成領域２０ａにおいて、下面１０ｂ側に表面の粗いめっき金属表面が形成される懸念がある。そこで、図１１に示すように表面粗化工程の後、オフセット工程を行えば、上面１０ａよりも平坦度が高い下面１０ｂを得ることができる。   FIG. 11 shows an embodiment in which an offset process is performed after the surface roughening process. In the present embodiment, as shown in FIG. 12, the manufacturing efficiency is improved by performing batch processing on the lead frame 20 including a large number of product forming regions 20a. However, if the position of the lower surface 10b of the die pad 10 varies in the surface roughening step, there is a concern that a rough plated metal surface is formed on the lower surface 10b side in some product formation regions 20a. Therefore, if the offset process is performed after the surface roughening process as shown in FIG. 11, the lower surface 10b having higher flatness than the upper surface 10a can be obtained.

ただし、変形例としては、オフセット工程を先に行った後、表面粗化工程を行うこともできる。この場合、プレス加工によりダイパッド１０の上面１０ａがつぶされる懸念がないので、オフセット工程において、強い圧力で加工することができる。   However, as a modification, the surface roughening step can be performed after the offset step is performed first. In this case, since there is no fear that the upper surface 10a of the die pad 10 is crushed by press working, it can be processed with a strong pressure in the offset process.

２．半導体チップ搭載；
次に、図１１に示す半導体チップ搭載工程として、図１５および図１６に示すように半導体チップ３を、ダイパッド１０上にダイボンド材８を介して搭載する。図１５は、図１３に示すダイパッド上に、ボンディング材を介して半導体チップを搭載した状態を示す拡大平面図、図１６は、図１４に示すダイパッド上に、ボンディング材を介して半導体チップを搭載した状態を示す拡大断面図である。 2. With semiconductor chip;
Next, as a semiconductor chip mounting process shown in FIG. 11, the semiconductor chip 3 is mounted on the die pad 10 via the die bond material 8 as shown in FIGS. 15 and 16. FIG. 15 is an enlarged plan view showing a state in which a semiconductor chip is mounted on the die pad shown in FIG. 13 via a bonding material, and FIG. 16 shows a semiconductor chip mounted on the die pad shown in FIG. 14 via a bonding material. It is an expanded sectional view which shows the state which carried out.

本実施の形態では、図１６に示すように、半導体チップ３の裏面３ｂ（複数のパッドＰＤが形成された表面３ａの反対側の面）をダイパッド１０の上面１０ａと対向させた状態で搭載する、所謂フェイスアップ実装方式で搭載する。また、図１５に示すように、半導体チップ３はダイパッド１０の中央部に、表面３ａの各辺が、ダイパッド１０の各辺に沿って配置されるように搭載する。   In the present embodiment, as shown in FIG. 16, mounting is performed with the back surface 3b of the semiconductor chip 3 (the surface opposite to the front surface 3a on which the plurality of pads PD are formed) facing the top surface 10a of the die pad 10. It is mounted by a so-called face-up mounting method. As shown in FIG. 15, the semiconductor chip 3 is mounted at the center of the die pad 10 so that each side of the surface 3 a is arranged along each side of the die pad 10.

本実施の形態では、例えば、エポキシ系の熱硬化性樹脂であるダイボンド材８を介して半導体チップ３を搭載するが、ダイボンド材８は、硬化（熱硬化）させる前には流動性を有するペースト材である。このようにペースト材をダイボンド材８として用いる場合には、まず、ダイパッド１０上に、ダイボンド材８を塗布し、その後、半導体チップ３の裏面３ｂをダイパッド１０の上面１０ａに接着する。そして、接着後に、ダイボンド材８を硬化させる（例えば熱処理を施す）と、図１６に示すように、半導体チップ３はダイボンド材８を介してダイパッド１０上に固定される。   In the present embodiment, for example, the semiconductor chip 3 is mounted via a die bond material 8 that is an epoxy-based thermosetting resin. The die bond material 8 is a paste having fluidity before being cured (thermoset). It is a material. When the paste material is used as the die bond material 8 in this way, first, the die bond material 8 is applied onto the die pad 10, and then the back surface 3 b of the semiconductor chip 3 is bonded to the upper surface 10 a of the die pad 10. Then, after the bonding, when the die bond material 8 is cured (for example, heat treatment is performed), the semiconductor chip 3 is fixed on the die pad 10 via the die bond material 8 as shown in FIG.

なお、本実施の形態では、ダイボンド材８に、熱硬化性樹脂からなるペースト材を用いる実施態様について説明したが、種々の変形例を適用することができる。例えば、ペースト材ではなく、両面に接着層を備えるテープ材（フィルム材）である接着材を、予め半導体チップ３の裏面３ｂに貼り付けておき、テープ材を介して半導体チップ３をダイパッド１０上に搭載しても良い。   In the present embodiment, the embodiment in which a paste material made of a thermosetting resin is used as the die bond material 8 has been described, but various modifications can be applied. For example, instead of a paste material, an adhesive material that is a tape material (film material) having adhesive layers on both sides is attached in advance to the back surface 3b of the semiconductor chip 3, and the semiconductor chip 3 is placed on the die pad 10 via the tape material. May be installed.

また、本実施の形態では、チップ搭載領域１０ｄを含む上面１０ａの全体が粗面化された状態で半導体チップ３を搭載する。このため、ダイボンド材８とダイパッド１０の密着界面の面積が増加するので、ダイボンド材８の剥離を抑制できる。したがって、剥離の進展を止める観点からは、チップ搭載領域１０ｄの表面粗さは問わないが、ダイボンド材８とダイパッド１０の剥離を抑制する観点からは、チップ搭載領域１０ｄの表面粗さを下面１０ｂよりも粗くすることが好ましい。   In the present embodiment, the semiconductor chip 3 is mounted in a state where the entire upper surface 10a including the chip mounting region 10d is roughened. For this reason, since the area of the adhesion | attachment interface of the die-bonding material 8 and the die pad 10 increases, peeling of the die-bonding material 8 can be suppressed. Therefore, the surface roughness of the chip mounting region 10d is not limited from the viewpoint of stopping the progress of peeling, but the surface roughness of the chip mounting region 10d is set to the lower surface 10b from the viewpoint of suppressing peeling of the die bond material 8 and the die pad 10. It is preferable to make it rougher.

３．ワイヤボンディング工程；
次に、図１１に示すワイヤボンディング工程として、図１７および図１８に示すように、半導体チップ３の複数のパッドＰＤと複数のリード４とを、複数のワイヤ（導電性部材）５ａを介して、それぞれ電気的に接続する。また、本工程では、ワイヤ５ｂを介して半導体チップ３とダイパッド１０を電気的に接続する。図１７は、図１５に示す半導体チップと、複数のリードおよびダイパッドを、ワイヤを介して電気的に接続した状態を示す拡大平面図、図１８は、図１６に示す半導体チップと複数のリードを、ワイヤを介して電気的に接続した状態を示す拡大断面図である。 3. Wire bonding process;
Next, as a wire bonding step shown in FIG. 11, as shown in FIGS. 17 and 18, a plurality of pads PD and a plurality of leads 4 of the semiconductor chip 3 are connected via a plurality of wires (conductive members) 5a. , Each electrically connected. In this step, the semiconductor chip 3 and the die pad 10 are electrically connected via the wire 5b. FIG. 17 is an enlarged plan view showing a state in which the semiconductor chip shown in FIG. 15 and a plurality of leads and die pads are electrically connected via wires, and FIG. 18 shows the semiconductor chip and the plurality of leads shown in FIG. It is an expanded sectional view which shows the state electrically connected through the wire.

本工程では、例えば図１８に示すように、各製品形成領域２０ａのダイパッド１０上に半導体チップ３が搭載されたリードフレーム２０を、ヒートステージ（加熱台）３０に配置する。そして、半導体チップ３の複数のパッドＰＤと複数のリード４とを、複数のワイヤ５ａを介して電気的に接続する。また本工程では、複数のパッドＰＤの一部とダイパッド１０のボンディング領域１２を、ワイヤ５ｂを介して電気的に接続する。ワイヤ５は金属からなり、本実施の形態では、例えば金（Ａｕ）からなる。   In this step, for example, as shown in FIG. 18, the lead frame 20 on which the semiconductor chip 3 is mounted on the die pad 10 in each product formation region 20 a is arranged on a heat stage (heating table) 30. Then, the plurality of pads PD of the semiconductor chip 3 and the plurality of leads 4 are electrically connected through the plurality of wires 5a. In this step, a part of the plurality of pads PD and the bonding region 12 of the die pad 10 are electrically connected via the wire 5b. The wire 5 is made of metal, and is made of, for example, gold (Au) in the present embodiment.

ワイヤ５の接続方式は、例えば図１８に示すキャピラリ３１を介してワイヤ５を供給し、超音波と熱圧着を併用してワイヤ５を接合する、所謂、ネイルヘッドボンディング方式によりワイヤ５を接続する。本実施の形態では、接合強度を向上させるため、接合対象物であるパッドＰＤ、リード４およびダイパッド１０のワイヤボンディング領域をそれぞれ加熱した状態で接合する。パッドＰＤ、リード４およびダイパッド１０に熱を供給する熱源は、例えば、ヒートステージ３０に内蔵されたヒータ３２である。詳しくは、ヒートステージ３０のダイパッド保持面３０ａとダイパッド１０の下面１０ｂを密着させることで、ダイパッド１０の下面１０ｂ側からダイパッド１０および半導体チップ３が備えるパッドＰＤを加熱する。また、ヒートステージ３０のリード保持面３０ｂとリード４の下面を密着させることで、リード４の下面側からリード４の上面（ワイヤボンディング領域が配置される面）を加熱する。このように被接合部材であるパッドＰＤ、リード４、およびダイパッド１０のワイヤボンディング領域を加熱することで、ワイヤ５と、被接合物の接合強度を向上させることができる。   For example, the wire 5 is connected by a so-called nail head bonding method in which the wire 5 is supplied via a capillary 31 shown in FIG. . In the present embodiment, in order to improve the bonding strength, bonding is performed in a state where the wire bonding regions of the pad PD, the lead 4 and the die pad 10 which are bonding objects are heated. A heat source that supplies heat to the pad PD, the lead 4, and the die pad 10 is, for example, a heater 32 built in the heat stage 30. Specifically, the die pad 10 and the pad PD included in the semiconductor chip 3 are heated from the lower surface 10b side of the die pad 10 by closely contacting the die pad holding surface 30a of the heat stage 30 and the lower surface 10b of the die pad 10. Further, the lead holding surface 30b of the heat stage 30 and the lower surface of the lead 4 are brought into close contact with each other, whereby the upper surface of the lead 4 (surface on which the wire bonding region is disposed) is heated from the lower surface side of the lead 4. Thus, by heating the wire bonding regions of the pad PD, the lead 4 and the die pad 10 that are the members to be bonded, the bonding strength between the wire 5 and the object to be bonded can be improved.

ここで、ダイパッド１０の下面１０ｂが上面１０ａと同様に粗面化されている場合、ヒートステージ３０のダイパッド保持面３０ａとダイパッド１０の接触面積が低下するので、ダイパッド１０を加熱する熱効率が低下する。しかし、本実施の形態では、前記したように、ダイパッド１０の下面１０ｂには、粗化めっき膜が形成されにくいため、下面１０ｂは上面１０ａよりも平坦な面となっている。したがって、ヒートステージ３０のダイパッド保持面３０ａとダイパッド１０の接触面積の低下による加熱効率の低下を抑制できる。   Here, when the lower surface 10b of the die pad 10 is roughened in the same manner as the upper surface 10a, the contact area between the die pad holding surface 30a of the heat stage 30 and the die pad 10 is reduced, so that the thermal efficiency for heating the die pad 10 is reduced. . However, in the present embodiment, as described above, since the rough plating film is difficult to be formed on the lower surface 10b of the die pad 10, the lower surface 10b is flatter than the upper surface 10a. Therefore, a decrease in heating efficiency due to a decrease in the contact area between the die pad holding surface 30a of the heat stage 30 and the die pad 10 can be suppressed.

また、本実施の形態では、ダイパッド１０の上面１０ａに設けられたボンディング領域１２の表面粗さは下面１０ｂよりも粗い。したがってワイヤ５とボンディング領域１２を接合する際の接合面積が増大するので、接合強度をさらに向上させることができる。   In the present embodiment, the surface roughness of the bonding region 12 provided on the upper surface 10a of the die pad 10 is rougher than that of the lower surface 10b. Accordingly, the bonding area when the wire 5 and the bonding region 12 are bonded increases, so that the bonding strength can be further improved.

４．封止体形成工程；
次に、図１１に示す封止体形成工程として、図１９および図２０に示すように、封止体（樹脂体）７を形成し、半導体チップ３（図２０参照）、複数のワイヤ５（図２０参照）、リード４のインナリード部、およびダイパッド１０（図２０参照）の上面１０ａ（図２０参照）を封止する。図１９は、図１７に示すリードフレームの製品形成領域に、封止体を形成した状態を示す拡大平面図、図２０は図１８に示すリードフレームの製品形成領域に、封止体を形成した状態を示す拡大断面図である。また、図２１は、図２０の一部を拡大した断面において、封止用の樹脂の流れを模式的に示す説明図である。 4). Sealing body forming step;
Next, as a sealing body forming step shown in FIG. 11, as shown in FIGS. 19 and 20, a sealing body (resin body) 7 is formed, and the semiconductor chip 3 (see FIG. 20) and a plurality of wires 5 ( 20), the inner lead portion of the lead 4, and the upper surface 10a (see FIG. 20) of the die pad 10 (see FIG. 20) are sealed. FIG. 19 is an enlarged plan view showing a state in which a sealing body is formed in the product formation region of the lead frame shown in FIG. 17, and FIG. 20 shows that the sealing body is formed in the product formation region of the lead frame shown in FIG. It is an expanded sectional view showing a state. FIG. 21 is an explanatory view schematically showing the flow of the sealing resin in a cross-section in which a part of FIG. 20 is enlarged.

本工程では、まず、図２０に示すように、金型面（第１金型面）３６ａ、およびこの金型面３６ａに形成されたキャビティ（凹部）３６ｂを有する上型（第１金型）３６と、上型３６の金型面３６ａに対向する金型面（第２金型面）３７ａ、およびこの金型面３７ａに形成されたキャビティ（凹部）３７ｂを有する下型（第２金型）３７とを備えた成形金型３５を準備する。そして、半導体チップ３およびダイパッド１０が上型３６のキャビティ３６ｂおよび下型３７のキャビティ３７ｂ内に位置するように、ワイヤボンディング工程を施したリードフレーム２０を成形金型３５の内部（上型３６と下型３７との間）に配置する。ここで、本実施の形態では、ダイパッド１０の下面１０ｂを、封止体７の下面７ｂ側において露出させるため、下面１０ｂは、下型３７のキャビティ３７ｂの底面に当接さる。   In this step, first, as shown in FIG. 20, an upper mold (first mold) having a mold surface (first mold surface) 36a and a cavity (concave portion) 36b formed in the mold surface 36a. 36, a lower mold (second mold) having a mold surface (second mold surface) 37a opposite to the mold surface 36a of the upper mold 36, and a cavity (concave portion) 37b formed on the mold surface 37a. ) 37 is prepared. Then, the lead frame 20 subjected to the wire bonding process is placed inside the molding die 35 (with the upper die 36 and the upper die 36 so that the semiconductor chip 3 and the die pad 10 are positioned in the cavity 36b of the upper die 36 and the cavity 37b of the lower die 37. Between the lower die 37). Here, in the present embodiment, since the lower surface 10 b of the die pad 10 is exposed on the lower surface 7 b side of the sealing body 7, the lower surface 10 b comes into contact with the bottom surface of the cavity 37 b of the lower mold 37.

次に、リードフレーム２０を上型３６と下型３７とでクランプする。このとき、リードフレーム２０をクランプする際には、リードフレーム２０に形成された複数のリード４の一部（少なくとも図１９に示すタイバー２１と重なる部分）をクランプしている。そして、リード４の一部（インナリード部４ａ）はキャビティ３６ｂ、３７ｂ内に配置され、リード４の他部（アウタリード部４ｂ）は、キャビティ３６ｂ、３７ｂの外側で、成形金型３５により、クランプされる。また、キャビティ３７ｂは、その深さ（金型面３７ａの高さからキャビティ３７ｂの底面の高さまでの距離）が、ダイパッド１０のオフセット量に応じて（オフセット量とキャビティ３７ｂの深さが同じになるように）形成されている。このため、リードフレーム２０を上型３６と下型３７とでクランプすると、ダイパッド１０の下面１０ｂは、下型３７のキャビティ３７ｂの底面と密着する。   Next, the lead frame 20 is clamped by the upper die 36 and the lower die 37. At this time, when the lead frame 20 is clamped, a part of the leads 4 formed on the lead frame 20 (at least a portion overlapping with the tie bar 21 shown in FIG. 19) is clamped. A part of the lead 4 (inner lead part 4a) is disposed in the cavities 36b and 37b, and the other part of the lead 4 (outer lead part 4b) is clamped by the molding die 35 outside the cavities 36b and 37b. Is done. Further, the depth of the cavity 37b (the distance from the height of the mold surface 37a to the height of the bottom surface of the cavity 37b) depends on the offset amount of the die pad 10 (the offset amount and the depth of the cavity 37b are the same). Formed). For this reason, when the lead frame 20 is clamped by the upper die 36 and the lower die 37, the lower surface 10 b of the die pad 10 is in close contact with the bottom surface of the cavity 37 b of the lower die 37.

次に、リードフレーム２０を上型３６と下型３７とでクランプした状態で、上型３６のキャビティ３６ｂおよび下型３７のキャビティ３７ｂを重ね合わせて形成される空間内に樹脂（例えば加熱により軟化させた樹脂）７ｐ（図２１参照）を供給し、半導体チップ３、複数のワイヤ５、複数のリード４の一部（インナリード部４ａ）、およびダイパッド１０の上面１０ａをこの封止用の樹脂７ｐで封止する。そして、供給された樹脂７ｐを熱硬化させることで、封止体７を形成する。このような封止方式をトランスファモールド方式と呼ぶ。   Next, in a state where the lead frame 20 is clamped by the upper die 36 and the lower die 37, a resin (for example, softened by heating) is formed in a space formed by overlapping the cavity 36b of the upper die 36 and the cavity 37b of the lower die 37. 7p (see FIG. 21) is supplied, and the semiconductor chip 3, the plurality of wires 5, a part of the plurality of leads 4 (inner lead portions 4a), and the upper surface 10a of the die pad 10 are sealed with this resin. Seal with 7p. And the sealing body 7 is formed by thermosetting the supplied resin 7p. Such a sealing method is called a transfer mold method.

トランスファモールド方式では、供給部（ゲート部）からキャビティ３６ｂ、３７ｂ内部に樹脂を供給（圧入）し、排出部（ベント部）からキャビティ３６ｂ、３７ｂ内の残ガスや余剰な樹脂７ｐ（図２１参照）を排出する。キャビティ３６ｂ、３７ｂに対する供給部の位置により分類すると、キャビティの３６ｂの上方に供給部を配置するトップゲート方式、およびキャビティ３６ｂ、３７ｂの側面側に供給部を配置するサイドゲート方式に大別できる。本実施の形態では、成形金型の小型化の観点、あるいは、成形金型のメンテナンスの容易さの観点で有利なサイドゲート方式を適用している。   In the transfer mold method, resin is supplied (press-fitted) into the cavities 36b and 37b from the supply part (gate part), and residual gas in the cavities 36b and 37b and excess resin 7p (see FIG. 21) from the discharge part (vent part). ). If classified according to the position of the supply part with respect to the cavities 36b and 37b, it can be roughly divided into a top gate system in which the supply part is disposed above the cavity 36b and a side gate system in which the supply part is disposed on the side of the cavities 36b and 37b. In the present embodiment, a side gate method that is advantageous from the viewpoint of miniaturization of the molding die or the ease of maintenance of the molding die is applied.

本実施の形態では、図２０に示すようにダイパッド１０の下面１０ｂが露出するように封止体７を形成するが、前記したようにダイパッド１０を露出させる場合、ダイパッド１０の下面１０ｂ側に余分な樹脂７ｐ（図２１参照）が回り込んで、樹脂バリが形成され易い。そして、樹脂バリが発生すると、樹脂バリ除去工程を追加する必要性が生じ、封止体７とダイパッド１０の下面１０ｂの間に隙間が形成され易くなる。このため、封止体７とダイパッド１０の間の隙間から水分が侵入し易くなる。つまり、樹脂バリの発生を抑制することにより、パッケージ外部からの水分の侵入を抑制することができる。   In this embodiment, as shown in FIG. 20, the sealing body 7 is formed so that the lower surface 10b of the die pad 10 is exposed. However, as described above, when the die pad 10 is exposed, an extra portion is formed on the lower surface 10b side of the die pad 10. Resin 7p (see FIG. 21) wraps around and resin burrs are easily formed. When the resin burrs are generated, it becomes necessary to add a resin burr removing step, and a gap is easily formed between the sealing body 7 and the lower surface 10b of the die pad 10. For this reason, moisture easily enters from the gap between the sealing body 7 and the die pad 10. That is, by suppressing the generation of resin burrs, the intrusion of moisture from the outside of the package can be suppressed.

そこで、本実施の形態では、図２１に示すようにダイパッド１０の下面１０ｂの周縁部に下面１０ｂに連なる段差部１４が設けられた構成とした。言い換えれば、ダイパッド１０は側面１０ｃの内側に、側面１０ｃに連なる下面（面、段差面）１４ａを備え、下面１４ａは上面１０ａと下面１０ｂの間の高さに位置する。また前記したように、段差部１４は、ダイパッド１０の下面１０ｂの周縁部を全周に亘って連続的に囲むように形成されている。また、ダイパッド１０には、ダイパッド１０の下面１０ｂの中央部と段差部１４の間に溝部１５が設けられている。溝部１５は段差部１４のよりも内側（下面１０ｂの中央部側）に形成され、下面１０ｂの中央部の周囲を全周に亘って囲むように連続的に形成されている。   Therefore, in the present embodiment, as shown in FIG. 21, a stepped portion 14 connected to the lower surface 10b is provided at the peripheral portion of the lower surface 10b of the die pad 10. In other words, the die pad 10 includes a lower surface (surface, step surface) 14a continuous with the side surface 10c inside the side surface 10c, and the lower surface 14a is positioned at a height between the upper surface 10a and the lower surface 10b. As described above, the stepped portion 14 is formed so as to continuously surround the peripheral edge of the lower surface 10b of the die pad 10 over the entire circumference. Further, the die pad 10 is provided with a groove 15 between the center portion of the lower surface 10 b of the die pad 10 and the stepped portion 14. The groove portion 15 is formed on the inner side (on the central portion side of the lower surface 10b) than the step portion 14, and is continuously formed so as to surround the periphery of the central portion of the lower surface 10b over the entire circumference.

図２１に矢印７ｓを付して示すように、キャビティ３６ｂ、３７ｂ内に供給された樹脂７ｐの一部はダイパッド１０の側面１０ｃに当たって、進行方向が変化する。しかし、段差部１４を設けない場合には、樹脂７ｐの供給圧力が側面１０ｃの下端部（下面１０ｂとの境界）に集中し、ダイパッドの周縁部を上方に持ち上げる力として作用する。ここで、本実施の形態のように、段差部１４を設ければ、樹脂７ｐの供給圧力を周囲に分散させることができるので、樹脂７ｐの供給圧力によるダイパッド１０の変形を抑制できる。   As indicated by an arrow 7s in FIG. 21, a part of the resin 7p supplied into the cavities 36b and 37b hits the side surface 10c of the die pad 10, and the traveling direction changes. However, when the stepped portion 14 is not provided, the supply pressure of the resin 7p is concentrated on the lower end portion (boundary with the lower surface 10b) of the side surface 10c, and acts as a force for lifting the peripheral portion of the die pad upward. Here, if the step portion 14 is provided as in the present embodiment, the supply pressure of the resin 7p can be dispersed to the surroundings, so that deformation of the die pad 10 due to the supply pressure of the resin 7p can be suppressed.

ただし、本願発明者の検討によれば、段差部１４を設けることで、樹脂７ｐの供給圧力が局所的に集中することを抑制できるが、樹脂７ｐの一部が、段差部１４を超えてダイパッド１０の下面１０ｂ側に回り込む場合があることが判った。そこで、本実施の形態では、ダイパッド１０の下面１０ｂの中央部と段差部１４の間に溝部１５を設ける構成とした。段差部１４の内側に形成された溝部１５は、段差部１４を越えてダイパッド１０の中央部に向かって侵入した樹脂を堰き止めるダム部として機能する。したがって、樹脂７ｐの一部が段差部１４を超えた場合であっても、溝部１５内に埋め込まれるので、溝部１５において樹脂７ｐの侵入を堰き止めることができる。   However, according to the study of the present inventor, it is possible to prevent the supply pressure of the resin 7p from being concentrated locally by providing the stepped portion 14, but a part of the resin 7p exceeds the stepped portion 14 and is a die pad. It has been found that there is a case where it goes around to the lower surface 10b side of 10. Therefore, in the present embodiment, the groove portion 15 is provided between the center portion of the lower surface 10 b of the die pad 10 and the step portion 14. The groove portion 15 formed inside the step portion 14 functions as a dam portion that dams up the resin that has entered the die pad 10 beyond the step portion 14. Therefore, even if a part of the resin 7p exceeds the stepped portion 14, it is embedded in the groove portion 15, so that the penetration of the resin 7p can be blocked in the groove portion 15.

次に、キャビティ３６ｂ、３７ｂ内に供給された樹脂７ｐを硬化させることで、図１９および図２０に示す封止体７が得られる。樹脂７ｐに、例えばエポキシ系樹脂などの熱硬化性樹脂を用いれば、加熱処理を施すことで、硬化させることができる。   Next, the sealing body 7 shown in FIGS. 19 and 20 is obtained by curing the resin 7p supplied into the cavities 36b and 37b. If a thermosetting resin such as an epoxy resin is used for the resin 7p, the resin 7p can be cured by heat treatment.

５．外装めっき工程；
次に、図１１に示す外装めっき工程として、図２２に示すように封止体７から露出する複数のリード４の露出面（アウタリード部４ｂ）に金属膜（外装めっき膜、半田膜）ＳＤを形成する。図２２は、図２０に示す封止体から露出する複数のリードおよびダイパッドの露出面に金属膜（外装めっき膜、半田膜）を形成した状態を示す拡大断面図である。 5). Exterior plating process;
Next, as an exterior plating step shown in FIG. 11, a metal film (exterior plating film, solder film) SD is formed on the exposed surfaces (outer lead portions 4b) of the plurality of leads 4 exposed from the sealing body 7 as shown in FIG. Form. FIG. 22 is an enlarged cross-sectional view showing a state in which a metal film (exterior plating film, solder film) is formed on the exposed surfaces of a plurality of leads and die pads exposed from the sealing body shown in FIG.

本工程では、被めっき加工物であるリードフレーム２０を、めっき液（図示は省略）が入っためっき槽（図示は省略）内に配置して、例えば、電解めっき法により金属膜ＳＤを形成する。この電解めっき法によれば、封止体７から露出しているリードフレーム２０の各領域に一括して外装めっき膜を形成することができる。したがって、リード４の露出部に加え、ダイパッド１０の露出部を覆うように金属膜ＳＤが形成される。また、枠部２０ｃにも金属膜ＳＤが形成される。   In this step, the lead frame 20 that is a workpiece to be plated is placed in a plating tank (not shown) containing a plating solution (not shown), and the metal film SD is formed by, for example, electrolytic plating. . According to this electrolytic plating method, it is possible to collectively form an exterior plating film in each region of the lead frame 20 exposed from the sealing body 7. Therefore, the metal film SD is formed so as to cover the exposed portion of the die pad 10 in addition to the exposed portion of the lead 4. A metal film SD is also formed on the frame portion 20c.

６．リード成形工程；
次に、リード成形工程として、リードフレーム２０の枠部２０ｃに連結された複数のリード４の連結部を切断した後、リード４に曲げ加工を施して成形する。図２３は、図１１に示す外装めっき工程で金属膜を形成した複数のリードを、リードフレームの枠部から切断し、成形した状態を示す拡大平面図である。なお、図２３に対する断面図は、図４と同様なので図示は省略する。 6). Lead molding process;
Next, as a lead forming step, after cutting the connecting portions of the plurality of leads 4 connected to the frame portion 20c of the lead frame 20, the leads 4 are bent and formed. FIG. 23 is an enlarged plan view showing a state in which a plurality of leads on which a metal film has been formed in the exterior plating step shown in FIG. 11 is cut from the frame portion of the lead frame and molded. 23 is the same as FIG. 4 and the illustration is omitted.

本工程では、まず、枠部２０ｃにそれぞれ連結されて一体化している複数のリード４を連結部で切断し、それぞれ独立した部材とする（リードカット工程）。なお、複数のリード４を連結するタイバー２１は、封止体工程の後、かつ、外装めっき工程の前に隣り合うリードの間で切断しておく（タイバーカット工程）。このタイバーカット工程は、外装めっき工程の後で行うこともできるが、外装めっき工程の前にタイバー２１を切断することで、切断面にも金属膜ＳＤが形成される。したがって、図１に示す半導体装置１を実装する際の半田の濡れ性を向上させる観点からは、外装めっき工程の前にタイバー２１を切断することが好ましい。   In this step, first, the plurality of leads 4 that are respectively connected and integrated with the frame portion 20c are cut at the connecting portion to form independent members (lead cutting step). In addition, the tie bar 21 that connects the plurality of leads 4 is cut between adjacent leads after the sealing body process and before the exterior plating process (tie bar cutting process). Although this tie bar cutting step can be performed after the exterior plating step, the metal film SD is also formed on the cut surface by cutting the tie bar 21 before the exterior plating step. Therefore, from the viewpoint of improving the wettability of solder when mounting the semiconductor device 1 shown in FIG. 1, it is preferable to cut the tie bar 21 before the exterior plating step.

タイバーカット工程およびリードカット工程では、リードフレーム２０の一方の面（例えば下面）側にダイ（支持部材；図示は省略）、他方の面（例えば上面）側にパンチ（切断刃；図示は省略）をそれぞれ配置してプレスすることでリード４を切断する。このようにプレス加工により切断されたリード４の端部は、図４に示すように、略平坦な切断面を有し、切断面において、リード４の基材が金属膜ＳＤから露出する。本工程により、複数のリード４は、それぞれが分離した独立部材となる。   In the tie bar cutting step and the lead cutting step, a die (support member; not shown) is provided on one side (for example, the lower surface) side of the lead frame 20, and a punch (cutting blade; not shown) is provided on the other surface (for example, the upper surface) side. Are arranged and pressed to cut the lead 4. As shown in FIG. 4, the end portion of the lead 4 cut by press working in this way has a substantially flat cut surface, and the base material of the lead 4 is exposed from the metal film SD on the cut surface. By this step, the plurality of leads 4 become independent members that are separated from each other.

次に、切断された複数のリード４に曲げ加工を施して成形する（曲げ加工工程）。本実施の形態では、例えば、図４に示すようにアウタリード部４ｂをガルウィング状に成形する。また、必要に応じて、リード４（アウタリード部４ｂ）の先端をさらに切断し、リード４の長さを調整する工程を行っても良い。   Next, the plurality of cut leads 4 are bent and formed (bending step). In the present embodiment, for example, as shown in FIG. 4, the outer lead portion 4b is formed in a gull wing shape. If necessary, a step of further cutting the tip of the lead 4 (outer lead portion 4b) and adjusting the length of the lead 4 may be performed.

７．個片化工程；
次に、図１１に示す個片化工程として、図２４に示すように、枠部２０ｃに連結されている複数の吊りリードを切断し、製品形成領域２０ａ毎に個片化して複数の半導体装置１を取得する。図２４は、図２３に示すリードフレームの吊りリードを切断し、枠部（ダム部）から切り離した状態を示す拡大平面図である。 7). Individualization step;
Next, as shown in FIG. 24, as shown in FIG. 24, a plurality of suspension leads connected to the frame portion 20 c are cut and separated into pieces for each product formation region 20 a as a plurality of semiconductor devices. 1 is acquired. 24 is an enlarged plan view showing a state in which the suspension lead of the lead frame shown in FIG. 23 is cut and separated from the frame part (dam part).

個片化方法は特に限定されないが、前記したリードカット工程と同様に、図示しない切断金型を用いてプレス加工により切断する方法を適用することができる。本工程の後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図１〜図１０に示す完成品の半導体装置１となる。そして、半導体装置１は出荷され、あるいは図示しない実装基板に実装される。   Although the method of dividing into pieces is not particularly limited, a method of cutting by pressing using a cutting die (not shown) can be applied as in the above-described lead cutting step. After this step, necessary inspections and tests such as an appearance inspection and an electrical test are performed, and what has passed is a completed semiconductor device 1 shown in FIGS. Then, the semiconductor device 1 is shipped or mounted on a mounting board (not shown).

＜変形例＞
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 <Modification>
As mentioned above, the invention made by the inventor of the present application has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、前記実施の形態では、ダイパッド１０の下面１０ｂが露出する半導体パッケージの例としてＱＦＰ型の半導体装置１を取り上げて説明した適用される半導体パッケージはＱＦＰ型には限定されない。例えば図２５に示すように複数のリード４の一部が、封止体７の下面において露出する、ＱＦＮ（Quad Flat Non-leaded package）型の半導体装置４０に適用することができる。図２５は図４に対する変形例である半導体装置を示す断面図である。また、図２６は、図２５に示す半導体装置の一部の拡大断面図であって、図９に対する変形例となっている。   For example, in the above-described embodiment, the applied semiconductor package described by taking the QFP type semiconductor device 1 as an example of the semiconductor package from which the lower surface 10b of the die pad 10 is exposed is not limited to the QFP type. For example, as shown in FIG. 25, the present invention can be applied to a QFN (Quad Flat Non-leaded package) type semiconductor device 40 in which a part of the plurality of leads 4 is exposed on the lower surface of the sealing body 7. FIG. 25 is a cross-sectional view showing a semiconductor device which is a modification of FIG. 26 is an enlarged cross-sectional view of a part of the semiconductor device shown in FIG. 25, which is a modification to FIG.

図２５および図２６に示すＱＦＮ型の半導体装置４０は、ダイパッド１０の位置がオフセットされず、リード４と同じ位置に配置されている点、および複数のリード４が封止体７の下面７ｂにおいて露出している点で、図４に示す半導体装置１と相違する。その他の点は前記実施の形態で説明した半導体装置１と同様である。したがって、図２６に示すように、前記実施の形態で説明したダイパッド１０の各構成を適用することにより、半導体装置１で説明した各効果が得られる。   In the QFN type semiconductor device 40 shown in FIGS. 25 and 26, the position of the die pad 10 is not offset and is arranged at the same position as the lead 4, and the plurality of leads 4 are on the lower surface 7 b of the sealing body 7. It differs from the semiconductor device 1 shown in FIG. 4 in that it is exposed. The other points are the same as those of the semiconductor device 1 described in the above embodiment. Therefore, as shown in FIG. 26, each effect described in the semiconductor device 1 can be obtained by applying each configuration of the die pad 10 described in the above embodiment.

また、前記実施の形態では、ダイパッド１０の上面１０ａの窪み部配置領域１３、１６に、それぞれ複数の穴１１を形成する実施態様について説明した。しかし、変形例として、図２７に示す半導体装置４１のように、窪み部配置領域１３、１６に、それぞれ溝（窪み部）１７を形成することができる。封止体７（図９参照）とダイパッド１０の剥離の進展を確実に停止させる観点からは、溝１７を形成する方がより好ましい。   Moreover, in the said embodiment, the embodiment which forms the several hole 11 in the hollow part arrangement | positioning area | regions 13 and 16 of the upper surface 10a of the die pad 10 was demonstrated, respectively. However, as a modification, grooves (depression portions) 17 can be formed in the depression portion arrangement regions 13 and 16 as in the semiconductor device 41 shown in FIG. From the viewpoint of reliably stopping the progress of peeling between the sealing body 7 (see FIG. 9) and the die pad 10, it is more preferable to form the grooves 17.

ただし、図２７に示すように、窪み部配置領域１３、１６の両方に溝１７を形成する場合、ワイヤ５ｂが溝１７内に接合されないように、ワイヤ５ｂを接合するボンディング領域１２の幅（窪み部配置領域１３、１６の配置間隔）Ｐ１を広くする必要がある。一方、図８に示すように、窪み部配置領域１３、１６にそれぞれ複数の穴１１を形成した場合、隣り合う穴１１で囲まれた領域にワイヤ５ｂを接合できる。このため、ワイヤ５ｂを接合するボンディング領域１２の幅（窪み部配置領域１３、１６の配置間隔）Ｐ２を狭くすることができる。   However, as shown in FIG. 27, when the groove 17 is formed in both of the recessed portion arrangement regions 13 and 16, the width (recessed) of the bonding region 12 to which the wire 5b is joined so that the wire 5b is not joined into the groove 17. The arrangement interval P1 of the partial arrangement regions 13 and 16 needs to be widened. On the other hand, as shown in FIG. 8, when a plurality of holes 11 are formed in each of the recessed portion arrangement regions 13 and 16, the wire 5 b can be joined to the region surrounded by the adjacent holes 11. For this reason, the width | variety (arrangement | positioning space | interval of the hollow part arrangement | positioning area | regions 13 and 16) P2 of the bonding area | region 12 which joins the wire 5b can be narrowed.

つまり、ダイパッド１０の平面積を小さくして半導体装置の小型化を図る観点からは、図８に示すように、窪み部配置領域１３、１６にそれぞれ複数の穴１１を形成する態様が好ましい。または、図示は省略するが、窪み部配置領域１３、１６のいずれか一方に複数の穴１１を形成することが好ましい。なお、上記した変形例は、図２５および図２６を用いて説明したＱＦＮ型の半導体装置４０に適用できることは言うまでもない。   That is, from the viewpoint of reducing the size of the semiconductor device by reducing the plane area of the die pad 10, an embodiment in which a plurality of holes 11 are formed in each of the recessed portion arrangement regions 13 and 16 as shown in FIG. Or although illustration is abbreviate | omitted, it is preferable to form the some hole 11 in any one of the hollow part arrangement | positioning area | regions 13 and 16. FIG. Needless to say, the above-described modification can be applied to the QFN type semiconductor device 40 described with reference to FIGS. 25 and 26.

また、前記実施の形態説明した半導体装置１では、図９に示すように、ダイパッド１０の上面１０ａに窪み部配置領域１３、１６を設け、かつ、下面１０ｂに段差部１４および溝部１５を設けた構成について説明したが、変形例としては、上記のうちの一部を適用することができる。図２８および図２９は、図９に対する他の変形例を示す拡大断面図である。   Further, in the semiconductor device 1 described in the above embodiment, as shown in FIG. 9, the recessed portion arrangement regions 13 and 16 are provided on the upper surface 10a of the die pad 10, and the step portion 14 and the groove portion 15 are provided on the lower surface 10b. Although the configuration has been described, some of the above can be applied as a modification. 28 and 29 are enlarged cross-sectional views showing another modified example with respect to FIG.

例えば、図２８に示す半導体装置４２は、図９に示す段差部１４および溝部１５が形成されていない点で図９に示す半導体装置１と相違する。半導体装置１では、段差部１４および溝部１５を設けないため、ダイパッド１０の下面１０ｂの周縁部を覆うように樹脂バリ７ｚが形成され易い。このため、樹脂バリ除去工程を追加する必要が生じ、封止体７とダイパッド１０の間の隙間から水分が侵入する場合が考えられる。しかし、半導体装置４２では、窪み部配置領域１６を設けているので、窪み部配置領域１６においてダイパッド１０と封止体７の剥離の進行を遅らせることができる。ただし、ダイパッド１０と封止体の界面に水分が侵入すると、錆などの原因となることが考えられるため、樹脂バリ７ｚを防止する観点から、図９に示すように段差部１４および溝部１５を形成することが好ましい。   For example, the semiconductor device 42 shown in FIG. 28 is different from the semiconductor device 1 shown in FIG. 9 in that the step portion 14 and the groove portion 15 shown in FIG. 9 are not formed. In the semiconductor device 1, since the step portion 14 and the groove portion 15 are not provided, the resin burr 7 z is easily formed so as to cover the peripheral edge portion of the lower surface 10 b of the die pad 10. For this reason, it is necessary to add a resin burr removing step, and it is conceivable that moisture enters from the gap between the sealing body 7 and the die pad 10. However, in the semiconductor device 42, since the recess portion arrangement region 16 is provided, the progress of peeling of the die pad 10 and the sealing body 7 can be delayed in the recess portion arrangement region 16. However, if moisture enters the interface between the die pad 10 and the sealing body, it may cause rust and the like. From the viewpoint of preventing the resin burr 7z, the step portion 14 and the groove portion 15 are formed as shown in FIG. It is preferable to form.

また、例えば、図２９に示す半導体装置４３は、図９に示す窪み部配置領域１６が設けられていない点で図９に示す半導体装置１と相違する。このように、図９に示す窪み部配置領域１６を設けないことで、ダイパッド１０の平面積を小さくすることができる。このため、半導体装置４３は図９に示す半導体装置１よりも小型化することができる。一方、図９に示す窪み部配置領域１６を設けなければ、例えば、ダイパッド１０の側面１０ｃにおいて封止体７とダイパッド１０が剥離すると、その剥離がワイヤ５ｂの接合部まで進展する懸念がある。しかし、前記したように、ダイパッド１０の側面１０ｃ側からの剥離は、水分の侵入に起因して発生することが多く、樹脂バリ７ｚ（図２８参照）の発生を抑制することで、バリ除去工程を省略、またはバリ除去による樹脂へのストレスを軽減することができ、剥離の発生を大幅に抑制することができる。   Further, for example, the semiconductor device 43 shown in FIG. 29 is different from the semiconductor device 1 shown in FIG. 9 in that the recess portion arrangement region 16 shown in FIG. 9 is not provided. Thus, the flat area of the die pad 10 can be made small by not providing the hollow part arrangement | positioning area | region 16 shown in FIG. Therefore, the semiconductor device 43 can be made smaller than the semiconductor device 1 shown in FIG. On the other hand, if the recessed portion arrangement region 16 shown in FIG. 9 is not provided, for example, when the sealing body 7 and the die pad 10 are peeled off at the side surface 10c of the die pad 10, there is a concern that the peeling progresses to the joint portion of the wire 5b. However, as described above, peeling from the side surface 10c side of the die pad 10 often occurs due to the intrusion of moisture, and by suppressing the generation of the resin burr 7z (see FIG. 28), the burr removing step Or the stress on the resin due to the removal of burrs can be reduced, and the occurrence of peeling can be greatly suppressed.

また、図示は省略するが、ダイパッド１０（図９参照）の上面に窪み部配置領域１３、１６（図９参照）を配置せず、下面１０ｂ（図９参照）に段差部１４（図９参照）および溝部１５（図９参照）を配置した場合には、剥離の進展を停止させることは困難になるが、水分侵入の原因となる樹脂バリ工程を要する樹脂バリ７ｚ（図２８参照）の発生は抑制できる。   In addition, although not shown in the drawing, the depression portion arrangement regions 13 and 16 (see FIG. 9) are not arranged on the upper surface of the die pad 10 (see FIG. 9), and the step portion 14 (see FIG. 9) is arranged on the lower surface 10b (see FIG. 9). ) And the groove 15 (see FIG. 9), it is difficult to stop the progress of peeling, but the occurrence of a resin burr 7z (see FIG. 28) that requires a resin burr process that causes moisture intrusion occurs. Can be suppressed.

また、前記実施の形態では、封止体７を形成した後で、例えば半田から成る金属膜（外装めっき膜）ＳＤを形成することで、図示しない実装基板に実装する際の半田の濡れ性を向上させる方法（後めっき法）について説明したが、以下の変形例を適用することができる。すなわち、半導体装置の端子表面における半田の濡れ性を向上させる技術として前述した、後めっき法の他、リードフレームの表面にあらかじめ金属膜を形成しておく、所謂、先めっき法がある。前記実施の形態で説明した技術は、この先めっき法の場合にも適用することができる。   In the above embodiment, after forming the sealing body 7, for example, a metal film (exterior plating film) SD made of solder is formed, so that the wettability of solder when mounted on a mounting board (not shown) is improved. Although the method (post-plating method) to improve is demonstrated, the following modifications can be applied. That is, as a technique for improving the solder wettability on the terminal surface of the semiconductor device, there is a so-called pre-plating method in which a metal film is formed in advance on the surface of the lead frame in addition to the post-plating method described above. The technique described in the above embodiment can also be applied to this pre-plating method.

先めっき法を適用した場合には、図１１に示すリードフレーム準備工程において、例えば窪み部形成工程と表面粗化工程の間に、半田の濡れ性を向上させる表面金属膜をリードフレームの露出面全体に形成する、表面金属膜形成工程が追加される。この表面金属膜形成工程では、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）からなる表面金属膜をめっき法により形成する。また、先めっき法を適用した場合には、図１１に示す外装めっき工程を省略できる。このため、先めっき法を適用した半導体装置の場合、図９に示すような半田からなる金属膜ＳＤは形成されない。また、先めっき法を適用した半導体装置の場合、ダイパッド１０およびリード４の表面（上面および下面）全体に、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）からなる表面金属膜が形成される。   When the pre-plating method is applied, in the lead frame preparation step shown in FIG. 11, for example, a surface metal film that improves the wettability of the solder is formed between the exposed portion of the lead frame between the recess forming step and the surface roughening step. A surface metal film forming step to be formed on the whole is added. In this surface metal film formation step, for example, a surface metal film made of nickel (Ni), palladium (Pd), and gold (Au) is formed by a plating method. Moreover, when the pre-plating method is applied, the exterior plating process shown in FIG. 11 can be omitted. For this reason, in the case of a semiconductor device to which the pre-plating method is applied, the metal film SD made of solder as shown in FIG. 9 is not formed. In the case of a semiconductor device to which a pre-plating method is applied, a surface metal film made of, for example, nickel (Ni), palladium (Pd), or gold (Au) is formed on the entire surface (upper surface and lower surface) of the die pad 10 and the lead 4. It is formed.

また、図２５〜図２９を用いて説明した各変形例の構成を組み合わせて適用することができる。   In addition, the configurations of the modifications described with reference to FIGS. 25 to 29 can be applied in combination.

１、４０、４１、４２、４３、Ｈ１ 半導体装置
３ 半導体チップ
３ａ 表面（主面）
３ｂ 裏面（主面）
４ リード（端子、外部端子）
４ａ インナリード部
４ｂ アウタリード部
５、５ａ、５ｂ ワイヤ（導電性部材）
７ 封止体（樹脂体）
７ａ 上面
７ｂ 下面（裏面、実装面）
７ｃ 側面
７ｐ 樹脂
７ｓ 矢印
７ｚ 樹脂バリ
８ ダイボンド材（接着材）
９ 吊りリード
９ａ 傾斜部
１０ ダイパッド（チップ搭載部、タブ）
１０ａ 上面（チップ搭載面）
１０ｂ 下面（実装面）
１０ｃ 側面
１０ｄ チップ搭載領域
１１ 穴（窪み部）
１２ ボンディング領域（ワイヤボンディング領域）
１３ 窪み部配置領域
１４ 段差部
１４ａ 下面
１５ 溝部
１６ 窪み部配置領域
１７ 溝（窪み部）
２０ リードフレーム
２０ａ 製品形成領域
２０ｂ 外枠
２０ｃ 枠部
２１ タイバー（ダム部）
３０ ヒートステージ（加熱台）
３０ａ ダイパッド保持面
３０ｂ リード保持面
３１ キャピラリ
３２ ヒータ（熱源）
３５ 成形金型
３６ 上型（金型）
３６ａ、３７ａ 金型面
３６ｂ、３７ｂ キャビティ（凹部）
３７ 下型（金型）
ＰＤ パッド（電極、ボンディングパッド）
Ｐ１、Ｐ２ 幅
ＳＤ 金属膜
Ｗ１ 間隔
Ｗ２ 開口径 1, 40, 41, 42, 43, H1 Semiconductor device 3 Semiconductor chip 3a Surface (main surface)
3b Back side (main surface)
4 Lead (terminal, external terminal)
4a Inner lead part 4b Outer lead part 5, 5a, 5b Wire (conductive member)
7 Sealing body (resin body)
7a Upper surface 7b Lower surface (back surface, mounting surface)
7c Side 7p Resin 7s Arrow 7z Resin burr 8 Die bond material (adhesive)
9 Hanging lead 9a Inclined portion 10 Die pad (chip mounting portion, tab)
10a Top surface (chip mounting surface)
10b Bottom surface (mounting surface)
10c Side surface 10d Chip mounting area 11 Hole (recessed part)
12 Bonding area (wire bonding area)
13 Depression portion arrangement region 14 Step portion 14a Lower surface 15 Groove portion 16 Depression portion arrangement region 17 Groove (depression portion)
20 Lead frame 20a Product formation region 20b Outer frame 20c Frame portion 21 Tie bar (dam portion)
30 Heat stage
30a Die pad holding surface 30b Lead holding surface 31 Capillary 32 Heater (heat source)
35 Mold 36 Upper mold (mold)
36a, 37a Mold surface 36b, 37b Cavity (recess)
37 Lower mold (mold)
PD pad (electrode, bonding pad)
P1, P2 Width SD Metal film W1 Interval W2 Aperture diameter

Claims (10)

第１面、前記第１面の反対側に位置する第２面を有するダイパッドと、
前記ダイパッドの隣に配置される複数のリードと、
表面、前記表面に形成された複数の電極、および前記表面の反対側に位置する裏面を有し、前記ダイパッドの前記第１面のチップ搭載領域上に搭載される半導体チップと、
前記半導体チップの前記複数の電極の一部と前記複数のリードを電気的に接続する複数の第１ワイヤと、
前記半導体チップの前記複数の電極の他部と前記ダイパッドを電気的に接続する第２ワイヤと、
前記複数のリードの一部および前記ダイパッドの前記第２面が露出するように、前記半導体チップ、前記複数の第１ワイヤおよび前記第２ワイヤを封止する封止体と、
を有し、
前記ダイパッドの前記第１面の面積は、前記半導体チップの前記裏面の面積よりも大きく、
前記ダイパッドの前記第１面は、
前記チップ搭載領域と、
前記チップ搭載領域と前記複数のリードの間に位置し、前記第２ワイヤを接合する第１ボンディング領域と、
前記第１ボンディング領域と前記チップ搭載領域の間に配置され、複数の穴が形成された第１窪み部配置領域と、
前記第１ボンディング領域と前記ダイパッドの周縁部の間に配置され、複数の穴が形成された第２窪み部配置領域と、
を備え、
前記ダイパッドの前記第２面は、
前記ダイパッドの側面に連なり、且つ、前記ダイパッドの全周に亘って連続的に取り囲む段差部と、
前記ダイパッドの前記第２面の中央部と前記段差部の間に配置され、前記ダイパッドの全周に亘って連続的に取り囲む溝部と、
を備え、
前記第１窪み部配置領域、前記第１ボンディング領域、および前記第２窪み部配置領域は、前記溝部と前記チップ搭載領域の間に配置され、且つ、平面視において前記溝部とは重ならず、
平面視において、前記第１窪み部配置領域および前記第２窪み部配置領域のそれぞれには、前記複数の穴が形成され、前記第２ワイヤは前記複数の穴で囲まれた領域内に接合され、
前記チップ搭載領域、前記第１ボンディング領域、前記第１窪み部配置領域、および前記第２窪み部配置領域における前記第１面の表面粗さは、前記第２面の表面粗さよりも粗い、半導体装置。 A die pad having a first surface, a second surface located opposite to the first surface;
A plurality of leads disposed next to the die pad;
A semiconductor chip having a front surface, a plurality of electrodes formed on the front surface, and a back surface located on the opposite side of the front surface, and mounted on a chip mounting region of the first surface of the die pad;
A plurality of first wires for electrically connecting a part of the plurality of electrodes of the semiconductor chip and the plurality of leads;
A second wire that electrically connects the other part of the plurality of electrodes of the semiconductor chip and the die pad;
A sealing body that seals the semiconductor chip, the plurality of first wires, and the second wire such that a part of the plurality of leads and the second surface of the die pad are exposed;
Have
The area of the first surface of the die pad is larger than the area of the back surface of the semiconductor chip,
The first surface of the die pad is
The chip mounting area;
A first bonding region located between the chip mounting region and the plurality of leads and joining the second wire;
A first indentation region disposed between the first bonding region and the chip mounting region and formed with a plurality of holes;
A second indentation region disposed between the first bonding region and the peripheral edge of the die pad and having a plurality of holes formed therein;
With
The second surface of the die pad is
A stepped portion that is continuous with the side surface of the die pad and continuously surrounds the entire circumference of the die pad;
A groove disposed between the center portion of the second surface of the die pad and the stepped portion, and continuously surrounding the entire circumference of the die pad;
With
The first depression portion arrangement region, the first bonding region, and the second depression portion arrangement region are arranged between the groove portion and the chip mounting region, and do not overlap the groove portion in plan view.
In a plan view, the plurality of holes are formed in each of the first depression portion arrangement region and the second depression portion arrangement region, and the second wire is bonded to the region surrounded by the plurality of holes. ,
The surface roughness of the first surface in the chip mounting region, the first bonding region, the first dent portion arrangement region, and the second dent portion arrangement region is rougher than the surface roughness of the second surface. apparatus. 請求項１において、
前記チップ搭載領域、前記第１ボンディング領域、前記第１窪み部配置領域、および前記第２窪み部配置領域における前記第１面上に、ニッケルを主成分とする第１金属膜が形成され、
前記第１金属膜は、前記複数の穴の内部にも形成され、
前記第１金属膜の表面粗さは、前記ダイパッドの前記第２面の表面粗さよりも粗い、半導体装置。 In claim 1,
A first metal film mainly composed of nickel is formed on the first surface in the chip mounting area, the first bonding area, the first dent area, and the second dent area.
The first metal film is also formed inside the plurality of holes,
The surface roughness of the first metal film is a semiconductor device that is rougher than the surface roughness of the second surface of the die pad. 請求項２において、
前記第１金属膜は、更に前記ダイパッドの前記側面にも形成されている、半導体装置。 In claim 2,
The semiconductor device, wherein the first metal film is further formed on the side surface of the die pad. 請求項２において、
前記複数のリードの前記封止体の内部に位置する第３面の一部分および前記ダイパッドの前記第１面の一部には、金または銀を主成分とする第２金属膜が形成されている、半導体装置。 In claim 2,
A second metal film mainly composed of gold or silver is formed on a part of a third surface located inside the sealing body of the plurality of leads and a part of the first surface of the die pad. , Semiconductor devices. 請求項４において、
前記ダイパッドの前記第２面および前記複数のリードの前記封止体から露出する露出面に、半田膜が形成されている、半導体装置。 In claim 4,
A semiconductor device, wherein a solder film is formed on the second surface of the die pad and an exposed surface of the plurality of leads exposed from the sealing body. 請求項１において、
前記第１窪み部配置領域および前記第２窪み部領域のそれぞれには、前記複数の穴が形成され、前記複数の穴のうち、隣り合う穴の配置間隔は、前記複数の穴、それぞれの開口径の２倍以下である、半導体装置。 In claim 1,
The plurality of holes are formed in each of the first depression portion arrangement region and the second depression portion region, and among the plurality of holes, the arrangement interval between adjacent holes is the opening of each of the plurality of holes. A semiconductor device having a diameter less than or equal to twice. 請求項１において、
前記第１面の表面粗さを、平坦面に対する単位面積あたりの表面積の比Ｓｒとして表わすと、
Ｓｒは、１．２以上である、半導体装置。 In claim 1,
When the surface roughness of the first surface is expressed as the ratio Sr of the surface area per unit area to the flat surface,
A semiconductor device in which Sr is 1.2 or more. 請求項７において、
Ｓｒは、１．４以上である、半導体装置。 In claim 7,
Sr is a semiconductor device which is 1.4 or more. 請求項１において、
前記溝部の深さは、前記段差部の深さよりも深い、半導体装置。 In claim 1,
The depth of the groove is a semiconductor device deeper than the depth of the step. 請求項１において、
前記ダイパッドの厚さ方向において、前記段差部の下面から前記ダイパッドの前記第２面までの距離は、前記溝部の最深部から前記ダイパッドの前記第２面までの距離よりも短い、半導体装置。 In claim 1,
In the thickness direction of the die pad, the distance from the lower surface of the step portion to the second surface of the die pad is shorter than the distance from the deepest portion of the groove portion to the second surface of the die pad.
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