JP2017108321A

JP2017108321A - 固体撮像装置

Info

Publication number: JP2017108321A
Application number: JP2015241541A
Authority: JP
Inventors: 立太岡元; Ritsutai Okamoto
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-12-10
Filing date: 2015-12-10
Publication date: 2017-06-15

Abstract

【課題】クロック信号の位相ずれを低減する固体撮像装置を提供する。【解決手段】N行×M列（Nは１以上の整数、Mは２以上の整数）に配列された画素１と、画素の列に対応して設けられ、画素から出力された画素信号と、参照電圧とを比較し、比較信号を出力する比較器６と、複数のクロック信号線に接続し、クロック信号を出力するクロック信号生成器８と、第１クロック信号と、第１比較信号に基づく第１検出信号が入力され、クロック信号生成器から第１クロック信号線が第１の長さを有して接続された第１ラッチ回路１０ａと、第１ラッチ回路に接続され、クロック信号生成器から第１の長さより長い第２の長さを有する前記第１クロック信号線に接続された第２ラッチ回路10ｂと、第１ラッチ回路と、第２ラッチ回路との間の前記第１クロック信号線に接続された調整回路１１と、を有する。【選択図】図１

Description

本実施形態は固体撮像装置に関する。

一般的に固体撮像装置は、画素から出力されたアナログ画素信号をデジタル画素信号に
変換し、信号処理回路へ転送している。固体撮像装置では、アナログ画素信号の読み出し
は画素の一行ごとに行う。出力されたアナログ画素信号は、画素列ごとに配列された比較
器に供給される。アナログ画素信号は、参照電圧との比較時間をカウンタから出力される
クロック信号によって計測されることでデジタル信号に変換される。しかし、同一行の画
素であってもカウンタから離れた列では、クロック信号の位相ずれが生じる。

特開２００９−１３０８２７号公報

本実施形態は、クロック信号の位相ずれを低減できる固体撮像装置を提供する。

実施形態の固体撮像装置は、N行×M列（Nは１以上の整数、Mは２以上の整数）に配列さ
れた画素と、画素の列に対応して設けられ、画素から出力された画素信号と、参照電圧と
を比較し、比較信号を出力する比較器と、複数のクロック信号線に接続し、クロック信号
を出力するクロック信号生成器と、第１クロック信号と、第１比較信号に基づく第１検出
信号が入力され、クロック信号生成器から第１クロック信号線が第１の長さを有して接続
された第１ラッチ回路と、第１ラッチ回路に接続され、クロック信号生成器から第１の長
さより長い第２の長さを有する前記第１クロック信号線に接続された第２ラッチ回路と、
第１ラッチ回路と、第２ラッチ回路との間の前記第１クロック信号線に接続された調整回
路と、を有する。

第１実施形態に係る固体撮像装置の構成の一部を示す模式的回路図。第１実施形態に係る固体撮像装置の動作を示すタイミングチャート。（a）は、第１実施形態に係る固体撮像装置のうち、カウンタから近い位置での動作を示すタイミングチャート。（b）は、第１実施形態に係る固体撮像装置のうち、カウンタから遠い位置での動作を示すタイミングチャート。（c）は、第１実施形態に係る固体撮像装置のうち、カウンタから遠い位置において遅延回路を介して動作を示すタイミングチャート。第２実施形態に係る固体撮像装置の構成の一部を示す模式的回路図。

以下、第１実施形態について図面を参照して説明する。なお、各図面において、同様の
構成要素については同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
第１実施形態に係る固体撮像装置を図１から図３を参照して説明する。図１は、第１実
施形態に係る固体撮像装置の構成の一部を示す模式的回路図である。図２は、第１実施形
態に係る固体撮像装置の動作を示すタイミングチャート。図３は（a）は、第１実施形態
に係る固体撮像装置のうち、カウンタから近い位置での動作を示すタイミングチャート。
（b）は、第１実施形態に係る固体撮像装置のうち、カウンタから遠い位置での動作を示
すタイミングチャートである。（c）は、第１実施形態に係る固体撮像装置のうち、カウ
ンタから遠い位置において遅延回路を介して動作を示すタイミングチャートである。

第１実施形態に係る固体撮像装置は、光電変換素子を含む画素１が行列状に配置された
画素領域２と、垂直方向に画素１の走査を行う垂直走査回路３と、画素１から出力される
画素信号を読み出す垂直信号線４と、参照電圧供給部５と、比較器６と、エッジ検出回路
７と、クロック信号生成器８、ラッチ部９、ラッチ部９に含まれるラッチ回路１０、調整
回路１１及び、タイミングジェネレータ１２を有している。

画素領域２には、画素１が行列状に配列されている。第１実施形態において、画素領域
２には画素１がN行×M列（Nは１以上の整数、Mは２以上の整数）に配列されているとして
説明する。第１実施形態では、第１画素１aと、第１画素１aと同一行に設けられた第２画
素１bを用いて説明する。第１画素１aは、例えばm列目に配列され、第２画素１bはm+1列
目に配列される。画素１は、光電変換素子としてのフォトダイオード及びトランジスタを
含む。フォトダイオードは、入射した光を光電変換し、光量に応じた電荷を蓄積する。尚
、トランジスタ及びフォトダイオードは図示しない。

トランジスタには、フォトダイオードに蓄積され電荷をフローティングディフュージョ
ンに転送する転送トランジスタと、フローティングディフュージョンを所定の電圧にリセ
ットするリセットトランジスタと、フローティングディフュージョンの電圧に応じた電位
を出力する増幅トランジスタと、選択信号に従って増幅トランジスタにより伝達された信
号を垂直信号線４に出力する選択トランジスタとを含む。ここでは、選択トランジスタを
含むとして説明したが、選択トランジスタを含まず画素信号が増幅トランジスタから垂直
信号線４に出力しても実施可能である。尚、トランジスタの詳細な説明については省略す
る。

第１画素１aは第１垂直信号線４aと接続している。第１垂直信号線４aの一端は、画素
列ごとに配置された第１比較器６aと接続している。これにより第１画素１aから出力され
たアナログ画素信号は第１垂直信号線４aを介して第１比較器６aへ入力される。

第2画素１bは第2垂直信号線４bと接続している。第2垂直信号線４bの一端は、画素列ご
とに配置された第2比較器６bと接続している。これにより第2画素１bから出力されたアナ
ログ画素信号は第2垂直信号線４bを介して第2比較器６bへ入力される。

垂直走査回路３は、画素領域２における画素１と接続している。垂直走査回路３は、画
素１に含まれる転送トランジスタに転送信号を出力し、リセットトランジスタにはリセッ
ト信号を出力し、選択トランジスタには選択信号を出力する。それぞれの信号を画素１へ
出力することで画素１に含まれるトランジスタが動作し、画素１からアナログ画素信号が
出力される。ここで、アナログ画素信号とは、垂直走査回路３がリセット信号を出力する
ことにより画素１から出力されるリセット電位と、垂直走査回路３が転送信号を出力する
ことによりフォトダイオードに蓄積された電荷の量に応じて画素１から出力される画素電
位のことである。以下アナログ画素信号をVsigとして示す。動作の詳細については後述す
る。

垂直信号線４は、各画素１列に対応してM本存在し、各列に配列されたN個の画素のそれ
ぞれに接続される。第１実施形態では、第１垂直信号線４aが第１画素１aに接続され、第
２垂直信号線４bが第２画素１bに接続されているとして説明する。なお本実施形態におい
て、後述の比較器６からラッチ回路１０へエッジ検出信号Eoutを伝搬する信号線を含めて
垂直信号線４として説明する。

参照電圧供給部５の一端はタイミングジェネレータ１２と接続し、他端は比較器６と接
続している。参照電圧供給部５はタイミングジェネレータ１２から供給される信号に基づ
いて参照電圧Vrefを生成する。参照電圧Vrefは例えば、図２に示す電圧の波形が傾斜状に
変化するランプ波形等である。参照電圧供給部５は参照電圧Vrefを比較器６に供給する。
本実施形態では、転送トランジスタが動作した後に参照電圧Vrefは、時間が経過するにつ
れて線形に減少する波形を採用するが、これに限定されず、時間が経過するにつれて線形
に増大する波形を採用してもよい。

比較器６は、画素１列ごとに配置されている。第１実施形態では、比較器６を第１比較
器６a及び第２比較器６bを用いて説明する。

第１比較器６aの入力端には、第１垂直信号線４aと参照電圧供給部５が接続し、出力端
には第１エッジ検出回路７aが接続している。第１比較器６aは第１垂直信号線４aを介し
て第１画素１aから出力されたアナログ画素信号Vsigと参照電圧供給部５から出力された
参照電圧Vrefを比較する。参照電圧Vrefの電圧レベルがアナログ画素信号Vsigの電圧レベ
ルに達した時に、パルス信号CLKに従って出力される信号をハイレベルからローレベル又
はローレベルからハイレベルにする。この出力された第１比較信号をCoutとして説明する
。

第２比較器６bの入力端には、第2垂直信号線４bと参照電圧供給部５が接続し、出力端
には第2エッジ検出回路７bが接続している。第2比較器６bは第2垂直信号線４bを介して第
2画素１bから出力されたアナログ画素信号Vsigと参照電圧供給部５から出力された参照電
圧Vrefを比較する。参照電圧Vrefの電圧レベルがアナログ画素信号Vsigの電圧レベルに達
した時に、パルス信号CLKに従って出力される信号をハイレベルからローレベル又はロー
レベルからハイレベルにする。この出力された第2比較信号をCoutとして説明する。

エッジ検出回路７は、画素列に対してM個配列されている。第１実施形態では、エッジ
検出回路７を第１エッジ検出回路７a及び第２エッジ検出回路７bとして説明する。

第１エッジ検出回路７aは、第１比較器６aから出力される第１比較信号Coutのエッジを
検出し、パルス状の第１エッジ検出信号Eoutをラッチ部９に出力する。

第２エッジ検出回路７bは、第2比較器６bから出力される第2比較信号Coutのエッジを検
出し、パルス状の第2エッジ検出信号Eoutをラッチ部９に出力する。

クロック信号生成器は、例えば４ビットカウンタから構成され、パルス信号CLKに従っ
てカウント動作を行う。ここで、クロック信号生成器８は、最下位ビットから最上位ビッ
トまでの４ビットのそれぞれに対応する４本のクロック信号線CL1〜CL4を介して、ラッチ
部９と接続している。クロック信号線CL1には、例えばパルス信号CLKと同一周期のカウン
ト信号G1を出力する。クロック信号線CL2には、例えばパルス信号CLKを２分周したカウン
ト信号G2を出力する。クロック信号線CL3には、例えばパルス信号線CLKを４分周したクロ
ック信号G3を出力する。クロック信号線CL4には、例えばパルス信号線CLKを８分周したク
ロック信号G4を出力する。第１実施形態では、クロック信号生成器を４ビットとしたが、
これに限定されず、２ビット以上の任意の数のクロック信号生成器であっても実施可能で
ある。例えばクロック信号生成器８が１２ビットカウンタであれば、１列あたりラッチ回
路１０の個数を１２個、クロック信号生成器８が８ビットカウンタであれば、１列あたり
のラッチ回路１０の個数を８個するように、クロック信号生成器８のビット数に応じて、
各列のラッチ回路１０の個数を変更する。

ラッチ部９は、調整回路１１と、４本のクロック信号線CL1〜CL4及びM本の垂直信号線
４のそれぞれに対応する４行×M列の行列状に配列されたラッチ回路１０を備える。

本実施形態では、ラッチ部９に含まれるラッチ回路１０を、第１垂直信号線４aに接続
された第１ラッチ回路１０aと、第２垂直信号線４bに接続された第２ラッチ回路１０bと
して説明する。また、第１ラッチ回路１０a及び第２ラッチ回路１０bは例えば第１クロッ
ク信号線CL1に接続されている。

第１ラッチ回路１０aは、例えば、クロック信号生成器８から第１の距離１６を有した
位置に配置され、第２ラッチ回路１０bは、クロック信号生成器８から第１の距離１６よ
り長い第２の距離１７を有した位置に配置されている。また、第１クロック信号線CL1に
おいて、クロック信号生成器８と第１ラッチ回路１０aを接続する部分の長さである第１
の長さを有する。また、第１クロック信号線CL1において、クロック信号生成器８と第２
ラッチ回路１０bを接続する部分の長さは、第１の長さより長い第２の長さを有する。

第３ラッチ回路１０c及び第４ラッチ回路１０dは、第２クロック信号線CL2に接続され
ている。

第３ラッチ回路１０cは、第１垂直信号線４aに接続され、クロック信号生成器８から第
１の距離１６を有した位置に配置されている。

第４ラッチ回路１０dは、第２垂直信号線４bに接続され、クロック信号生成器８から第
１の距離１６より長い第２の距離１７を有した位置に配置されている。また、第１クロッ
ク信号線CL2において、クロック信号生成器８と第３ラッチ回路１０cを接続する部分の長
さである第１の長さを有する。また、第２クロック信号線CL2において、クロック信号生
成器８と第４ラッチ回路１０dを接続する部分の長さは、第１の長さより長い第２の長さ
を有する。
調整回路１１は、ラッチ回路１０が行方向に配列された数に応じて設けられる。本実施
形態では、調整回路１１は第１ラッチ回路１０aと第２ラッチ回路１０bとの間に第１クロ
ック信号線CL1を介して接続されている。調整回路１１は、クロック信号生成器８から出
力されたクロック信号G1~G4を遅らせクロック信号の周期を調整する役割を有する。クッ
ロク信号G1~G4を遅延させることにより、クロック信号生成器８から離れた位置に配列さ
れたラッチ回路１０に入力されるクロック信号G1~G4の位相を調整することができる。第
１実施形態において、調整回路１１は第１ラッチ回路１０aと第２ラッチ回路１０bの間に
配置された第１調整回路１１aと、第３ラッチ回路１０cと第４ラッチ回路１０dの間に配
置され、第１調整回路１１aの数より多い第２調整回路１１bとして配列されているとして
説明するが、これに限定されるものではない

周波数発生器としてのタイミングジェネレータ１２は、垂直走査回路３、参照電圧供給
部５、エッジ検出回路７、クロック信号生成器８、と接続している。タイミングジェネレ
ータ１２は、動作基準となるパルス信号CLKや制御信号などを生成し、垂直走査回路３、
参照電圧供給部５、クロック信号生成器８及びに対してパルス信号CLKを供給する。

水平走査回路１３は、例えばシフトレジスタから構成される。水平走査回路１３はパル
ス信号CLKと同期してM本の垂直信号線４を列方向に順次選択し、ラッチ回路１０からデジ
タル信号を出力させる。

次に第１実施形態に係る固体撮像装置の動作について説明する。

図２に示すように、時刻t1のとき垂直走査回路３はリセット信号resetをリセットトラ
ンジスタに出力する。これにより１行目の画素１の基準電位となるリセット電位が出力さ
れる。画素１から出力されたリセット電位は、垂直信号線４を介して画素の列に対応した
比較器６に入力される。なお、本実施形態では、転送トランジスタが動作し、フォトダイ
オードに蓄積された電荷に量に応じて画素１出力されるアナログ画素信号Vsigと参照電圧
Vrefとの比較のみ説明する。

時刻t2のとき垂直走査回路３は転送信号readを出力する。これによりフォトダイオード
に蓄積された電荷に応じた画素電位が画素１から出力される。画素１から出力されたアナ
ログ画素信号Vsigは、垂直信号線４を介して比較器６に入力される。

時刻t3のとき、参照電圧供給部５が参照電圧Vrefを比較器６に出力する。参照電圧Vref
が比較器６に供給されると同時に、タイミングジェネレータ１２はクロック信号生成器８
へパルス信号CLKを供給する。クロック信号生成器８がパルス信号CLKを供給されることに
より、クロック信号生成器８は比較器６での参照電圧Vrefとアナログ画素信号Vsigとが一
致するまでの比較時間をカウントする。

時刻t4のとき、参照電圧Vrefとアナログ画素信号Vsigとが一致すると、比較器６により
出力される比較信号Coutがローレベルからハイレベルに立ち上がる。比較器６により出力
された比較信号Coutが立ち上がると、エッジ検出回路７によりエッジ検出信号Eoutが出力
される。ラッチ回路１０はエッジ検出回路７からエッジ検出信号Eoutが出力されたときに
クロック信号生成器８から出力されたクロック信号G1〜G4がハイレベルである場合、「１
」の信号をラッチし、ローレベルである場合、「０」の信号をラッチする。画素１列の４
個のラッチ回路１０により、対応する列の１つの画素１から出力されたアナログ画素信号
Vsigが４ビットのデジタル値にラッチされる。すなわち、クロック信号生成器８とラッチ
部９とによって、各画素１から出力されたアナログ画素信号Vsigが４ビットのデジタル画
素信号にA/D変換される。これにより、検出信号Eoutが出力された列に対応する４このラ
ッチ回路１０は、図２に示すように、エッジ検出信号Eoutが入力されたときにカウンタか
ら「０１１０」のクロック信号G1〜G4が出力されているため「０１１０」の信号をラッチ
する。

図３（a）に示すように、クロック信号生成器８から第１の長さを有するクッロク信号
線CL1〜CL4に接続された第１ラッチ回路１０aに入力されるクロック信号G1~G4を基準とす
ると、クロック信号生成器８から第２の長さを有するクッロク信号線CL1〜CL4に接続され
た第２ラッチ回路１０bに入力されるクロック信号G1’~G4’は、図３（b）に示すように
遅延が生じる。これは、クロック信号線CL1〜CL4は寄生抵抗及び寄生容量からなる配線負
荷を有しているためである。このため、フォトダイオードへの入射光量が同じであっても
、クロック信号生成器８から離れた列に配列されほどクッロク値の位相がずれてしまうた
め正確なデジタル値を得ることができない。

第１実施形態ではラッチ部９の第１ラッチ回路１０a間と第２ラッチ回路１０bとの間に
調整回路１１であるインバータを設けた。これにより、上述の時刻t4において、クロック
信号生成器８から出力されるクロック信号G1~G4は、調整回路１１を介してn+1列目の第２
ラッチ回路１０bに入力される。クロック信号G1~G4が調整回路１１を介すことによりクロ
ック信号G1’~G4’がさらに遅延する。この遅延時間を増大させることにより、インバー
タを介した遅延後のクロック信号G1’’~G4’’とクロック信号生成器８から出力された
カウント信号G1~G4との位相のずれを小さくすることができる。なお、分周比の異なるク
ロック信号CL1〜CL4に応じて調整回路１１の数を変えてもよい。例えば、第１ラッチ回路
１０aと第２ラッチ回路１０bとの間の第１クロック信号線CL1に接続された調整回路１１
の数は、第３ラッチ回路１０cと第４ラッチ回路１０dの間の第２クロック信号線CL2に接
続された調整回路１１の数より少なくしてもよい。

本実施形態では、２列ごとに調整回路１１を設けてクロック信号G1~G4の遅延時間を調整
するとして説明したが、これに限定されない。

以上のことより、調整回路１１としてのインバタータを介して遅延時間を増大させるこ
とにより、クロック信号G1~G4とクロック信号G1’’~G4’’との位相のずれを小さくでき
る。つまり、ラッチ回路１０の配置される場所により出力されるデジタル信号の誤差を抑
制することができる。

（第２実施形態）
第２実施形態に係る固体撮像装置を図４を用いて説明する。図４は、第２実施形態に係
る固体撮像装置の構成の一部を示す模式的回路図である。

第２実施形態に係る固体撮像装置が第１実施形態と異なる点は、記憶装置としてのメモ
リ１４と判定回路１５とを設けたことである。第２実施形態に係る固体撮像装置は、上記
点を除いて、第１実施形態に係る固体撮像装置の構造と同じであるので、同一部分には同
一符号を付して詳細な説明は省略する。なお、第１実施形態で説明した水平走査回路１３
については、図面の繁雑さを避けるため省略する。

第２実施形態に係る固体撮像装置の構造について説明する。

メモリ１４は、ラッチ回路１０と接続している判定回路１５と接続している。メモリ１
４はラッチ回路１０から出力されたデジタル信号を記憶する。また、メモリ１４には、基
準となるAD変換された値があらかじめ記憶されている。

判定回路１５は、メモリ１４と接続している。判定回路１５はメモリ１４に記憶された
値と、ラッチ回路１０から出力されたデジタル信号をと比較する。この時、記憶された値
とずれていた場合、判定回路１５がずれ量に応じた位相調整信号を調整回路１１に出力す
る。なお、判定回路１５は、クロック信号線CL1〜CL4にそれぞれ設けられた調整回路１１
と接続されているが、図面の繁雑化を避けるため判定回路１５とクロック信号線CL1〜CL4
のそれぞれ設けられた調整回路１１とは１本で接続されているとして記載する。

第２実施形態では、調整回路１１に接続する判定回路１５を設けた。判定回路１５は、
遅延量に応じてクロック信号線CL1〜CL4ごとに設けられた調整回路１１にそれぞれ信号を
出力するため、各クロック信号G1~G4のうちズレ量の大きいクロック信号線に対応する調
整回路１１に出力すればよい。このためクロック信号線CL1〜CL4を同時に遅延させる場合
に対して、遅延の誤差が抑制される。さらに、調整回路１１を動作させなくてもよいクロ
ック信号線CL1〜CL4もあるため、消費電力を抑制することができる。

本発明の実施形態を説明したが、本実施形態は、例として提示したものであり、発明の
範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実
施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変
更を行うことができる。本実施形態やその変形は、発明の範囲や要旨に含まれるとともに
、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・画素
１a・・・第１画素
１b・・・第２画素１c・・・第３画素
２・・・画素領域
３・・・垂直走査回路
４・・・垂直信号線
４a・・・第１垂直信号線
４b・・・第２垂直信号線
５・・・参照電圧供給器
６・・・比較器
６a・・・第１比較器
６b・・・第２比較器７・・・エッジ検出回路
７a・・・第１エッジ検出回路
７b・・・第２エッジ検出回路
８・・・クロック信号生成器
９・・・ラッチ部
１０・・・ラッチ回路
１０a・・・第１ラッチ回路
１０b・・・第２ラッチ回路
１０c・・・第３ラッチ回路
１０d・・・第４ラッチ回路
１１a・・・第１調整回路
１１b・・・第２調整回路
１２・・・タイミングジェネレータ
１３・・・水平走査回路
１４・・・メモリ
１５・・・判定回路
１６・・・第１の距離
１７・・・第２の距離

Claims

N行×M列（Nは１以上の整数、Mは２以上の整数）に配列された画素と、
前記画素に接続され、列ごとに設けられた垂直信号線と、
前記画素から前記垂直信号線を介して読み出される画素信号と、参照電圧とを比較し、
比較信号を出力する比較器と、
クロック信号を伝搬するクロック信号線に接続されたクロック信号生成器と、
前記垂直信号線に接続し、前記比較信号を入力するとともに、前記クロック信号生成器
から第１の長さを有して前記クロック信号線に接続された第１ラッチ回路と、
前記垂直信号線に接続し、前記比較信号を入力するとともに、前記クロック信号生成器
から前記第１の長さより長い第２の長さを有して前記クロック信号線に接続された第２ラ
ッチ回路と、
前記第１ラッチ回路と、前記第２ラッチ回路との間の前記クロック信号線に接続された
調整回路と、
を有する固体撮像装置。
前記第１ラッチ回路には、前記クロック信号と、前記第１比較信号に基づく第１検出信
号が入力され、
前記第２ラッチ回路には、前記クロック信号と、前記第２比較信号に基づく第２検出信
号が入力される請求項１に記載の固体撮像装置。
前記垂直信号線は、m列目（mは整数）に位置する前記画素に接続された第１垂直信号線
と、m+1列目に位置する前記画素に接続された第２垂直信号線とを含み
前記第１ラッチ回路は前記第１垂直信号線に接続され、
前記第２ラッチ回路は前記第２垂直信号線に接続されることを特徴とする請求項１又は
２に記載の固体撮像装置。
前記クロック信号線は、第１クロック信号線及び第２クロック信号線を含み、
前記クロック信号生成器は、第２クロック信号線に、前記第１クロック信号と分周比の
異なる第２クロック信号を出力し、
前記第１垂直信号線に接続された第３ラッチ回路と、前記第２垂直信号線に接続された
第４ラッチ回路との間の前記第２クロック信号線に接続された第２調整回路とを有し、
前記第１クロック信号線に接続された前記第１調整回路の数と、前記第２クロック信号
線に接続された前記第２調整回路との数が異なる請求項３に記載の固体撮像装置。
前記調整回路は、抵抗素子又はインバータから構成される請求項１から４のいずれか１
に記載の固体撮像装置。
前記第１調整回路の数は、前記第２調整回路の数より数が少ない請求項４に記載の固体
撮像装置。
第１画素を含む第１画素列と、
前記第１画素列に接続された第１垂直信号線と、
前記第１画素から前記第１垂直信号線を介して出力された画素信号と、参照電圧とを比
較し、第１比較信号を出力する第１比較器と、
前記第１画素と所定の間隔を有して配置された第２画素を含む第２画素列と、
前記第２画素列に接続された第２垂直信号線と、
前記第２画素から前記第２垂直信号線を介して出力された画素信号と、参照電圧とを比
較し、第２比較信号を出力する第２比較器と、
第１クロック信号を伝搬する第１クロック信号線と、第２クロック信号を伝搬する第２
クロック信号線に接続されたクロック信号生成器と、
第１クロック信号と、前記第１比較信号に基づく第１検出信号が入力され、前記第１ク
ロック信号線および前記第１比較器に接続された第１ラッチ回路と、
前記第１クロック信号と、前記第２比較信号に基づく第２検出信号が入力され、第２ク
ロック信号線および前記第２比較器に接続された第２ラッチ回路と、
前記第１ラッチ回路と、前記第２ラッチ回路との間の前記第１クロック信号線に接続さ
れた調整回路と、
を有する固体撮像装置。
前記固体撮像装置は、記憶装置と判定回路とを更に有し、
判定回路は、前記記憶装置と、前記調整回路と接続され、前記記憶装置にあらかじめ記
憶されたクロック信号の位相に対して、クロック信号生成器から出力されたクロック信号
の位相がずれた場合、位相調整信号を前記調整回路に出力する請求項１から７のいずれか
１に記載の固体撮像装置。