JP2017120931A - 積層セラミック電子部品及びその製造方法 - Google Patents

Abstract

【課題】デラミネーション及びＢＤＶの低下を防止しながらも低いＥＳＬ特性を有する積層セラミック電子部品及びその製造方法を提供する。【解決手段】複数の誘電体層が積層されたセラミック素体１０と、セラミック素体１０内で複数の誘電体層の少なくとも一面に形成される本体部２１，２２、及び本体部の一面でセラミック素体の一面から露出するように延設された第１及び第２リード部２３，２４をそれぞれ含む第１及び第２内部電極とを含む。本体部２１，２２と第１及び第２リード部２３，２４の内側連結部が曲面に形成され、連結部の曲率半径は３０〜１００μｍである。本体部２１，２２と第１及び第２リード部２３，２４の外側連結部は直角に形成され、第１及び第２内部電極の本体部２１，２２は、それぞれの先端側コーナー部が曲面に形成される【選択図】図１

Description

本発明は、積層セラミック電子部品及びその製造方法に関する。

セラミック材料を用いる電子部品としては、キャパシタ、インダクタ、圧電素子、バリスタ、又はサーミスタなどがある。

このようなセラミック電子部品の１つである積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型ながらも高容量が保証され、実装が容易であるという利点を有する。

このような積層セラミックキャパシタは、コンピュータ、個人用の携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、又は携帯電話などの様々な電子製品の回路基板に取り付けられて充放電を行う重要な役割を果たすチップ型コンデンサであって、使用される用途及び容量によって様々なサイズと積層形態を有する。

特に、近年、電子製品が小型化するにつれて、電子製品に使用される積層セラミックキャパシタにも超小型化及び超高容量化が求められている。

よって、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。

このように積層セラミックキャパシタの超小型化及び超高容量化を実現するためには、破壊電圧（ＢＤＶ：Ｂｒｅａｋ Ｄｏｗｎ Ｖｏｌｔａｇｅ）の低下を防止し、低い等価直列インダクタンス（ＥＳＬ）特性を有するようにすることが重要である。

積層セラミックキャパシタにおいては、めっき液が誘電体層を介して内部電極に浸透することを防止するために、誘電体層にその周りに沿って所定のマージン部を設け、そのマージン部の一部のみを内部電極と外部電極とが電気的に接続されるようにする連結部として形成する。

ここで、連結部をどのように設計するかによって積層セラミックキャパシタの特性及び信頼性に影響を与えるので、これに関する研究が継続されている。

また、連結部が形成された部分は、マージン部のみを有する誘電体層とは異なる厚さを有するだけでなく、誘電体層の先端側にさらに近い位置にあるため、その段差により、製造過程で積層された誘電体層間に剥離が生じるデラミネーション（層間剥離）が発生し得る。

当該技術分野においては、積層セラミック電子部品におけるデラミネーション及びＢＤＶの低下を防止しながらも低いＥＳＬ特性を有するようにする新たな方法が求められてきた。

本発明の一態様は、複数の誘電体層が積層されたセラミック素体と、前記セラミック素体内で前記複数の誘電体層の少なくとも一面に形成される本体部、及び前記本体部の一面で前記セラミック素体の一面から露出するように延設された第１及び第２リード部をそれぞれ含む第１及び第２内部電極とを含み、前記本体部と前記第１及び第２リード部の内側連結部が曲面に形成され、前記連結部の曲率半径が３０〜１００μｍであり、前記本体部と前記第１及び第２リード部の外側連結部は直角に形成され、前記第１及び第２内部電極の本体部は、それぞれの先端側コーナー部が曲面に形成される、積層セラミック電子部品を提供する。

本発明の一態様において、前記第１及び第２内部電極の本体部は、それぞれの先端側コーナー部が曲面に形成されてもよい。本発明の一態様においては、前記第１リード部と前記第２リード部との間隔が少なくとも２００μｍ以上でもよい。

本発明の一態様においては、前記セラミック素体の一面に形成され、前記第１及び第２リード部の露出部により前記第１及び第２内部電極とそれぞれ電気的に接続される第１及び第２外部電極をさらに含んでもよい。

本発明の一態様においては、前記本体部の厚さが０．２〜１．０μｍでもよい。

本発明の一態様においては、前記第１及び第２リード部の厚さが０．２〜１．０μｍでもよい。

本発明の一態様においては、前記第１及び第２リード部が前記本体部の長側面の方向に沿って交互に配置されてもよい。

本発明の一態様においては、前記第１及び第２リード部の幅が同じでもよい。

本発明の一態様においては、前記第１及び第２リード部の幅が異なっていてもよい。

本発明の一態様においては、前記第１及び第２リード部が前記第１及び第２外部電極の中央部に位置してもよい。

本発明の一態様において、前記第１及び第２内部電極は、前記第１及び第２外部電極が形成された方向に対して垂直方向に沿って積層されてもよい。

本発明の一態様においては、前記第１及び第２外部電極が前記セラミック素体の先端から離隔して形成されてもよい。

本発明の他の態様は、マージン部が形成されるように、第１及び第２セラミックシートの少なくとも一面に第１及び第２内部電極膜を形成する段階と、前記第１及び第２セラミックシートの一面と前記第１及び第２内部電極膜とが互いに接続されるように、前記第１及び第２セラミックシートの一側マージン部に第１及び第２リード膜を形成する段階と、前記第１及び第２内部電極膜と前記第１及び第２リード膜がそれぞれ形成された前記第１及び第２セラミックシートを交互に複数積層して積層体を形成する段階と、前記積層体を焼成する段階とを含み、前記第１及び第２内部電極膜と前記第１及び第２リード膜の内側連結部を曲面に形成し、前記連結部の曲率半径が３０〜５００μｍになるようにし、前記本体部と前記第１及び第２リード部の外側連結部を直角に形成し、前記第１及び第２内部電極膜は、それぞれの先端側コーナー部を曲面に形成する、積層セラミック電子部品の製造方法を提供する。

本発明の他の態様において、前記第１及び第２内部電極膜は、それぞれの先端側コーナー部を曲面に形成してもよい。本発明の他の態様においては、前記第１リード膜と前記第２リード膜との間隔が少なくとも２００μｍ以上になるようにしてもよい。

本発明の他の態様においては、前記積層体の前記第１及び第２リード膜が露出した面を覆うように、第１及び第２外部電極を形成する段階をさらに含んでもよい。

本発明の他の態様において、前記第１及び第２内部電極膜は、その厚さが０．２〜１．０μｍになるように形成してもよい。

本発明の他の態様において、前記第１及び第２リード膜は、その厚さが０．２〜１．０μｍになるように形成してもよい。

本発明の他の態様において、前記第１及び第２リード膜は、前記第１及び第２セラミックシート上に前記第１及び第２内部電極膜の長側面の方向に沿って交互に形成してもよい。

本発明の他の態様において、前記第１及び第２リード膜は、その幅が同じ幅になるように形成してもよい。

本発明の他の態様において、前記第１及び第２リード膜は、その幅が異なる幅になるように形成してもよい。

本発明の他の態様において、前記第１及び第２リード膜は、前記第１及び第２外部電極の中央部に位置させてもよい。

本発明の他の態様において、前記積層体は、前記第１及び第２内部電極膜が前記第１及び第２外部電極の形成された方向に対して垂直方向になるように、前記第１及び第２セラミックシートを積層してもよい。

本発明の他の態様において、前記第１及び第２外部電極は、前記積層体の先端から離隔して形成してもよい。

本発明によれば、内部電極の本体部とリード部の接続構造を調節することにより、積層セラミック電子部品におけるデラミネーション及びＢＤＶの低下を防止しながらも低いＥＳＬ特性を有するようにすることができるという効果がある。

本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示す斜視図である。 図１の分解斜視図である。 図１における第１内部電極と第１外部電極の結合構造を示す断面図である。 図１における第２内部電極と第２外部電極の結合構造を示す断面図である。 図１における第１及び第２内部電極と第１及び第２外部電極の結合構造を示す断面図である。

以下、添付図面を参照して本発明の好ましい実施形態を説明する。

しかしながら、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲が後述する実施形態に限定されるものではない。

また、本発明の実施形態は、当該技術分野における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。

よって、図面において、構成要素の形状及び大きさなどはより明確な説明のために誇張することもあり、同一の構成要素には同一の符号を付す。

なお、類似の機能及び作用を果たす部分には図面全体にわたって同一の符号を付す。

また、明細書全体にわたって、ある構成要素を「含む」とは、特に断らない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことがあることを意味する。

本発明は、セラミック電子部品に関し、本発明の一実施形態によるセラミック電子部品としては、積層セラミックキャパシタ、インダクタ、圧電素子、バリスタ、チップ抵抗、又はサーミスタなどがある。以下、セラミック電子部品の一例として積層セラミックキャパシタについて説明する。

なお、本実施形態においては、説明の便宜上、セラミック素体に外部電極が形成された方向を正方向とし、内部電極の長側面に沿う方向を左右方向として説明する。

本実施形態の積層セラミックキャパシタは２端子垂直積層型キャパシタでもよいが、本発明がこれに限定されるものではない。

「２端子（２−ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として２つの端子が回路基板に接続されることを意味し、「垂直積層型（ｖｅｒｔｉｃａｌｌｙ ｌａｍｉｎａｔｅｄ ｏｒ ｖｅｒｔｉｃａｌ ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内の積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味する。

図１〜図５に示すように、本実施形態による積層セラミックキャパシタ１は、複数の誘電体層が積層されたセラミック素体１０と、セラミック素体１０内に形成された複数の第１及び第２内部電極とを含む。

第１及び第２内部電極は、複数の誘電体層の少なくとも一面に形成される本体部２１、２２と、本体部２１、２２の一面でセラミック素体１０の正方向の側面から露出するように延設された第１及び第２リード部２３、２４とをそれぞれ含む。

ここで、本体部２１、２２と第１及び第２リード部２３、２４の内側連結部は、残留応力が集中することを防止するために曲面に形成し、当該連結部の曲率半径Ｒ１は、３０〜１００μｍにしてもよい。

また、第１及び第２内部電極の各本体部２１、２２の先端側コーナー部も、残留応力が集中することを防止するために曲面に形成してもよく、この場合、当該コーナー部の曲率半径Ｒ２も、前記連結部の曲率半径Ｒ１と同様に、３０〜１００μｍにしてもよい。

このような数値の詳細については、具体的な実施例と比較例を挙げて後述する。

また、セラミック素体１０の正方向の側面には、第１及び第２リード部２３、２４の露出した部分に接触し、これにより本体部２１、２２とそれぞれ電気的に接続される第１及び第２外部電極３１、３２が形成される。

セラミック素体１０は、複数の誘電体層を積層して形成してもよい。

ここで、セラミック素体１０を構成する複数の誘電体層は、焼結された状態であって、隣接する誘電体層間の境界を確認できない程度に一体化されていてもよい。

また、セラミック素体１０は、その形状に特に制限はないが、一般に直方体形状でもよい。

また、セラミック素体１０は、その寸法に特に制限はないが、そのサイズを例えば０．６ｍｍ×０．３ｍｍなどにすることにより、１．０μＦ以上の高容量を有する積層セラミックキャパシタ１を構成してもよい。

さらに、必要に応じては、セラミック素体１０の最外面（図における上下面）に所定厚さの誘電体カバー層（図示せず）を形成してもよい。

このようなセラミック素体１０を構成する誘電体層は、セラミック粉末、例えばＢａＴｉＯ_３系セラミック粉末などを含んでもよい。

ＢａＴｉＯ_３系セラミック粉末としては、ＢａＴｉＯ_３にＣａ又はＺｒなどが一部固溶した（Ｂａ_１−ｘＣａ_ｘ）ＴｉＯ_３、Ｂａ（Ｔｉ_１−ｙＣａ_ｙ）Ｏ_３、（Ｂａ_１−ｘＣａ_ｘ）（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３、又はＢａ（Ｔｉ_１−ｙＺｒ_ｙ）Ｏ_３などがあり、これに限定されるものではない。

セラミック粉末の平均粒径は、０．８μｍ以下でもよく、好ましくは０．０５〜０．５μｍでもよいが、本発明がこれに限定されるものではない。

誘電体層は、必要に応じて、セラミック粉末と共に、遷移金属酸化物もしくは炭化物、希土類元素、又はＭｇ、Ａｌの少なくとも１つをさらに含んでもよい。

また、誘電体層の厚さは、積層セラミックキャパシタ１の容量設計によって任意に変更することができる。

本実施形態における各誘電体層の厚さは、１．０μｍ以下でもよく、好ましくは０．０１〜１．０μｍでもよいが、本発明がこれに限定されるものではない。

第１及び第２内部電極の本体部２１、２２は、導電性金属を含む導電性ペーストにより形成してもよい。

ここで、導電性金属は、Ｎｉ、Ｃｕ、Ｐｄ、又はこれらの合金でもよいが、本発明がこれに限定されるものではない。

このような第１及び第２内部電極の本体部２１、２２は、スクリーン印刷法又はグラビア印刷法などの印刷法により、誘電体層を形成するセラミックグリーンシート上に導電性ペーストで内部電極層を印刷し、その内部電極層が印刷されたセラミックグリーンシートを交互に積層した後に焼成することにより、セラミック素体１０に形成することができる。

従って、このように第１及び第２内部電極の本体部２１、２２が重なる領域により静電容量が形成される。

また、第１及び第２内部電極の本体部２１、２２の厚さは用途に応じて決定され、例えばセラミック素体１０のサイズを考慮して０．２〜１．０μｍの範囲内で決定してもよいが、本発明がこれに限定されるものではない。

このように誘電体層に第１及び第２内部電極を形成する際に、水分やめっき液などが内部に浸透することを防止し、電気的な短絡を防止するために、誘電体層と第１及び第２内部電極の本体部２１、２２との間には所定のマージン部を残しておく。

そして、第１及び第２内部電極の本体部２１、２２と誘電体層の側面に形成された異なる極性の第１及び第２外部電極３１、３２とを電気的に接続するために、誘電体層のマージン部に第１及び第２リード部２３、２４を本体部２１、２２の一面から正方向に延設する。

第１及び第２リード部２３、２４の端部は、セラミック素体１０の正方向の側面から露出させる。

ここで、第１リード部２３と第２リード部２４との間隔は、デラミネーションの発生を防止するために、２００μｍ以下にしてもよい。

このような第１及び第２リード部２３、２４は、それぞれ異なる極性を示す第１及び第２外部電極３１、３２にのみ接続するように、互いに重なる領域を有してはならない。

つまり、第１及び第２リード部２３、２４は、第１及び第２内部電極の本体部２１、２２の長側面に沿って左右交互に配置されてもよい。

ここで、第１及び第２リード部２３、２４の幅は同じ幅にすることが好ましいが、本発明がこれに限定されるものではなく、必要に応じて、第１及び第２リード部２３、２４の幅が異なる幅になるようにしてもよい。

このような第１及び第２リード部２３、２４の長さは、誘電体層のマージン部とほぼ対応するので、第１及び第２内部電極の本体部２１、２２の形成時にマージン部の幅を調節することで決定することができる。

また、第１及び第２リード部２３、２４の厚さは、第１及び第２内部電極の本体部２１、２２と同じ厚さにすることが好ましい。

例えば、本実施形態においては、第１及び第２内部電極の本体部２１、２２の厚さが０．２〜１．０μｍであるので、第１及び第２リード部２３、２４の厚さも０．２〜１．０μｍにするが、本発明がこれに限定されるものではない。

本実施形態において、第１及び第２外部電極３１、３２は、セラミック素体１０の正方向の側面にのみ形成される。

従って、左右に外部電極が形成される他の構造に比べて全体的な実装面積が相対的に減少するので、回路基板の実装密度を向上させることができる。

ここで、回路基板の実装密度がさらに向上するように、第１及び第２内部電極を第１及び第２外部電極３１、３２が形成された方向に対して垂直方向に沿って積層して構成することがより好ましい。

一方、第１及び第２外部電極３１、３２は、上下に積層された複数の第１及び第２内部電極の本体部２１、２２と安定して接続されるように、セラミック素体１０に対応する高さで形成してもよい。

しかしながら、本発明がこれに限定されるものではなく、必要に応じて、第１及び第２外部電極３１、３２は、セラミック素体１０より高く形成してもよく、低く形成してもよい。

また、第１及び第２外部電極３１、３２は、めっき液の浸透を効果的に防止するために、第１及び第２リード部２３、２４が左右方向の中央に位置するように形成してもよい。

また、第１及び第２外部電極３１、３２は、セラミック素体１の先端から離隔して形成してもよいが、本発明がこれに限定されるものではない。

以下、このように構成された本実施形態の積層セラミックキャパシタ１の作用について説明する。

誘電体層上に第１及び第２内部電極を形成する上で、誘電体層の内部に第１及び第２内部電極の本体部２１、２２との間に所定のマージン部を設ける。

このようなマージン部は、各誘電体層を積層してセラミック素体１０を形成した後に第１及び第２内部電極の本体部２１、２２に水分やめっき液が浸透することを防止する役割や、第１及び第２内部電極を外部の衝撃から保護して電気的な短絡を防止する役割などを果たす。

前述したように、本実施形態においては、一側マージン部に第１及び第２リード部２３、２４を構成し、第１及び第２内部電極の本体部２１、２２と第１及び第２外部電極３１、３２とを電気的に接続する。

ここで、マージン部は、第１及び第２内部電極の静電容量を最大限確保するために小さく形成することが好ましいが、めっき液の浸透を防止するためには最小限の幅を必要とする。

第１及び第２内部電極の本体部２１、２２と第１及び第２リード部２３、２４の内側連結部は、折り曲げられた形状を有する場合、電荷が蓄積されてより大きな電界が形成され、これにより電圧が繰り返し印加されると該当部分の劣化がより速く進むことになり、結局、製品の寿命が短縮されるので、曲面に形成することが好ましい。

ここで、連結部の曲率半径Ｒ１が３０μｍ未満の場合は、電界が集中してＥＳＬ値が高くなり、前述したように、従来の角をなす形状の連結部のような様々な問題が発生し得る。

また、連結部の曲率半径Ｒ１が１００μｍを超える場合、すなわちその形状が丸すぎる場合は、ＢＤＶが低下するという問題が発生し得る。

従って、低いＥＳＬ値を有すると共にデラミネーション及びＢＤＶの低下を防止するために、連結部の曲率半径Ｒ１の範囲は、３０〜１００μｍにすることが好ましい。

また、第１及び第２内部電極の本体部２１、２２の各先端側コーナー部も、折り曲げられた形状を有する場合、電荷が蓄積されてより大きな電界が形成され、これにより電圧が繰り返し印加されると該当部分の劣化がより速く進むことになり、結局、製品の寿命が短縮されるので、曲面に形成することが好ましい。

ここで、各コーナー部の曲率半径Ｒ２が３０μｍ未満の場合は、電界が集中してＥＳＬ値が高くなり、従来の角をなす形状のコーナー部のような様々な問題が発生し得る。

また、各コーナー部の曲率半径Ｒ２が１００μｍを超える場合、すなわちその形状が丸すぎる場合は、ＢＤＶが低下するという問題が発生し得る。

従って、低いＥＳＬ値を有すると共にデラミネーション及びＢＤＶの低下を防止するために、コーナー部の曲率半径Ｒ２の範囲も、前述した本体部２１、２２と第１及び第２リード部２３、２４の内側連結部の曲率半径Ｒ１と同様に、３０〜１００μｍにすることが好ましい。

以下、具体的な実施例と比較例を挙げて本発明をより詳細に説明する。

前述したように、本体部２１、２２と第１及び第２リード部２３、２４の内側連結部の曲率半径をＲ１、成形シートの左右方向の長さをＬ、成形シートの幅をＷとし、下記表１のように積層セラミックキャパシタの特性を測定した。

厚さ２μｍの成形シートに本体部２１、２２と第１及び第２リード部２３、２４とを有する第１及び第２内部電極、並びに第１及び第２外部電極３１、３２を各サイズに印刷してチップを製作し、評価を行った。

下記表１においては、成形シートの長さＬを１．０ｍｍ、幅Ｗを０．５ｍｍとし、本体部２１、２２と第１又は第２リード部２３、２４の内側連結部の曲率半径Ｒ１を様々に変更した。

その後、１００個のチップのうちデラミネーションが発生したチップの数と各チップのＢＤＶ数値を確認した。

＜内部電極の本体部とリード部の内側連結部の曲率半径による積層セラミックキャパシタのデラミネーション発生数及びＢＤＶ数値＞

表１を参照すると、サンプル１及びサンプル２は、比較例であって、第１及び第２内部電極の本体部２１、２２と第１及び第２リード部２３、２４の内側連結部の曲率半径Ｒ１が３０μｍ未満のものを示し、この場合、電界が集中してＢＤＶが小さくなり、デラミネーションが発生した不良製品が多数発見されたことから、信頼性に問題があることが分かる。

また、サンプル９及びサンプル１０は、比較例であって、第１及び第２内部電極の本体部２１、２２と第１及び第２リード部２３、２４の内側連結部の曲率半径Ｒ１が１００μｍを超えるものを示し、この場合、第１内部電極と第２外部電極との距離が短くなり、ＢＤＶが低下することが分かる。

つまり、表１によれば、比較例を除く残りのサンプルのように、第１及び第２内部電極の本体部２１、２２と第１及び第２リード部２３、２４の内側連結部の曲率半径Ｒ１が３０〜１００μｍの場合、デラミネーションの発生及びＢＤＶの低下を防止することができることから、第１及び第２内部電極の本体部２１、２２と第１及び第２リード部２３、２４の内側連結部の曲率半径Ｒ１の数値範囲は、３０〜１００μｍであることが好ましいことが分かる。

＜第１リード部と第２リード部との間隔による積層セラミックキャパシタのデラミネーション発生数＞

表２を参照すると、サンプル１及びサンプル２は、比較例であって、第１リード部２３と第２リード部２４との間隔Ｐが２００μｍ未満のものを示し、この場合、デラミネーションが発生した不良製品が多数発見されたことから、信頼性に問題があることが分かる。

＜第１リード部と第２リード部との間隔による積層セラミックキャパシタのデラミネーション発生数＞

表３においては、成形シートの長さＬを０．６ｍｍ、幅Ｗを０．３ｍｍとし、第１リード部２３と第２リード部２４との間隔Ｐを様々に変更し、１００個のチップのうちデラミネーションが発生したチップの数を確認した。

表３を参照すると、サンプル１及びサンプル２は、比較例であって、第１リード部２３と第２リード部２４との間隔Ｐが２００μｍ未満の積層セラミックキャパシタを示し、この場合、デラミネーションが発生した不良製品が多数発見されたことから、信頼性に問題があることが分かる。

＜第１リード部と第２リード部との間隔による積層セラミックキャパシタのデラミネーション発生数＞

表４においては、成形シートの長さＬを１．０ｍｍ、幅Ｗを０．５ｍｍとし、第１リード部２３と第２リード部２４との間隔Ｐを様々に変更し、１００個のチップのうちデラミネーションが発生したチップの数を確認した。

表４を参照すると、サンプル１及びサンプル２は、比較例であって、第１リード部２３と第２リード部２４との間隔Ｐが２００μｍ未満の積層セラミックキャパシタを示し、この場合、デラミネーションが発生した不良製品が多数発見されたことから、信頼性に問題があることが分かる。

つまり、表２〜表４によれば、各実施例のサンプル３〜サンプル５のように、第１リード部２３と第２リード部２４との間隔Ｐが２００μｍ以上の場合にデラミネーションが発生しないことから、第１リード部２３と第２リード部２４との間隔Ｐの数値範囲は、２００μｍ以上であることが好ましいことが分かる。

以下、本発明の一実施形態による積層セラミックキャパシタの製造方法を説明する。

まず、複数のセラミックグリーンシートを準備する。

前記セラミックグリーンシートは、セラミック素体１０の誘電体層を形成するためのものであり、セラミック粉末、ポリマー、及び溶剤を混合してスラリーを製造し、前記スラリーをドクターブレードなどの工法により数μｍ厚さのシート状に製作してもよい。

その後、前記各セラミックグリーンシートの少なくとも一面に所定の厚さ、例えば０．２〜１．０μｍの厚さを有するように導電性ペーストを印刷して、第１及び第２内部電極膜を形成する。

ここで、前記導電性ペーストの印刷は、前記セラミックグリーンシートの縁部に沿って、その内部に前記第１及び第２内部電極膜と所定の幅のマージン部が形成されるように行ってもよい。

その後、前記第１及び第２内部電極膜の形成と同様の方法により、前記各セラミックグリーンシートの正方向のマージン部に所定の厚さ、例えば０．２〜１．０μｍの厚さを有するように導電性ペーストを印刷して、前記各セラミックグリーンシートの正方向の側面と前記第１及び第２内部電極膜とが互いに接続されるように、第１及び第２リード膜を形成する。

ここで、前記第１及び第２内部電極膜と前記第１及び第２リード膜の内側連結部は、曲面に形成してもよく、低いＥＳＬ値を有すると共にデラミネーション及びＢＤＶの低下を防止することができるように、前記連結部の曲率半径は３０〜１００μｍになるように調節してもよい。

また、前記第１及び第２内部電極膜は、それぞれの先端側コーナー部を曲面に形成してもよく、デラミネーション及びＢＤＶの低下を防止することができるように、前記コーナー部の曲率半径は３０〜１００μｍになるように調節してもよい。

また、前記第１リード膜と前記第２リード膜とは、互いに離隔して形成し、デラミネーションを防止することができるように、前記第１リード膜と前記第２リード膜との間隔は、少なくとも２００μｍ以上になるように形成してもよい。

ここで、前記第１及び第２リード膜は、前記第１及び第２内部電極膜が異なる極性を有するので、複数のセラミックグリーンシートを積層した際に前記第１及び第２内部電極膜の長側面に沿って重なる部分がないように交互に形成する。

また、前記第１及び第２リード膜は、その幅が同じ幅になるように形成することが好ましいが、本発明がこれに限定されるものではなく、必要に応じて、前記第１及び第２リード膜の幅が異なる幅になるように形成してもよい。

このような導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などを用いてもよく、前記導電性ペーストは、金属粉末、セラミック粉末、及びシリカ（ＳｉＯ_２）粉末などを含んでもよい。

前記導電性ペーストの平均粒径は５０〜４００ｎｍでもよいが、本発明がこれに限定されるものではない。

また、前記金属粉末としては、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、及びアルミニウム（Ａｌ）のいずれか１つ又はこれらの合金を使用してもよい。

その後、前記第１及び第２内部電極膜と前記第１及び第２リード膜が形成された複数のセラミックグリーンシートを積層し、積層方向から加圧することにより、積層された複数のセラミックグリーンシートとセラミックグリーンシート上に形成された導電性ペーストとを互いに圧着する。

これにより、複数の誘電体層と複数の第１及び第２内部電極が交互に積層され、第１及び第２リード部２３、２４が第１及び第２内部電極の本体部２１、２２の長側面の方向に沿って交互に配置された積層体を構成することができる。

その後、前記積層体を１つのキャパシタに対応する領域毎に切断してチップ化し、高温で焼成することにより、セラミック素体１０を完成する。

その後、セラミック素体１０の正方向の側面から露出した第１及び第２リード部２３、２４の端部を覆うように、第１及び第２外部電極３１、３２を形成する。

すなわち、第１及び第２外部電極３１、３２は、第１及び第２リード部２３、２４にそれぞれ接続されて、第１及び第２内部電極の本体部２１、２２にそれぞれ電気的に接続されることができる。

また、第１及び第２外部電極３１、３２は、第１及び第２リード部２３、２４との接続性を高めるために、十分な接触面積を確保できるよう、セラミック素体１０に対応する高さで形成してもよい。

また、第１及び第２外部電極３１、３２は、前記ＢＤＶの低下を防止するために、めっき液浸透防止効果を最適化できるように、第１及び第２内部電極の本体部２１、２２の左右方向に沿って第１及び第２外部電極３１、３２の中央に第１及び第２リード部２３、２４がそれぞれ位置するように形成してもよい。

また、第１及び第２外部電極３１、３２の表面には、必要に応じてニッケル又はスズなどでめっき処理を施してもよい。

本発明は、前述した実施形態及び添付された図面により限定されるものではなく、添付された特許請求の範囲により限定される。

よって、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で当該技術分野における通常の知識を有する者により様々な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえるであろう。

１ 積層セラミックキャパシタ
１０ セラミック素体
２１、２２ 本体部
２３、２４ 第１及び第２リード部
３１、３２ 第１及び第２外部電極

Claims (22)

1. 複数の誘電体層が積層されたセラミック素体と、
   前記セラミック素体内で前記複数の誘電体層の少なくとも一面に形成される本体部、及び前記本体部の一面で前記セラミック素体の一面から露出するように延設された第１及び第２リード部をそれぞれ含む第１及び第２内部電極とを含み、
   前記本体部と前記第１及び第２リード部の内側連結部が曲面に形成され、前記連結部の曲率半径が３０〜１００μｍであり、前記本体部と前記第１及び第２リード部の外側連結部は直角に形成され、
   前記第１及び第２内部電極の本体部は、それぞれの先端側コーナー部が曲面に形成される、積層セラミック電子部品。
2. 前記第１リード部と前記第２リード部との間隔が少なくとも２００μｍ以上であることを特徴とする請求項１に記載の積層セラミック電子部品。
3. 前記セラミック素体の一面に形成され、前記第１及び第２リード部の露出部により前記第１及び第２内部電極とそれぞれ電気的に接続される第１及び第２外部電極をさらに含むことを特徴とする請求項１に記載の積層セラミック電子部品。
4. 前記本体部の厚さが０．２〜１．０μｍであることを特徴とする請求項１に記載の積層セラミック電子部品。
5. 前記第１及び第２リード部の厚さが０．２〜１．０μｍであることを特徴とする請求項１に記載の積層セラミック電子部品。
6. 前記第１及び第２リード部が前記本体部の長側面の方向に沿って交互に配置されることを特徴とする請求項１に記載の積層セラミック電子部品。
7. 前記第１及び第２リード部の幅が同じであることを特徴とする請求項１に記載の積層セラミック電子部品。
8. 前記第１及び第２リード部の幅が異なることを特徴とする請求項１に記載の積層セラミック電子部品。
9. 前記第１及び第２リード部が前記第１及び第２外部電極の中央部に位置することを特徴とする請求項１に記載の積層セラミック電子部品。
10. 前記第１及び第２内部電極は、前記第１及び第２外部電極が形成された方向に対して垂直方向に沿って積層されていることを特徴とする請求項１に記載の積層セラミック電子部品。
11. 前記第１及び第２外部電極が前記セラミック素体の先端から離隔して形成されていることを特徴とする請求項１に記載の積層セラミック電子部品。
12. マージン部が形成されるように、第１及び第２セラミックシートの少なくとも一面に第１及び第２内部電極膜を形成する段階と、
    前記第１及び第２セラミックシートの一面と前記第１及び第２内部電極膜とが互いに接続されるように、前記第１及び第２セラミックシートの一側マージン部に第１及び第２リード膜を形成する段階と、
    前記第１及び第２内部電極膜と前記第１及び第２リード膜がそれぞれ形成された前記第１及び第２セラミックシートを交互に複数積層して積層体を形成する段階と、
    前記積層体を焼成する段階とを含み、
    前記第１及び第２内部電極膜と前記第１及び第２リード膜の内側連結部を曲面に形成し、前記連結部の曲率半径が３０〜１００μｍになるようにし、前記本体部と前記第１及び第２リード部の外側連結部を直角に形成し、前記第１及び第２内部電極膜は、それぞれの先端側コーナー部を曲面に形成する、積層セラミック電子部品の製造方法。
13. 前記第１リード膜と前記第２リード膜との間隔が少なくとも２００μｍ以上になるようにすることを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
14. 前記積層体の前記第１及び第２リード膜が露出した面を覆うように、第１及び第２外部電極を形成する段階をさらに含むことを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
15. 前記第１及び第２内部電極膜は、その厚さが０．２〜１．０μｍになるように形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
16. 前記第１及び第２リード膜は、その厚さが０．２〜１．０μｍになるように形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
17. 前記第１及び第２リード膜は、前記第１及び第２セラミックシート上に前記第１及び第２内部電極膜の長側面の方向に沿って交互に形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
18. 前記第１及び第２リード膜は、その幅が同じ幅になるように形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
19. 前記第１及び第２リード膜は、その幅が異なる幅になるように形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
20. 前記第１及び第２リード膜は、前記第１及び第２外部電極の中央部に位置させることを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
21. 前記積層体は、前記第１及び第２内部電極膜が前記第１及び第２外部電極の形成された方向に対して垂直方向になるように、前記第１及び第２セラミックシートを積層することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。
22. 前記第１及び第２外部電極は、前記積層体の先端から離隔して形成することを特徴とする請求項１２に記載の積層セラミック電子部品の製造方法。

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