JP2017123740A - スイッチング電源 - Google Patents

Abstract

【課題】交流の入力電圧が上昇したり直流の出力電圧が低下したりする場合であっても不安定な動作を回避することが可能なスイッチング電源を提供する。【解決手段】スイッチング電源１ｂは、交流電圧をスイッチング回路３ｂによるスイッチング動作で直流電圧に変換して昇圧する。スイッチング回路３ｂへの交流電圧の供給をオンオフするリレー接点４１ａと、リレー接点４１ａの両端間に接続されたＰＴＣ素子４２ｂと、リレー接点４１ａのオンオフを制御する制御部７とを備え、制御部７は、スイッチング回路３ｂで昇圧した直流電圧の大きさと、リレー接点４１ａの一端又は他端における交流電圧の振幅との差分の大小に応じてリレー接点４１ａのオンオフを制御する。【選択図】図２

Description

本発明は、スイッチング素子を用いたスイッチング動作により交流電圧を直流電圧に変換して昇圧するスイッチング回路を備えるスイッチング電源に関する。

近年、空気調和機、洗濯機等の電化製品のモータ駆動部にインバータが多用されている。インバータに入力される直流電圧は、例えば商用電源からの交流電圧を整流器で整流し、整流した直流電圧をスイッチング電源で昇圧して生成される。商用電源に対する力率を改善する場合は、スイッチング電源にＰＦＣ（Power Factor Correction ）回路が適用される。

一般的にＰＷＭ方式によるスイッチング電源は、パルス幅が狭くなると不安定になり易いとされる。例えば特許文献１には、ＰＷＭ方式によるフライバックタイプのスイッチング回路で、軽負荷時及び高入力電圧時にＯＮパルスの幅が極端に狭くなり、効率が低下したり動作不安定になったりする点が課題として挙げられている。

同様に昇圧型のＰＦＣ回路は、高入力電圧時に動作が不安定になり易いとされる。例えば特許文献２には、力率改善方式のスイッチングレギュレータで交流電源からの入力電圧が高い場合に、入力電圧が低い場合と比較して誤差増幅器の誤差信号が小さくなってノイズの影響を受け易くなることから、不安定な動作状態となる点が記載されている。また、非特許文献１には、ＰＦＣ回路が高入力電圧で軽負荷のときにゲインが高くなりすぎて不安定動作となり、出力電圧のリップル電圧が高くなることがある点が記載されている。

上述のとおり、スイッチングレギュレータを含む昇圧型のスイッチング電源では、入力電圧と出力電圧との電圧差が小さい場合に動作が不安定になる傾向があり、この電圧差が適当に大きくなるようにして動作させることが好ましい。

特開２００１−７８４５０号公報 特開平５−２１９７２８号公報

菅原敬人、矢口幸宏、松本和則、「第３世代臨界モードＰＦＣ制御ＩＣ「ＦＡ１Ａ００シリーズ」」、富士電機技報、２０１４年、ｖｏｌ８７、ｎｏ．４、Ｐ２６３〜２６７

しかしながら、スイッチング電源の用途によっては、上記の電圧差を確保するのに制約が生じる場合がある。例えば、スイッチング電源で昇圧した直流電圧を空気調和機のインバータに入力する場合、インバータのＰＷＭ出力に同期して圧縮機のモータ巻線とケースとの間に冷媒を介して高周波の漏れ電流が流れるため、インバータのＰＷＭ出力の振幅を左右するインバータの入力電圧を必要以上に高めることができない。このため、スイッチング電源に入力される商用電源の電圧が上昇した場合に、上記の電圧差を確保できなくなり、スイッチング電源の動作が不安定になる虞があった。

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、交流の入力電圧が上昇したり直流の出力電圧が低下したりする場合であっても不安定な動作を回避することが可能なスイッチング電源を提供することにある。

本発明の一態様に係るスイッチング電源は、交流電圧をスイッチング回路によるスイッチング動作で直流電圧に変換して昇圧するスイッチング電源において、前記スイッチング回路への交流電圧の供給をオンオフするスイッチと、該スイッチの両端間に接続された抵抗器と、前記スイッチング回路で昇圧した直流電圧の大きさと前記スイッチの一端又は他端における交流電圧の振幅との差分の大小に応じて前記スイッチのオンオフを制御する制御部とを備えることを特徴とする。

本発明の一態様に係るスイッチング電源は、前記抵抗器は、正の抵抗温度係数を有するＰＴＣ素子であるようにしてもよい。

本発明の一態様に係るスイッチング電源は、前記制御部は、前記差分が第１電圧より小さい場合に前記スイッチをオフし、前記スイッチをオフした後、前記差分が前記第１電圧を上回る第２電圧より大きい場合に前記スイッチをオンするようにしてもよい。

本発明の一態様に係るスイッチング電源は、前記抵抗器に第２の抵抗器及び第２のスイッチの直列回路が並列に接続されており、前記制御部は、前記スイッチをオフした場合、前記差分が前記第２電圧より小さい範囲内で前記差分に応じて前記第２のスイッチをオフするようにしてもよい。

本発明の一態様に係るスイッチング電源は、前記抵抗器に第３の抵抗器及び第３のスイッチの並列回路が直列に接続されており、前記制御部は、前記スイッチをオフした場合、前記差分が前記第２電圧より小さい範囲内で前記差分に応じて前記第３のスイッチをオフするようにしてもよい。

本発明の一態様に係るスイッチング電源は、前記スイッチング回路からの直流電圧を降圧する第２のスイッチング回路と、該第２のスイッチング回路への直流電圧の供給をオンオフする第４のスイッチと、前記スイッチング回路からの直流電圧が所定の閾値より低い場合、前記第４のスイッチをオフする駆動回路とを備えるようにしてもよい。

本発明の一態様に係るスイッチング電源は、前記駆動回路は、前記スイッチング回路からの直流電圧を分圧する分圧回路を有し、該分圧回路の分圧電圧に基づいて前記第４のスイッチをオフするようにしてもよい。

本発明の一態様に係るスイッチング電源は、前記第４のスイッチは、前記分圧電圧がリレーコイルに印加されて駆動されるリレーのリレー接点であるようにしてもよい。

上記によれば、スイッチング回路から出力される直流電圧の大きさと、外部からの交流電圧の振幅との差分が大から小に変化する間にスイッチがオンからオフに切り替わって、スイッチング回路の入力側に抵抗器が挿入され、これによってスイッチング回路に入力される交流電圧が低下する。
従って、交流の入力電圧が上昇したり直流の出力電圧が低下したりする場合であってもスイッチング回路の入出力間に必要な電圧差を確保して不安定な動作を回避することが可能となる。

本発明の実施の形態１に係るスイッチング電源の構成を示す回路図である。 本発明の実施の形態２に係るスイッチング電源の構成を示す回路図である。 本発明の実施の形態２に係るスイッチング電源でリレー接点のオンオフを制御するＣＰＵの処理手順を示すフローチャートである。 電圧差算出のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態３に係るスイッチング電源の構成を示す回路図である。 本発明の実施の形態３に係るスイッチング電源でリレー接点のオンオフを制御するＣＰＵの処理手順を示すフローチャートである。 本発明の実施の形態４に係るスイッチング電源の構成を示す回路図である。 本発明の実施の形態５に係るスイッチング電源の構成を示すブロック図である。 本発明の実施の形態６に係るスイッチング電源の構成を示すブロック図である。

以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
図１は、本発明の実施の形態１に係るスイッチング電源の構成を示す回路図である。図中１ａはスイッチング電源であり、スイッチング電源１ａは、交流電源２からの交流電圧を直流電圧に変換して昇圧するスイッチング回路３ａと、スイッチング回路３ａへの交流電圧の供給をオンオフするリレー接点（スイッチに相当）４１ａを有するリレー４１と、リレー接点４１ａの両端間に並列接続された抵抗器４２ａとを備える。但し、交流電源２とスイッチング電源１ａとの接続を開閉する電源スイッチは図示を省略してある。

スイッチング電源１ａは、また、交流電源２の交流電圧を整流するダイオード５１，５２と、ダイオード５１，５２で整流された脈流電圧の振幅（波高値）を保持するピークホールド回路５３と、リレー４１の駆動を制御する制御部６とを備える。制御部６がリレー４１の駆動を制御することにより、間接的にリレー接点４１ａのオンオフが制御される。スイッチング回路３ａは所謂セミブリッジレスＰＦＣ回路である。スイッチング回路３ａの出力電圧である直流電圧は、交流モータ２２を駆動する外部のインバータ回路２１に供給されるようになっている。

スイッチング回路３ａは、抵抗器４２ａ及びリレー接点４１の並列回路を介して供給される交流電圧が夫々の一端に印加されるインダクタＬ１，Ｌ２と、インダクタＬ１，Ｌ２夫々の他端にドレインが接続されたＮチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にＦＥＴという）Ｑ１ａ，Ｑ２ａと、インダクタＬ１，Ｌ２夫々の他端にアノードが接続されたダイオードＤ１，Ｄ２と、ＦＥＴＱ１ａ，Ｑ２ａ夫々のオンオフを制御するＰＦＣ制御回路ＩＣ１ａとを有する。

インダクタＬ１，Ｌ２夫々の一端には、ダイオードＤ３，Ｄ４のカソードと、スイッチング回路３ａに入力される交流電圧を整流するダイオードＤ５，Ｄ６のアノードとが接続されている。ダイオードＤ３，Ｄ４のアノードは、交流電源２の交流電圧の電位と接地電位とをリンクさせるために接地電位に接続されている。ダイオードＤ５，Ｄ６で整流された脈流電圧は、抵抗器Ｒ３，Ｒ４の直列回路で分圧されてＰＦＣ制御回路ＩＣ１ａに入力されている。

ＦＥＴＱ１ａ，Ｑ２ａ夫々のゲートはＰＦＣ制御回路ＩＣ１ａに接続されている。ＦＥＴＱ１ａ，Ｑ２ａ夫々のソースは、一端が接地電位に接続された抵抗器Ｒ１，Ｒ２の他端とＰＦＣ制御回路ＩＣ１ａとに接続されている。抵抗器Ｒ１，Ｒ２の夫々は、ＦＥＴＱ１ａ，Ｑ２ａのドレイン電流を検出するためのものである。

ダイオードＤ１，Ｄ２夫々のカソードは平滑コンデンサＣ１に接続されており、平滑コンデンサＣ１の両端電圧が、スイッチング回路３ａの出力電圧、即ちスイッチング電源１ａの出力電圧となる。スイッチング回路３ａの出力電圧は、抵抗器Ｒ５，Ｒ６の分圧回路で分圧されてＰＦＣ制御回路ＩＣ１ａに入力されている。ＰＦＣ制御回路ＩＣ１ａによるＦＥＴＱ１ａ，Ｑ２ａのオンオフ制御、即ちＰＦＣ制御は、それ自体公知であるため、その説明を省略する。

リレー４１は、リレー接点４１ａが常開接点（ＮＯ＝Normally Open Contact ）であり、リレーコイル４１ｂの一端が１２Ｖ電源とサージ吸収用のダイオード４１ｃのカソードとに接続されている。リレーコイル４１ｂの他端は、ダイオード４１ｃのアノードと、エミッタ接地のＮＰＮ型のトランジスタ４１ｄのコレクタとに接続されている。トランジスタ４１ｄがオンした場合、リレーコイル４１ｂが励磁されて（即ちリレー４１が駆動されて）リレー接点４１ａがオンし、抵抗器４２ａの両端が短絡される。

制御部６は、ピークホールド回路５３からの電圧の大きさ、即ち交流電源２からの交流電圧の振幅と、スイッチング回路３ａからの直流電圧の大きさとの差分に比例する電圧を出力する差動増幅器６１と、差動増幅器６１の出力電圧及び基準電圧源６７の電圧を比較する比較器６６とを有する。比較器６６の出力電圧がハイレベルになった場合、抵抗器４１ｅを介してトランジスタ４１ｄにベース電流が流れ、トランジスタ４１ｄがオンするようになっている。

差動増幅器６１は、反転入力端子及び出力端子の間に抵抗器６２が接続されており、ピークホールド回路５３からの電圧が抵抗器６３を介して反転入力端子に印加される。差動増幅器６１は、更に、非反転入力端子及び接地電位の間に抵抗器６４が接続されており、スイッチング回路３ａの出力電圧が抵抗器６５を介して非反転入力端子に印加される。ここでは簡単のために、抵抗器６４及び６５夫々の抵抗値を、抵抗器６２及び６３の抵抗値と同じ値にしてある。これにより、差動増幅器６１は、スイッチング回路３ａからの直流電圧の大きさと、交流電源２からの交流電圧の振幅との差分を「（抵抗器６２，４の抵抗値）／（抵抗器６３，６５の抵抗値）」倍に増幅する。通常この倍率は１よりも十分小さい。

比較器６６は、非反転入力端子及び出力端子の間に抵抗器６８が接続されており、差動増幅器６１からの電圧が抵抗器６９を介して非反転入力端子に印加される。この構成により、比較器６６はヒステリシス特性を有する。ここでは簡単のために、抵抗器６９の抵抗値を、抵抗器６８の抵抗値と同じ値にしてある。この場合、比較器６６におけるヒステリシス幅、即ち上側の閾値と下側の閾値との電圧差は、「（Ｖｈ−Ｖｌ）／（抵抗器６８，６９の抵抗値）」で表される。但し、Ｖｈ及びＶｌ夫々は、比較器６６のハイ側及びロウ側の出力電圧である。比較器６６における上側の閾値又は下側の閾値と、基準電圧源６７の電圧との電圧差は、ヒステリシス幅の半分である。

ここで、スイッチング回路３ａからの直流電圧の大きさが、スイッチング回路３ａに入力される交流電圧の振幅よりも第１電圧以上大きいときに、スイッチング回路３ａが安定に動作することを想定する。この想定に従い、スイッチング回路３ａからの直流電圧の大きさが、交流電源２からの交流電圧の振幅より第１電圧（又は第２電圧）だけ大きいときに、差動増幅器６１の出力電圧が比較器６６の下側の閾値（又は上側の閾値）と一致するように調整されているものとする。第２電圧は第１電圧を上回る電圧である。

上述の構成において、不図示の電源スイッチがオンされて交流電源２がスイッチング電源１ａに接続された場合、リレー４１が駆動されるまではリレー接点４１ａがオフであるため、スイッチング回路３ａの入力側に抵抗器４２ａが挿入されている。その後、制御部６及びＰＦＣ制御回路ＩＣ１ａに不図示の電源電圧（例えば＋５Ｖ）が供給されてＰＦＣ制御が開始された場合、スイッチング回路３ａからの直流電圧の大きさが、交流電源２からの交流電圧の振幅よりも第１電圧以上大きくなるまでの間は、差動増幅器６１の出力電圧が比較器６６における下側の閾値を下回っている。よって、比較器６６の出力電圧はロウレベルであり、トランジスタ４１ｄがオフであるからリレー４１が駆動されず、リレー接点４１ａがオフに維持される。

その後、スイッチング回路３ａからの直流電圧の大きさが、交流電源２からの交流電圧の振幅より高くなり、更に、スイッチング回路３ａからの直流電圧の大きさと、交流電源２からの交流電圧の振幅との差分が第２電圧より大きくなった場合、差動増幅器６１の出力電圧が比較器６６の上側の閾値を上回ることとなる。これにより、比較器６６の出力電圧がハイレベルとなり、トランジスタ４１ｄがオンするから、リレー４１が駆動されて抵抗器４２ａがリレー接点４１ａでバイパスされる。このようにして抵抗器４２ａの挿入が解除された状態を、スイッチング電源１ａの基準状態とする。

基準状態にあるスイッチング電源１ａにて、スイッチング回路３ａからの直流電圧の大きさと、交流電源２からの交流電圧の振幅との差分が第１電圧より小さくなった場合、差動増幅器６１の出力電圧が比較器６６の下側の閾値を下回ることにより比較器６６の出力電圧がロウレベルとなる。これにより、トランジスタ４１ｄがオフしてリレー４１の駆動が解除され、リレー接点４１ａによる抵抗器４２ａのバイパスが解除される（即ち抵抗器４２ａが挿入される）。スイッチング回路３ａの入力側に抵抗器４２ａが挿入されることにより、スイッチング回路３ａからの直流電圧の大きさが、スイッチング回路３ａに入力される交流電圧の振幅よりも第１電圧以上大きくなって、スイッチング回路３ａが安定に動作する。

その後、スイッチング回路３ａからの直流電圧の大きさと、交流電源２からの交流電圧の振幅との差分が第２電圧より大きくなった場合、差動増幅器６１の出力電圧が比較器６６の上側の閾値を上回ることにより比較器６６の出力電圧がハイレベルとなる。これにより、トランジスタ４１ｄがオンしてリレー４１が駆動され、抵抗器４２ａがリレー接点４１ａでバイパスされる（即ち抵抗器４２ａの挿入が解除される）。抵抗器４２ａの挿入が解除されて基準状態に復帰した場合であっても、スイッチング回路３ａからの直流電圧の大きさと、スイッチング回路３ａに入力される交流電圧の振幅との差分が第１電圧より大きい蓋然性が高い。よって、リレー４１の駆動が短期間のうちに繰り返されることが防止される。

上述の実施の形態１にあっては、ピークホールド回路５３にて、ダイオード５１，５２で整流された脈流電圧の振幅（即ち、リレー接点４１ａの交流電源２側（一端側）の交流電圧の振幅）を保持したが、リレー接点４１ａのスイッチング回路３ａ側（他端側）の交流電圧の振幅を保持するように構成してもよい。但しこの場合は、リレー接点４１ａがオフに制御されてスイッチング回路３ａの入力側に抵抗器４２ａが挿入されたときに、差動増幅器６１に入力される交流電圧の振幅が抵抗器４２ａにおける電圧降下分だけ低下することに留意する。即ち、スイッチング回路３ａからの直流電圧の大きさと、リレー接点４１ａのスイッチング回路３ａ側の交流電圧の振幅との差分が抵抗器４２ａにおける電圧降下分だけ増大するため、リレー接点４１ａをオフに制御した直後に差動増幅器６１の出力電圧が比較器６６の上側の閾値を上回ることがないように、比較器６６におけるヒステリシス幅を大きくしておく必要がある。

（実施の形態２）
実施の形態１は、スイッチング回路３ａが交流電源２からの交流電圧を直接的にスイッチングして直流電圧に変換し、ハードウェア回路で構成された制御部６がリレー接点４１ａのオンオフを制御する形態であった。これに対し、実施の形態２は、スイッチング回路３ｂがダイオードブリッジＤＢ１で整流された脈流電圧をスイッチングして直流電圧に変換し、ＣＰＵ７１を有する制御部７がリレー接点４１ａのオンオフを制御する形態である。以下では、実施の形態１と異なる点を中心に説明し、実施の形態１に対応する箇所には同様の符号を付してその説明を簡略化又は省略する。

図２は、本発明の実施の形態２に係るスイッチング電源の構成を示す回路図である。図中１ｂはスイッチング電源であり、スイッチング電源１ｂは、交流電源２からの交流電圧を直流電圧に変換して昇圧するスイッチング回路３ｂと、スイッチング回路３ｂへの交流電圧の供給をオンオフするリレー接点４１ａを有するリレー４１と、リレー接点４１ａの両端間に並列接続された正の抵抗温度特性を有するＰＴＣ素子（抵抗器に相当）４２ｂとを備える。スイッチング回路３ｂはインターリーブ方式のＰＦＣ回路であるが、インターリーブ方式ではないＰＦＣ回路であってもよいし、ＰＦＣ制御を行わない一般的な昇圧型のスイッチング回路であってもよい。後者の場合は、後述するダイオードブリッジＤＢ１からの脈流電圧をコンデンサで平滑する構成とする。

スイッチング電源１ｂは、また、ダイオードブリッジＤＢ１で整流された脈流電圧の振幅を保持するピークホールド回路５３と、ピークホールド回路５３からの電圧を分圧する抵抗器５４，５５の直列回路と、スイッチング回路３ｂの出力電圧を分圧する抵抗器５６，５７の直列回路と、リレー４１の駆動を制御する制御部７とを備える。

スイッチング回路３ｂは、交流電源２からリレー接点４１ａ及びＰＴＣ素子４２ｂの並列回路を介して供給される交流電圧を整流するダイオードブリッジＤＢ１と、ダイオードブリッジＤＢ１からの脈流電圧が夫々の一端に印加されるインダクタＬ１，Ｌ２と、インダクタＬ１，Ｌ２夫々の他端にコレクタが接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor ）Ｑ１ｂ，Ｑ２ｂと、インダクタＬ１，Ｌ２夫々の他端にアノードが接続されたダイオードＤ１，Ｄ２と、ＩＧＢＴＱ１ｂ，Ｑ２ｂ夫々のオンオフを制御するＰＦＣ制御回路ＩＣ１ｂとを有する。

ダイオードブリッジＤＢ１からの脈流電圧は、抵抗器Ｒ３，Ｒ４の直列回路で分圧されてＰＦＣ制御回路ＩＣ１ｂに入力されている。ＩＧＢＴＱ１ｂ，Ｑ２１ｂ夫々のゲートはＰＦＣ制御回路ＩＣ１ｂに接続されている。ＩＧＢＴＱ１ｂ，Ｑ２１ｂ夫々のエミッタは、一端が接地電位に接続された抵抗器Ｒ１，Ｒ２の他端とＰＦＣ制御回路ＩＣ１ｂとに接続されている。抵抗器Ｒ１，Ｒ２の夫々は、ＩＧＢＴＱ１ｂ，Ｑ２ｂのコレクタ電流を検出するためのものである。

ダイオードＤ１，Ｄ２夫々のカソードは平滑コンデンサＣ１に接続されており、平滑コンデンサＣ１の両端電圧が、スイッチング回路３ｂの出力電圧、即ちスイッチング電源１ｂの出力電圧となる。スイッチング回路３ｂの出力電圧は、抵抗器Ｒ５，Ｒ６の分圧回路で分圧されてＰＦＣ制御回路ＩＣ１ｂに入力されている。なお、ＰＦＣ制御回路ＩＣ１ｂによるＩＧＢＴＱ１ｂ，Ｑ２ｂのオンオフ制御、即ちインターリーブ方式によるＰＦＣ制御は、それ自体公知であるため、その説明を省略する。

制御部７は、ＣＰＵ（Central Processing Unit ）７１を有するマイクロコンピュータである。ＣＰＵ７１は、プログラム等の情報を記憶するＲＯＭ（Read Only Memory ）７２、一時的に発生した情報を記憶するＲＡＭ（Random Access Memory ）７３、時間を計時するタイマ７４、信号の入出力を行う入出力ポート（Ｉ／Ｏ）７５、及びアナログの電圧をデジタル値に変換するＡ／Ｄ変換器７６と互いにバス接続されている。入出力ポート７５における一のポートが、抵抗器４１ｅを介してトランジスタ４１ｄのベースに接続されている。

Ａ／Ｄ変換器７６は、抵抗器５４，５５の直列回路で分圧された電圧及び抵抗器５６，５７の直列回路で分圧された電圧の夫々に基づいて、ダイオードブリッジＤＢ１からの脈流電圧の振幅及びスイッチング回路３ｂからの直流電圧の大きさをデジタル値として検出する。ダイオードブリッジＤＢ１からの脈流電圧の振幅は、ダイオードブリッジＤＢ１における電圧降下を無視すれば、スイッチング回路３ｂに入力される交流電圧の振幅と同等であるから、Ａ／Ｄ変換器７６は、スイッチング回路３ｂから出力される直流電圧の大きさと、スイッチング回路３ｂに入力される交流電圧の振幅とを検出すると言える。

上述の構成において、不図示の電源スイッチがオンされて交流電源２がスイッチング電源１ｂに接続された場合、リレー４１が駆動されるまではリレー接点４１ａがオフであるため、スイッチング回路３ｂの入力側にＰＴＣ素子４２ｂが挿入されている。ＰＴＣ素子４２ｂは、ジュール熱による温度上昇に伴って抵抗値が増大するため、スイッチング回路３ｂに流入する交流電流を自律的に制限する。その後、ＰＦＣ制御回路ＩＣ１ｂ及び制御部７に不図示の電源電圧（例えば＋５Ｖ）が供給されてＰＦＣ制御が開始されると共に、制御部７におけるＣＰＵ７１が動作を開始する。

ＣＰＵ７１は、初期化処理にて、後述する抵抗フラグを０にクリアすると共に、入出力ポート７５における一のポートからロウレベルの信号を出力する。この場合、トランジスタ４１ｄがオフを維持してリレー４１が駆動されないため、リレー接点４１ａがオフに維持される。即ち、スイッチング回路３ｂの入力側にＰＴＣ素子４２ｂが挿入され続ける。

その後、適当な時間が経過してスイッチング回路３ｂの出力電圧が目標の電圧に達した場合、ＣＰＵ７１は、入出力ポート７５における一のポートからハイレベルの信号を出力する。これにより、トランジスタ４１ｄがオンとなり、リレー４１が駆動されてＰＴＣ素子４２ｂがリレー接点４１ａでバイパスされる。以後、ＣＰＵ７１は、Ａ／Ｄ変換器７６により、スイッチング回路３ｂから出力される直流電圧の大きさと、スイッチング回路３ｂに入力される交流電圧の振幅とを時系列的に検出し、検出結果の差分の大小に基づいてリレー接点４１ａのオンオフを制御する

以下では、上述した制御部７の動作を、それを示すフローチャートを用いて説明する。
図３は、本発明の実施の形態２に係るスイッチング電源１ｂでリレー接点４１ａのオンオフを制御するＣＰＵ７１の処理手順を示すフローチャートであり、図４は、電圧差算出のサブルーチンに係るＣＰＵ７１の処理手順を示すフローチャートである。図３に示す処理は、例えば一定の周期で起動される。起動周期は、リレー４１の応答時間と、スイッチング回路３ｂの入出力間の応答時間とを加算した時間より長いことが好ましい。図中の抵抗フラグは、ＰＴＣ素子４２ｂがスイッチング回路３ｂの入力側に挿入されていることを示すものであり、初期値が０である。以下では、リレー４１が駆動されている状態にあるものとする。

図３の処理が起動された場合、ＣＰＵ７１は、電圧差算出に係るサブルーチンを呼び出す（Ｓ１１）。サブルーチンからリターンした場合、ＣＰＵ７１は、抵抗フラグが１にセットされているか否か、即ちＰＴＣ素子４２ｂがスイッチング回路３ｂの入力側に挿入されているか否かを判定する（Ｓ１２）。抵抗フラグが１にセットされていない場合（Ｓ１２：ＮＯ）、ＣＰＵ７１は、サブルーチンのリターン値である電圧差が第１電圧より小さいか否かを判定する（Ｓ１３）。

電圧差が第１電圧より小さい場合（Ｓ１３：ＹＥＳ）、ＣＰＵ７１は、リレー４１の駆動を解除してリレー接点４１ａをオフに制御した（Ｓ１４）後、抵抗フラグを１にセットして（Ｓ１５）図３の処理を終了する。一方、電圧差が第１電圧より小さくない場合（Ｓ１３：ＮＯ）、ＣＰＵ７１は、特段の処理を実行せずに図３の処理を終了する。

ステップＳ１２で、抵抗フラグが１にセットされている場合（Ｓ１２：ＹＥＳ）、ＣＰＵ７１は、サブルーチンのリターン値である電圧差が第２電圧より大きいか否かを判定する（Ｓ１６）。電圧差が第２電圧より大きい場合（Ｓ１６：ＹＥＳ）、ＣＰＵ７１は、リレー４１を駆動してリレー接点４１ａをオンに制御した（Ｓ１７）後、抵抗フラグを０にクリアして（Ｓ１８）図３の処理を終了する。一方、電圧差が第２電圧より大きくない場合（Ｓ１６：ＮＯ）、ＣＰＵ７１は、特段の処理を実行せずに図３の処理を終了する。

図４に移って、電圧差算出に係るサブルーチンが呼び出された場合、ＣＰＵ７１は、Ａ／Ｄ変換器７６により、ダイオードブリッジＤＢ１からの脈流電圧の振幅、即ちスイッチング回路３ｂに入力される交流電圧（図では入力電圧と表記する）の振幅を検出する（Ｓ２１）。その後、ＣＰＵ７１は、Ａ／Ｄ変換器７６により、スイッチング回路３ｂからの直流電圧（図では出力電圧と表記する）の大きさを検出し（Ｓ２２）、直流電圧の大きさから交流電圧の振幅を減算して電圧差を算出し（Ｓ２３）、呼び出されたルーチンにリターンする。この場合のリターン値は電圧差である。

上述の実施の形態２にあっては、ピークホールド回路５３にて、ダイオードブリッジＤＢ１からの脈流電圧の振幅（即ちリレー接点４１ａのスイッチング回路３ｂ側の交流電圧の振幅）を保持したが、実施の形態１と同様にリレー接点４１ａの交流電源２側の交流電圧の振幅を保持するように構成してもよい。また、交流電源２側の交流電圧の実効値をハードウェアで検出し、検出した実効値をＣＰＵ７１による処理にて√２倍して交流電圧の振幅を算出してもよい。

これに対し、本実施の形態２では、リレー接点４１ａがオフに制御されてスイッチング回路３ｂの入力側にＰＴＣ素子４２ｂが挿入されたときに、ダイオードブリッジＤＢ１からの脈流電圧の振幅がＰＴＣ素子４２ｂにおける電圧降下分だけ低下することに留意する。即ち、スイッチング回路３ｂからの直流電圧の大きさと、ダイオードブリッジＤＢ１からの脈流電圧の振幅との差分がＰＴＣ素子４２ｂにおける電圧降下分だけ増大するため、リレー接点４１ａをオフに制御した直後に、上述の電圧差が第２電圧より大きいと判定されることがないように、第２電圧を第１電圧よりも十分に大きくしておく必要がある。

以上のように実施の形態１（又は２）によれば、抵抗器４２ａ（又はＰＴＣ素子４２ｂ）及びリレー接点４１ａの並列回路を介してスイッチング回路３ａ（又は３ｂ）に供給される交流電圧をスイッチング動作により直流電圧に変換して昇圧する。制御部６（又は７）は、スイッチング回路３ａ（又は３ｂ）で昇圧した直流電圧の大きさと、上記並列回路の一端又は他端における交流電圧の振幅との差分が、第１電圧より大きい状態から小さい状態に変化する間にリレー接点４１ａをオンからオフに制御し、第２電圧より小さい状態から大きい状態に変化する間にリレー接点４１ａをオフからオンに制御する。
これにより、スイッチング回路３ａ（又は３ｂ）から出力される直流電圧の大きさと、交流電源２からの交流電圧の振幅との差分が大から小に変化する間にリレー接点４１ａがオンからオフに切り替わって、スイッチング回路３ａ（又は３ｂ）の入力側に抵抗器４２ａ（又はＰＴＣ素子４２ｂ）が挿入され、これによってスイッチング回路３ａ（又は３ｂ）に入力される交流電圧が低下する。
従って、交流の入力電圧が上昇したり直流の出力電圧が低下したりする場合であってもスイッチング回路３ａ（又は３ｂ）の入出力間に必要な電圧差を確保して不安定な動作を回避することが可能となる。

また、実施の形態１（又は２）によれば、上述の差分が所定の第１電圧より小さい場合に制御部６（又は７）がリレー接点４１ａをオフに制御して抵抗器４２ａ（又はＰＴＣ素子４２ｂ）のバイパスを解除し、その後、上述の差分が第１電圧よりも上昇して所定の第２電圧より大きくなった場合に制御部６（又は７）がリレー接点４１ａをオンに制御して抵抗器４２ａ（又はＰＴＣ素子４２ｂ）をバイパスする。
従って、上述の差分が所定の第１電圧より小さくなったときにスイッチング回路３ａ（又は３ｂ）の入力側に抵抗器４２ａ（又はＰＴＣ素子４２ｂ）を挿入することが可能となる。そして、上述の差分が第２電圧より大きくなったときに抵抗器４２ａ（又はＰＴＣ素子４２ｂ）の挿入を解除することが可能となる。

更に、実施の形態２によれば、リレー接点４１ａに並列接続される抵抗器が正の抵抗温度係数を有するＰＴＣ素子４２ｂであるため、スイッチング回路３ｂの立ち上がり時にリレー接点４１ａがオフであるように構成することにより、スイッチング回路３ｂへの入力電流を自律的に制限させることが可能となる。

（実施の形態３）
実施の形態２が、リレー接点４１ａに１つの抵抗器（ＰＴＣ素子４２ｂ）が並列に接続される形態であるのに対し、実施の形態３は、リレー接点４１ａに抵抗器４２ｃと、抵抗器４３及びリレー接点４４ａの直列回路とが並列に接続される形態である。以下では、実施の形態２と異なる点を中心に説明し、実施の形態１及び２に対応する箇所には同様の符号を付してその説明を簡略化又は省略する。

図５は、本発明の実施の形態３に係るスイッチング電源の構成を示す回路図である。図中１ｃはスイッチング電源であり、スイッチング電源１ｃは、交流電源２からの交流電圧を直流電圧に変換して昇圧するスイッチング回路３ｂと、スイッチング回路３ｂへの交流電圧の供給をオンオフするリレー接点４１ａを有するリレー４１と、リレー接点４１ａの両端間に並列接続された抵抗器４２ｃと、リレー接点４１ａに更に並列に接続されており、リレー接点（第２のスイッチに相当）４４ａを有するリレー４４及び抵抗器（第２の抵抗器に相当）４３を含む直列回路とを備える。リレー接点４１ａに並列に接続された上記直列回路の数は１に限定されず、２以上であってもよい。スイッチング電源１ｃは、また、ピークホールド回路５３と、抵抗器５４，５５の直列回路と、抵抗器５６，５７の直列回路と、制御部７とを備える。

リレー４４は、リレー接点４４ａが常閉接点（ＮＯ＝Normally Closed Contact ）であり、リレーコイル４４ｂの一端が１２Ｖ電源とサージ吸収用のダイオード４４ｃのカソードとに接続されている。リレーコイル４４ｂの他端は、ダイオード４４ｃのアノードと、エミッタ接地のＮＰＮ型のトランジスタ４４ｄのコレクタとに接続されている。トランジスタ４４ｄのベースは、抵抗器４４ｅを介して入出力ポート７５における他のポートに接続されている。入出力ポート７５における他のポートから抵抗器４４ｅにロウレベルの信号が印加された場合、トランジスタ４４ｄがオフしてリレーコイル４４ｂの励磁が解除される（即ちリレー４４の駆動が解除される）。これにより、リレー接点４４ａがオンして抵抗器４２ｃに抵抗器４３が並列接続される。

上述の構成において、不図示の電源スイッチがオンされて交流電源２がスイッチング電源１ｃに接続された場合、リレー４１及び４４が駆動されるまではリレー接点４１ａがオフであり、リレー接点４４ａがオンであるため、スイッチング回路３ｂの入力側に抵抗器４２ｃ及び抵抗器４３の並列回路が挿入されている。その後、ＰＦＣ制御回路ＩＣ１ｂ及び制御部７に不図示の電源電圧（例えば＋５Ｖ）が供給されてＰＦＣ制御が開始されると共に、制御部７におけるＣＰＵ７１が動作を開始する。

ＣＰＵ７１は、初期化処理にて、後述する抵抗フラグを０にクリアすると共に、入出力ポート７５における一のポート及び他のポートからロウレベルの信号を出力する。この場合、トランジスタ４１ｄ及び４４ｄがオフを維持してリレー４１及び４４が駆動されないため、リレー接点４１ａ及び４４ａ夫々がオフ及びオンに維持される。即ち、スイッチング回路３ｂの入力側に抵抗器４２ｃ及び４３の並列回路が挿入され続ける。

その後、適当な時間が経過してスイッチング回路３ｂの出力電圧が目標の電圧に達した場合、ＣＰＵ７１は、入出力ポート７５における一のポートからハイレベルの信号を出力する。これにより、トランジスタ４１ｄがオンとなり、リレー４１が駆動されて抵抗器４２ｃ及び４３の並列回路がリレー接点４１ａでバイパスされる。以後、ＣＰＵ７１は、Ａ／Ｄ変換器７６により、スイッチング回路３ｂから出力される直流電圧の大きさと、スイッチング回路３ｂに入力される交流電圧の振幅とを時系列的に検出し、検出結果の差分の大小に基づいてリレー接点４１ａ及び４４ａのオンオフを制御する。

以下では、上述した制御部７の動作を、それを示すフローチャートを用いて説明する。
図６は、本発明の実施の形態３に係るスイッチング電源１ｃでリレー接点４１ａ及び４４ａのオンオフを制御するＣＰＵ７１の処理手順を示すフローチャートである。図６に示す処理は、例えば一定の周期で起動される。起動周期は、リレー４１及び４４の応答時間と、スイッチング回路３ｂの入出力間の応答時間とを加算した時間より長いことが好ましい。

図中の抵抗フラグは、少なくとも抵抗器４２ｃがスイッチング回路３ｂの入力側に挿入されていることを示すものであり、初期値が０である。リレー４１は駆動されている状態にあり、リレー４４は駆動されていない状態にある。従って、リレー接点４１ａ及び４４ａは共にオンである。図中のＮは、リレー４４及び抵抗器４３を含む直列回路の数を表し、ｍは、Ｎ個の直列回路に含まれるリレー接点４４ａのうちオフに制御されているリレー接点４４ａの数を表す。ｍの初期値は０である。Ｎ個の直列回路に含まれるＮ個の抵抗器４３は、互いに抵抗値が異なっていることが好ましい。

図６に示すステップＳ３１からＳ３８までの処理は、ステップＳ３６における分岐先が異なる点を除いて、実施の形態１の図３に示すステップＳ１１からＳ１８までの処理と同様であるため、これらのステップについて説明の一部を省略する。図６では、リレー接点４４ａを第２のリレー接点と表記する。

図６の処理が起動された場合、ＣＰＵ７１は、電圧差算出に係るサブルーチンを呼び出した（Ｓ３１）後、抵抗フラグが１にセットされているか否かを判定し（Ｓ３２）、判定結果に応じてリターン値の電圧差が第１電圧より小さいか否か（Ｓ３３）、又は電圧差が第２電圧より大きいか否か（Ｓ３６）を判定する。

抵抗フラグが１にセットされておらず（Ｓ３２：ＮＯ）、且つ電圧差が第１電圧より小さい場合（Ｓ３３：ＹＥＳ）、ＣＰＵ７１は、リレー４１の駆動を解除してリレー接点４１ａをオフに制御する（Ｓ３４）。これにより、スイッチング回路３ｂの入力側に抵抗器４２ｃ及び４３の並列回路が挿入される。

一方、抵抗フラグが１にセットされており（Ｓ３２：ＹＥＳ）、且つ電圧差が第２電圧より大きくない場合（Ｓ３６：ＮＯ）、ＣＰＵ７１は、サブルーチンのリターン値の電圧差が再び第１電圧より小さくなったか否かを判定する（Ｓ４１）。電圧差が第１電圧より小さくない場合（Ｓ４１：ＮＯ）、ＣＰＵ７１は、リレー接点４４ａをオフに制御することなく図６の処理を終了する。

リターン値の電圧差が再び第１電圧より小さくなった場合（Ｓ４１：ＹＥＳ）、ＣＰＵ７１は、全てのリレー接点４４ａをオフに制御したか否かを判定するために、ｍがＮであるか否かを判定する（Ｓ４２）。ｍがＮである場合（Ｓ４２：ＹＥＳ）、即ち、既に全てのリレー接点４４ａをオフに制御した場合、ＣＰＵ７１は、そのまま図６の処理を終了する。

これに対し、ｍがＮではない場合（Ｓ４２：ＮＯ）、ＣＰＵ７１は、ｍを１だけインクリメントした（Ｓ４３）後、ｍ番目のリレー接点４４ａ（第２のリレー接点）をオフに制御して（Ｓ４４）図６の処理を終了する。ステップＳ４４の処理により、抵抗器４２ｃに並列接続される抵抗器４３の数が１つ少なくなり、スイッチング回路３ｂの入力側に挿入される抵抗器の合成抵抗が大きくなって、スイッチング回路３ｂに入力される交流電圧が更に低下する。

ステップＳ３６で、リターン値の電圧差が第２電圧より大きい場合（Ｓ３６：ＹＥＳ）、ＣＰＵ７１は、リレー接点４１ａをオンに制御した（Ｓ３７）後、抵抗フラグを０にクリアする（Ｓ３８）。その後、ＣＰＵ７１は、全てのリレー４４の駆動を解除して全てのリレー接点４４（第２のリレー接点）をオンに制御し（Ｓ３９）、ｍを０に初期化して（Ｓ４０）図６の処理を終了する。ステップＳ３７からＳ４０までの処理により、リレー接点４１及び全てのリレー接点４４ａは、最初に図６の処理が起動されたときの状態に復帰する。

上述の実施の形態３にあっては、ピークホールド回路５３にて、ダイオードブリッジＤＢ１からの脈流電圧の振幅（即ちリレー接点４１ａのスイッチング回路３ｂ側の交流電圧の振幅）を保持したが、実施の形態１と同様にリレー接点４１ａの交流電源２側の交流電圧の振幅を保持するように構成してもよい。この場合は、リレー接点４１ａをオフに制御した後に、スイッチング回路３ｂからの出力電流を検出するか、又は交流モータ２２の回転数を検出し、検出した出力電流又は回転数に基づいて、更にオフに制御すべきリレー接点４４ａの数を決定すればよい。スイッチング回路３ｂからの直流電圧の大きさと、リレー接点４１ａの交流電源２側の交流電圧の振幅との差分に基づいて、更にオフに制御すべきリレー接点４４ａの数を決定してもよい。

これに対し、本実施の形態３では、リレー接点４１ａがオフに制御されてスイッチング回路３ｂの入力側に抵抗器４２ｃ及び全ての抵抗器４３を含む並列回路が挿入されたときに、ダイオードブリッジＤＢ１からの脈流電圧の振幅が上記並列回路における電圧降下分だけ低下することに留意する。即ち、スイッチング回路３ｂからの直流電圧の大きさと、ダイオードブリッジＤＢ１からの脈流電圧の振幅との差分が上記並列回路における電圧降下分だけ増大するため、リレー接点４１ａをオフに制御した直後に、上述の電圧差が第２電圧より大きいと判定されることがないように、第２電圧を第１電圧よりも十分に大きくしておく必要がある。

以上のように本実施の形態３によれば、上述の差分が第１電圧より小さくなったことによってリレー接点４１ａをオフに制御した場合、抵抗器４３及びリレー接点４４ａの直列回路を１又は複数並列に接続した回路と抵抗器４２ｃとの並列回路について、上述の差分が第２電圧より小さい範囲内で上述の差分に応じてリレー接点４４ａを順次オフに制御する。
従って、リレー接点４１ａをオフに制御する時にリレー接点４４ａがオンであるように構成することにより、上述の差分の低下に応じて最初にリレー接点４１ａをオフに制御し、続いてリレー接点４４ａをオフに制御することとなるため、抵抗器４２ｃと１又は複数の抵抗器４３との並列抵抗を段階的に大きくすることが可能となる。

（実施の形態４）
実施の形態３が、抵抗器４３及びリレー接点４４ａの直列回路を１又は複数並列に接続した回路を抵抗器４２ｃに並列接続する形態であるのに対し、実施の形態４は、抵抗器４５及びリレー接点４６ａの並列回路を１又は複数直列に接続した回路を抵抗器４２ｄに直列接続する形態である。以下では、実施の形態３と異なる点を中心に説明し、実施の形態１から３に対応する箇所には同様の符号を付してその説明を簡略化又は省略する。

図７は、本発明の実施の形態４に係るスイッチング電源の構成を示す回路図である。図中１ｄはスイッチング電源であり、スイッチング電源１ｄは、スイッチング回路３ｂと、リレー接点４１ａを有するリレー４１と、リレー接点４１ａに並列に接続されており、リレー接点（第３のスイッチに相当）４６ａを有するリレー４６及び抵抗器（第３の抵抗器に相当）４５を含む並列回路と抵抗器４２ｄとの直列回路とを備える。抵抗器４２ｄに直列に接続された上記並列回路の数は１に限定されず、２以上であってもよい。スイッチング電源１ｄは、また、ピークホールド回路５３と、抵抗器５４，５５の直列回路と、抵抗器５６，５７の直列回路と、制御部７とを備える。

リレー４６は、リレー接点４６ａが常閉接点であり、リレーコイル４６ｂの一端が１２Ｖ電源とサージ吸収用のダイオード４６ｃのカソードとに接続されている。リレーコイル４６ｂの他端は、ダイオード４６ｃのアノードと、エミッタ接地のＮＰＮ型のトランジスタ４６ｄのコレクタとに接続されている。トランジスタ４６ｄのベースは、抵抗器４６ｅを介して入出力ポート７５における他のポートに接続されている。入出力ポート７５における他のポートから抵抗器４６ｅにロウレベルの信号が印加された場合、トランジスタ４６ｄがオフしてリレーコイル４６ｂの励磁が解除される（即ちリレー４６の駆動が解除される）。これにより、リレー接点４６ａがオンして抵抗器４５がバイパスされる。

上述の構成において、不図示の電源スイッチがオンされて交流電源２がスイッチング電源１ｄに接続された場合、リレー４１及び４６が駆動されるまではリレー接点４１ａがオフであり、リレー接点４６ａがオンであるため、スイッチング回路３ｂの入力側に抵抗器４２ｄが挿入されている。その後、ＰＦＣ制御回路ＩＣ１ｂ及び制御部７に不図示の電源電圧（例えば＋５Ｖ）が供給されてＰＦＣ制御が開始されると共に、制御部７におけるＣＰＵ７１が動作を開始する。

ＣＰＵ７１は、初期化処理にて、抵抗フラグを０にクリアすると共に、入出力ポート７５における一のポート及び他のポートからロウレベルの信号を出力する。この場合、トランジスタ４１ｄ及び４６ｄがオフを維持してリレー４１及び４６が駆動されないため、リレー接点４１ａ及び４４ａ夫々がオフ及びオンに維持される。即ち、スイッチング回路３ｂの入力側に抵抗器４２ｄが挿入され続ける。

その後、適当な時間が経過してスイッチング回路３ｂの出力電圧が目標の電圧に達した場合、ＣＰＵ７１は、入出力ポート７５における一のポートからハイレベルの信号を出力する。これにより、トランジスタ４１ｄがオンとなり、リレー４１が駆動されて抵抗器４２ｄがリレー接点４１ａでバイパスされる。以後、ＣＰＵ７１は、Ａ／Ｄ変換器７６により、スイッチング回路３ｂから出力される直流電圧の大きさと、スイッチング回路３ｂに入力される交流電圧の振幅とを時系列的に検出し、検出結果の差分の大小に基づいてリレー接点４１ａ及び４４ａのオンオフを制御する。

上述した制御部７の動作を示すフローチャートは、形式的には実施の形態３における図６に示すものと同様であるため、図６を流用して要点のみを説明する。なお、第２のリレー接点を第３のリレー接点と読み替える。ここでのＮは、リレー４６及び抵抗器４５を含む並列回路の数を表し、ｍは、Ｎ個の並列回路に含まれるリレー接点４６ａのうちオフに制御されているリレー接点４６ａの数を表す。ｍの初期値は０である。Ｎ個の直列回路に含まれるＮ個の抵抗器４５は、互いに抵抗値が異なっていることが好ましい。

図６の処理が起動された場合、ＣＰＵ７１は、電圧差算出に係るサブルーチンを呼び出した（Ｓ３１）後、抵抗フラグが１にセットされているか否かを判定し（Ｓ３２）、判定結果に応じてリターン値の電圧差が第１電圧より小さいか否か（Ｓ３３）、又は電圧差が第２電圧より大きいか否か（Ｓ３６）を判定する。

抵抗フラグが１にセットされておらず（Ｓ３２：ＮＯ）、且つ電圧差が第１電圧より小さい場合（Ｓ３３：ＹＥＳ）、ＣＰＵ７１は、リレー４１の駆動を解除してリレー接点４１ａをオフに制御する（Ｓ３４）。これにより、スイッチング回路３ｂの入力側に抵抗器４２ｄが挿入される。

一方、抵抗フラグが１にセットされており（Ｓ３２：ＹＥＳ）、且つ電圧差が第２電圧より大きくない場合（Ｓ３６：ＮＯ）、ＣＰＵ７１は、サブルーチンのリターン値の電圧差が再び第１電圧より小さくなったか否かを判定する（Ｓ４１）。電圧差が第１電圧より小さくない場合（Ｓ４１：ＮＯ）、ＣＰＵ７１は、リレー接点４６ａをオフに制御することなく図６の処理を終了する。

リターン値の電圧差が再び第１電圧より小さくなった場合（Ｓ４１：ＹＥＳ）、ＣＰＵ７１は、全てのリレー接点４６ａをオフに制御したか否かを判定するために、ｍがＮであるか否かを判定する（Ｓ４２）。ｍがＮである場合（Ｓ４２：ＹＥＳ）、即ち、既に全てのリレー接点４６ａをオフに制御した場合、ＣＰＵ７１は、そのまま図６の処理を終了する。

これに対し、ｍがＮではない場合（Ｓ４２：ＮＯ）、ＣＰＵ７１は、ｍを１だけインクリメントした（Ｓ４３）後、ｍ番目のリレー接点４６ａ（第３のリレー接点）をオフに制御して（Ｓ４４）図６の処理を終了する。ステップＳ４４の処理により、抵抗器４２ｄに直列接続される抵抗器４５の数が１つ多くなり、スイッチング回路３ｂの入力側に挿入される抵抗器の合成抵抗が大きくなって、スイッチング回路３ｂに入力される交流電圧が更に低下する。

ステップＳ３６で、リターン値の電圧差が第２電圧より大きい場合（Ｓ３６：ＹＥＳ）、ＣＰＵ７１は、リレー接点４１ａをオンに制御した（Ｓ３７）後、抵抗フラグを０にクリアする（Ｓ３８）。その後、ＣＰＵ７１は、全てのリレー４６の駆動を解除して全てのリレー接点４６ａ（第３のリレー接点）をオンに制御し（Ｓ３９）、ｍを０に初期化して（Ｓ４０）図６の処理を終了する。ステップＳ３７からＳ４０までの処理により、リレー接点４１及び全てのリレー接点４６ａは、最初に図６の処理が起動されたときの状態に復帰する。

上述の実施の形態４にあっては、ピークホールド回路５３にて、ダイオードブリッジＤＢ１からの脈流電圧の振幅（即ちリレー接点４１ａのスイッチング回路３ｂ側の交流電圧の振幅）を保持したが、実施の形態１と同様にリレー接点４１ａの交流電源２側の交流電圧の振幅を保持するように構成してもよい。この場合は、リレー接点４１ａをオフに制御した後に、スイッチング回路３ｂからの出力電流を検出するか、又は交流モータ２２の回転数を検出し、検出した出力電流又は回転数に基づいて、更にオフに制御すべきリレー接点４６ａの数を決定すればよい。スイッチング回路３ｂからの直流電圧の大きさと、リレー接点４１ａの交流電源２側の交流電圧の振幅との差分に基づいて、更にオフに制御すべきリレー接点４６ａの数を決定してもよい。

これに対し、本実施の形態４では、リレー接点４１ａがオフに制御されてスイッチング回路３ｂの入力側に抵抗器４２ｄが挿入されたときに、ダイオードブリッジＤＢ１からの脈流電圧の振幅が抵抗器４２ｄにおける電圧降下分だけ低下することに留意する。即ち、スイッチング回路３ｂからの直流電圧の大きさと、ダイオードブリッジＤＢ１からの脈流電圧の振幅との差分が抵抗器４２ｄにおける電圧降下分だけ増大するため、リレー接点４１ａをオフに制御した直後に、上述の電圧差が第２電圧より大きいと判定されることがないように、第２電圧を第１電圧よりも十分に大きくしておく必要がある。

以上のように本実施の形態４によれば、上述の差分が第１電圧より小さくなったことによってリレー接点４１ａをオフに制御した場合、抵抗器４５及びリレー接点４６ａの並列回路を１又は複数直列に接続した回路と抵抗器４２ｄとの直列回路について、上述の差分が第２電圧より小さい範囲内で上述の差分に応じてリレー接点４６ａを順次オフに制御する。
従って、リレー接点４１ａをオフに制御する時にリレー接点４６ａがオンであるように構成することにより、上述の差分の低下に応じて最初にリレー接点４１ａをオフに制御し、続いてリレー接点４６ａをオフに制御することとなるため、抵抗器４２ｄと１又は複数の抵抗器４５との直列抵抗を段階的に大きくすることが可能となる。

（実施の形態５）
実施の形態１及び２、３、４夫々が、交流電源２からの交流電圧を直流電圧に変換して昇圧するスイッチング回路３ａ及び３ｂを備える形態であるのに対し、実施の形態５は、スイッチング回路３ａ又は３ｂで昇圧された直流電圧を降圧して低圧の直流電圧を出力する他のスイッチング回路を更に備える形態である。

一般的に電源装置の制御回路又は制御ＩＣで重大な異常が検出された場合に、制御回路又は制御ＩＣが所謂ラッチ保護された状態となって動作を停止することがある。このような状態は、制御回路又は制御ＩＣに供給される電源電圧が十分に低下して内部のラッチ回路がリセットされるまで継続する。

一方、上記電源装置の入力電圧がコンデンサで平滑された直流電圧である場合、このコンデンサを充電する上位の電源装置又は商用電源がオフされた後であっても、コンデンサに電荷が残留して上記制御回路又は制御ＩＣの電源電圧が長時間低下しないのが実情である。

これに対し、特開２００６−１６６５６１号公報（以下、公報１という）には、過電流の発生時にラッチ保護動作を行う電源装置で、ラッチ解除時間短縮回路により２次側の過電流を検出した場合、入力側の平滑コンデンサの電荷を放電抵抗で放電させる技術が開示されている。また、特開２０１４−６４３７６号公報（以下、公報２という）には、ラッチ保護動作時に発せられるラッチ信号により、制御回路に制御電圧を供給するコンデンサに蓄積された電荷を放電させる技術が開示されている。

しかしながら、制御回路又は制御ＩＣがラッチ保護状態にあることが検知されない場合は、公報１及び２に開示された技術を適用することができない。このような電源装置で例えば上位の電源装置又は商用電源で瞬断が発生した場合、瞬断時間によっては制御回路又は制御ＩＣにおける端子間電圧の関係が崩れてラッチ保護状態となり、復電したときに制御回路又は制御ＩＣが動作しないという問題があった。

本発明の実施の形態５に係るスイッチング電源は、入力される交流電圧が短時間だけ遮断された場合であっても、他のスイッチング回路でラッチ保護が発生するのを防止することを可能にするものである。

図８は、本発明の実施の形態５に係るスイッチング電源の構成を示すブロック図である。図中１００ａはスイッチング電源であり、スイッチング電源１００ａは、上述のスイッチング電源１ａ（又は１ｂ、１ｃ、１ｄの何れか）と、スイッチング回路３ａ（又は３ｂ）からの直流電圧を降圧するスイッチング回路（第２のスイッチング回路に相当）８と、スイッチング回路８への直流電圧の供給をオンオフするリレー接点（第４のスイッチに相当）９１ａを有するリレー９１とを備える。

スイッチング回路８は、スイッチング回路３ａ（又は３ｂ）からの直流電圧がリレー接点９１ａを介して一次コイルの一端に印加される降圧トランスＴ８１と、降圧トランスＴ８１の一次コイルに印加される電圧をスイッチングするＦＥＴを内蔵する降圧制御回路ＩＣ８１とを備える。

降圧トランスＴ８１は、二次コイルの一端が接地電位に接続されており、二次コイルの他端及びタップ夫々がダイオードＤ８１及び８２のアノードに接続されている。ダイオードＤ８１及び８２夫々のカソードと接地電位の間には、コンデンサＣ８１及びＣ８２が接続されている。

降圧制御回路ＩＣ８１は、内蔵するＦＥＴのドレイン及びソース夫々が接続されているＤ端子及びＳ端子と、内部制御回路に電流を供給するためのＶＩＮ端子と、内部回路電源の基準電圧端子であるＶＤＤ端子と、フィードバック信号を入力するためのＦＢ端子とを有する。

ＶＩＮ端子及びＤ端子夫々は、降圧トランスＴ８１の一次コイルの一端及び他端に接続されている。Ｓ端子は、接地電位に接続されている。ＶＤＤ端子は、接地電位との間に安定化用のコンデンサＣ８３が接続されており、ダイオードＤ８１のカソードとの間に、ダイオードＤ８１から電流が流れ込む方向に、ダイオードＤ８３及び抵抗器Ｒ８の直列回路が接続されている。ＦＢ端子は、ダイオードＤ８２のカソードとの間に帰還回路８１が接続されており、接地電位との間にフィルタ８２が接続されている。

リレー９１は、リレー接点９１ａが常開接点であり、リレーコイル９１ｂの一端が接地電位に接続されている。リレーコイル９１ｂの他端は、スイッチング回路３ａ（又は３ｂ）からの直流電圧を分圧する抵抗器９２，９３からなる分圧回路（駆動回路に相当）の分圧点に接続されている。

上述の構成において、降圧制御回路ＩＣ８１が内蔵するＦＥＴによるスイッチング動作により、ダイオードＤ８１及び８２夫々のカソードから、＋１５Ｖ及び＋５Ｖが出力される。降圧制御回路ＩＣ８１は、ＶＤＤ端子に流れ込む電流が一定値に達した場合、内蔵するＦＥＴをオンオフする信号の発信を停止させる。この状態は、所謂ラッチ保護された状態であり、ＶＩＮ端子に印加される直流電圧が遮断されるまで復旧しない。

このようなラッチ保護状態は、例えば交流電源２が瞬断したり、交流電源２との間を接続する不図示の電源スイッチが短時間のうちにオンオフされたりした場合、スイッチング回路３ａ（又は３ｂ）が有するコンデンサＣ１に蓄積された電荷によって、ＶＩＮ端子の電圧が十分に低下し切らないうちに再び上昇するときに発生することがある。

これに対し、本実施の形態５は、スイッチング回路３ａ（又は３ｂ）からの直流電圧が一定の電圧より低下した場合に、スイッチング回路８への直流電圧の供給を速やかに停止する構成である。即ち、スイッチング回路３ａ（又は３ｂ）からの直流電圧が所定の閾値より低くなった場合に、リレーコイル９１ｂの励磁電流が減少してリレー９１の駆動が解除され、リレー接点９１ａがオフする。

上記所定の閾値となり得る電圧値は、スイッチング回路３ａ（又は３ｂ）が正常に動作しているときに出力する直流電圧の下限値より低く、且つ、スイッチング回路３ａ（又は３ｂ）が動作を一旦停止した後に再開する過程で、スイッチング回路８に入力される直流電圧がそれ以上低下しない限り、降圧制御回路ＩＣ８１がラッチ保護状態に陥ることがない電圧の下限値より高い電圧値である。スイッチング回路３ａ（又は３ｂ）からの直流電圧が上記のような閾値より低下した場合は、スイッチング回路８への直流電圧の供給が停止されるため、その後スイッチング回路８への直流電圧の供給が再開された場合であっても、スイッチング回路８が正常にリセットされた状態から動作を再開する。

以上のように本実施の形態５によれば、抵抗器９２，９３からなる分圧回路の分圧電圧がリレー９１のリレーコイル９１ｂに印加されることにより、スイッチング回路８へ直流電圧が供給される。
従って、スイッチング回路８への直流電圧の供給を、ソフトウェアの介在なしにハードウェア回路にてオンオフすることが可能となる。

（実施の形態６）
実施の形態５が、抵抗器９２，９３からなる分圧回路の分圧電圧で直接的にリレー９１のリレーコイル９１ｂを励磁してリレー９１を駆動することにより、リレー接点９１ａを介してスイッチング電源８に直流電圧を供給する形態であるのに対し、実施の形態６は、上記分圧回路の分圧電圧に基づいてオンオフするＦＥＴを介してスイッチング電源８に直流電圧を供給する形態である。

図９は、本発明の実施の形態６に係るスイッチング電源の構成を示すブロック図である。図中１００ｂはスイッチング電源であり、スイッチング電源１００ｂは、上述のスイッチング電源１ａ（又は１ｂ、１ｃ、１ｄの何れか）と、スイッチング回路８と、スイッチング回路８への直流電圧の供給をオンオフするＰチャネル型のＦＥＴ（第４のスイッチに相当）９４と、抵抗器９２，９３の接続点及び接地電位の間に接続されたツェナダイオード９５及び抵抗器９６の直列回路とを備える。

ＦＥＴ９４は、ソースにスイッチング回路３ａ（又は３ｂ）からの直流電圧が印加されており、ドレインからスイッチング回路８に直流電圧が供給される。ＦＥＴ９４のソース及びゲート間には、抵抗器９４ａが接続されている。ＦＥＴ９４のゲートは、抵抗器９４ｂを介してＮＰＮ型のエミッタ接地のトランジスタ９４ｃのコレクタに接続されている。トランジスタ９４ｃのベースは、ツェナダイオード９５のアノード及び抵抗器９６の接続点に抵抗器９４ｄを介して接続されている。抵抗器９２，９３，９４ａ、９４ｄ，９６、ダイオード９５及びトランジスタ９４ｃが駆動回路に相当する。

上述の構成において、スイッチング回路３ａ（又は３ｂ）からの直流電圧が所定の閾値より低くなった場合、抵抗器９２，９３からなる分圧回路の分圧電圧が、ツェナダイオード９５のツェナ電圧にトランジスタ９４ｃのベースエミッタ間の電圧を加えた電圧より高くなってトランジスタ９４ｃがオンする。これにより、ＦＥＴ９４がオフしてスイッチング回路８への直流電圧の供給が停止されるため、その後スイッチング回路８への直流電圧の供給が再開された場合であっても、スイッチング回路８がリセットされた状態から動作を再開する。

以上のように実施の形態５又は６によれば、スイッチング回路３ａ（又は３ｂ）からの直流電圧が所定の閾値より低い場合、スイッチング回路３ａ（又は３ｂ）からの直流電圧を降圧するスイッチング回路８への直流電圧の供給をオフする。
従って、スイッチング回路３ａ（又は３ｂ）からの直流電圧が所定の閾値より低いときに、スイッチング回路８への直流電圧の供給が積極的に停止させられるため、降圧制御回路ＩＣ８１がラッチ保護状態に陥るのを防止することが可能となる。

また、実施の形態５又は６によれば、スイッチング回路３ａ（又は３ｂ）からの直流電圧を抵抗器９２，９３からなる分圧回路で分圧した電圧に基づいて、リレー接点９１ａ（又はＦＥＴ９４）をオフする。
従って、分圧回路の分圧比を選択することにより、スイッチング回路３ａ（又は３ｂ）からの直流電圧が所定の閾値より低くなったときにリレー接点９１ａ（又はＦＥＴ９４）をオフすることが可能となる。

更に、実施の形態６によれば、抵抗器９２，９３からなる分圧回路の分圧電圧で直接的にリレーコイル９１ｂを駆動する必要がないため、実施の形態５の場合と比較して抵抗器９２，９３の抵抗値を大きくすることができ、ＦＥＴ９４の駆動回路の消費電力を大幅に削減することが可能となる。

今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施の形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

以上の実施の形態に関し、更に以下の付記を開示する。

本発明の一態様に係るスイッチング電源は、交流電圧をスイッチング回路（３ａ又は３ｂ）によるスイッチング動作で直流電圧に変換して昇圧するスイッチング電源（１ａ又は１ｂ）において、前記スイッチング回路（３ａ又は３ｂ）への交流電圧の供給をオンオフするスイッチ（４１ａ）と、該スイッチ（４１ａ）の両端間に接続された抵抗器（４２ａ又は４２ｂ）と、前記スイッチング回路（３ａ又は３ｂ）で昇圧した直流電圧の大きさと前記スイッチ（４１ａ）の一端又は他端における交流電圧の振幅との差分の大小に応じて前記スイッチ（４１ａ）のオンオフを制御する制御部（６又は７）とを備えることを特徴とする。

本願にあっては、抵抗器及びスイッチの並列回路を介してスイッチング回路に供給される交流電圧をスイッチング動作により直流電圧に変換して昇圧する。制御部は、スイッチング回路で昇圧した直流電圧の大きさと、上記並列回路の一端又は他端における交流電圧の振幅との差分が大から小に（又は小から大に）変化する間にスイッチをオンからオフに（又はオフからオンに）制御する。
これにより、スイッチング回路から出力される直流電圧の大きさと、外部からの交流電圧の振幅との差分が大から小に変化する間にスイッチがオンからオフに切り替わって、スイッチング回路の入力側に抵抗器が挿入される。

本発明の一態様に係るスイッチング電源は、前記抵抗器（４２ｂ）は、正の抵抗温度係数を有するＰＴＣ素子であることを特徴とする。

本願にあっては、上述の差分が所定の第１電圧より小さい場合にスイッチをオフに制御して抵抗器のバイパスを解除し、その後、上述の差分が第１電圧よりも上昇して所定の第２電圧より大きくなった場合にスイッチをオンに制御して上記抵抗器をバイパスする。
これにより、上述の差分が所定の第１電圧より小さくなったときにスイッチング回路の入力側に抵抗器が挿入される。そして、上述の差分が第２電圧より大きくなったときに抵抗器の挿入が解除される。

本発明の一態様に係るスイッチング電源は、前記制御部（６又は７）は、前記差分が第１電圧より小さい場合に前記スイッチ（４１ａ）をオフし、前記スイッチ（４１ａ）をオフした後、前記差分が前記第１電圧を上回る第２電圧より大きい場合に前記スイッチ（４１ａ）をオンすることを特徴とする。

本願にあっては、上記抵抗器が正の抵抗温度係数を有するＰＴＣ素子であるため、スイッチング回路の立ち上がり時にスイッチがオフであるように構成した場合は、スイッチング回路への入力電流が自律的に制限される。

本発明の一態様に係るスイッチング電源は、前記抵抗器（４２ｃ）に第２の抵抗器（４３）及び第２のスイッチ（４４ａ）の直列回路が並列に接続されており、前記制御部（７）は、前記スイッチ（４１ａ）をオフした場合、前記差分が前記第２電圧より小さい範囲内で前記差分に応じて前記第２のスイッチ（４４ａ）をオフすることを特徴とする。

本願にあっては、上述の差分が第１電圧より小さくなったことによってスイッチをオフに制御した場合、第２の抵抗器及び第２のスイッチの直列回路と上記抵抗器との並列回路について、上述の差分が第２電圧より小さい範囲内で上述の差分に応じて第２のスイッチをオフに制御する。
これにより、スイッチをオフに制御する時に第２のスイッチがオンであるように構成した場合は、上述の差分の低下に応じて最初にスイッチがオフに制御され、続いて第２のスイッチがオフに制御されるため、抵抗器及び第２の抵抗器の並列抵抗が段階的に大きくなる。

本発明の一態様に係るスイッチング電源は、前記抵抗器（４２ｄ）に第３の抵抗器（４５）及び第３のスイッチ（４６ａ）の並列回路が直列に接続されており、前記制御部（７）は、前記スイッチ（４１ａ）をオフした場合、前記差分が前記第２電圧より小さい範囲内で前記差分に応じて前記第３のスイッチ（４６ａ）をオフすることを特徴とする。

本願にあっては、上述の差分が第１電圧より小さくなったことによってスイッチをオフに制御した場合、第２の抵抗器及び第２のスイッチの並列回路と上記抵抗器との直列回路について、上述の差分が第２電圧より小さい範囲内で上述の差分に応じて第２のスイッチをオフに制御する。
これにより、スイッチをオフに制御する時に第２のスイッチがオンであるように構成した場合は、上述の差分の低下に応じて最初にスイッチがオフに制御され、続いて第２のスイッチがオフに制御されるため、抵抗器及び第２の抵抗器の直列抵抗が段階的に大きくなる。

本発明の一態様に係るスイッチング電源は、前記スイッチング回路（３ａ又は３ｂ）からの直流電圧を降圧する第２のスイッチング回路（８）と、該第２のスイッチング回路（８）への直流電圧の供給をオンオフする第４のスイッチ（９１ａ又は９４）と、前記スイッチング回路（３ａ又は３ｂ）からの直流電圧が所定の閾値より低い場合、前記第４のスイッチ（９１ａ又は９４）をオフする駆動回路とを備えることを特徴とする。

本願にあっては、上述のスイッチング回路からの直流電圧が所定の閾値より低い場合、スイッチング回路からの直流電圧を降圧する第２のスイッチング回路への直流電圧の供給をオフする。
これにより、スイッチング回路からの直流電圧が所定の閾値より低くなったときに、第２のスイッチング回路の動作が積極的に停止させられる。

本発明の一態様に係るスイッチング電源は、前記駆動回路は、前記スイッチング回路（３ａ又は３ｂ）からの直流電圧を分圧する分圧回路（９２，９３）を有し、該分圧回路（９２，９３）の分圧電圧に基づいて前記第４のスイッチ（９１ａ又は９４）をオフすることを特徴とする。

本願にあっては、上述のスイッチング回路からの直流電圧を分圧回路で分圧した電圧に基づいて、第４のスイッチをオフする。
これにより、スイッチング回路からの直流電圧が所定の閾値より低くなったときに第４のスイッチがオフするように、分圧回路の分圧比が選択される。

本発明の一態様に係るスイッチング電源は、前記第４のスイッチ（９１ａ）は、前記分圧電圧がリレーコイル（９１ｂ）に印加されて駆動されるリレー（９１）のリレー接点であることを特徴とする。

本願にあっては、分圧回路の分圧電圧がリレーのリレーコイルに印加されることにより、第２のスイッチング回路へ直流電圧が供給される。
これにより、第２のスイッチング回路への直流電圧の供給が、ハードウェア回路にてオンオフされる。

１ａ、１ｂ、１ｃ、１ｄ、１００ａ、１００ｂ スイッチング電源
２ 交流電源
２１ インバータ回路
２２ 交流モータ
３ａ、３ｂ スイッチング回路
ＤＢ１ ダイオードブリッジ
４１、４４、４６ リレー
４１ａ、４４ａ、４６ａ リレー接点
４２ａ、４２ｃ、４２ｄ、４３、４５ 抵抗器
４２ｂ ＰＴＣ素子
５３ ピークホールド回路
６ 制御部
６１ 差動増幅器
６６ 比較器
７ 制御部
７１ ＣＰＵ
７２ ＲＯＭ
７５ 入出力ポート
７６ Ａ／Ｄ変換器
８ スイッチング回路
ＩＣ８１ 降圧制御回路
９１ リレー
９１ａ リレー接点
９２、９３ 抵抗器

Claims (8)

1. 交流電圧をスイッチング回路によるスイッチング動作で直流電圧に変換して昇圧するスイッチング電源において、
   前記スイッチング回路への交流電圧の供給をオンオフするスイッチと、
   該スイッチの両端間に接続された抵抗器と、
   前記スイッチング回路で昇圧した直流電圧の大きさと前記スイッチの一端又は他端における交流電圧の振幅との差分の大小に応じて前記スイッチのオンオフを制御する制御部と
   を備える
   ことを特徴とするスイッチング電源。
2. 前記抵抗器は、正の抵抗温度係数を有するＰＴＣ素子であることを特徴とする請求項１に記載のスイッチング電源。
3. 前記制御部は、前記差分が第１電圧より小さい場合に前記スイッチをオフし、前記スイッチをオフした後、前記差分が前記第１電圧を上回る第２電圧より大きい場合に前記スイッチをオンすることを特徴とする請求項１又は２に記載のスイッチング電源。
4. 前記抵抗器に第２の抵抗器及び第２のスイッチの直列回路が並列に接続されており、
   前記制御部は、前記スイッチをオフした場合、前記差分が前記第２電圧より小さい範囲内で前記差分に応じて前記第２のスイッチをオフする
   ことを特徴とする請求項３に記載のスイッチング電源。
5. 前記抵抗器に第３の抵抗器及び第３のスイッチの並列回路が直列に接続されており、
   前記制御部は、前記スイッチをオフした場合、前記差分が前記第２電圧より小さい範囲内で前記差分に応じて前記第３のスイッチをオフする
   ことを特徴とする請求項３又は４に記載のスイッチング電源。
6. 前記スイッチング回路からの直流電圧を降圧する第２のスイッチング回路と、
   該第２のスイッチング回路への直流電圧の供給をオンオフする第４のスイッチと、
   前記スイッチング回路からの直流電圧が所定の閾値より低い場合、前記第４のスイッチをオフする駆動回路と
   を備えることを特徴とする請求項１から５の何れか１項に記載のスイッチング電源。
7. 前記駆動回路は、
   前記スイッチング回路からの直流電圧を分圧する分圧回路を有し、
   該分圧回路の分圧電圧に基づいて前記第４のスイッチをオフする
   ことを特徴とする請求項６に記載のスイッチング電源。
8. 前記第４のスイッチは、前記分圧電圧がリレーコイルに印加されて駆動されるリレーのリレー接点である
   ことを特徴とする請求項７に記載のスイッチング電源。

Images