JP2017135246A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】パワートランジスタをブレードダイシングした場合、裏面電極膜の切断時に切断刃に目詰まりを起こさない半導体装置及びその製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板１Ｓの表面側に溝ＤＩＴ１を形成した後、半導体基板の裏面側から溝に達するまで研削する研削工程を実施する。そして、研削工程によって分離された半導体基板の裏面に裏面電極ＢＥを形成する。次にエキスパンジョン工程によって、裏面電極を切断し、複数の半導体チップＣＨＰ１を分離する。【選択図】図１４

Description

本発明は、半導体装置およびその製造技術に関し、例えば、半導体チップの裏面に裏面電極を有する半導体装置に適用して有効な技術に関する。
国際公開第２００５／０２２６０９号（特許文献１）には、半導体ウェハの表面に粘着フィルムを貼り付けた後、半導体ウェハの裏面に金属膜を形成する技術が記載されている。
特開２００２−０１６０２１号公報（特許文献２）および特開２０１４−１８３０９７号公報（特許文献３）には、半導体ウェハの裏面研削を実施する前にダイシングを実施する、いわゆる「先ダイシング」に関する技術が記載されている。
国際公開第２００５／０２２６０９号 特開２００２−０１６０２１号公報 特開２０１４−１８３０９７号公報
近年、パワートランジスタが形成された半導体チップでは、半導体チップの厚さ方向に電流を流す構造が採用されているため、半導体チップの裏面に金属膜からなる裏面電極が形成される。また、パワートランジスタのオン抵抗を低減するために、パワートランジスタが形成された半導体チップの薄厚化が進んでいる。
このように構成された半導体チップは、例えば、以下に示す工程によって製造される。すなわち、半導体ウェハの裏面研削を実施して、半導体ウェハの薄厚化を実施した後、半導体ウェハの裏面に裏面電極を形成する。そして、半導体ウェハをブレードダイシングすることにより、半導体ウェハを複数の半導体チップに個片化する。
ところが、本発明者が検討したところ、上述した工程では、半導体ウェハの薄厚化が進むにつれて、半導体ウェハのダイシングが困難となることが明らかとなった。なぜなら、ブレードダイシングでは、半導体ウェハの薄厚化が進むと、ブレードの面状態を整えるドレッシング効果が低下するからである。さらに、半導体ウェハの裏面に裏面電極が形成されているため、裏面電極を構成する柔らかな金属膜に起因するブレードの目詰まりが生じるのである。したがって、従来のブレードダイシングでは、裏面電極が形成され、かつ、薄厚化された半導体ウェハを複数の半導体チップに個片化することが困難となりつつある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法は、基板の表面側に溝を形成した後、基板の裏面側から溝に達するまで研削する研削工程を実施する。そして、研削工程によって分離された基板の裏面に裏面電極を形成する。
一実施の形態によれば、半導体装置の歩留り向上を図ることができる。
関連技術における半導体装置の製造工程を示す断面図である。 図１に続く半導体装置の製造工程を示す断面図である。 図２に続く半導体装置の製造工程を示す断面図である。 図３に続く半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 実施の形態１における半導体チップの外形形状を示す断面図である。 セル形成領域に形成されている単位トランジスタのデバイス構造の一例を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 変形例１における半導体装置の製造工程を示す断面図である。 変形例１における半導体装置の製造方法で製造した半導体チップの構造を示す断面図である。 変形例２における半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
＜用語の説明＞
本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数十万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。特に、本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。
＜関連技術の説明＞
まず、関連技術における半導体装置の製造方法について説明し、その後、この関連技術に存在する改善すべき事項について説明する。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
図１に示すように、例えば、シリコンからなる半導体基板１Ｓ（半導体ウェハＷＦ）を準備する。そして、半導体基板１Ｓの表面側（素子形成面側）に、「パワートランジスタ」のデバイス構造を形成する。特に、図１では、半導体基板１Ｓの表面側に形成される「パワートランジスタ」のデバイス構造の図示は省略している一方、図１では、「パワートランジスタ」のソースと電気的に接続されるソース電極ＳＥが図示されている。このソース電極ＳＥは、例えば、アルミニウム膜やアルミニウム合金膜から構成されており、半導体基板１Ｓ上にアルミニウム膜を成膜した後、フォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより形成される。
次に、図２に示すように、ソース電極ＳＥを形成した半導体基板１Ｓの素子形成面を覆うように表面保護テープＰＴ１を貼り付ける。その後、図３に示すように、例えば、グラインダを使用することにより、表面保護テープＰＴ１を貼り付けた半導体基板１Ｓの表面とは反対側の裏面から半導体基板１Ｓを研削する。これにより、半導体基板１Ｓの薄厚化が実現される。このとき、研削した半導体基板１Ｓの裏面には、研削時の応力によって、破砕層ＢＫＬ１（加工歪）が形成される。この破砕層ＢＫＬ１が残存していると、「パワートランジスタ」のエピタキシャル層（ドリフト層）におけるオン抵抗の低減が困難となる。このことから、図４に示すように、破砕層ＢＫＬ１を除去する。具体的には、フッ硝酸を使用したウェット処理によって、破砕層ＢＫＬ１を除去する（ストレスリリーフ）。
続いて、図５に示すように、破砕層ＢＫＬ１を除去した半導体基板１Ｓの裏面に裏面電極ＢＥを形成する。この裏面電極ＢＥは、例えば、チタン膜（Ｔｉ膜）とニッケル膜（Ｎｉ膜）と銀膜（Ａｇ膜）との積層膜や、チタン膜（Ｔｉ膜）とニッケル膜（Ｎｉ膜）と金膜（Ａｕ膜）との積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。そして、図６に示すように、ソース電極ＳＥを覆うように形成されている表面保護テープＰＴ１を半導体基板１Ｓから剥離する。
次に、図７に示すように、裏面電極ＢＥをダイシングテープＤＴに接触させるようにして、ダイシングテープＤＴ上に半導体基板１Ｓを配置する。その後、図８に示すように、半導体基板１Ｓに形成されている複数のチップ領域を個片化する。具体的には、複数のチップ領域を区画するスクライブ領域に沿って、半導体基板１Ｓをブレードダイシングすることにより、半導体基板１Ｓ（半導体ウェハＷＦ）から複数の半導体チップＣＨＰを取得する。このようにして、関連技術における半導体装置の製造方法によれば、裏面電極ＢＥが形成された半導体チップＣＨＰを製造することができる。
＜改善の検討＞
上述したように、関連技術における半導体装置の製造方法は、半導体基板１Ｓの薄厚化と裏面電極の形成とを実施した後、ダイシングを実施している。ところが、本発明者の検討によると、半導体基板１Ｓの薄厚化が進むにつれて、関連技術で説明した方法では、半導体基板１Ｓのブレードダイシングが困難となることが判明した。特に、半導体基板１Ｓの裏面に裏面電極が形成され、かつ、半導体基板１Ｓの厚さが４０μｍ以下まで薄厚化された状態で、ブレードダイシングを実施する場合、ダイシングの困難性が顕在化する。
以下に、この理由について説明する。例えば、ブレードダイシングでは、切断刃を回転させながら、半導体基板１Ｓを切断する。このとき、切断刃によって切削されたシリコン面は、切断刃に対して砥石のような機能を発揮する。すなわち、切断刃によって切削されたシリコン面によって、切断刃の表面状態が整えられる結果、切断刃の状態が良好に維持された状態で、半導体基板１Ｓのダイシングを実施することができる。つまり、切断刃によって切削されたシリコン面は、切断刃の表面状態を整えるコンディショニング機能を有し、この現象は、ドレッシング効果と呼ばれる。したがって、切断刃による半導体基板１Ｓのダイシングを良好にするためには、シリコン面によるドレッシング効果が必要不可欠である。この点に関し、半導体基板１Ｓの厚さが厚い場合には、充分なシリコン面が発生するため、ドレッシング効果は大きくなる。このことから、半導体基板１Ｓの厚さが厚い場合には、ダイシング不良が問題点として顕在化しないと考えることができる。
ところが、半導体基板１Ｓの厚さが薄くなると、ドレッシング効果を発揮するために必要なシリコン切断面積が得られなくなることで、ドレッシング効果が低下するのである。この結果、半導体基板１Ｓの薄厚化に伴って、ダイシング不良が問題点として顕在化する。
さらには、半導体基板１Ｓの裏面に裏面電極ＢＥが形成されていることも、ダイシング不良が発生する一因となる。すなわち、半導体基板１Ｓを構成するシリコンに比べて、裏面電極ＢＥを構成する金属は柔らかいという性質を有している。ここで、切断刃は、互いに特性の異なる硬いシリコンと柔らかい金属との両方を切断すること自体を想定しておらず、一種類の切断刃では、硬いシリコンと柔らかい金属の両方を良好に切断することは困難なのである。その上、柔らかい金属を回転する切断刃で切断する場合、金属の柔らかさによって、金属が切断刃にまとわりつく結果、切断刃に目詰まりが発生し、切削性能を低下させる。
以上のことから、半導体基板１Ｓの薄厚化に起因するドレッシング効果の低下と、シリコンの切断に使用される切断刃を裏面電極ＢＥという異種材料の切断にも併用することに起因する目詰まりなどの発生という相乗要因によって、関連技術で説明した方法では、ダイシング不良が発生するのである。つまり、裏面電極ＢＥが形成され、かつ、薄厚化された半導体基板１Ｓをダイシングする方法として、関連技術で説明した方法を採用する場合、改善すべき事項が存在するのである。
そこで、本実施の形態１では、関連技術で説明した方法に存在する改善の余地に対する対策を施すことにより、裏面電極ＢＥが形成され、かつ、薄厚化された半導体基板１Ｓを良好にダイシングする方法を実現している。以下では、改善の余地に対する工夫を施した本実施の形態１における技術的思想について、図面を参照しながら説明することにする。
＜実施の形態１における半導体装置の製造方法＞
以下では、本実施の形態１における半導体装置の製造方法について説明する。まず、図９に示すように、例えば、シリコンからなる半導体基板１Ｓ（半導体ウェハＷＦ）を準備する。そして、半導体基板１Ｓの表面側（素子形成面側）に、「パワートランジスタ」のデバイス構造を形成する。半導体基板１Ｓは、境界領域となるスクライブ領域で区画された複数のチップ領域を有し、複数のチップ領域のそれぞれに「パワートランジスタ」（半導体素子）が形成される。特に、図９では、半導体基板１Ｓの表面側に形成される「パワートランジスタ」のデバイス構造の図示は省略している一方、図９では、「パワートランジスタ」のソースと電気的に接続されるソース電極ＳＥが図示されている。このソース電極ＳＥは、例えば、アルミニウム膜やアルミニウム合金膜から構成されており、半導体基板１Ｓ上にアルミニウム膜を成膜した後、フォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより形成される。
次に、図１０に示すように、複数のチップ領域を区画するスクライブ領域に溝ＤＩＴ１を形成する。具体的には、回転した切断刃をスクライブ領域に押し当てることにより、スクライブ領域に溝ＤＩＴ１を形成する。このとき、溝ＤＩＴ１の断面形状は、素子形成面を上側にして見た場合に逆テーパ形状となる。すなわち、「溝ＤＩＴ１の断面形状が逆テーパ形状になっている」とは、半導体基板１Ｓの表面（素子形成面）と溝ＤＩＴ１のなす角度が９０度よりも大きいことを意味する。言い換えれば、「溝ＤＩＴ１の断面形状が逆テーパ形状になっている」とは、溝ＤＩＴ１の側面が、半導体基板１Ｓの表面（素子形成面）から裏面にかけて、溝ＤＩＴ１の幅が小さくなる方向に傾斜している形状を意味する。
具体的な一例として、図１０に示すように、溝ＤＩＴ１の断面形状は、素子形成面を上側にして見た場合に逆三角形形状をしている。この逆三角形形状の溝ＤＩＴ１は、逆三角形形状の先端部を有する切断刃を使用することにより形成することができる。なお、溝ＤＩＴ１の断面形状は、逆三角形形状に限らず、例えば、逆台形形状であってもよい。この場合、逆台形形状の溝ＤＩＴ１は、逆台形形状の先端部を有する切断刃を使用することにより形成することができる。ここで、図１０に示すように、切断刃の回転に起因する応力によって、溝ＤＩＴ１の内壁に加工歪である破砕層ＢＫＬ２が必然的に形成される。なお、逆三角形形状とは、底辺が頂点よりも上方にある三角形として定義され、逆台形形状とは、上底の長さが下底の長さよりも長い台形形状として定義される。
続いて、図１１に示すように、溝ＤＩＴ１を形成した半導体基板１Ｓの表面にソース電極ＳＥを覆う表面保護テープＰＴ１を貼り付ける。その後、図１２に示すように、半導体基板１Ｓの裏面側から溝ＤＩＴ１に達するまで半導体基板１Ｓを研削する。これにより、半導体基板１Ｓは、薄厚化された後、研削面が溝ＤＩＴ１に達した時点で、複数の半導体チップＣＨＰ１に個片化される。このとき、半導体チップＣＨＰ１の裏面には、研削による破砕層ＢＫＬ１が形成される。したがって、図１２に示すように、個々の半導体チップＣＨＰ１において、側面には、破砕層ＢＫＬ２が形成され、かつ、裏面には、破砕層ＢＫＬ１が形成されることになる。
その後、図１３に示すように、個々の半導体チップＣＨＰ１の裏面に形成されている破砕層ＢＫＬ１と、貫通した溝ＤＩＴ１の内壁（個々の半導体チップＣＨＰ１の側面）に形成されている破砕層ＢＫＬ２とを除去する（加工歪除去工程）。このとき、破砕層ＢＫＬ１および破砕層ＢＫＬ２の除去は、関連技術とは異なり、薬液を使用したウェット処理ではなく、ガスを使用したプラズマ処理によって実施される。
次に、図１４に示すように、裏面研削工程によって分離された半導体基板１Ｓの裏面に裏面電極ＢＥを形成する。言い換えれば、複数の半導体チップＣＨＰ１の裏面にわたって、裏面電極ＢＥが形成される。この裏面電極ＢＥは、例えば、チタン膜（Ｔｉ膜）とニッケル膜（Ｎｉ膜）と銀膜（Ａｇ膜）との積層膜や、チタン膜（Ｔｉ膜）とニッケル膜（Ｎｉ膜）と金膜（Ａｕ膜）との積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。そして、図１５に示すように、ソース電極ＳＥを覆うように形成されている表面保護テープＰＴ１を半導体基板１Ｓから剥離した後、裏面電極ＢＥをダイシングテープＤＴに接触させるようにして、ダイシングテープＤＴ上に個片化された複数の半導体チップＣＨＰ１のそれぞれを配置する。
続いて、本実施の形態１における半導体装置の製造方法では、複数の半導体チップＣＨＰ１の間の間隔を広げるエキスパンジョン工程が実施される。これにより、複数の半導体チップＣＨＰ１のそれぞれに形成される裏面電極ＢＥが繋がっている場合、エキスパンジョン工程によって、複数の半導体チップＣＨＰ１のそれぞれに形成されている裏面電極ＢＥは、互いに分離される。なお、図１４では、複数の半導体チップＣＨＰ１の裏面にわたって、一体的に裏面電極ＢＥが形成されている態様について図示されているが、これに限らず、複数の半導体チップＣＨＰ１のそれぞれに形成される裏面電極ＢＥが、既に、図１４に示す工程（裏面電極形成工程）において、互いに分離されている場合もある。
以上のようにして、本実施の形態１における半導体装置の製造方法によれば、裏面電極ＢＥが形成された半導体チップＣＨＰ１を製造することができる。
＜実施の形態１における製法上の特徴＞
次に、本実施の形態１における半導体装置の製造方法の特徴点について説明する。本実施の形態１における第１特徴点は、例えば、図１３〜図１４に示すように、薄厚化した半導体基板１Ｓを複数の半導体チップＣＨＰ１に個片化した後、複数の半導体チップＣＨＰ１の裏面に裏面電極ＢＥを形成する点にある。言い換えれば、本実施の形態１における第１特徴点は、裏面電極ＢＥを形成する前に、薄厚化した半導体基板１Ｓを複数の半導体チップＣＨＰ１に個片化する点にある。これにより、本実施の形態１によれば、例えば、関連技術のように、互いに異なる材料である半導体基板１Ｓと裏面電極ＢＥとの切断に一種類の切断刃を併用する必要がなくなる。すなわち、本実施の形態１によれば、裏面電極ＢＥを形成した半導体チップＣＨＰ１を製造するにあたって、半導体基板１Ｓの裏面に裏面電極ＢＥを形成する前に、半導体基板１Ｓを複数の半導体チップＣＨＰ１に個片化する。このため、半導体基板１Ｓを複数の半導体チップＣＨＰ１に個片化する際には、裏面電極ＢＥを切断することを考慮する必要がなくなる。つまり、本実施の形態１における第１特徴点によれば、半導体基板１Ｓを構成するシリコンと、裏面電極ＢＥを構成する金属との両方を切断する必要がなくなる結果、関連技術のように、一種類の切断刃で硬いシリコンと柔らかい金属の両方を切断する必要がなくなる。このことは、本実施の形態１における第１特徴点によれば、一種類の切断刃で硬いシリコンと柔らかい金属の両方を切断する必要がある関連技術に比べて、半導体チップＣＨＰ１の個片化工程における製造歩留りを向上できるポテンシャルを秘めていることを意味している。このように、本実施の形態１における第１特徴点の根底に存在する基本思想は、関連技術のように、裏面電極ＢＥを形成した後に個片化工程を実施するのではなく、予め裏面電極ＢＥを形成する前に個片化工程を実施するという思想である。これにより、本実施の形態１によれば、裏面電極ＢＥを有し、かつ、薄厚化された半導体チップＣＨＰ１の製造歩留りを向上することができる。
特に、本実施の形態１では、上述した第１特徴点を具現化するために様々な工夫を施しており、この工夫点の１つが、本実施の形態１における第２特徴点である。具体的に、本実施の形態１における第２特徴点は、例えば、図１０に示すように、回転する切断刃によって、半導体基板１Ｓの表面側に溝ＤＩＴ１を形成し、その後、図１２に示すように、半導体基板１Ｓの裏面側から溝ＤＩＴ１に達するまで半導体基板１Ｓを研削する点にある。これにより、半導体基板１Ｓを複数の薄厚化した半導体チップＣＨＰ１に個片化することができる。例えば、薄厚化した半導体チップＣＨＰ１を得るためには、まず、半導体基板１Ｓを研削して薄厚化した後、薄厚化した半導体基板１Ｓを回転する切断刃でダイシングすることにより、薄厚化した半導体チップＣＨＰ１を取得する技術が考えられる。ところが、この技術では、薄厚化した半導体基板１Ｓを回転する切断刃でダイシングすることになり、この構成では、充分なドレッシング効果を得ることができない。したがって、この技術では、ドレッシング効果の低下に起因してダイシング不良が顕在化する。
これに対し、本実施の形態１における第２特徴点では、まず、図１０に示すように、研削する前の厚い半導体基板１Ｓに対して、回転する切断刃によって、半導体基板１Ｓの表面側に溝ＤＩＴ１を形成する。このことから、溝ＤＩＴ１を形成する工程では、厚い半導体基板１Ｓに対して切断刃を使用するため、充分なドレッシング効果を得ることができる。次に、本実施の形態１における第２特徴点では、例えば、図１２に示すように、半導体基板１Ｓの裏面側から溝ＤＩＴ１に達するまで半導体基板１Ｓを研削する。これにより、半導体基板１Ｓを薄厚化しながら、最終的に、研削面が溝ＤＩＴ１に達した時点で、半導体基板１Ｓは、複数の半導体チップＣＨＰ１に個片化される。
このように、本実施の形態１における第２特徴点は、予め表面側に溝ＤＩＴ１を形成した後、裏面側から半導体基板１Ｓを研削することにより、複数の半導体チップＣＨＰ１に個片化するものであり、薄厚化した半導体基板１Ｓを回転する切断刃でダイシングするという工程は存在しない。このことは、本実施の形態１によれば、ドレッシング効果の低下によって、ダイシング不良が生じるポテンシャルを回避することができることを意味する。つまり、本実施の形態１では、薄厚化した半導体基板１Ｓの切断刃によるダイシング工程に替えて、予め表面側に溝ＤＩＴ１を形成した後、裏面側から半導体基板１Ｓを研削する工程を採用している。これにより、切断刃による裏面電極を切削する事による目詰まりに左右されることなく、半導体基板１Ｓを個片化する工程の信頼性を確実に向上することができる。この結果、本実施の形態１における第２特徴点によれば、薄厚化された半導体チップＣＨＰ１の製造歩留りを向上することができるという顕著な効果が得られる。
実施の形態１における第１特徴点によれば、薄厚化した半導体基板１Ｓを複数の半導体チップＣＨＰ１に個片化した後、複数の半導体チップＣＨＰ１の裏面に裏面電極ＢＥを形成することになる。この場合、以下に示す検討事項が存在する。すなわち、例えば、図１４に示すように、本実施の形態１における半導体装置の製造工程では、表面側から裏面側に貫通する溝ＤＩＴ１で分離された半導体基板１Ｓの裏面に裏面電極ＢＥを形成することになる。ここで、裏面電極ＢＥは、例えば、スパッタリング法を使用することにより形成されるが、半導体チップＣＨＰ１間に溝ＤＩＴ１による隙間が存在するため、裏面電極ＢＥは、半導体チップＣＨＰ１の裏面だけでなく、隙間を通じて、半導体チップＣＨＰ１の側面にも裏面電極ＢＥが形成されてしまうおそれがある。この場合、半導体チップＣＨＰ１の側面に形成される不所望な裏面電極ＢＥを介して、半導体チップＣＨＰ１の表面に形成されたソース電極ＳＥと、半導体チップＣＨＰ１の裏面に形成された裏面電極ＢＥとが電気的に接続するおそれがある。これは、半導体チップＣＨＰ１に形成された「パワートランジスタ」のソース電極ＳＥと裏面電極ＢＥ（ドレイン電極）とがショートしてしまうポテンシャルが高まることを意味し、これによって、半導体装置の信頼性が低下することになる。つまり、本実施の形態１における第１特徴点によれば、裏面電極ＢＥを有し、かつ、薄厚化された半導体チップＣＨＰ１の製造歩留りを向上することができる利点を有している一方、新たに、半導体チップＣＨＰ１の表面に形成されたソース電極ＳＥと裏面に形成された裏面電極ＢＥとの間にショート不良が生じやすくなる副作用が生じるのである。そこで、本実施の形態１では、この副作用を抑制する工夫を施しており、この工夫点が、本実施の形態１における第３特徴点である。
本実施の形態１における第３特徴点は、例えば、図１０に示すように、溝ＤＩＴ１の断面形状が、素子形成面を上側にして見た場合に逆テーパ形状となる点にある。具体的に、図１０には、溝ＤＩＴ１の断面形状が、略逆三角形形状をしている例が示されている。これにより、半導体基板１Ｓの裏面側から溝ＤＩＴ１に達するまで研削すると、溝ＤＩＴ１の断面形状が、逆テーパ形状となることに起因して、以下に示す構造が実現される。すなわち、図１３に示すように、複数の半導体チップＣＨＰ１のうち、互いに隣り合う第１半導体チップと第２半導体チップとに着目した場合、第１半導体チップの裏面と第２半導体チップの裏面との間の距離は、第１半導体チップの素子形成面と第２半導体チップの素子形成面との間の距離よりも小さくなる。この結果、図１４に示すように、裏面電極ＢＥを形成する際、第１半導体チップの裏面と第２半導体チップの裏面との隙間が狭くなる。このことは、裏面電極ＢＥが、第１半導体チップと第２半導体チップとの間の隙間を介して、第１半導体チップの側面、および、第２半導体チップの側面に形成されにくくなることを意味する。したがって、本実施の形態１における第３特徴点によれば、半導体チップＣＨＰ１の表面に形成されたソース電極ＳＥと裏面に形成された裏面電極ＢＥとの間にショート不良が生じやすくなる副作用を抑制することができる。以上のことから、本実施の形態１における第１特徴点と第２特徴点と第３特徴点とを組み合わせることにより、ソース電極ＳＥと裏面電極ＢＥとの間のショート不良を抑制しながら、薄厚化された半導体チップＣＨＰ１の製造歩留りを向上することができるという顕著な効果を得ることができる。
ここで、ソース電極ＳＥと裏面電極ＢＥとの間のショート不良を抑制する観点からは、第１半導体チップの裏面と第２半導体チップの裏面との間の距離は、できるだけ小さいことが望ましい。一方、この距離を小さくすればするほど、複数の半導体チップＣＨＰ１の裏面にわたって形成される裏面電極ＢＥが一体化しやすくなる。この場合、一体化した裏面電極ＢＥによって、複数の半導体チップＣＨＰ１の分離が阻害されることになる。
この点に関し、本実施の形態１では、例えば、図１５に示すように、ダイシングテープＤＴを引き延ばすことにより、ダイシングテープＤＴに貼り付けられた複数の半導体チップＣＨＰ１の間隔を広げるエキスパンジョン工程を利用している。つまり、エキスパンジョン工程の本来の機能は、ダイシングテープＤＴに貼り付けられた複数の半導体チップＣＨＰ１の間隔を広げることにより、個々の半導体チップＣＨＰ１をピックアップしやすくする機能である。この点に関し、本実施の形態１における半導体装置の製造方法では、このエキスパンジョン工程におけるダイシングテープＤＴの引き伸ばしを利用して、複数の半導体チップＣＨＰ１の裏面にわたって一体化した裏面電極ＢＥを分離している。すなわち、本実施の形態１における第４特徴点は、個々の半導体チップＣＨＰ１をピックアップしやすくするエキスパンジョン工程を利用して、複数の半導体チップＣＨＰ１の裏面にわたって一体化した裏面電極ＢＥを分離する点にある。これにより、本実施の形態１における第４特徴点によれば、複数の半導体チップＣＨＰ１の裏面にわたって一体化した裏面電極ＢＥを分離する工程を新たに設ける必要はなくなる。この結果、本実施の形態１における第４特徴点によれば、製造工程の複雑化を招くことなく、一体化した裏面電極ＢＥの分離を実現することができる。特に、本実施の形態１における第３特徴点と第４特徴点との関係において、ソース電極ＳＥと裏面電極ＢＥとの間のショート不良を抑制するために、互いに隣り合う半導体チップＣＨＰ１の裏面間の距離を小さくすることが有効である。一方、互いに隣り合う半導体チップＣＨＰ１の裏面間の距離を小さくすると、裏面電極ＢＥが一体化しやすくなるが、この点については、第４特徴点により、製造工程の複雑化を招くことなく、一体化した裏面電極ＢＥの分離を実現することができる。したがって、本実施の形態１における第３特徴点と第４特徴点の有機的な結合によって、ソース電極ＳＥと裏面電極ＢＥとの間のショート不良を抑制しながら、一体化した裏面電極ＢＥの分離を容易に実現することができる。
続いて、本実施の形態１における第５特徴点は、例えば、図１２〜図１３に示すように、半導体チップＣＨＰ１の裏面に形成された破砕層ＢＫＬ１と、溝ＤＩＴ１の内壁に形成された破砕層ＢＫＬ２とを除去する破砕層除去工程において、ガスを利用したプラズマ処理を使用する点にある。例えば、関連技術では、破砕層除去工程として、フッ硝酸を使用したウェット処理を使用しているが、本実施の形態１における半導体装置の製造方法では、このウェット処理を使用することが困難となる。なぜなら、例えば、図１２において、ウェット処理で使用する薬液が溝ＤＩＴ１の内部にまで浸入し、内部まで浸入した薬液が溝ＤＩＴ１内に溜まり、半導体チップＣＨＰ１の表面に形成されている「パワートランジスタ」に悪影響を及ぼすことが懸念されるからである。すなわち、本実施の形態１における半導体装置の製造方法では、関連技術とは異なり、半導体基板１Ｓを複数の半導体チップＣＨＰ１に個片化した後に、破砕層除去工程を実施している。このことから、本実施の形態１における半導体装置の製造方法において、破砕層除去工程に薬液を使用すると、互いいに隣り合う半導体チップＣＨＰ１間の隙間に薬液が溜まるという現象が生じてしまうのである。そこで、本実施の形態１における半導体装置の製造方法では、破砕層除去工程をウェット処理ではなく、ガスを使用したプラズマ処理で実現している。この場合、プラズマ処理では、液体ではなく気体が使用されることから、溝ＤＩＴ１内に液体が溜まるという現象を必然的に回避することができる。この結果、本実施の形態１によれば、ウェット処理に起因する悪影響を受けることなく、半導体チップＣＨＰ１の裏面に形成された破砕層ＢＫＬ１と、溝ＤＩＴ１の内壁に形成された破砕層ＢＫＬ２とを除去することができる。これにより、本実施の形態１における第５特徴点によれば、破砕層ＢＫＬ１を除去することで、「パワートランジスタ」に悪影響を及ぼすことなく、「パワートランジスタ」のオン抵抗を低減することができ、シリコン（Ｓｉ）の破壊強度も改善できる。加えて、破砕層ＢＫＬ２を除去することで更にシリコン（Ｓｉ）の破壊強度を改善できる。
＜実施の形態１における半導体チップの構造＞
次に、上述した本実施の形態１における半導体装置の製造方法で製造される半導体チップＣＨＰ１の構造について説明する。図１６は、本実施の形態１における半導体チップＣＨＰ１の外形形状を模式的に示す断面図である。図１６において、本実施の形態１における半導体チップＣＨＰ１は、ソース電極ＳＥを含む「パワートランジスタ」（半導体素子）の構成要素が形成された表面ＳＵＲ１と、表面ＳＵＲ１の反対側に位置し、かつ、裏面電極ＢＥが形成された裏面ＳＵＲ２とを有している。さらに、半導体チップＣＨＰ１は、表面ＳＵＲ１および裏面ＳＵＲ２のそれぞれと接続する側面ＳＵＲ３と、側面ＳＵＲ３の反対側に位置する側面ＳＵＲ４とを有する。このとき、側面ＳＵＲ３は、表面ＳＵＲ１と裏面ＳＵＲ２のそれぞれに対して傾斜した傾斜部ＳＬＰ１を含む。同様に、側面ＳＵＲ４は、表面ＳＵＲ１と裏面ＳＵＲ２のそれぞれに対して傾斜した傾斜部ＳＬＰ２を含む。これにより、本実施の形態１における半導体チップＣＨＰ１では、裏面ＳＵＲ２の平面積が、表面ＳＵＲ１の平面積よりも大きい構成が実現されることになる。
なお、図１６に示す本実施の形態１における半導体チップＣＨＰ１では、例えば、傾斜部ＳＬＰ１（ＳＬＰ２）と裏面ＳＵＲ２との間のなす角度である傾斜角θは、２５度以上８５度以下とすることができる。具体的な一例を挙げると、半導体チップＣＨＰ１の厚さが４０μｍ程度の場合、傾斜角θは、４０°〜８５°程度であり、半導体チップＣＨＰ１の厚さが３０μｍ程度の場合、傾斜角θは、３５°〜８５°程度であり、半導体チップＣＨＰ１の厚さが２０μｍ程度の場合、傾斜角θは、２５°〜８５°程度となる。
＜半導体チップのデバイス構造＞
続いて、本実施の形態１における半導体チップＣＨＰ１に形成されている「パワートランジスタ」（パワーＭＯＳＦＥＴ）のデバイス構造について説明する。
本実施の形態１における半導体チップＣＨＰ１には、例えば、「パワートランジスタ」の一種であるパワーＭＯＳＦＥＴが形成されている。以下では、例えば、パワーＭＯＳＦＥＴのデバイス構造について説明することにする。パワーＭＯＳＦＥＴは、数千個から数十万個の単位トランジスタ（セルトランジスタ）を並列接続することにより構成されており、以下に示す図１７では、互いに隣り合う２個の単位トランジスタを例に挙げて、パワーＭＯＳＦＥＴのデバイス構造について説明する。
図１７は、セル形成領域に形成されている単位トランジスタのデバイス構造の一例を示す断面図である。図１７において、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含有するシリコンからなる基板層ＳＵＢ上にエピタキシャル層ＥＰＩが形成されている。このエピタキシャル層ＥＰＩは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されたシリコンを主成分とする半導体層から構成されている。この基板層ＳＵＢとエピタキシャル層ＥＰＩは、パワーＭＯＳＦＥＴのドレインとして機能する構成要素である。なお、本実施の形態１では、図１７に示すように、基板層ＳＵＢとエピタキシャル層ＥＰＩとを合わせて半導体基板１Ｓと呼ぶことにする。
次に、エピタキシャル層ＥＰＩの表面に素子部が形成されている。具体的に、本実施の形態１における素子部には、エピタキシャル層ＥＰＩの表面にチャネル領域ＣＨが形成されており、このチャネル領域ＣＨを貫通してエピタキシャル層ＥＰＩに達するトレンチＴＲが形成されている。このとき、トレンチＴＲの内壁には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にトレンチＴＲを埋め込むようにゲートＧＥが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲートＧＥは、例えば、ポリシリコン膜から形成されている。
続いて、トレンチＴＲに隣接するチャネル領域ＣＨの表面にソース領域ＳＲが形成されている。そして、ゲートＧＥが埋め込まれたトレンチＲＥの上面およびソース領域ＳＲ上にわたって絶縁膜ＢＰＳＧが形成されている。チャネル領域ＣＨは、例えば、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成され、ソース領域ＳＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されている。
次に、互いに隣り合うトレンチＴＲの間には、絶縁膜ＢＰＳＧおよびソース領域ＳＲを貫通して、チャネル領域ＣＨに達する溝が形成されており、この溝の底部にボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えば、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されており、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
続いて、底部にボディコンタクト領域ＢＣが形成された溝を埋め込むようにバリア導体膜ＢＣＦ１およびタングステン膜からなるプラグＰＬＧ１が形成されており、プラグＰＬＧ１上を含む絶縁膜ＢＰＳＧ上にバリア導体膜ＢＣＦ２およびアルミニウム合金膜からなるソース電極ＳＥが形成されている。これにより、ソース電極ＳＥは、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続されることになる。
このとき、ボディコンタクト領域ＢＣは、プラグＰＬＧ１とのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨは同電位で電気的に接続されることになる。
したがって、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつ、エピタキシャル層ＥＰＩをコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないこと意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
次に、図１７に示すように、基板層ＳＵＢの裏面には、裏面電極ＢＥが形成されている。
以上のようにして、本実施の形態１における半導体チップＣＨＰ１の内部にパワーＭＯＳＦＥＴのデバイス構造が形成されていることになる。
なお、半導体チップＣＨＰ１の内部に形成されているパワーＭＯＳＦＥＴにおいては、ｎ型半導体層であるエピタキシャル層ＥＰＩと、ｐ型半導体層であるチャネル領域ＣＨとによって、寄生ダイオードであるボディダイオードが形成される。すなわち、エピタキシャル層ＥＰＩとチャネル領域ＣＨとの間には、チャネル領域ＣＨをアノードとし、かつ、エピタキシャル層ＥＰＩをカソードとするｐｎ接合ダイオードであるボディダイオードが形成されることになる。
＜実施の形態１における半導体装置のパッケージ構造＞
次に、本実施の形態１における半導体装置ＰＫＧ１のパッケージ構造について説明する。図１８は、本実施の形態１における半導体装置ＰＫＧ１を模式的に示す断面図である。図１８において、本実施の形態１における半導体装置ＰＫＧ１は、互いに離間するリードＬＤ１およびリードＬＤ２と、チップ搭載部ＴＡＢとを有する。そして、チップ搭載部ＴＡＢ上には、半田材（接着材）ＳＦを介して、半導体チップＣＨＰ１が搭載されている。特に、半導体チップＣＨＰ１の裏面には、裏面電極ＢＥが形成されており、この裏面電極ＢＥは、半田材ＳＦと直接接触している。一方、半導体チップＣＨＰ１の表面には、半導体チップＣＨＰ１に形成されているパワーＭＯＳＦＥＴのソースと電気的に接続されるソース電極（ソースパッド）ＳＥと、パワーＭＯＳＦＥＴのゲート電極と電気的に接続されるゲートパッドＧＰが形成されている。そして、図１８に示すように、ソース電極ＳＥおよびゲートパッドＧＰを覆うように、例えば、酸化シリコン膜や窒化シリコン膜からなる表面保護膜ＰＡＳが形成されており、この表面保護膜ＰＡＳの一部の領域には、開口部が形成されている。そして、例えば、図１８に示すように、ゲートパッドＧＰは、ワイヤＷによって、リードＬＤ１と電気的に接続されている。なお、同様に、ソース電極ＳＥも、ワイヤＷによって、別のリードＬＤ２と電気的に接続される。
続いて、図１８に示すように、半導体チップＣＨＰ１およびワイヤＷを覆うように、例えば、エポキシ樹脂からなる封止体ＭＲが形成されている。以上のようにして、本実施の形態１における半導体装置ＰＫＧ１が形成されていることになる。
＜実施の形態１における構造上の特徴＞
本実施の形態１における半導体チップＣＨＰ１の構造上の特徴点は、例えば、図１６に示すように、半導体チップＣＨＰ１の側面ＳＵＲ３が傾斜部ＳＬＰ１を有するとともに、半導体チップＣＨＰ１の側面ＳＵＲ４が傾斜部ＳＬＰ２を有している点にある。これにより、図１６に示すように、本実施の形態１における半導体チップＣＨＰ１の断面形状は、略台形形状となり、半導体チップＣＨＰ１の裏面ＳＵＲ２の平面積は、表面ＳＵＲ１の平面積よりも大きい構造が実現されることになる。
この構造上の特徴点は、基本的に、上述した本実施の形態１における半導体装置の製造方法（図９〜図１５）を採用することにより、必然的に形成されるものであるが、この特徴点によれば、構造に特有の利点も有している。以下では、この特徴点に起因する構造上の利点について説明することにする。
まず、第１利点は、本実施の形態１における構造上の特徴点によって、例えば、図１６に示すように、半導体チップＣＨＰ１の表面ＳＵＲ１と側面（ＳＵＲ３、ＳＵＲ４）とのなす角度が鈍角（９０°よりも大きい角度）となることによってもたらされる。例えば、半導体チップＣＨＰ１のチッピングは、半導体チップＣＨＰ１の不良を招く一因となるが、このチッピングは、角部（コーナ部）の角度が９０°よりも大きな鈍角よりも、角部の角度が９０°よりも小さな鋭角で生じやすい。この点に関し、本実施の形態１では、図１６に示すように、半導体チップＣＨＰ１の表面ＳＵＲ１側の角部の角度は、鈍角となる。このことは、半導体チップＣＨＰ１の表面ＳＵＲ１側の角部でのチッピングが抑制されることを意味する。特に、半導体チップＣＨＰ１の表面側には、パワーＭＯＳＦＥＴの素子部が形成されていることから、半導体チップＣＨＰ１の表面ＳＵＲ１側の角部でのチッピングは、パワーＭＯＳＦＥＴの不良に直結する。すなわち、半導体チップＣＨＰ１の表面ＳＵＲ１側の角部でのチッピングは、パワーＭＯＳＦＥＴに多大な悪影響を及ぼすことになるのである。したがって、特に、半導体チップＣＨＰ１の表面ＳＵＲ１側の角部でのチッピングを抑制することが重要なのである。この点に関し、本実施の形態１における構造上の特徴点によれば、図１６に示すように、表面ＳＵＲ１側の角部の角度が鈍角となる結果、半導体チップＣＨＰ１の表面ＳＵＲ１側の角部でのチッピングが効果的に抑制される。
一方、本実施の形態１における半導体チップＣＨＰ１では、裏面ＳＵＲ２側の角部の角度が鋭角となり、裏面ＳＵＲ２側の角部でのチッピングが生じることが懸念される。この点に関し、半導体チップＣＨＰ１の裏面ＳＵＲ２側は、パワーＭＯＳＦＥＴの素子部から離れていることから、裏面ＳＵＲ２側の角部でのチッピングが、パワーＭＯＳＦＥＴに与える影響は小さく、それほど問題とならない。それよりも、半導体チップＣＨＰ１の表面ＳＵＲ１側の角部でのチッピングを抑制することが重要なのである。
以上のことから、本実施の形態１における半導体チップＣＨＰ１によれば、パワーＭＯＳＦＥＴに致命傷を与える表面ＳＵＲ１側の角部でのチッピングが大幅に抑制されることから、信頼性の高い半導体装置を提供することができるという利点を得ることができる。
次に、第２利点は、温度サイクル耐量の向上を図ることができる点である。例えば、半導体チップＣＨＰ１は、最終的に、図１８に示すパッケージ構造体（半導体装置ＰＫＧ１）に組み込まれる。そして、半導体装置ＰＫＧ１に対しては、信頼性を保証するために、温度サイクル試験などが実施されて、この試験に合格した良品が出荷されることになる。ここで、温度サイクル試験では、図１８に示す封止体ＭＲを構成する樹脂が膨張・収縮するため、封止体ＭＲで覆われている半導体チップＣＨＰ１に応力が加わる。特に、半導体チップＣＨＰ１の角部（端部）には、大きな応力が加わりやすい。この点に関し、本実施の形態１における半導体チップＣＨＰ１では、表面ＳＵＲ１側の角部の角度が鈍角となっているため、表面ＳＵＲ１側の角部に加わる応力は分散される。したがって、本実施の形態１における半導体チップＣＨＰ１では、温度サイクル試験での封止体ＭＲの膨張・収縮が生じても、半導体チップＣＨＰ１に加わる応力が低減される。このことは、本実施の形態１における半導体チップＣＨＰ１によれば、温度サイクル耐量を向上できることを意味し、これによって、不良品となる半導体装置ＰＫＧ１を低減できることになる。したがって、本実施の形態１における半導体装置ＰＫＧ１によれば、製造歩留りの向上を図ることができ、これによって、半導体装置ＰＫＧ１の製造コストを削減することもできる。
続いて、第３利点は、図１６に示すように、半導体チップＣＨＰ１の裏面ＳＵＲ２のサイズが、半導体チップＣＨＰ１の表面ＳＵＲ１のサイズよりも大きくなることに起因して、放熱効率を向上できる点である。具体的には、図１８に示すように、半導体チップＣＨＰ１は、チップ搭載部ＴＡＢ上に配置される。ここで、半導体チップＣＨＰ１には、パワーＭＯＳＦＥＴが形成されており、パワーＭＯＳＦＥＴには、大電流を流すことから、半導体チップＣＨＰ１は発熱しやすい特性がある。そして、半導体チップＣＨＰ１が発熱して、半導体チップＣＨＰ１の温度が上昇すると、パワーＭＯＳＦＥＴの熱暴走を招くことになる。したがって、半導体チップＣＨＰ１に形成されているパワーＭＯＳＦＥＴの安定的な動作を確保するためには、半導体チップＣＨＰ１からの放熱効率を向上することが重要である。この点に関し、本実施の形態１における構造上の特徴点によれば、半導体チップＣＨＰ１の裏面ＳＵＲ２の面積が大きくなる。このことは、例えば、図１８からわかるように、半導体チップＣＨＰ１とチップ搭載部ＴＡＢとの接触面積が大きくなることを意味する。特に、チップ搭載部ＴＡＢは、熱伝導率の高い金属材料から構成されているため、半導体チップＣＨＰ１とチップ搭載部ＴＡＢとの接触面積が大きくなるということは、それだけ、半導体チップＣＨＰ１からチップ搭載部ＴＡＢへの放熱効率が向上することを意味する。したがって、本実施の形態１によれば、半導体チップＣＨＰ１で発生した熱の放熱効率を向上することができる。この結果、本実施の形態１によれば、半導体装置ＰＫＧ１の信頼性を向上することができるという顕著な効果を得ることができる。
なお、本実施の形態１における半導体チップＣＨＰ１によれば、図１６に示す傾斜角θが鋭角（９０°よりも小さい角度）となるが、以下に示す理由により、傾斜角θは、小さくなり過ぎないことが望ましい。なぜなら、第１理由として、傾斜角θが小さくなり過ぎると、図１８において、半導体チップＣＨＰ１をチップ搭載部ＴＡＢ上に搭載する際、半導体チップＣＨＰ１とチップ搭載部ＴＡＢとの間に介在する半田材ＳＦが、図１６に示す傾斜部（ＳＬＰ１、ＳＬＰ２）に沿って這い上がりやすくなるからである。すなわち、這い上がった半田材ＳＦによって、裏面ＳＵＲ２に形成されている裏面電極ＢＥと、表面ＳＵＲ１に形成されているソース電極ＳＥとの間にショート不良が発生してしまうため、傾斜角θは、小さくなり過ぎないことが望ましいのである。
さらに、第２理由として、傾斜角θが小さくなり過ぎると、表面ＳＵＲ１のサイズが小さくなるが、表面ＳＵＲ１のサイズが小さくなるということは、半導体基板１Ｓ（半導体ウェハＷＦ）におけるスクライブ領域のサイズが大きくなることを意味し、このことは、半導体基板１Ｓから取得できる半導体チップＣＨＰ１の数が少なることを意味するからである。すなわち、傾斜角θが小さくなり過ぎると、半導体基板１Ｓ（半導体ウェハＷＦ）から取得できる半導体チップＣＨＰ１が少なくなる結果、半導体チップＣＨＰ１の製造コストの削減を図ることが困難となるのである。以上のことから、半導体チップＣＨＰ１の傾斜角θは、小さくなり過ぎないことが望ましいのである。
＜変形例１＞
次に、実施の形態１の変形例１について説明する。特に、実施の形態１と本変形例１との相違点を中心に説明する。実施の形態１における半導体装置の製造方法では、例えば、図１０に示すように、半導体基板１Ｓの表面側に形成される溝ＤＩＴ１の断面形状が、逆三角形形状をしているのに対し、本変形例１における半導体装置の製造方法では、図１９に示すように、溝ＤＩＴ２の断面形状が、逆三角形形状と垂直形状とを組み合わせた形状から構成される。すなわち、本変形例１における半導体装置の製造方法で形成される溝ＤＩＴ２の断面形状は、素子形成面を上側にして見た場合に逆テーパ形状となる形状と、半導体基板１Ｓの表面に対して垂直となる垂直形状とを含むように構成される。これは、図１９に示す切断刃ＤＳの先端形状によるものである。すなわち、切断刃ＤＳの先端形状を変更することにより、図１０に示す断面形状を有する溝ＤＩＴ１を形成したり、図１９に示す断面形状を有する溝ＤＩＴ２を形成することができる。
＜変形例１における半導体チップの構造＞
図２０は、本変形例１における半導体装置の製造方法で製造した半導体チップＣＨＰ２の模式的な構造を示す断面図である。図２０に示すように、本変形例１における半導体チップＣＨＰ２は、表面ＳＵＲ１および裏面ＳＵＲ２のそれぞれと接続する側面ＳＵＲ３と、側面ＳＵＲ３の反対側に位置する側面ＳＵＲ４とを有する。このとき、側面ＳＵＲ３は、表面ＳＵＲ１に対して垂直となる垂直形状部ＶＥＲ１と、裏面ＳＵＲ２に対して傾斜した傾斜部ＳＬＰ１とから構成される。同様に、側面ＳＵＲ４は、表面ＳＵＲ１に対して垂直となる垂直形状部ＶＥＲ２と、裏面ＳＵＲ２に対して傾斜した傾斜部ＳＬＰ２とから構成される。そして、本変形例１における半導体チップＣＨＰ２では、例えば、傾斜部ＳＬＰ１（ＳＬＰ２）と裏面ＳＵＲ２との間のなす角度である傾斜角θは、１０度以上４０度以下とすることができる。具体的な一例を挙げると、半導体チップＣＨＰ２の厚さが４０μｍ程度の場合、傾斜角θは、２０°〜４０°程度であり、半導体チップＣＨＰ２の厚さが３０μｍ程度の場合、傾斜角θは、１５°〜３５°程度であり、半導体チップＣＨＰ２の厚さが２０μｍ程度の場合、傾斜角θは、１０°〜２５°程度となる。
＜変形例１に特有の特徴＞
本変形例１における半導体チップＣＨＰ２に特有の特徴点は、例えば、図２０に示すように、側面ＳＵＲ３が傾斜部ＳＬＰ１と垂直形状部ＶＥＲ１とから構成され、かつ、側面ＳＵＲ４が傾斜部ＳＬＰ２と垂直形状部ＶＥＲ２とから構成されている点にある。これにより、例えば、図１８に示す実施の形態１におけるパッケージ構造のように、チップ搭載部ＴＡＢ上に半田材ＳＦを介して半導体チップＣＨＰ１が搭載される構成と同様に、本変形例１のパッケージ構造でも、チップ搭載部ＴＡＢ上に半田材ＳＦを介して半導体チップＣＨＰ２が搭載される。このとき、本変形例１に特有の特徴点によれば、側面ＳＵＲ３（ＳＵＲ４）は、垂直形状部ＶＥＲ１（ＶＥＲ２）を有している。このため、例えば、チップ搭載部ＴＡＢ上に半田材ＳＦを介して半導体チップＣＨＰ２を搭載する際、はみ出た半田材ＳＦは、側面ＳＵＲ３（ＳＵＲ４）の傾斜部ＳＬＰ１（ＳＬＰ２）に沿って這い上がったとしても、垂直形状部ＶＥＲ１（ＶＥＲ２）によって、さらなる半田材ＳＦの這い上がりが抑制される。この結果、本変形例１によれば、側面ＳＵＲ３（ＳＵＲ４）を這い上がった半田材ＳＦが表面ＳＵＲ１に達することを抑制することができ、これによって、半田材ＳＦを介した裏面電極ＢＥとソース電極ＳＥとのショート不良を抑制できる。
＜変形例２＞
続いて、実施の形態１における変形例２について説明する。本変形例２における半導体装置の製造方法では、例えば、図２１に示すように、半導体基板１Ｓの表面側（図２１では下側の面）に形成される溝ＤＩＴ３の幅（Ｋｅｒｆ幅）を小さくしている。これにより、図２１に示すように、半導体基板１Ｓの裏面（図２１の上面）に裏面電極ＢＥを形成する際、裏面電極ＢＥによって溝ＤＩＴ３が塞がるため、溝ＤＩＴ３の側面に裏面電極ＢＥが形成されることを抑制することができる。つまり、本変形例２において、「溝ＤＩＴ３の幅を小さくする」とは、溝ＤＩＴ３の幅が裏面電極ＢＥで塞がる程度に小さくすることを意味する。これにより、本変形例２によれば、溝ＤＩＴ３の側面に裏面電極ＢＥが形成されることに起因するショート不良を抑制することができる。
このように構成されている本変形例２における半導体装置の製造方法の概要を説明すると以下のようになる。すなわち、本変形例２における半導体装置の製造方法では、半導体基板１Ｓに形成される溝ＤＩＴ３の断面形状は、半導体基板１Ｓの表面に対して垂直となる垂直形状部から構成される。そして、半導体基板１Ｓの裏面側から溝ＤＩＴ３に達するまで半導体基板１Ｓを研削することにより、複数のチップ領域を複数の半導体チップＣＨＰ３に個片化する。その後、分離された半導体基板１Ｓの裏面に裏面電極ＢＥを形成する。このとき形成される裏面電極ＢＥは、溝ＤＩＴ３を塞ぎ、分離された半導体基板１Ｓの裏面に対して一体的に形成される。次に、本変形例２における半導体装置の製造方法は、さらに、複数の半導体チップＣＨＰ３の間の間隔を広げるエキスパンジョン工程を有する。この結果、複数の半導体チップＣＨＰ３のそれぞれは、複数の半導体チップＣＨＰ３のそれぞれの裏面に形成される裏面電極ＢＥで互いに接続されているが、その後のエキスパンジョン工程によって、複数の半導体チップＣＨＰ３のそれぞれは、互いに分離される。
このように構成されている本変形例２における半導体装置の製造方法によれば、溝ＤＩＴ３の幅（Ｋｅｒｆ幅）を小さくしている結果、半導体基板１Ｓ（半導体ウェハ）におけるスクライブ領域の幅を小さくすることができる。このことは、半導体基板１Ｓの全面積に対するスクライブ領域の占有面積を低減できることを意味し、このことは、半導体基板１Ｓ（半導体ウェハ）から取得できる半導体チップＣＨＰ３の収量を多くすることができることを意味している。したがって、本変形例２における半導体装置の製造方法によれば、半導体装置の製造コストを低減することができる。
（実施の形態２）
＜実施の形態２における半導体装置の製造方法＞
次に、本実施の形態２における半導体装置の製造方法について、図面を参照しながら説明する。まず、図２２に示すように、例えば、シリコンからなる半導体基板１Ｓ（半導体ウェハＷＦ）を準備する。そして、半導体基板１Ｓの表面側（素子形成面側）に、「パワートランジスタ」のデバイス構造を形成する。半導体基板１Ｓは、境界領域となるスクライブ領域で区画された複数のチップ領域を有し、複数のチップ領域のそれぞれに「パワートランジスタ」（半導体素子）が形成される。特に、図２２では、半導体基板１Ｓの表面側に形成される「パワートランジスタ」のデバイス構造の図示は省略している一方、図２２では、「パワートランジスタ」のソースと電気的に接続されるソース電極ＳＥが図示されている。このソース電極ＳＥは、例えば、アルミニウム膜やアルミニウム合金膜から構成されており、半導体基板１Ｓ上にアルミニウム膜を成膜した後、フォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより形成される。
続いて、図２３に示すように、ソース電極ＳＥが形成された半導体基板１Ｓの表面に、表面保護テープＰＦ１を貼り付ける。その後、図２４に示すように、半導体基板１Ｓの裏面側から、半導体基板１Ｓを第１厚さまで研削する。例えば、第１厚さは、１００μｍ〜６００μｍ程度である。このとき、図２４に示すように、半導体基板１Ｓの裏面には、研削に起因する破砕層ＢＫＬ３が形成される。
そして、図２５に示すように、複数のチップ領域を区画する境界領域における半導体基板１Ｓの内部に改質層ＲＦＬを形成する。具体的に、改質層ＲＦＬは、半導体基板１Ｓの裏面側から、半導体基板１Ｓの内部にレーザを照射することにより形成できる。
続いて、図２６に示すように、半導体基板１Ｓの裏面側から、半導体基板１Ｓを第２厚さまで研削する。これにより、改質層ＲＦＬを起点とする劈開が生じて、複数のチップ領域が複数の半導体チップＣＨＰ４に個片化される。すなわち、図２６において、半導体基板１Ｓの裏面側から研削を実施すると、研削時のストレスによって、改質層ＲＦＬを起点とする劈開が生じて、半導体基板１Ｓは、劈開面ＣＶＦによって分離される。また、分離された半導体基板１Ｓの裏面には、研削による破砕層ＢＫＬ４が形成される。なお、この時点で、改質層ＲＦＬ自体は、研削によって除去される。すなわち、個片化された半導体チップＣＨＰ４には、改質層ＲＦＬは残らないことになる。
次に、図２７に示すように、劈開面ＣＶＦによって分離された半導体基板１Ｓの裏面に形成されている破砕層ＢＫＬ４を除去する。具体的に、破砕層除去工程は、ガスを使用したプラズマ処理によって実施される。このように、本実施の形態２においても、破砕層除去工程にウェット処理を使用しないことにより、薬液が劈開面ＣＶＦに浸入することを防止することができ、これによって、半導体基板１Ｓに形成されている「パワートランジスタ」の不良を抑制することができる。
その後、図２８に示すように、複数の半導体チップＣＨＰ４の裏面にわたって一体化した裏面電極ＢＥを形成する。そして、図２９に示すように、裏面電極ＢＥをダイシングテープＤＴに接触させるようにして、裏面電極ＢＥで繋がっている複数の半導体チップＣＨＰ４をダイシングテープＤＴ上に配置する。続いて、図３０に示すように、ダイシングテープＤＴを引き伸ばして、複数の半導体チップＣＨＰ４の間の間隔を広げることにより、一体化した裏面電極ＢＥを複数の半導体チップＣＨＰ４ごとに分離する。以上のようにして、本実施の形態２における半導体チップＣＨＰ４を取得することができる。
＜実施の形態２における製法上の特徴＞
本実施の形態２における半導体装置の製造方法によれば、以下に示す利点を得ることができる。すなわち、図２７に示すように、本実施の形態２における半導体装置の製造方法によれば、劈開面ＣＶＦによって、半導体基板１Ｓを複数の半導体チップＣＨＰ４に個片化している。これにより、複数の半導体チップＣＨＰ４の間に隙間を生じさせることなく、複数の半導体チップＣＨＰ４を個片化することができる。このことから、本実施の形態２によれば、例えば、図２８に示す裏面電極形成工程において、裏面電極ＢＥが半導体チップＣＨＰ４の側面に回り込むことを防止できる。したがって、本実施の形態２における半導体装置の製造方法によれば、側面にも裏面電極ＢＥが形成されることに起因する半導体チップＣＨＰ４の裏面電極ＢＥとソース電極ＳＥとの間のショート不良を防止することができ、これによって、半導体装置の信頼性を向上することができる。
また、本実施の形態２によれば、劈開によって半導体チップＣＨＰ４を個片化しているため、半導体基板１Ｓのスクライブ領域を小さくすることができる結果、半導体基板１Ｓから取得される半導体チップＣＨＰ４の個数を増加させることができる。したがって、本実施の形態２によれば、半導体装置の製造コストを削減することができる。
さらに、本実施の形態２における半導体装置の製造方法によれば、第２厚さまでの研削工程によって改質層ＲＦＬが除去されるため、半導体チップＣＨＰ４の内部に改質層ＲＦＬが残存していない。これにより、改質層ＲＦＬに起因するシリコン（Ｓｉ）の機械的強度の低下を抑制できる。
＜実施の形態２における構造上の特徴＞
上述した本実施の形態２における半導体装置の製造方法によれば、以下に示す構造の半導体チップＣＨＰ４を取得することができる。すなわち、本実施の形態２における半導体チップＣＨＰ４は、「パワートランジスタ」（半導体素子）が形成された表面と、表面の反対側に位置し、かつ、裏面電極が形成された裏面と、表面および裏面のそれぞれと接続する第１側面と、第１側面の反対側に位置する第２側面と、第１側面および第２側面のそれぞれと接続する第３側面と、第３側面の反対側に位置する第４側面とを有する。ここで、第１側面および第２側面のそれぞれは、劈開面から構成され、第３側面および第４側面のそれぞれは、劈開面から構成される。これにより、本実施の形態２における半導体チップＣＨＰ４によれば、半導体チップＣＨＰ４の機械強度を向上することができる。なぜなら、半導体チップＣＨＰ４の側面（第１側面〜第４側面）を劈開面から形成している結果、機械強度を弱める要因である破砕層が形成されないからである。特に、半導体チップＣＨＰ４の薄厚化が進んだ場合、半導体チップＣＨＰ４の機械強度は、半導体チップＣＨＰ４の側面の強度に強く依存する。この点に関し、本実施の形態２における半導体チップＣＨＰ４によれば、半導体チップＣＨＰ４の側面全部が機械強度の強い劈開面から形成されるため、半導体チップＣＨＰ４の薄厚化が進んだ場合であっても、半導体チップＣＨＰ４の機械強度を向上することができる。このことから、本実施の形態２によれば、半導体装置の信頼性を向上することができる。
なお、本実施の形態２おける技術的思想は、シリコンからなる半導体基板１Ｓを使用する場合に限定されず、例えば、窒化ガリウム（ＧａＮ）に代表される化合物半導体からなる半導体基板１Ｓを使用する場合にも幅広く適用することができる。特に、窒化ガリウム（ＧａＮ）に代表される化合物半導体は、直接遷移半導体であるため、発光効率が高い半導体レーザの製造に適している。そして、半導体レーザでは、共振器を構成するために劈開面を使用するため、半導体チップの側面を劈開面から構成する本実施の形態２における技術的思想は、半導体レーザを形成した半導体チップの製造にも応用可能なポテンシャルを秘めている点で有用な技術的思想である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
＜実施の形態における技術的思想の有用性＞
実施の形態における技術的思想は、従来のブレードダイシングでは実現困難な「薄厚化され、かつ、裏面電極が形成された半導体チップ」の個片化技術を提供するものである。したがって、実施の形態における技術的思想によれば、例えば、「パワートランジスタ」が形成された半導体チップの薄厚化に対応することができる結果、オン抵抗の低い「パワートランジスタ」の実現が可能となる。特に、「パワートランジスタ」が形成された半導体チップでは、半導体基板上にエピタキシャル層が形成されており、オン抵抗を低減するため、半導体基板の不純物濃度を高めることが行なわれている。ところが、３００ｍｍウェハに代表される大口径の半導体ウェハを使用する場合、不純物濃度バラツキの影響が大きくなるため、高濃度の半導体ウェハを実現することが困難となる。したがって、この場合、「半導体基板＋エピタキシャル層」の厚さを薄くすることにより、オン抵抗を低減する必要があるが、この点において、従来のブレードダイシングでは実現困難な「薄厚化され、かつ、裏面電極が形成された半導体チップ」の個片化技術を提供する技術的思想の有用性は大きくなる。さらには、実施の形態における技術的思想によれば、半導体基板を残さない、いわゆる「サブレスチップ」の実現も可能となる。特に、高濃度の半導体ウェハを実現することが困難な大口径の半導体ウェハを使用する場合であっても、実施の形態における技術的思想を利用すれば、「サブレスチップ」の実現が可能となる。つまり、実施の形態における技術的思想によれば、高濃度の半導体ウェハを使用しなくても、大口径の半導体ウェハを使用し、かつ、「サブレスチップ」化によるオン抵抗の低減を実現することが可能となる。この結果、実施の形態における技術的思想は、オン抵抗の低い高性能な「パワートランジスタ」が形成された半導体チップを低い製造コストで実現することができるポテンシャルを秘めている点で有用性が高い技術的思想である。
前記実施の形態は、以下の形態を含む。
（付記）
半導体チップを備え、
前記半導体チップは、
半導体素子が形成された表面と、
前記表面の反対側に位置し、かつ、裏面電極が形成された裏面と、
前記表面および前記裏面のそれぞれと接続する第１側面と、
前記第１側面の反対側に位置する第２側面と、
前記第１側面および前記第２側面のそれぞれと接続する第３側面と、
前記第３側面の反対側に位置する第４側面と、
を有し、
前記第１側面および前記第２側面のそれぞれは、劈開面から構成され、
前記第３側面および前記第４側面のそれぞれは、劈開面から構成される、半導体装置。
１Ｓ 半導体基板
ＢＣＦ１ バリア導体膜
ＢＣＦ２ バリア導体膜
ＢＥ 裏面電極
ＢＫＬ１ 破砕層
ＢＫＬ２ 破砕層
ＢＫＬ３ 破砕層
ＢＫＬ４ 破砕層
ＣＨＰ 半導体チップ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＨＰ４ 半導体チップ
ＣＶＦ 劈開面
ＤＩＴ１ 溝
ＤＩＴ２ 溝
ＤＩＴ３ 溝
ＤＴ ダイシングテープ
ＰＴ１ 表面保護テープ
ＲＦＬ 改質層
ＳＥ ソース電極
ＳＬＰ１ 傾斜部
ＳＬＰ２ 傾斜部
ＳＵＲ１ 表面
ＳＵＲ２ 裏面
ＳＵＲ３ 側面
ＳＵＲ４ 側面
ＶＥＲ１ 垂直形状部
ＶＥＲ２ 垂直形状部
ＷＦ 半導体ウェハ

Claims (19)

  1. （ａ）複数のチップ領域を有する基板の表面側に素子を形成する工程、
    （ｂ）前記複数のチップ領域を区画する境界領域に溝を形成する工程、
    （ｃ）前記基板の裏面側から前記溝に達するまで前記基板を研削する工程、
    （ｄ）前記（ｃ）工程によって分離された前記基板の前記裏面に裏面電極を形成する工程、を備える、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程で形成される前記溝の断面形状は、前記基板の前記表面を上側にして見た場合に逆テーパ形状となる形状を含み、
    前記（ｃ）工程では、前記複数のチップ領域を複数の半導体チップに個片化する、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記溝の断面形状は、前記基板の前記表面を上側にして見た場合に逆台形形状、あるいは、逆三角形形状をしている、半導体装置の製造方法。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記（ｃ）工程で個片化された前記複数の半導体チップのうち、互いに隣り合う第１半導体チップと第２半導体チップとに着目した場合、前記第１半導体チップの裏面と前記第２半導体チップの裏面との間の距離は、前記第１半導体チップの素子形成面と前記第２半導体チップの素子形成面との間の距離よりも小さい、半導体装置の製造方法。
  5. 請求項２に記載の半導体装置の製造方法において、
    前記（ｄ）工程において、前記複数の半導体チップのそれぞれに形成される前記裏面電極は、互いに分離されている、半導体装置の製造方法。
  6. 請求項２に記載の半導体装置の製造方法において、
    前記（ｄ）工程の後、前記半導体装置の製造方法は、さらに、前記複数の半導体チップの間の間隔を広げるエキスパンジョン工程を有し、
    前記（ｄ）工程において、前記複数の半導体チップのそれぞれに形成される前記裏面電極が繋がっている場合、前記エキスパンジョン工程によって、前記複数の半導体チップのそれぞれに形成されている前記裏面電極は、互いに分離される、半導体装置の製造方法。
  7. 請求項２に記載の半導体装置の製造方法において、
    前記（ｃ）工程の後、かつ、前記（ｄ）工程の前に、前記半導体装置の製造方法は、分離された前記基板の前記裏面および前記溝の側面に形成された加工歪を除去する加工歪除去工程を有する、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記加工歪除去工程では、プラズマ処理を使用する、半導体装置の製造方法。
  9. 請求項２に記載の半導体装置の製造方法において、
    前記溝の側面と前記裏面との間のなす角度である傾斜角は、２５°以上８５°以下である、半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記素子は、パワートランジスタである、半導体装置の製造方法。
  11. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程で形成される前記溝の断面形状は、前記基板の前記表面を上側にして見た場合に逆テーパ形状となる形状と、前記基板の前記表面に対して垂直となる垂直形状とを含む、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記溝の側面と前記裏面との間のなす角度である傾斜角は、１０°以上４０°以下である、半導体装置の製造方法。
  13. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程で形成される前記溝の断面形状は、前記基板の前記表面に対して垂直となる垂直形状部から構成され、
    前記（ｃ）工程では、前記複数のチップ領域を複数の半導体チップに個片化し、
    前記（ｄ）工程の後、前記半導体装置の製造方法は、さらに、前記複数の半導体チップの間の間隔を広げるエキスパンジョン工程を有し、
    前記（ｃ）工程で個片化された前記複数の半導体チップのそれぞれは、前記（ｄ）工程において、前記複数の半導体チップのそれぞれの裏面に形成される前記裏面電極で互いに接続され、その後、前記エキスパンジョン工程によって、前記複数の半導体チップのそれぞれは、互いに分離される、半導体装置の製造方法。
  14. （ａ）複数のチップ領域を有する基板の表面側に素子を形成する工程、
    （ｂ）前記基板の裏面側から、前記基板を第１厚さまで研削する工程、
    （ｃ）前記（ｂ）工程の後、前記複数のチップ領域を区画する境界領域における前記基板の内部に改質層を形成する工程、
    （ｄ）前記（ｃ）工程の後、前記基板の前記裏面側から、前記基板を第２厚さまで研削することにより、前記改質層を起点とする劈開を生じさせて、前記複数のチップ領域を複数の半導体チップに個片化する工程、
    （ｅ）前記（ｄ）工程の後、前記複数の半導体チップの裏面にわたって一体化した裏面電極を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記複数の半導体チップの間の間隔を広げることにより、一体化した前記裏面電極を前記複数の半導体チップごとに分離する工程、
    を備える、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記基板の前記裏面側から、前記基板にレーザを照射する、半導体装置の製造方法。
  16. 請求項１４に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第２厚さまでの前記基板の研削によって、前記改質層を前記基板から除去する、半導体装置の製造方法。
  17. 半導体チップを備え、
    前記半導体チップは、
    半導体素子が形成された表面と、
    前記表面の反対側に位置し、かつ、裏面電極が形成された裏面と、
    を有し、
    前記裏面の平面積は、前記表面の平面積よりも大きい、半導体装置。
  18. 請求項１７に記載の半導体装置において、
    前記半導体チップは、
    前記表面および前記裏面のそれぞれと接続する第１側面と、
    前記第１側面の反対側に位置する第２側面と、
    を有し、
    前記第１側面は、前記表面と前記裏面のそれぞれに対して傾斜した第１傾斜部を含み、
    前記第２側面は、前記表面と前記裏面のそれぞれに対して傾斜した第２傾斜部を含む、半導体装置。
  19. 請求項１７に記載の半導体装置において、
    前記半導体チップは、
    前記表面および前記裏面のそれぞれと接続する第１側面と、
    前記第１側面の反対側に位置する第２側面と、
    を有し、
    前記第１側面は、
    前記表面に対して垂直となる第１垂直形状部と、
    前記裏面に対して傾斜した第１傾斜部と、
    から構成され、
    前記第２側面は、
    前記表面に対して垂直となる第２垂直形状部と、
    前記裏面に対して傾斜した第２傾斜部と、
    から構成される、半導体装置。
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US15/359,586 US20170213766A1 (en) 2016-01-27 2016-11-22 Semiconductor device and manufacturing method of the same
KR1020160155740A KR20170089751A (ko) 2016-01-27 2016-11-22 반도체 장치 및 그 제조 방법
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020092236A (ja) * 2018-12-07 2020-06-11 株式会社ディスコ デバイスチップの製造方法
JP2020092235A (ja) * 2018-12-07 2020-06-11 株式会社ディスコ デバイスチップの製造方法
JP2021048381A (ja) * 2019-09-16 2021-03-25 株式会社ディスコ デバイスチップ及びデバイスチップの製造方法
JP2023045875A (ja) * 2021-09-22 2023-04-03 株式会社東芝 半導体装置及びその製造方法
JP2023093305A (ja) * 2021-12-22 2023-07-04 株式会社東芝 半導体装置およびその製造方法
JP2023155263A (ja) * 2018-04-27 2023-10-20 ローム株式会社 半導体装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019220501A (ja) * 2018-06-15 2019-12-26 株式会社村田製作所 半導体装置
KR102498148B1 (ko) * 2018-09-20 2023-02-08 삼성전자주식회사 반도체 장치의 제조 방법
US11908831B2 (en) 2020-10-21 2024-02-20 Stmicroelectronics Pte Ltd Method for manufacturing a wafer level chip scale package (WLCSP)
CN112885793B (zh) * 2021-03-12 2025-03-14 苏州晶方半导体科技股份有限公司 芯片封装结构及其制造方法
US20240063142A1 (en) * 2022-08-19 2024-02-22 Intel Corporation Die crack mitigation in multi-chip composite ic structures

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5010106B1 (ja) * 1970-12-24 1975-04-18
JPS57166078A (en) * 1981-04-06 1982-10-13 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JPH03270156A (ja) * 1990-03-20 1991-12-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2001185727A (ja) * 1999-10-15 2001-07-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2003158097A (ja) * 2001-11-22 2003-05-30 Murata Mfg Co Ltd 半導体装置及びその製造方法
JP2006344816A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008541480A (ja) * 2005-05-18 2008-11-20 クリー インコーポレイテッド 双方向遮断能力を有する高電圧炭化ケイ素ｍｏｓバイポーラデバイスおよびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110811A (ja) * 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6791119B2 (en) * 2001-02-01 2004-09-14 Cree, Inc. Light emitting diodes including modifications for light extraction
JP3737494B2 (ja) * 2003-06-10 2006-01-18 株式会社東芝 半導体発光素子及びその製造方法並びに半導体発光装置
US8153464B2 (en) * 2005-10-18 2012-04-10 International Rectifier Corporation Wafer singulation process
KR101688591B1 (ko) * 2010-11-05 2016-12-22 삼성전자주식회사 반도체 칩의 제조 방법
JP2013042119A (ja) * 2011-07-21 2013-02-28 Hamamatsu Photonics Kk 発光素子の製造方法
DE102013104270A1 (de) * 2013-04-26 2014-10-30 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
US9543347B2 (en) * 2015-02-24 2017-01-10 Optiz, Inc. Stress released image sensor package structure and method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5010106B1 (ja) * 1970-12-24 1975-04-18
JPS57166078A (en) * 1981-04-06 1982-10-13 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JPH03270156A (ja) * 1990-03-20 1991-12-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2001185727A (ja) * 1999-10-15 2001-07-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2003158097A (ja) * 2001-11-22 2003-05-30 Murata Mfg Co Ltd 半導体装置及びその製造方法
JP2008541480A (ja) * 2005-05-18 2008-11-20 クリー インコーポレイテッド 双方向遮断能力を有する高電圧炭化ケイ素ｍｏｓバイポーラデバイスおよびその製造方法
JP2006344816A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023155263A (ja) * 2018-04-27 2023-10-20 ローム株式会社 半導体装置の製造方法
JP7673133B2 (ja) 2018-04-27 2025-05-08 ローム株式会社 半導体装置の製造方法
CN111293084B (zh) * 2018-12-07 2024-04-02 株式会社迪思科 器件芯片的制造方法
KR20200070111A (ko) * 2018-12-07 2020-06-17 가부시기가이샤 디스코 디바이스 칩의 제조 방법
JP7217623B2 (ja) 2018-12-07 2023-02-03 株式会社ディスコ デバイスチップの製造方法
CN111293084A (zh) * 2018-12-07 2020-06-16 株式会社迪思科 器件芯片的制造方法
JP2020092236A (ja) * 2018-12-07 2020-06-11 株式会社ディスコ デバイスチップの製造方法
JP2020092235A (ja) * 2018-12-07 2020-06-11 株式会社ディスコ デバイスチップの製造方法
KR102860795B1 (ko) * 2018-12-07 2025-09-16 가부시기가이샤 디스코 디바이스 칩의 제조 방법
JP2021048381A (ja) * 2019-09-16 2021-03-25 株式会社ディスコ デバイスチップ及びデバイスチップの製造方法
JP7527720B2 (ja) 2019-09-16 2024-08-05 株式会社ディスコ デバイスチップの製造方法
JP2023045875A (ja) * 2021-09-22 2023-04-03 株式会社東芝 半導体装置及びその製造方法
JP7631158B2 (ja) 2021-09-22 2025-02-18 株式会社東芝 半導体装置
JP2023093305A (ja) * 2021-12-22 2023-07-04 株式会社東芝 半導体装置およびその製造方法
JP7775164B2 (ja) 2021-12-22 2025-11-25 株式会社東芝 半導体装置およびその製造方法

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