JP2017147787A - 多出力ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】多出力ＤＣ−ＤＣコンバータにおいて、優先させる出力先に電力供給が開始されるまでに要する時間を短縮することを目的とする。【解決手段】ＤＣ−ＤＣコンバータ１は、入力電圧が入力される入力端子１１と、出力電圧を出力する複数の出力端子１２，１３と、入力端子に一端が接続されたインダクタＬと、オンオフ制御されることにより、インダクタに流れる電流を変化させる第１スイッチＳＷ１と、インダクタと、複数の出力端子のうちの１つである第１出力端子１２との間に一端が接続され、他端がグランドに接続される第１コンデンサＣout１と、インダクタと第１コンデンサとの間に接続された第２スイッチＳＷ２と、第１出力端子からの第１出力電圧が予め定められた第１閾値より小さい場合に、第１のスイッチがオフとなったときは、第２スイッチをオンにするよう制御するスイッチ制御部１４と、を備える。【選択図】図１

Description

この発明の実施形態は、多出力ＤＣ−ＤＣコンバータに関する。

多出力ＤＣ−ＤＣコンバータは、既定の順序にて、既定の回数ごとに、複数の出力先に電流を供給する。出力先は、複数の出力先に接続されているスイッチのいずれか１つを所定の周期ごとにオンにするという時分割制御にて、決定される。また、各出力は、外部からの制御信号に基づき、任意のタイミングにて、停止することもできる。但し、制御信号に基づき出力の１つを停止させた場合、停止させた出力が本来出力されている期間においては、いずれの出力先も電流が供給されない。

また、多出力ＤＣ−ＤＣコンバータの出力先の１つを、自身が備える制御回路の電源として用いている場合に、その制御回路への出力電力が低下し制御回路が停止すると、回路全体が停止してしまうという問題がある。この問題に対し、制御回路の電源用の出力の電圧が閾値以下になった際に、他のすべての出力を停止する回路を付加するという方法が知られている。しかし、時分割制御においては、各出力に割り当てられた時間配分は変化しないため、必要な出力先への電力供給が開始されるまでに待ち時間が生ずる。ゆえに、制御回路への出力電圧の回復には時間を要する。このように、他の出力を停止させたとしても、優先したい出力先に電力供給が開始されるまでに時間を要し、効率が悪いという問題があった。

特開２００５−１１７８８６号公報

多出力ＤＣ−ＤＣコンバータにおいて、優先させる出力先に電力供給が開始されるまでに要する時間を短縮することを目的とする。

本発明の実施形態としてのＤＣ−ＤＣコンバータは、入力電圧が入力される入力端子と、出力電圧を出力する複数の出力端子と、入力端子に一端が接続されたインダクタと、オンオフ制御されることにより、インダクタに流れる電流を変化させる第１スイッチと、インダクタと、複数の出力端子のうちの１つである第１出力端子との間に一端が接続され、他端がグランドに接続される第１コンデンサと、インダクタと第１コンデンサとの間に接続された第２スイッチと、第１出力端子からの第１出力電圧が予め定められた第１閾値より小さい場合に、第１のスイッチがオフとなったときは、第２スイッチをオンにするよう制御するスイッチ制御部と、を備える。

第１の実施形態に係るＤＣ−ＤＣコンバータを有する回路構成の一例を示す図。 第１の実施形態に係る各スイッチのスイッチングの制御を説明する図。 第２の実施形態に係るＤＣ−ＤＣコンバータを有する回路構成の一例を示す図。 第２の実施形態に係る各スイッチのスイッチングの制御を説明する図。 第３の実施形態に係るＤＣ−ＤＣコンバータを有する回路構成の一例を示す図。 第３の実施形態に係る各スイッチのスイッチングの制御を説明する図。 第４の実施形態に係るＤＣ−ＤＣコンバータを有する回路構成の一例を示す図。 ダイオードとＰ型ＭＯＳＦＥＴの接続構成の一例を示す図。 第４の実施形態に係る各スイッチのスイッチングの制御を説明する図。

以下、図面を参照しながら、本発明の実施形態について説明する。

（第１の実施形態）
図１は、第１の実施形態に係るＤＣ−ＤＣコンバータを有する回路構成の一例を示す図である。第１の実施形態に係るＤＣ−ＤＣコンバータ１と、熱電発電素子２とからなる熱電発電装置（電源装置）の回路図が示されている。第１の実施形態に係るＤＣ−ＤＣコンバータ１は、入力端子１１と、第１出力端子１２と、第２出力端子１３と、インダクタＬと、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第３スイッチＳＷ３と、コンデンサＣｏｕｔ１と、２つの電流検知回路ＩＤ１およびＩＤ２と、制御部１４とを備える。

制御部１４は、発振器ＯＳＣと、比較器（コンパレータ）ＣＭＰ１と、論理回路部１４１を備える。論理回路部１４１は、発振器ＯＳＣおよび比較器ＣＭＰ１からの出力を処理し、第１スイッチＳＷ１、第２スイッチＳＷ２、および第３スイッチＳＷ３のスイッチのオンまたはオフの動作（スイッチング）を制御できるものとする。図１では、４つのＡＮＤ回路（ＡＮＤゲート）と、２つのＮＯＴ回路（インバータ）とにより、所望のスイッチング制御を実現する。

なお、この図で表したＤＣ−ＤＣコンバータ１の構成は一例であり、異なる構成であっても、図示しない構成要素を含んでもよい。例えば、電流検知回路ＩＤ１およびＩＤ２は、電流の逆流を防ぐために用いられているが、電流の逆流を防ぐ他のものを使用してもよい。その他にも、例えば、制御部１４は、第１の実施形態が行うスイッチの制御を実現することができるものであれば、制御部１４が備える論理回路部１４１の構成は、任意に定めてよい。

熱電発電素子２は、起電力Ｖｔｅｇ、出力抵抗Ｒｔｅｇでモデル化された熱電発電装置である。起電力Ｖｔｅｇは、熱電発電素子２を構成する高温側部材と低温側部材との温度差に比例する。例えば、数℃程度の温度差では、一般的に数１０ｍＶ〜数１００ｍＶとなる。また出力抵抗Ｒｔｅｇは、温度に関わらずほぼ一定の値であり、数Ω〜数１００Ω程度の値となる。熱電発電素子２の出力電圧Ｖｉｎは、コンバータ入力容量Ｃｉｎにより平滑化され、ＤＣ−ＤＣコンバータ１の入力電圧Ｖｉｎともなる。通常の電子回路は１Ｖ以上の電源電圧で動作する。そのため一般的に、熱電発電素子と昇圧型ＤＣ−ＤＣコンバータとが組み合わされて用いられる。なお、発電素子は起電力が小さければ、熱電発電素子によらずともよい。

次に、ＤＣ−ＤＣコンバータ１を構成する各部について説明する。

ＤＣ−ＤＣコンバータ１の入力端子１１は、熱電発電素子２に接続され、入力電圧Ｖｉｎが入力される。第１出力端子１２は、第１負荷３に接続され、第１出力電圧Ｖｏｕｔ１を出力（供給）する。第２出力端子１３は、二次電池４に接続され、第２出力電圧Ｖｏｕｔ２を出力（供給）する。

第１出力電圧Ｖｏｕｔ１および第２出力電圧Ｖｏｕｔ２は、インダクタＬ、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、およびスイッチの開閉を制御する発振器ＯＳＣの働きにより、入力電圧Ｖｉｎよりも高い電圧となる。第１出力電圧Ｖｏｕｔ１はコンデンサＣｏｕｔ１により平滑化され、第１負荷３に対し供給される。第２出力端子１３には二次電池４が接続されている。第２出力端子１３からの第２出力電圧Ｖｏｕｔ２により、二次電池４は充電される。

このように、第１の実施形態に係るＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉｎを所定の電圧に変換した上で、負荷および二次電池４などの供給先に出力するものである。なお、図１では、一例として、入力端子１１を介して熱電発電素子２と、第１出力端子１２を介して第１負荷３と、第２出力端子１３を介して二次電池４と接続されていることを想定したが、接続先の構成も限られるものではない。

インダクタＬは、一端が入力端子１１に接続され、他端（片側端子ＬＸ）が第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３に接続されている。インダクタＬは、第１スイッチＳＷ１、第２スイッチＳＷ２、および第３スイッチＳＷ３の開閉により、入力電圧Ｖｉｎを第１出力電圧Ｖｏｕｔ１または第２出力電圧Ｖｏｕｔ２に変換する。

電流検知回路ＩＤ１およびＩＤ２はそれぞれ、第２スイッチＳＷ２および第３スイッチＳＷ３のインダクタＬと接続されていない側の他端のそれぞれと接続されている。電流検知回路ＩＤ１は、電流の逆流を防止するために、第２スイッチＳＷ２に流れる電流が出力端子側の方向に正の値であればＨｉｇｈを、０以下であればＬｏｗを出力する。同様に、電流検知回路ＩＤ２は、第３スイッチＳＷ３に流れる電流が出力端子側の方向に正の値であればＨｉｇｈを、０以下であればＬｏｗを出力する。

コンデンサＣｏｕｔ１は、電流検知回路ＩＤ１の、第２スイッチＳＷ２に接続されていない方の他端に接続され、第１出力電圧Ｖｏｕｔ１を平滑化して、第１負荷３に供給する。

制御部１４は、第１スイッチＳＷ１、第２スイッチＳＷ２、および第３スイッチＳＷ３のスイッチングを制御する。制御部１４の比較器ＣＭＰ１は、第１出力電圧Ｖｏｕｔ１と、制御部内部からの第１参照電圧Ｖｒｅｆ１とを比較する。これは、第１参照電圧Ｖｒｅｆ１を基準値として、第１出力電圧Ｖｏｕｔ１と所定の基準値との大小関係に基づき、出力先を切り替えるためである。図１の例では、比較器ＣＭＰ１からの出力信号を２つに分岐し、一方をインバータにより反転させる。これにより、所定の条件下において、第２スイッチＳＷ２と第３スイッチＳＷ３の一方がオンで、他方がオフである状況を作り出す。

制御部１４の発振器ＯＳＣは、各スイッチのスイッチングをするタイミングを制御するためのものである。以下に、各スイッチのスイッチングの制御について説明する。

第１スイッチＳＷ１は、発振器ＯＳＣに基づき、オンまたはオフの状態が決定される。発振器ＯＳＣの出力がＨｉｇｈのときはオン、Ｌｏｗのときはオフになる。なお、発振器ＯＳＣの出力がＨｉｇｈを出力している期間とＬｏｗを出力している期間の長さは、同じでも異なっていてもよい。

第２スイッチＳＷ２は、発振器ＯＳＣと比較器ＣＭＰ１と電流検知回路ＩＤ１に基づき、オンまたはオフの状態が決定される。発振器ＯＳＣの出力がＨｉｇｈのときはオフになる。一方、発振器ＯＳＣの出力がＬｏｗであっても、比較器ＣＭＰ１の出力がＨｉｇｈ（Ｖｒｅｆ１＞Ｖｏｕｔ１）でなければ、オンにならない。また、電流検知回路ＩＤ１がＬｏｗ、つまり第１出力端子１２側から入力端子１１側の方向に電流が流れようとするとオフになる。

第３スイッチＳＷ３は、発振器ＯＳＣと比較器ＣＭＰ１と電流検知回路ＩＤ２に基づき、オンまたはオフの状態が決定される。発振器ＯＳＣの出力がＨｉｇｈのときは必ずオフになる。発振器ＯＳＣの出力がＬｏｗであっても、比較器ＣＭＰ１の出力がＬｏｗ（Ｖｒｅｆ１＜Ｖｏｕｔ１）でなければ、オンにならない。また、電流検知回路ＩＤ２がＬｏｗ、つまり第２出力端子１３側から入力端子１１側の方向に電流が流れようとするとオフになる。

図２は、第１の実施形態における各スイッチのスイッチングの制御を説明する図である。図２には、発振器ＯＳＣの出力信号と第１スイッチＳＷ１の状態、インダクタ電流ＩＬ、第１出力電圧Ｖｏｕｔ１、第２スイッチＳＷ２の状態、および第３スイッチＳＷ３の状態が示されている。第１スイッチＳＷ１、第２スイッチＳＷ２、および第３スイッチＳＷ３の状態は、オンが１、オフが０にて示されている。

第１スイッチＳＷ１のスイッチングは、発振器ＯＳＣに基づき決定されるため、第１スイッチＳＷ１の状態と発振器ＯＳＣの出力信号の波形は同じであり、一番上の波形にて合わせて示されている。

発振器ＯＳＣの出力がＨｉｇｈを出力している間は、第１スイッチＳＷ１がオン、第２スイッチＳＷ２と第３スイッチＳＷ３はともにオフとなる。ゆえに、この期間内において、上から２番目の波形に示すように、インダクタ電流ＩＬは増加していく。一方、第２スイッチＳＷ２がオフであることから、この期間内において、上から３番目の波形に示すように、第１出力電圧Ｖｏｕｔ１は減少していく。ここで、時刻ｔ１に、第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を下回るとする。そうすると、時刻ｔ１の後、比較器ＣＭＰ１の出力はＬｏｗからＨｉｇｈへと切り替わる。なお、比較器ＣＭＰ１が入力を受け付けてから出力を切り替えるまでには、タイムラグがあるものとする。

そして、時刻ｔ１の後の時刻ｔ２にて、発振器ＯＳＣの出力がＬｏｗを出力するようになると、第１スイッチＳＷ１がオフとなり、また比較器ＣＭＰ１の出力がＨｉｇｈであることから、第２スイッチＳＷ２がオンとなる。また、第３スイッチＳＷ３はオフのままである。これにより、インダクタ電流ＩＬが第１負荷３に流れ込み、Ｖｏｕｔ１は増加する。一方、インダクタ電流ＩＬは逆に下降していき、電流が流れなくなると、電流検知回路ＩＤ１の出力がＬｏｗに切り替わる。ゆえに、第２スイッチＳＷ２がオフとなるため、第１出力端子１２側からの電流がインダクタＬに流れることは防がれる。

なお、時刻ｔ３に第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を上回るとする。第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を上回ると、比較器ＣＭＰ１の出力はＬｏｗへ切り替わる。但し、第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を上回る時刻と、比較器ＣＭＰ１の出力がＬｏｗへ切り替わる時刻とにはタイムラグがある。このタイムラグを調整し、比較器ＣＭＰ１の出力がＬｏｗへ切り替わる前に、インダクタ電流ＩＬが０（ゼロ）になるようにする。このインダクタ電流ＩＬが流れなくなる時刻ｔ４において、第２スイッチＳＷ２はオフになる。

時刻ｔ４の後、時刻ｔ５に発振器ＯＳＣの出力がＨｉｇｈとなると、第１スイッチＳＷ１がオンとなり、第２スイッチＳＷ２および第３スイッチＳＷ３はオフのままであるため、インダクタ電流ＩＬは上昇する。そして、次に第１スイッチＳＷ１がオフされる時刻ｔ６においては、まだ第１出力電圧Ｖｏｕｔ１は第１参照電圧Ｖｒｅｆ１よりも高いものとする。そうすると、比較器ＣＭＰ１の出力がＬｏｗのままであるから、時刻ｔ６において第２スイッチＳＷ２ではなく、第３スイッチＳＷ３がオンとなる。ゆえに、インダクタ電流ＩＬが第２出力端子１３に流れこみ、二次電池４が充電される。やがてインダクタ電流ＩＬが下降し流れなくなると、電流検知回路ＩＤ２の出力がＬｏｗへ切り替わる。そうすると、第３スイッチＳＷ３がオフとなるため、第２出力端子１３側からの電流がインダクタＬに流れることは防がれる。

時刻ｔ４の後、第１出力電圧Ｖｏｕｔ１は、第１負荷３に電流が流れることにより、下降していくが、第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を下回るまでは、第２スイッチＳＷ２はオンとならず、第３スイッチＳＷ３のスイッチングと第１スイッチＳＷ１のスイッチングとが繰り返されていく。そして、再度第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を下回った時刻ｔ７の後、第１スイッチＳＷ１がオフとなる時刻ｔ８に第２スイッチＳＷ２がオンになる。

なお、図２では、時刻ｔ６において、第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を超えているため、時刻ｔ６においては、第２スイッチＳＷ２はオンにならずに、第３スイッチＳＷ３がオンとなった。しかし、第１出力電圧Ｖｏｕｔ１の増加率が小さいなどにより、時刻ｔ６において、第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を超えていないときは、再び第２スイッチＳＷ２がオンとなる場合もあり得る。このように第１出力電圧Ｖｏｕｔ１と第１参照電圧Ｖｒｅｆ１の大小関係に基づいて、第２スイッチＳＷ２および第３スイッチＳＷ３のオンオフが決定される。

以上のように、第１の実施形態は、複数の出力先のうちの１つの電圧が低下し、閾値である参照電圧以下になると、その出力先のためのスイッチをオンにし、他の出力先のためのスイッチをすべてオフにする制御を行う。これにより、予め定められた時間配分で出力先を制御するのではなく、基準電圧との比較結果に基づき出力先を決定することができる。そのため、既定の順序で出力先を決定する場合に存在していた待ち時間なしで、出力電圧が低下した場合に対応できる。また、優先すべき出力が低下した場合に、出力が閾値を超えるまで、他の出力先に出力せずに、優先すべき出力先に出力することができる。

（第２の実施形態）
図３は、第２の実施形態に係るＤＣ−ＤＣコンバータを有する回路構成の一例を示す図である。第２の実施形態では、第１の実施形態における制御部１４と、第２出力端子１３に関連する部分が、第１の実施形態と異なる。第１の実施形態と同様な点は、説明を省略する。

第２の実施形態の第２出力端子１３に接続されているのは、二次電池４ではなく、第２負荷５とする。また、電流検知回路ＩＤ２と第２出力端子１３の間に第２コンデンサＣｏｕｔ２を設置し、第２出力端子１３に係る第２出力電圧Ｖｏｕｔ２の平滑化を図るものとする。

第２の実施形態の制御部１４は、比較器ＣＭＰ２をさらに備える。比較器ＣＭＰ２は、第２出力電圧Ｖｏｕｔ２と第２参照電圧Ｖｒｅｆ２を比較し、Ｖｒｅｆ２＞Ｖｏｕｔ２のときはＨｉｇｈを、Ｖｒｅｆ２＜Ｖｏｕｔ２のときはＬｏｗを出力する。これにより、第１出力電圧Ｖｏｕｔ１だけでなくＶｏｕｔ２も監視することができる。なお、第１参照電圧Ｖｒｅｆ１と第２参照電圧Ｖｒｅｆ２とは、出力先である第１負荷３と第２負荷５に与えようとする電圧値により定まる。

制御部１４は、比較器ＣＭＰ１とＣＭＰ２がともにＬｏｗを出力するとき（Ｖｒｅｆ１＜Ｖｏｕｔ１かつＶｒｅｆ２＜Ｖｏｕｔ２）、発振器ＯＳＣの出力が第１スイッチＳＷ１に入力されないように構成されている。図３では、比較器ＣＭＰ１とＣＭＰ２がともにＬｏｗのときだけＬｏｗを出力するＯＲ回路と、ＯＲ回路の出力がＬｏｗのときには、発振器ＯＳＣの出力によらずにＬｏｗを出力するＡＮＤ回路により、上記構成を実現している。なお、本実施形態は、図３の構成に限られるものではない。

このように、第１出力電圧Ｖｏｕｔ１と第２出力電圧Ｖｏｕｔ２とが大きいときは、第１スイッチＳＷ１のスイッチングを停止させることにより、消費電力を削減することができる。また、第２スイッチＳＷ２と第３スイッチＳＷ３がともにオフの場合において、第１スイッチＳＷ１のスイッチングが行われると、インダクタ電流の流れ先がないことにより、インダクタＬの片側端子ＬＸが高電圧になる。しかし、本実施形態では、第２スイッチＳＷ２と第３スイッチＳＷ３がともにオフの場合においては、第１スイッチＳＷ１がスイッチングしないようにし、片側端子ＬＸが高電圧になることを防ぐことができる。

また、第２の実施形態では、制御部１４の電源に、第１出力電圧Ｖｏｕｔ１を用いるものとする。また、この場合、第１出力電圧Ｖｏｕｔ１を第２出力電圧Ｖｏｕｔ２よりも小さくするように（Ｖｏｕｔ１＜Ｖｏｕｔ２）制御すると、制御部１４にて消費される電力を抑えることができ、ＤＣ−ＤＣコンバータ１の効率を向上させることができる。Ｖｏｕｔ１＜Ｖｏｕｔ２となるようにするには、例えば、第１参照電圧Ｖｒｅｆ１を第２参照電圧Ｖｒｅｆ２よりも小さく設定すればよい。

次に、各スイッチのスイッチングの制御について説明する。

第１スイッチＳＷ１は、第１の実施形態と異なり、発振器ＯＳＣのみならず、発振器ＯＳＣ、比較器ＣＭＰ１、および比較器ＣＭＰ２に基づき、オンまたはオフの状態が決定される。発振器ＯＳＣの出力がＬｏｗのとき、第１スイッチＳＷ１はオフになるが、発振器ＯＳＣの出力がＨｉｇｈのときでも、オンになるとは限らない。発振器ＯＳＣの出力がＨｉｇｈであり、かつ比較器ＣＭＰ１またはＣＭＰ２の出力がＨｉｇｈのとき、第１スイッチＳＷ１はオンになる。

第２スイッチＳＷ２は、第１の実施形態と同じく、発振器ＯＳＣと比較器ＣＭＰ１と電流検知回路ＩＤ１に基づき、オンまたはオフの状態が決定される。発振器ＯＳＣの出力がＨｉｇｈのときは必ずオフになる。発振器ＯＳＣの出力がＬｏｗであっても、比較器ＣＭＰ１の出力がＬｏｗ（Ｖｒｅｆ１＜Ｖｏｕｔ１）ならば、オンにならない。また、電流検知回路ＩＤ１がＬｏｗ、つまり第１出力端子１２側から入力端子１１側の方向に電流が流れようとするときもオフになる。

第３スイッチＳＷ３は、第１の実施形態と異なり、発振器ＯＳＣと比較器ＣＭＰ１とＣＭＰ２と電流検知回路ＩＤ２に基づき、オンまたはオフの状態が決定される。発振器ＯＳＣの出力がＨｉｇｈのときはオフになる。発振器ＯＳＣの出力がＬｏｗであっても、比較器ＣＭＰ１の出力がＬｏｗ（Ｖｒｅｆ１＜Ｖｏｕｔ１）かつＣＭＰ２の出力がＨｉｇｈ（Ｖｒｅｆ２＞Ｖｏｕｔ２）でなければ、オンにならない。つまり、ここでは第２スイッチＳＷ２が第３スイッチＳＷ３よりも優先されている。また、電流検知回路ＩＤ２がＬｏｗ、つまり第２出力端子１３側から入力端子１１側の方向に電流が流れようとするとオフになる。

図４は、第２の実施形態に係る各スイッチのスイッチングの制御を説明する図である。図４には、発振器ＯＳＣの出力信号、第１スイッチＳＷ１の状態、インダクタ電流ＩＬ、第１出力電圧Ｖｏｕｔ１、第２出力電圧Ｖｏｕｔ２、第２スイッチＳＷ２の状態、および第３スイッチＳＷ３の状態の波形が示されている。

図４で示すように、時刻ｔ１において、第１出力電圧Ｖｏｕｔ１はＶｒｅｆ１を下回るとする。その後の時刻ｔ２までは、比較器ＣＭＰ１の出力はＨｉｇｈであって、比較器ＣＭＰ１およびＣＭＰ２の出力がともにＬｏｗではないため、第１スイッチＳＷ１に発振器ＯＳＣの出力が入力されることにより、第１スイッチＳＷ１はオンである。そして、第１の実施形態と同様、第１スイッチＳＷ１がオンの間、インダクタ電流ＩＬが増加する。

時刻ｔ２にて発振器ＯＳＣの出力がＬｏｗに反転した後、第１スイッチＳＷ１はオフになる。また、比較器ＣＭＰ１の出力がＨｉｇｈのため、第２スイッチＳＷ２はオンになる。したがって、第１の実施形態同様、インダクタ電流ＩＬは次第に下降する。一方、第１出力電圧Ｖｏｕｔ１は上昇する。

また、第１の実施形態同様、時刻ｔ３にてＶｏｕｔ１＞Ｖｒｅｆ１となっても、比較器ＣＭＰ１の出力はＨｉｇｈからＬｏｗへすぐに切り替わらず、インダクタ電流ＩＬが０（ゼロ）になる時刻ｔ４において、第２スイッチＳＷ２はオフになる。

また、図４で示すように、時刻ｔ４の後も、Ｖｏｕｔ２＜Ｖｒｅｆ２とする。そうすると、ＣＭＰ２の出力はＨｉｇｈであるため、発振器ＯＳＣの出力が第１スイッチＳＷ１へと入力されることにより、発振器ＯＳＣの出力がＨｉｇｈとなる時刻ｔ５において、第１スイッチＳＷ１はオンとなる。そして、発振器ＯＳＣの出力がＬｏｗに反転した時刻ｔ６において、第３スイッチＳＷ３の入力がＨｉｇｈとなり、第３スイッチＳＷ３がオンとなる。インダクタ電流ＩＬは、第３スイッチＳＷ３を介して、第２出力端子１３へと流れ、Ｖｏｕｔ２が上昇する。やがてインダクタ電流ＩＬが下降していき０となると電流検知回路ＩＤ２の出力がＬｏｗへ切り替わり、第３スイッチＳＷ３がオフになる。

図４のように、１度目の第３スイッチＳＷ３のオンによっても、Ｖｏｕｔ２が第２参照電圧Ｖｒｅｆ２を超えず、かつ第１出力電圧Ｖｏｕｔ１がＶｒｅｆ１であるときは、再び発振器ＯＳＣの出力がＬｏｗとなる時刻ｔ７においても、第３スイッチＳＷ３がオンとなる。このように、第３スイッチＳＷ３のスイッチング、つまり第２負荷５への出力が繰り替えされることもあり得る。なお、第２負荷５への出力を繰り返す間、第２スイッチＳＷ２はオンとならずに電力が供給されないことから、第１出力電圧Ｖｏｕｔ１は下降し続ける。

第１出力電圧Ｖｏｕｔ１の低下により、時刻ｔ８に再びＶｏｕｔ１＜Ｖｒｅｆ１となったときは、ＣＭＰ２の出力がＨｉｇｈへと切り替わり、発振器ＯＳＣの出力がＬｏｗとなる時刻ｔ９において、第２スイッチＳＷ２が優先的にオンとなる。このとき、第３スイッチＳＷ３は、Ｖｏｕｔ２と第２参照電圧Ｖｒｅｆ２の関係に関わらず、オフである。

時刻ｔ９における第２スイッチＳＷ２のオンにより、Ｖｏｕｔ１がＶｒｅｆ１を上回ったため、次に発振器ＯＳＣがＨｉｇｈを出力する時刻ｔ１０では、第３スイッチＳＷ３がオンになる。そして、発振器ＯＳＣがＨｉｇｈを出力するさらに次のタイミングである時刻ｔ１１では、Ｖｏｕｔ１＞Ｖｒｅｆ１かつＶｏｕｔ２＞Ｖｒｅｆ２であるため、比較器ＣＭＰ１およびＣＭＰ２はともにＬｏｗを出力する。したがって、時刻ｔ１１では、第１スイッチＳＷ１はオンとはならず、全てのスイッチがオフとなる。また、このスイッチングの停止は、Ｖｏｕｔ１＜Ｖｒｅｆ１、またはＶｏｕｔ２＜Ｖｒｅｆ２となるまで続く。

以上のように、第２の実施形態では、出力の１つをコンバータ自身の制御回路の電源として用いる。そして、電源とする電圧がある閾値以下となった場合、その出力が経由するスイッチをオンにし、出力が経由する他の全てのスイッチをオフにし、制御回路用の電源に対して優先的に出力する。これにより、制御部１４の電源電圧が低下しても優先して回復させることができ、ＤＣ−ＤＣコンバータ１が停止しにくくなり、安定して動作させることができる。また第１出力電圧Ｖｏｕｔ１を第２出力電圧Ｖｏｕｔ２よりも低く設定することで、制御部１４の消費電力を削減することができ、ＤＣ−ＤＣコンバータ１の効率を向上させることができる。

（第３の実施形態）
図５は、第３の実施形態に係るＤＣ−ＤＣコンバータを有する回路構成の一例を示す図である。第１の実施形態との相違点を説明し、同様な点は説明を省略する。

第３の実施形態の第２スイッチＳＷ２は、ダイオードＤ２とサブスイッチＳｕｂＳＷ２にて構成される。また、第３スイッチＳＷ３は、ダイオードＤ３とサブスイッチＳｕｂＳＷ３にて構成される。

第２スイッチＳＷ２と第３スイッチＳＷ３に対する制御信号も第１の実施形態と異なる。第３の実施形態における制御部１４は、発振器ＯＳＣの信号を合成せずに、比較器ＣＭＰ１の比較結果をＳｕｂＳＷ２に出力する。また、比較器ＣＭＰ１の比較結果を反転して、サブスイッチＳｕｂＳＷ３に出力する。ゆえに、これまでの実施形態では、第１スイッチＳＷ１がオンの間は、他のスイッチはスイッチングされずにいたが、第３の実施形態では、第１スイッチＳＷ１がオンの間でも、比較器ＣＭＰ１の出力が切り替わった時点で、他のスイッチはスイッチングする。

また、第２スイッチＳＷ２と第３スイッチＳＷ３に接続されていた電流検知回路ＩＤ１とＩＤ２は、第３の実施形態は備えられていない。

図６は、第３の実施形態に係る各スイッチのスイッチングの制御を説明する図である。図６には、発振器ＯＳＣの出力信号と第１スイッチＳＷ１の状態、インダクタ電流ＩＬ、第１出力電圧Ｖｏｕｔ１、サブスイッチＳｕｂＳＷ２、およびサブスイッチＳｕｂＳＷ３の状態の波形が示されている。

発振器ＯＳＣの出力がＨｉｇｈのときは第１スイッチＳＷ１がオンであり、インダクタ電流ＩＬは上昇していくが、Ｖｏｕｔ１は下降していく。時刻ｔ１に第１出力電圧Ｖｏｕｔ１がＶｒｅｆ１を下回ると、その後、比較器ＣＭＰ１の出力はＬｏｗからＨｉｇｈへと切り替わり、サブスイッチＳｕｂＳＷ２はオン、サブスイッチＳｕｂＳＷ３はオフとなる。

このとき、第１スイッチＳＷ１はオンであるが、ダイオードＤ２の逆バイアスとなるため、インダクタ電流ＩＬはそのまま上昇を続ける。

時刻ｔ２に発振器ＯＳＣの出力がＬｏｗに切り替わると第１スイッチＳＷ１がオフし、インダクタＬの端子ＬＸの電圧は、第２スイッチＳＷ２のダイオードＤ２が導通するまで上昇する。ダイオードＤ２が順バイアスになると、インダクタ電流ＩＬはダイオードＤ２とサブスイッチＳｕｂＳＷ２を通り、第１出力電圧Ｖｏｕｔ１が上昇していく。このとき、インダクタ電流ＩＬは下降していくが、ダイオードＤ２により、入力端子１１側へと電流が流れることはない。

時刻ｔ３に第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を上回ると、比較器ＣＭＰ１の出力はＬｏｗへ切り替わり、サブスイッチＳｕｂＳＷ２はオフ、サブスイッチＳｕｂＳＷ３はオンとなる。但し、比較器ＣＭＰ１のタイムラグにより、時刻ｔ４にサブスイッチＳｕｂＳＷ２とサブスイッチＳｕｂＳＷ３は、スイッチングするとする。時刻ｔ４の後、第１出力電圧Ｖｏｕｔ１は徐々に下降する。

その後の時刻ｔ５において、発振器ＯＳＣの出力がＨｉｇｈに切り替わると、インダクタ電流ＩＬは上昇していく。その後の時刻ｔ６において、発振器ＯＳＣの出力がＬｏｗに切り替わると、第１スイッチＳＷ１がオフになり、端子ＬＸの電圧は、第３スイッチＳＷ３のダイオードＤ３が導通するまで上昇していく。ダイオードＤ３が順バイアスになると、インダクタ電流ＩＬはダイオードＤ３とサブスイッチＳｕｂＳＷ３を通り、第２出力端子１３に接続された二次電池４が充電される。このとき、インダクタ電流ＩＬは下降していくが、ダイオードＤ３により、入力端子１１側へと電流が流れることはない。

第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を下回るまで、第２出力端子１３に接続された二次電池４の充電が繰り返し行われる。また、第２スイッチＳＷ２はオンとならずに電力が供給されないことから、第１出力電圧Ｖｏｕｔ１は下降し続ける。時刻ｔ７に再度第１出力電圧Ｖｏｕｔ１が第１参照電圧Ｖｒｅｆ１を下回ると、サブスイッチＳｕｂＳＷ２はオン、サブスイッチＳｕｂＳＷ３はオフとなり、その後、第１出力電圧Ｖｏｕｔ１が上昇する。

これまでの実施形態では、電流の逆流を防ぐために、インダクタ電流ＩＬに基づき、第２スイッチＳＷ２または第３スイッチＳＷ３をオフしなければならなかった。しかし、本実施形態では、図６に示すように、出力先を切り替えない限り、オフにする必要はない。

以上のように、第３の実施形態では、ダイオートを用いることにより、第２スイッチＳＷ２および第３スイッチＳＷ３への電流の逆流を防ぐ。これにより、逆流を阻止または検知する回路を別途備える必要がなく、また制御回路を簡素化することができる。

（第４の実施形態）
図７は、第４の実施形態に係るＤＣ−ＤＣコンバータを有する回路構成の一例を示す図である。第３の実施形態との相違点を説明し、同様な点は説明を省略する。

第４の実施形態では、第３の実施の形態の比較器ＣＭＰ１が、ヒステリシスコンパレータＨＹＳＣＭＰに変更されている。ヒステリシスコンパレータＨＹＳＣＭＰは、ＶｒｅｆＬ＜Ｖｒｅｆ１＜ＶｒｅｆＨが成り立つ第１基準電圧（上限電圧）ＶｒｅｆＨおよび、第２基準電圧（下限電圧）ＶｒｅｆＬを用いて、第１出力電圧Ｖｏｕｔ１の判定を行う。Ｖｏｕｔ１＞ＶｒｅｆＨとなればＬｏｗを、Ｖｏｕｔ１＜ＶｒｅｆＬとなればＨｉｇｈを出力する。

またヒステリシスコンパレータＨＹＳＣＭＰは、一度Ｖｏｕｔ１＜ＶｒｅｆＬと判定すると、Ｖｏｕｔ１＞ＶｒｅｆＨとなるまでＨｉｇｈを出力し続け、一度Ｖｏｕｔ１＞ＶｒｅｆＨと判定すると、次にＶｏｕｔ１＜ＶｒｅｆＬになるまでＬｏｗを出力し続ける。

第２スイッチＳＷ２はダイオードＤ２、Ｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）２で構成される。また、第３スイッチＳＷ３はダイオードＤ３、ＰＭＯＳ３で構成される。ＰＭＯＳ２およびＰＭＯＳ３はゲートにＬｏｗの信号が入力されるとオンとなり、Ｈｉｇｈの信号が入力されるとオフとなる。ＰＭＯＳ２およびＰＭＯＳ３のゲート信号を切り替えると、ゲート容量の充放電が行われるため、電力が消費される。

図８は、ダイオードとＰＭＯＳの接続構成の一例を示す図である。図８では、ダイオードの寄生容量をＣｐａｒａｄ（Ｃｐｄ）、ＰＭＯＳの寄生容量Ｃｐａｒａｔ（Ｃｐｔ）と表している。図８（Ａ）は、インダクタ端子ＬＸとダイオードとが接続され、ダイオードと出力端子１２または１３との間にＰＭＯＳが接続されている。図８（Ｂ）は、順番が逆となり、インダクタ端子ＬＸとＰＭＯＳとが接続され、ＰＭＯＳと出力端子１２または１３との間にダイオードが接続されている。

ＰＭＯＳはオン抵抗を減らすために大型のものが使われる。一方、ダイオードの抵抗値は大きさにそれほど依存しない。ゆえに、一般的にＣｐｄ＜Ｃｐｔとなる。

インダクタ端子ＬＸ側に寄生容量がつくと、第１スイッチＳＷ１がオフのときに電荷がたまり、インダクタＬ側へと還っていく逆流電流が生じてしまう。図８（Ａ）では、Ｃｐｄの値はＣｐｔの値より小さく、またＣｐｔによる逆流電流はダイオードにより防がれる。一方、図８（Ｂ）では、Ｃｐｄによる逆流電流とＣｐｔによる逆流電流の両方が、インダクタＬに流れてしまうこととなる。したがって、逆流電流防止の観点では、図８（Ａ）の配置のほうが、図８（Ｂ）の配置よりも優れている。

またダイオードには、電流が流れている間、順方向の電圧降下Ｖｆが生じる。一方、ＰＭＯＳのドレインソース電位差は、オン抵抗が小さい場合、Ｖｆに比べて無視できるほど小さい。ゆえに、図８（Ａ）の配置におけるダイオードとＰＭＯＳの接続点Ｍの電位は、ほぼＶｏｕｔと等しい。一方、図８（Ｂ）のの配置におけるダイオードとＰＭＯＳの接続点Ｍの電位は、ＶｏｕｔとＶｆの和となる。ＰＭＯＳにおいて、ドレイン端子やソース端子の電位が高くなると、ＰＭＯＳをオフするために必要なゲート電位も高くなる。したがって、図８（Ｂ）の配置は、ＰＭＯＳをオフしにくくなり、漏れ電流が生じやすくなる。

以上のことから、第２スイッチＳＷ２および第３スイッチＳＷ３は、寄生容量が比較的小さいダイオードをＬＸ側に、ＰＭＯＳを出力端子側に配置する構成が、逆流電流の防止および漏れ電流の抑制に効果がある。

図９は、第４の実施形態に係る各スイッチのスイッチングの制御を説明する図である。図９には、発振器ＯＳＣの出力信号と第１スイッチＳＷ１の状態、インダクタ電流ＩＬ、第１出力電圧Ｖｏｕｔ１、第２スイッチＳＷ２の状態、および第３スイッチＳＷ３の状態の波形が示されている。

時刻ｔ１にて第１出力電圧Ｖｏｕｔ１が下限電圧ＶｒｅｆＬを下回ると、その後、ヒステリシスコンパレータＨＹＳＣＭＰの出力はＨｉｇｈに切り替わる。ＰＭＯＳ２のゲートには、ヒステリシスコンパレータＨＹＳＣＭＰの出力が反転されて入力されるため、Ｌｏｗが入力される。ＰＭＯＳ２はゲートにＬｏｗが入力されるとオンになるため、第２スイッチＳＷ２はオフからオンに切り替わる。一方、ＰＭＯＳ３のゲートには、Ｈｉｇｈが入力される。ＰＭＯＳ２はゲートにＨｉｇｈが入力されるとオフになるため、第３スイッチＳＷ３はオンからオフに切り替わる。

発振器ＯＳＣの出力がＨｉｇｈのとき、第１スイッチＳＷ１はオンであり、またダイオードＤ２が逆バイアスであるため、出力端子側へと電流は流れず、インダクタ電流ＩＬは引き続き上昇していく。発振器ＯＳＣの出力が時刻ｔ２にＬｏｗに切り替わると第１スイッチＳＷ１がオフし、インダクタ端子ＬＸの電圧はダイオードＤ２が導通するまで上昇する。ダイオードＤ２が順バイアスになると、インダクタ電流ＩＬは、ダイオードＤ２とＰＭＯＳ２を通り、第１出力電圧Ｖｏｕｔ１が上昇していく。これにより、逆にインダクタ電流ＩＬは下降していくが、ダイオードＤ２により負になることはなく、逆流することはない。

また、ヒステリシスコンパレータＨＹＳＣＭＰのヒステリシス特性のために、時刻ｔ３にて第１出力電圧Ｖｏｕｔ１が下限電圧ＶｒｅｆＬを超えてもヒステリシスコンパレータＨＹＳＣＭＰの出力がＬｏｗに切り替わることはない。ゆえに、第１出力電圧Ｖｏｕｔ１が上限電圧ＶｒｅｆＨを超えるまで、第２スイッチＳＷ２および第３スイッチＳＷ３の状態は変化しない。また、時刻ｔ４にインダクタ電流ＩＬが流れなくなると、第１出力電圧Ｖｏｕｔ１は減少するが、再び時刻ｔ５にて第１スイッチＳＷ１がオンからオフとなったときは、第１出力電圧Ｖｏｕｔ１は上昇する。このように、第１出力電圧Ｖｏｕｔ１が段階的に上昇していく。

時刻ｔ６にて、第１出力電圧Ｖｏｕｔ１が上限電圧ＶｒｅｆＨを上回ると、その後の時刻ｔ７にてヒステリシスコンパレータＨＹＳＣＭＰの出力はＬｏｗへと切り替わり、第２スイッチＳＷ２はオフ、第３スイッチＳＷ３はオンとなる。発振器ＯＳＣの出力がＨｉｇｈのときは、前述のとおり、第１スイッチＳＷ１がオンで、出力端子側へと電流が流れることはなく、インダクタ電流ＩＬは上昇していく。発振器ＯＳＣの出力がＬｏｗに切り替わると、第１スイッチＳＷ１がオフし、端子ＬＸの電圧はダイオードＤ３が導通するまで上昇する。ダイオードＤ３が順バイアスになると、インダクタ電流ＩＬはダイオードＤ３とＰＭＯＳ３を通り、出力端子１３に接続された二次電池４が充電される。これによりインダクタ電流ＩＬは下降していくが、ダイオードＤ３により、入力端子１１側へと電流が流れることはない。この期間、出力端子１２側への電力供給はされず、第１出力電圧Ｖｏｕｔ１は下降していく。

ヒステリシスコンパレータＨＹＳＣＭＰのヒステリシス特性により、第１出力電圧Ｖｏｕｔ１が上限電圧ＶｒｅｆＨを下回った後も、第１出力電圧Ｖｏｕｔ１が下限電圧ＶｒｅｆＬを下回るまで、ヒステリシスコンパレータＨＹＳＣＭＰの出力がＨｉｇｈに切り替わらずに、第２出力端子１３に接続された二次電池４への充電が行われることになる。そして、第１出力電圧Ｖｏｕｔ１が下限電圧ＶｒｅｆＬを下回るとヒステリシスコンパレータＨＹＳＣＭＰの出力がＨｉｇｈとなり、第１出力端子１２への出力を開始する。

以上のように、ヒステリシスコンパレータを用いると、第１出力電圧Ｖｏｕｔ１は下限電圧ＶｒｅｆＬから上限電圧ＶｒｅｆＨにかけての領域付近を推移する。これにより、コンパレータの出力が切り替わる回数の減少による消費電力削減、ＰＭＯＳ２およびＰＭＯＳ３の開閉の回数が減ることによるゲート容量の充放電の消費電力削減といった効果を得られる。またダイオードとＰＭＯＳの位置関係は、ダイオードをインダクタＬ側、ＰＭＯＳを出力側に配置することにより、インダクタＬへの逆流防止、ＰＭＯＳにおけるオフリークの抑制という効果も得ることができる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１ ＤＣ−ＤＣコンバータ
１１ 入力端子
１２ 第１出力端子
１３ 第２出力端子
１４ 制御部
１４１ 論理回路
２ 熱電発電素子
３ 第１負荷
４ 二次電池
５ 第２負荷
Ｌ インダクタ
ＩＬ インダクタ電流
ＬＸ インダクタの片側端子
Ｃｏｕｔ１、Ｃｏｕｔ２ 平滑コンデンサ
ＯＳＣ 発振器
ＣＭＰ１、ＣＭＰ２ 比較器
Ｖｏｕｔ１、Ｖｏｕｔ２ 出力電圧
Ｖｒｅｆ１、Ｖｒｅｆ２ 参照電圧
ＩＤ１、ＩＤ２ 電流検知回路
ＳＷ１、ＳＷ２、ＳＷ３、ＳｕｂＳＷ２、ＳｕｂＳＷ３ スイッチ
Ｄ、Ｄ２、Ｄ３ ダイオード
ＰＭＯＳ、ＰＭＯＳ２、ＰＭＯＳ３ Ｐ型ＭＯＳＦＥＴ
ＶＴＥＧａ 開放電圧
ＲＴＥＧ 内部抵抗
Ｃｉｎ 平滑コンデンサ
Ｃｐｄ ダイオードの寄生容量
Ｃｐｔ ＰＭＯＳの寄生容量
Ｖｆ 電圧降下
Ｍ 接続点

Claims (9)

1. 入力電圧が入力される入力端子と、
   出力電圧を出力する複数の出力端子と、
   前記入力端子に一端が接続されたインダクタと、
   オンオフ制御されることにより、前記インダクタに流れる電流を変化させる第１スイッチと、
   前記インダクタと、前記複数の出力端子のうちの１つである第１出力端子との間に一端が接続され、他端がグランドに接続される第１コンデンサと、
   前記インダクタと前記第１コンデンサとの間に接続された第２スイッチと、
   前記第１出力端子からの第１出力電圧が予め定められた第１閾値より小さい場合に、前記第１のスイッチがオフとなったときは、前記第２スイッチをオンにするよう制御するスイッチ制御部と
   を備えるＤＣ−ＤＣコンバータ。
2. 前記インダクタと、前記複数の出力端子のうちの１つである第２出力端子との間に接続された第３スイッチ
   をさらに備え、
   前記スイッチ制御部は、前記第１のスイッチがオフとなったときに、前記第２のスイッチをオンにするときは、前記第３スイッチをオフに制御する
   請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記インダクタは、前記入力端子と前記第１スイッチの間に接続され、
   前記第１スイッチは、一端が前記インダクタの他端に接続され、他端がグランドに接続される
   請求項１または２に記載のＤＣ−ＤＣコンバータ。
4. 前記第３スイッチと前記第２出力端子の間に接続される第２コンデンサ
   をさらに備え、
   前記スイッチ制御部は、前記第２出力端子からの第２出力電圧が予め定められた第２閾値より小さい場合に、前記第１のスイッチがオフとなったときに、前記第２のスイッチがオンとならないときは、前記第３スイッチをオンとする
   請求項２または請求項２に従属する請求項３に記載のＤＣ−ＤＣコンバータ。
5. 前記スイッチ制御部は、前記第１出力電圧を電源とする
   請求項１ないし４のいずれか一項に記載のＤＣ−ＤＣコンバータ。
6. 前記第１出力電圧は、前記第２出力電圧以下である
   請求項４に従属する請求項５に記載のＤＣ−ＤＣコンバータ。
7. 前記第２スイッチは、
   前記インダクタから前記第１コンデンサへ向かう方向の電流は通すが、前記第１コンデンサから前記インダクタへ向かう方向の電流は通さない整流部
   を備える請求項１ないし６のいずれか一項に記載のＤＣ−ＤＣコンバータ。
8. 前記第２スイッチは、
   前記整流部であり、前記インダクタに一端が接続されたダイオードと、
   前記ダイオードの他端に一端が接続され、前記第１コンデンサに他端が接続されたＭＯＳＦＥＴと、
   を備える請求項７に記載のＤＣ−ＤＣコンバータ。
9. 前記第２スイッチは、
   前記第２スイッチがオンとなった後、前記第１出力電圧が予め定められた第３閾値より大きい場合に前記第１のスイッチがオフとなったときまで、オンであり続ける
   請求項１ないし８のいずれか一項に記載のＤＣ−ＤＣコンバータ。

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