JP2017157802A - 半導体パッケージ及び半導体パッケージの製造方法 - Google Patents

半導体パッケージ及び半導体パッケージの製造方法 Download PDF

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【課題】キャパシタ素子からキャパシタ層を介して半導体素子に電流を供給する構成において、電流供給経路における寄生インピーダンスを低減すること。【解決手段】複数の接続領域を表面に備えた半導体素子と、半導体素子に重ならないように配置され、半導体素子に電流を供給する端子対を有するキャパシタ素子と、半導体素子とキャパシタ素子との間に設けられ、複数の接続領域の少なくとも一部から端子対に至る面を平坦化する絶縁体層と、絶縁体層の上部に形成された第１の金属層、第１の金属層の上部に形成された誘電体層、誘電体層の上部に形成された第２の金属層を備えたキャパシタ層と、を含み、複数の接続領域の一部及び端子対の一方の端子は、第１の金属層に直接接続されると共に、複数の接続領域の他の一部及び端子対の他方の端子は、第２の金属層に接続されかつ誘電体層を貫通する導電部により、第２の金属層に接続されている。【選択図】図１

Description

本発明は、半導体パッケージ及び半導体パッケージの製造方法に関する。
特許文献１には、電源電圧の変動を補うことのできるキャパシタ内蔵基板が開示されている。この構成においてキャパシタ８は、基板１の厚み方向の中央付近に設けられ、この中央付近から延びるビアを介して基板の表面側および裏面側に露出する電源端子および接地端子と接続されている。
特開２００５−３１０８１４号公報
本発明は、キャパシタ素子からキャパシタ層を介して半導体素子に電流を供給する構成において、キャパシタ層を基板の厚み方向の中央付近に設ける構成を利用する場合と比較し、電流供給経路における寄生インピーダンスを低減することが可能な半導体パッケージ、及び半導体パッケージの製造方法を提供することを目的とする。
上記の目的を達成するために、請求項１に記載の半導体パッケージの製造方法は、回路素子が形成されかつ前記回路素子を外部と接続するための複数の接続領域を表面に備えた半導体素子と、外部と接続するための端子対を有すると共に前記半導体素子に電流を供給するキャパシタ素子とを、前記半導体素子の平面視において重ならないように配置すると共に、前記半導体素子と前記キャパシタ素子との間を絶縁体層で埋めることで、前記複数の接続領域の少なくとも一部から前記端子対に至る面を平坦化する工程と、前記複数の接続領域、前記端子対および前記絶縁体層の上部に第１の金属層を形成することで、前記複数の接続領域の一部及び前記端子対の一方の端子と、前記第１の金属層とを直接接続する工程と、前記第１の金属層の上部に誘電体層を形成する工程と、前記誘電体層の上部に第２の金属層を形成することで、前記第１の金属層、誘電体層および当該第２の金属層からなるキャパシタ層を形成する工程と、を含むものである。
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第２の金属層を形成する工程は、前記複数の接続領域の他の一部及び前記端子対の他方の端子と、前記第２の金属層とを、前記誘電体層を貫通する導電部により接続する工程を含み、前記第２の金属層および前記導電部は、同一の工程で同時に形成されるものである。
また、請求項３に記載の発明は、請求項１または請求項２に記載の発明において、前記複数の接続領域の少なくとも一部の高さ位置、および前記端子対の高さ位置が前記半導体素子の断面視において同じ高さになるように配置する工程を有するものである。
また、請求項４に記載の発明は、請求項１〜請求項３いずれか１項に記載の発明において、前記半導体素子と前記キャパシタ素子における前記キャパシタ層が形成される面と反対側の面を基体上に配置する工程と、前記キャパシタ層が形成された後に、前記半導体素子および前記キャパシタ素子から前記基体を除去する工程と、を有するものである。
上記の目的を達成するために、請求項５に記載の半導体パッケージは、回路素子が形成されかつ前記回路素子を外部と接続するための複数の接続領域を表面に備えた半導体素子と、 前記半導体素子の平面視において前記半導体素子に重ならないように配置されると共に、前記半導体素子に電流を供給する端子対を有するキャパシタ素子と、前記半導体素子と前記キャパシタ素子との間に設けられ、前記複数の接続領域の少なくとも一部から前記端子対に至る面を平坦化する絶縁体層と、前記複数の接続領域、前記端子対、及び前記絶縁体層の上部に形成された第１の金属層、前記第１の金属層の上部に形成された誘電体層、及び前記誘電体層の上部に形成された第２の金属層を備えたキャパシタ層と、を含み、前記複数の接続領域の一部及び前記端子対の一方の端子は、前記第１の金属層に直接接続されると共に、前記複数の接続領域の他の一部及び前記端子対の他方の端子は、前記第２の金属層に接続されかつ前記誘電体層を貫通する導電部により、前記第２の金属層に接続されたものである。
また、請求項６に記載の発明は、請求項５に記載の発明において、一方の面に外部と接続するための複数の電極領域を有すると共に、他方の面に形成された配線領域によって前記複数の接続領域の残部、前記第１の金属層、及び前記第２の金属層に接続された基板をさらに含むものである。
また、請求項７に記載の発明は、請求項６に記載の発明において、前記基板は、前記一方の面と前記他方の面との間に１つ又は複数の配線層を備えるものである。
また、請求項８に記載の発明は、請求項６又は請求項７に記載の発明において、一方の面に外部と接続するための複数の接続部を有すると共に、他方の面に形成された配線部によって前記配線領域に接続されたコアをさらに含むものである。
また、請求項９に記載の発明は、請求項５〜請求項８のいずれか１項に記載の発明において、前記複数の接続領域は、前記半導体素子の表面に形成された配線層の一部に設けられた電極領域であるものである。
また、請求項１０に記載の発明は、請求項５〜請求項８のいずれか１項に記載の発明において、前記複数の接続領域は、前記半導体素子の表面の予め定められた領域であるものである。
また、請求項１１に記載の発明は、請求項５〜請求項１０のいずれか１項に記載の発明において、前記半導体素子の裏面側に前記半導体素子及び前記キャパシタ素子を配置する基体をさらに含むものである。
また、請求項１２に記載の発明は、請求項１１に記載の発明において、前記基体と前記半導体素子との間又は前記基体と前記キャパシタ素子との間に、前記複数の接続領域の少なくとも一部の位置と、前記キャパシタ素子の前記端子対の位置とを等しくするための位置合せ部をさらに含むものである。
また、請求項１３に記載の発明は、請求項５〜請求項１２のいずれか１項に記載の発明において、各々機能の異なる複数の前記半導体素子、及び複数の前記半導体素子の各々に対応して配置された複数の前記キャパシタ素子を含み、複数の前記半導体素子は、予め定められた機能を発揮するように相互に接続されているものである。
また、請求項１４に記載の発明は、請求項５〜請求項１３のいずれか１項に記載の発明において、前記端子対の各々は、前記キャパシタ素子の電極に接続された複数の端子片から構成されたものである。
請求項１及び請求項５に記載の発明によれば、キャパシタ素子からキャパシタ層を介して半導体素子に電流を供給する構成において、キャパシタ層を基板の厚み方向の中央付近に設ける構成を利用する場合と比較し、電流供給経路における寄生インピーダンスを低減することが可能な半導体パッケージ、及び半導体パッケージの製造方法が提供される、という効果が得られる。
請求項２に記載の発明によれば、第２の金属層と前記導電部とを別工程で別の材料を用いて形成する場合と比較して、複数の接続領域の他の一部及び前記端子対の他方の端子と第２の金属層との間の寄生インピーダンスが低減される、という効果が得られる。
請求項３に記載の発明によれば、複数の接続領域の少なくとも一部の高さ位置、および端子対の高さ位置が半導体素子の断面視において異なる高さになっている場合と比較し、平坦化される、という効果が得られる。
請求項４に記載の発明によれば、基体を有する構成と比較し、高さの低い半導体パッケージを提供しやすい、という効果が得られる。
請求項６に記載の発明によれば、基板を含まない場合と比較して、例えばファンアウト型のパッケージの形態とすることにより、外部との接続の自由度が増す、という効果が得られる。
請求項７に記載の発明によれば、基板の一方の面と他方の面との間に配線層を備えない場合と比較して、より複雑な配線がなされる、という効果が得られる。
請求項８に記載の発明によれば、コアを含まない場合と比較して、半導体パッケージの強度が増す、という効果が得られる。
請求項９に記載の発明によれば、未配線の半導体素子を用いる場合と比較して、既存の半導体素子が用いられる、という効果が得られる。
請求項１０に記載の発明によれば、配線済の半導体素子を用いる場合と比較して、より製造精度が緩和された配線工程により半導体素子の配線がなされる、という効果が得られる。
請求項１１に記載の発明によれば、基体を含まない場合と比較して、取り扱いが容易である、という効果が得られる。
請求項１２に記載の発明によれば、位置合せ部を含まない場合と比較して、半導体素子あるいはキャパシタ素子の選択の自由度が増す、という効果が得られる。
請求項１３に記載の発明によれば、単一の半導体素子を含む場合と比較して、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）の機能が実現される、という効果が得られる。
請求項１４に記載の発明によれば、端子対の各々が、電極の各々に接続された２つの端子片から構成される場合と比較して、ノイズ除去等多端子型のキャパシタ素子の作用がもたらされる、という効果が得られる。
第１の実施の形態に係る半導体パッケージの構成の一例を示す縦断面図、半導体素子の縦断面図、及び表面平坦化を説明する図である。 第１の実施の形態に係る半導体パッケージの製造方法の一例を示す縦断面図の一部である。 第１の実施の形態に係る半導体パッケージの製造方法の一例を示す縦断面図の一部である。 第１の実施の形態に係る半導体パッケージの個片化前後の構成の一例を示す平面図である。 第２の実施の形態に係る半導体パッケージの構成の一例を示す縦断面図である。 第３の実施の形態に係る半導体パッケージの個片化前後の構成の一例を示す平面図である。 第４の実施の形態に係る半導体パッケージの構成の一例を示す縦断面図である。 第４の実施の形態に係る半導体パッケージの製造方法の一例を示す縦断面図である。 第５の実施の形態に係る半導体パッケージの構成の一例を示す縦断面図である。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。
［第１の実施の形態］
図１ないし図４を参照して本実施の形態に係る半導体パッケージ、及び半導体パッケージの製造方法について説明する。
図１（ａ）及び（ｂ）を参照して、まず、本実施の形態に係る半導体パッケージ１０の全体構成について説明する。図１（ａ）は、半導体パッケージ１０の構成の一例を示す縦断面図、図１（ｂ）は、平面図である。図１（ａ）に示す半導体パッケージ１０の縦断面図は、図１（ｂ）に示す半導体パッケージ１０の平面図におけるＡ−Ａ’線において切断した図である。
図１（ａ）に示すように、本実施の形態に係る半導体パッケージ１０は、基体１２、絶縁体層１４、キャパシタ層１６、及び基板１８を含んで構成されている。半導体パッケージ１０は、一方の面に基体１２を具備し、基体１２に接してＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）等の半導体素子１００、キャパシタ素子２００等の個別部品が配置され、他方の面にバンプ２２等の突起状の接続部材が設けられている。本実施の形態に係る半導体パッケージ１０は、例えば、バンプ２２を介して、マザーボード等のプリント基板（図示省略）に実装する素子実装用の半導体パッケージである。
基体１２を形成する材料としては、例えばシリコン（Ｓｉ）基板等の半導体基板、ガラスエポキシ基板、セラミック基板、金属基板等が、特に限定されることなく用いられが、本実施の形態ではシリコン基板を用いている。後述するように、本発明では基体１２を剥離等により除去する場合もあり、この場合には、例えば金属基板が用いられる。
絶縁体層１４は、半導体素子１００、キャパシタ素子２００等の個別部品を封止し、固定するモールド層であり、本実施の形態では樹脂により形成されている。
図１（ａ）に示すように、キャパシタ層１６は、第１金属層５０、誘電体層５２、および第２金属層５４を含んで構成され、第１金属層５０、誘電体層５２、および第２金属層５４の積層方向（図２の正面視上下方向）で重なった部分が、キャパシタ（コンデンサ、容量）を構成している。本実施の形態では、第１金属層５０を基準電位層（半導体パッケージ１０に搭載される各素子の基準電位端子が接続される層）とし、第２金属層５４を電源電位層（半導体パッケージ１０に搭載される各素子の電源端子が接続される層）としている。換言すると、第１金属層５０は基準電位層として機能し、第２金属層５４は電源電位層として機能する。しかしながら、むろんこれに限られず、第１金属層５０を電源電位層とし、第２金属層５４を基準電位層としてもよい。なお、以下では、「基準電位」をグランド（接地）とした場合を例示して説明する。
本実施の形態では、第１金属層５０および第２金属層５４を構成する金属としてＣｕ（銅）を用いている。しかしながら、これに限定されることなく、Ａｕ（金）、Ａｌ（アルミニウム）等他の一般的な配線用金属を用いてもよい。また、本実施の形態では、誘電体層５２を構成する誘電体としてＳＴＯ（チタン酸ストロンチウム：ＳｒＴｉＯ３）を用いている。ＳＴＯは、比誘電率が３００程度であり、キャパシタを構成する誘電体として好適な材料である。また、チタン酸バリウム（ＢａＴｉＯ３）等の強誘電体材料を用いてもよい。しかしながら、キャパシタ層１６を構成する誘電体はこれに限定されることなく、キャパシタ層として機能する誘電体材料であればよい。一例として、基板の層間絶縁層を形成する材料よりも比誘電率が高い材料を使用することができる。
基板１８は、絶縁体層２６ａ、２６ｂ（以下、総称する場合は、「絶縁体層２６」）、及び該絶縁体層２６ａ、２６ｂの各々の上面に形成された配線２４を含んで構成される多層配線層である。本実施の形態では、配線層を形成する金属としてＣｕ用いている。しかしながら、これに限定されることなく、Ａｕ、Ａｌ等他の一般的な配線用金属を用いてもよい。また、絶縁体層２６は、一例としてシリコン酸化膜（ＳｉＯ２膜）によって形成されている。なお、本実施の形態では、基板１８として多層配線層を例示して説明するが、むろん単層の配線層であってもよい。基板１８の形成は、例えば、半導体製造プロセスの配線層の製造工程と同様の工程により行われる。
基板１８の表面には、配線２４の一部であるパッド２０（電極領域）が形成されており、パッド２０上には、接続部材としてのバンプ２２が形成されている。なお、バンプ２２は必須のものではなく、例えば半導体パッケージ１０を図示しないマザーボードにはんだ接続するような場合には、バンプ２２を除いてもよい。
図１（ｃ）に、本実施の形態に係る半導体素子の一例である半導体素子１００を示す。
半導体素子１００は、拡散基板１０２、拡散基板１０２上に形成されたパッド１０８（接続領域）、パッド１０８の周囲に形成された絶縁層１０４及び１０６を含んで構成されている。パッド１０８の上部には、絶縁層１０４及び１０６を貫通して開口部１１０が形成されている。
なお、本実施の形態では、絶縁層１０４及び１０６の２層の絶縁層が形成された半導体素子１００を用いた形態を例示して説明するが、これに限られず、１層の絶縁層が形成された半導体素子を用いた形態としてもよい。
拡散基板１０２は、トランジスタ等の素子の形成のための拡散が完了した基板である。
半導体素子１００では、さらに拡散基板１０２上に必要な配線層が形成されているが、図１（ｃ）では、配線層のうち、パッド１０８を代表して図示している。
パッド１０８は、半導体素子１００の電源（図１（ａ）、（ｃ）では「ＶＤＤ」と表記）、グランド（図１（ａ）、（ｃ）では「ＧＮＤ」と表記）、信号（図１（ａ）、（ｃ）では「Ｓ」と表記）と接続するための接続領域である。
図１（ｃ）に示す半導体素子１００のＧＮＤのパッド１０８は、図１（ａ）に示すように、キャパシタ層１６の第１金属層５０（ＧＮＤ）に直接接続されている。また、図１（ｃ）に示す半導体素子１００のＶＤＤのパッド１０８は、図１（ａ）に示すように、キャパシタ層１６の第２金属層５４（ＶＤＤ）に導電部として機能する一例であるビアＶｃを介して接続されている。ＧＮＤのパッド１０８が接続された第１金属層５０、及びＶＤＤのパッド１０８が接続された第２金属層５４は、さらに、基板１８のビアＶｐ及び配線２４を介して、パッド２０に接続されている。一方、Ｓのパッド１０８は、キャパシタ層１６を貫通し、基板１８のビアＶｐ及び配線２４を介して、パッド２０に接続されている。
ここで、本実施の形態では、半導体素子１００のパッド１０８間の間隔が、基板１８を介することによってパッド２０間の間隔へと拡大されている。従って、本実施の形態に係る半導体パッケージ１０は、いわゆるインターポーザの機能を有している。換言すれば、半導体パッケージ１０は、いわゆるファンアウト型のパッケージとなっている。
本実施の形態に係るキャパシタ素子２００は、半導体素子１００に過渡電流（例えば、半導体素子１００内の回路がスイッチングするときに流れる交流電流）を供給するために設けられたキャパシタであり、例えば、低ＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ：等価直列インダクタンス）タイプのＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）等が用いられる。
キャパシタ素子２００は、プラス側の端子およびマイナス側の端子として機能する第１の端子および第２の端子を有しており、一方の端子がキャパシタ層１６の第１金属層５０（ＧＮＤ）に直接接続される一方、他方の端子がビアＶｃを介して第２金属層５４（ＶＤＤ）に接続されている。第１の端子および第２の端子の数はそれぞれ単数であっても複数であってもよい。例えば、三端子、四端子、または八端子などの複数の端子（端子片）を有するものであってもよい。なお、搭載部品（回路素子）は、半導体素子、キャパシタ素子に限られず、インダクタ素子、抵抗素子等の他の素子が搭載されることもある。
ここで、本実施の形態に係るキャパシタ層１６とキャパシタ素子２００との関係について説明する。上記の構成を有する半導体パッケージ１０では、キャパシタ層１６は、半導体素子１００やキャパシタ素子２００を囲うように面状に構成されている。従って、キャパシタ層１６は、半導体素子１００へ過渡電流を供給する供給源になっているだけでなく、キャパシタ素子２００から半導体素子１００へ過渡電流を供給する低インピーダンスの線路としての機能も有している。すなわち、単なる配線を介して過渡電流を供給する構成と比較して、キャパシタ素子２００から低インピーダンスで電流が供給される構成となっている。
なお、上記実施の形態では、配線まで完了した半導体素子１００（配線済半導体素子）を用いた半導体パッケージ１０の形態を例示して説明したが、これに限られず、拡散まで完了し配線が未了の半導体素子（未配線半導体素子）を用いてもよい。図１（ｄ）に未配線半導体素子の一例として、半導体素子３００を示す。図１（ｄ）に示すように、半導体素子３００は、例えば、拡散基板１０２上に、接続配線の導入部である開口部１１４を有する絶縁層１１２が形成されたものである。開口部１１４で区画された拡散基板１０２の表面が、キャパシタ層１６との接続を行うための接続領域である。
上記のように、配線済半導体素子である半導体素子１００を用いた半導体パッケージ１０では、基板１８の配線２４により半導体素子１００のパッド１０８からパッド２０までの配線、キャパシタ層１６からパッド２０までの配線を行う。一方、未配線半導体素子である半導体素子３００を用いた半導体パッケージでは、半導体素子３００の開口部１１４からパッド２０までの配線、キャパシタ層１６からパッド２０までの配線に加えて、本来拡散基板１０２上に形成する配線も基板１８の配線２４によって行う。
基板１８により搭載部品（本実施の形態では、半導体素子１００、キャパシタ素子２００）の配線を行うことを一般に「再配線」という。配線済の半導体素子１００を用いた半導体パッケージ１０では、既存の半導体素子を用いることができ、しかも再配線により信号、電源の取り出し位置が容易に変更されるという効果がある。一方、未配線の半導体素子３００を用いた半導体パッケージ１０では、製造精度（例えば、配線ピッチ等）が緩和された半導体製造プロセスの配線工程を用いて再配線が行われるという効果がある。
ところで、従来技術に係る半導体パッケージ、例えば、多層基板上にキャパシタ層を設け、キャパシタ層上に半導体素子及びデカップリング用のキャパシタ素子を搭載する半導体パッケージでは、半導体素子の搭載にＣ４バンプが使用され、キャパシタ素子の接続にはんだが使用される場合がある。しかしながら、このような半導体パッケージでは、Ｃ４バンプあるいは、はんだに起因する寄生インピーダンス（寄生インダクタンス、寄生容量、寄生抵抗）が無視できず、特に高周波数を扱う半導体素子では特性に大きな影響を及ぼす。また、キャパシタ層が基板の厚み方向の中央付近に設けられた構成を利用する場合においては、基板表面に設けられた半導体素子とキャパシタ層との間を長いビアで接続する必要があり、その分、寄生インピーダンスが大きくなる。
そこで、本発明に係る半導体パッケージでは、半導体素子、キャパシタ素子等の搭載部品の上面の位置を等しくした上で、搭載部品の上面側にキャパシタ層を形成し、半導体素子、キャパシタ素子等の搭載部品を、キャパシタ層を構成する少なくとも一方の金属層に直接接続するようにした。このことにより、キャパシタ素子からキャパシタ層を介して半導体素子に電流を供給する構成において、寄生インピーダンスが低減される。なお、以下では、半導体素子とキャパシタ素子等の搭載部品との間のスペースを絶縁体層で埋めることで、半導体素子１００のパッド１０８からキャパシタ素子２００の端子に至る面を平坦にすることを「平坦化」といい、平坦化された面を「共平面Ｐ」という場合がある。なお、絶縁体層で埋めない場合と比較し平坦になっていれば「平坦化」に含まれ、好ましくは、図１（ｅ）において、半導体素子１００のパッド１０８の高さ位置、キャパシタ素子２００の端子の上面の高さ位置、および絶縁体層１４の上面の高さ位置のばらつきが１０μｍの高さ範囲に含まれているとよい。更に好ましくは、３μｍの高さ範囲に含まれているとよい。また、本実施の形態において、「高さ位置が同じ」および「揃えられている」等の表現は、完全に一致していることを意味するのではなく、少なくとも、ばらつきが１０μｍの高さ範囲に含まれていることを指し、好ましくは３μｍの範囲に含まれているとよい。
図１（ｅ）は、上記平坦化の一例を示した図である。すなわち、本実施の形態では、基体１２上に搭載された搭載部品である半導体素子１００、キャパシタ素子２００の上面の高さ位置、および絶縁体層１４の上面の高さ位置が同じ位置となっている、つまり共平面Ｐの位置に揃えられている。搭載部品の上面を共平面Ｐの位置に揃える平坦化の方法としては、後述するように種々あるが、本実施の形態では半導体素子１００、キャパシタ素子２００の高さを揃えて平坦化している。
つまり、キャパシタ素子２００の高さが所与のものとし、半導体素子１００の高さをキャパシタ素子２００の高さに合わせ、その間を絶縁体層１４で埋めることによって平坦化している。半導体素子１００の高さを調整する方法としては、一例として、半導体素子１００の製造工程において、拡散基板１０２を必要なだけ研磨することによって行ってもよい。むろん、これに限られず、キャパシタ素子２００の高さを半導体素子１００の高さに合わせることによって平坦化を行ってもよい。
次に、図２ないし図４を参照して、本実施の形態に係る半導体パッケージの製造方法について説明する。図２及び図３は、本実施の形態に係る半導体パッケージの製造方法の一例を示す縦断面図であり、図４は、製造の完了した本実施の形態に係る半導体パッケージの個片化前後の構成の一例を示す平面図である。
まず、搭載部品である半導体素子１００及びキャパシタ素子２００を、基体１２上に接着剤等で固定して配置する。その後、図２（ａ）に示すように、半導体素子１００及びキャパシタ素子２００の周囲をモールド樹脂で埋め、絶縁体層１４を形成する。これにより、共平面Ｐが形成される。なお、半導体素子１００及びキャパシタ素子２００を後工程で基体１２上から剥離する場合は剥離可能な接着剤等を使用すればよく、剥離せずに半導体パッケージを使用する場合は剥離が可能な接着剤以外で固定してもよい。
図４（ａ）を参照して、本実施の形態に係る搭載部品の配置について、より詳細に説明する。本実施の形態では、基体１２としてシリコン基板を用いているので、本工程では、例えば、図４（ａ）に示すように、シリコンによるウエハＷＡＦ上に、複数の半導体パッケージ１０を形成するための搭載部品を規則的に配置する。このような工程を採用することにより、複数の半導体パッケージ１０（図４（ａ）の例では２１個）が一括して製造される。
次に、第１金属層５０を形成するための金属膜を成膜する。当該金属膜の材料としては、Ｃｕ、Ａｕ、Ａｌ等特に限定されることなく用いられるが、本実施の形態ではＣｕを用いている。金属膜は、例えばスパッタ法やドライメッキ法によって、一例として１μｍ〜２０μｍ程度の厚さに成膜する。その後、図２（ｂ）に示すように、フォトリソグラフィ、およびエッチングを用いて、金属膜を予め定められた形状にパターニングし、第１金属層５０を形成する。本エッチング工程により、搭載部品が接続される位置に開口部Ｈが形成される。エッチングとしては、ドライエッチング、ウエットエッチング等、特に限定されることなく用いられる。また、エッチングを使用せずに、マスク蒸着やリフトオフ等の他の形成方法によって第１金属層５０のパターニングを行ってもよい。
次に、第１金属層５０上に誘電体層５２を形成するための誘電体膜を形成し、フォトリソグラフィ、およびエッチングを用いて、当該誘電体膜を予め定められた形状にパターニングする。エッチングとしては、ドライエッチング、ウエットエッチング等、特に限定されることなく用いられる。その後、レーザ装置、あるいはドリル等によって搭載部品の接続される位置にビアホールＶＨ１を開口させて、図２（ｃ）に示すように誘電体層５２を形成する。
ここで、本実施の形態では、誘電体層５２として、一例としてＳＴＯ膜を用いる。ＳＴＯ膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法や、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：物理気相成長）法などによって成膜される。より具体的には、プラズマＣＶＤ法、エアロゾルＣＶＤ法、スパッタリング法、イオンプレーティング法、蒸着法等の気相成長法によって、数百ｎｍ〜数μｍ程度の厚さに成膜する。一例として、ＳＴＯ膜は、５００ｎｍ程度の厚さに成膜する。このように気相成長法により誘電体層５２を成膜すれば、非常に薄い厚みで形成できるため同じ面積であってもキャパシタ容量が大きくなる。なお、ＳＴＯ膜等の誘電体膜の形成方法として、気相成長ではなく溶液を塗布する溶液法や、厚みは厚くなるものの、フィルム状の誘電体膜を貼り付けるなど、他の形成方法で行ってもよい。
次に、第２金属層５４を形成するための金属膜を成膜する。当該金属膜の材料としては、Ｃｕ、Ａｕ、Ａｌ等特に限定されることなく用いられるが、本実施の形態ではＣｕを用いている。金属膜の形成は、まず、ビアホールＶＨ１の内部を含む表面全体にドライメッキ法等により薄いＣｕ膜（シード層）を形成する（図示省略）。ここで、シード層とは、後工程で第２金属層５４をメッキ処理で形成する際の導体となる層である。そして、フォトレジストをシード層上にパターニング後、電解メッキ等により、フォトレジストの開口部からシード層が露出した部分に金属膜を形成する。この電解メッキ等により、ビアホールＶＨ１が埋められて導電部の一例であるビアＶ１となるとともに第２金属層５４が形成される。すなわち、第２金属層５４の形成とビアホールＶＨ１の埋め込みは同一の工程で同時に行われる。その後、フォトレジストを除去し、シード層の厚み分だけエッチングすることで、第２金属層５４が形成されていない部分のシード層が除去され、最終的な第２金属層５４が完成する。このように、第２金属層５４とビアＶ１とを別工程で別の材料を用いて形成する場合と比較して、半導体素子１００のパッド１０８およびキャパシタ素子２００の端子と、第２金属層５４との間の寄生インピーダンスが低減される。なお、第２金属層５４の厚みは、一例として１μｍ〜２０μｍ程度である。
次に、絶縁体層２６ａを形成した後、フォトリソグラフィ、およびエッチングを用いて、必要な箇所にビアＶ２を形成するための開口部を設けた後、絶縁体層２６ａ上に金属膜を成膜する。本成膜工程により開口部が金属膜で埋められ、ビアＶ２が形成される。その後、フォトリソグラフィ、およびエッチングを用いて、金属膜を予め定められた形状にパターニングし、図３（ａ）に示すように、配線２４を形成する。
次に、絶縁体層２６ａ、配線２４上に絶縁体層２６ｂを形成し、前工程と同様の工程により、絶縁体層２６ｂ上にパッド２０を形成する。また、基体１２は、上記工程のいずれかのタイミングで剥離（除去）してもよいし、剥離せずに半導体パッケージの一部としてもよい。なお、基体１２を剥離することで、半導体パッケージの高さが抑制されやすくなる。更に、剥離した基体１２を別の半導体パッケージの製造に再利用してもよい。
以上の工程により、図４（ａ）に示す個片化前の本実施の形態に係る半導体パッケージ１０が製造される。その後、ダイサー、レーザ装置等により切断線ＳＬに沿って切断することにより、各半導体パッケージ１０を個片化する。個片化された半導体パッケージ１０の平面図を図４（ｂ）に示す。
［第２の実施の形態］
図５を参照して、本実施の形態に係る半導体パッケージ１０ａについて説明する。上記実施の形態においては、搭載部品の高さを揃えることによって搭載部品の上面で共平面Ｐを形成する平坦化を行ったが、本実施の形態はこの平坦化の方法を変更した形態である。
図５（ａ）は、半導体パッケージ１０ａの構成の一例を示す縦断面図であるが、図１（ａ）に表されたキャパシタ層１６及び基板１８を省略している。図５（ａ）に示すように、半導体パッケージ１０ａでは、半導体素子１００の高さがキャパシタ素子２００の高さより低いことを前提に、半導体素子１００とキャパシタ素子２００との高さの差分の厚さを有するスペーサ２８（位置合せ部）を設けている。つまり、半導体パッケージ１０ａでは、スペーサ２８によって、半導体素子１００の上面、及びキャパシタ素子２００の上面の高さ位置を同じにし、その間を絶縁体層１４で埋めることで表面の平坦化を行っている。スペーサ２８は樹脂、金属等によって作製してもよい。むろん、キャパシタ素子２００の高さの方が半導体素子１００の高さより低い場合には、キャパシタ素子２００の下部にスペーサ２８を設ければよい。
半導体パッケージ１０ａは、図２及び図３に示す半導体パッケージ１０と同様の方法で製造される。すなわち、図２（ａ）の工程において、半導体素子１００を接着剤等で基体１２へ固定する前に、スペーサ２８を接着剤等で固定し、固定されたスペーサ２８上に半導体素子１００を接着剤等で固定すればよい。図５（ａ）に示す構造体上に、図２及び図３と同様の工程によって、キャパシタ層１６及び基板１８を形成し、半導体パッケージ１０ａが製造される。
半導体パッケージ１０ａによれば、半導体素子１００の裏面研削等の加工を施すことなく平坦化されるので、製造がより簡易になる。
図５（ｂ）は、半導体パッケージ１０ｂの構成の一例を示す縦断面図であるが、図５（ｂ）では、図１（ａ）に表されたキャパシタ層１６及び基板１８を省略している。図５（ｂ）に示すように、半導体パッケージ１０ｂでは、半導体素子１００の高さがキャパシタ素子２００の高さより低いことを前提に、半導体素子１００とキャパシタ素子２００との高さの差分の厚さを有する凸部３０（位置合せ部）を基体１２に一体的に設けている。つまり、半導体パッケージ１０ｂでは、凸部３０によって、半導体素子１００の上面、及びキャパシタ素子２００の上面に共平面Ｐを形成し、表面の平坦化を行っている。むろん、キャパシタ素子２００の高さの方が半導体素子１００の高さより低い場合には、キャパシタ素子２００の下部に凸部３０を設ければよい。
半導体パッケージ１０ｂは、図２及び図３に示す半導体パッケージ１０と同様の方法で製造される。すなわち、図２（ａ）の工程において、凸部３０を有する基体１２上に半導体素子１００を接着剤等で固定すればよい。図５（ｂ）に示す構造体上に、図２及び図３と同様の工程によって、キャパシタ層１６及び基板１８を形成し、半導体パッケージ１０ｂが製造される。
半導体パッケージ１０ｂによれば、半導体素子１００の裏面研削等の加工を施すことなく、また、スペーサ２８のような別部品を準備することなく平坦化されるので、製造がさらに簡易になる。
［第３の実施の形態］
図６を参照して、本実施の形態に係る半導体パッケージ１０ｃについて説明する。本実施の形態は、上記実施の形態において、搭載部品である半導体素子１００を複数にした形態である。図６（ａ）は、個片化する前の半導体パッケージ１０ｃを、図６（ｂ）は、個片化後の半導体パッケージ１０ｃを、各々示している。
図６（ｂ）に示すように、半導体パッケージ１０ｃは、複数の半導体素子１００ａ、１００ｂ、１００ｃ、及び１００ｄを有すると共に、それぞれの半導体素子に対応して設けられた複数のキャパシタ素子２００を備えている。図示を省略するが、半導体パッケージ１０ｃでも、複数の半導体素子１００ａ、１００ｂ、１００ｃ、及び１００ｄの上面、及び複数のキャパシタ素子２００の上面によって共平面Ｐが形成され、表面が平坦化されている。半導体パッケージ１０ｃは、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）、大容量メモリ、高精度アナログ回路など複数のチップを接続し、１パッケージで大規模システムが実現されるＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）として構成してもよい。ここで、ＳｏＣとは、例えばシリコンチップ上に複数の機能回路を形成し、１チップでシステムを作り上げる技術である。
半導体パッケージ１０ｃも、一例としてシリコンのウエハＷＡＦを基体として、該ウエハＷＡＦ上に各搭載部品を配置し、キャパシタ層１６も含めて、図２及び図３に示す製造方法と同様の方法で製造される。図６（ａ）は製造を完了した後のウエハＷＡＦの状態を示しており、このウエハＷＡＦを切断線ＳＬに沿って切断して個片化することにより、図６（ｂ）に示す個々の半導体パッケージ１０ｃが製造される。
［第４の実施の形態］
図７及び図８を参照して、本実施の形態に係る半導体パッケージ１０ｄについて説明する。本実施の形態は、本発明に係る半導体パッケージをコアレス構造のパッケージとして実現した形態である。
図７は、半導体パッケージ１０ｄの構成の一例を示す縦断面図である。ただし、図７では、図１（ａ）に示すキャパシタ層１６及び基板１８を省略している。図７に示すように、半導体パッケージ１０ｄは、半導体素子１００やキャパシタ素子２００等の搭載部品を配置する基体を含まず、モールド樹脂等による絶縁体層３２の内部に、半導体素子１００及びキャパシタ素子２００の少なくとも一部が埋め込まれた構造とされている。
図８を参照して、本実施の形態に係る半導体パッケージ１０ｄの製造方法について説明する。
図８（ａ）に示すように、まず、基体３８上に半導体素子１００及びキャパシタ素子２００を配置し、後工程で剥離が可能な接着剤等によって固定する。その際、半導体素子１００は、パッド１０８を基体３８と対向させて配置させる、いわゆるフェースダウンで配置する。
次に、図８（ｂ）に示すように、半導体素子１００及びキャパシタ素子２００を埋めるように、基体３８上にモールド樹脂を塗布し、固化させて絶縁体層３２を形成する。
次に、図８（ｃ）に示すように、基体３８を剥離する。その後、図３（ｃ）に示す構造体上に、図２及び図３と同様の工程によってキャパシタ層１６及び基板１８を形成し、半導体パッケージ１０ｄが製造される。なお、剥離した基体３８は、別の半導体パッケージ１０ｄの製造に用いて再利用してもよい。
本実施の形態に係る半導体パッケージ１０ｄによれば、基体を含まないので半導体パッケージがより小型化され、半導体パッケージ１０ｄが搭載されるマザーボード等が低背化される。
［第５の実施の形態］
図９を参照して、本実施の形態に係る半導体パッケージ１０ｅについて説明する。本実施の形態は、本発明半導体パッケージを、コア層を有する半導体パッケージとして実現した形態である。
図９に示すように、本実施の形態に係る半導体パッケージ１０ｅは、絶縁体層１４によって周囲を覆われた搭載部品としての半導体素子１００、キャパシタ素子２００、共平面化された搭載部品の上面の上部に形成されたキャパシタ層１６、キャパシタ層１６の上部に形成された配線層３４、及び配線層３４の上部に配置されたコア３６を含んで構成されている。
絶縁体層１４、キャパシタ層１６、及び配線層３４を含む構造体（中間体）は、図１（ａ）に示す半導体パッケージ１０と同様の構造体で、図２及び図３に示す製造方法と同様の製造方法によって製造される。ただし、図９に示す半導体パッケージ１０ｅでは、配線層３４が単層とされ、基体１２が剥離されている。むろん、配線層３４を多層配線層とする形態としてもよいし、基体１２を残す形態としてもよい。
コア３６は、例えば、ガラスエポキシ基板、セラミック等、硬質の材料であれば特に制限なく用いられるが、本実施の形態ではガラスエポキシ基板を用いている。コア３６は通常のプリント板の製造工程、すなわち、まず、搭載部品の端子の引出位置等のガラスエポキシ基板の必要な箇所にビアホール（図示省略）を形成した後、両面にＣｕ等による金属膜を形成する。その際、ビアホールは金属膜で埋められビアＶ３となる。その後、エッチング等により金属膜を予め定めた形状に加工し、ガラスエポキシ基板の両面にパッド４０（接続部）、及びパッド４２（配線部）を形成して、コア３６が製造される。
本実施の形態では、上記中間体のパッド２０（図示省略、図１（ａ）参照）と、コア３６のパッド４２とをバンプ、あるいは、はんだ（図示省略）で接続して、半導体パッケージ１０ｅの製造が完了する。
なお、本実施の形態では、中間体とコア３６を別体として製造し、各々の製造が完了した後、両者を接合させて半導体パッケージ１０ｅを製造する形態を例示して説明したが、これに限られない。例えば、中間体層の上部に、熱硬化性樹脂による層間絶縁膜を用いた配線層を形成してコアを製造する方法を採用してもよい。
本実施の形態に係る半導体パッケージ１０ｅによれば、コア３６により半導体パッケージ全体の強度が高められるので取り扱いが容易となる。
以上、本発明の実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。すなわち、例えば、ある実施の形態に記載した構造、材料、処理等は、技術的な矛盾がない限り、他の実施の形態に適用してよい。一例として、第４の実施の形態に係るコアレス構造を、第１の実施の形態、第３の実施の形態に適用してもよい。
また、各実施の形態における第１金属層、第２金属層及び誘電体層を含むキャパシタ層は、半導体パッケージ上において半導体素子の周囲に広がるように形成されていなくてもよく、半導体パッケージ上の一部の箇所のみに形成されてよい。一例として、通常の配線幅よりも十分に広い５００μｍ以上の幅の配線として形成されていてもよい。また、スペースがない場合などは、５００μｍ未満の幅の配線で構成するようにしてもよい。また、第１金属層５０と第２金属層５４の一方が５００μｍ以上の幅の面状の金属面で、他方が５００μｍ未満の幅の金属面であってもよい。
また、各実施の形態における電源電位層と基準電位層は、それぞれが複数の領域に分割されていてもよく、また、電源電位層と基準電位層の一方のみが複数の領域に分割されていてもよい。
また、キャパシタ層を構成する各金属層は必ずしも単一の層として形成されていなくてもよい。例えば、母体となる単一の金属層の表面や裏面にこの金属層よりも薄い厚みの他の金属からなる機能層が積層されていてもよい。
なお、各図面のスケールや形状は、発明の特徴を分かり易くするために強調している場合があり、必ずしも実際の基板や各層のスケールや形状と同一ではないことに留意すべきである。
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ 半導体パッケージ
１２ 基体
１４ 絶縁体層
１６ キャパシタ層
１８ 基板
２０ パッド
２２ バンプ
２４ 配線
２６、２６ａ、２６ｂ 絶縁体層
２８ スペーサ
３０ 凸部
３２ 絶縁体層
３４ 配線層
３６ コア
３８ 基体
４０ パッド
４２ パッド
５０ 第１金属層
５２ 誘電体層
５４ 第２金属層
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ 半導体素子
１０２ 拡散基板
１０４ 絶縁層
１０６ 絶縁層
１０８ パッド
１１０ 開口部
１１２ 絶縁層
１１４ 開口部
２００ キャパシタ素子
３００ 半導体素子
ＧＮＤ グランド
Ｈ 開口部
Ｐ 共平面
Ｓ 信号
ＳＬ 切断線
Ｖｃ、Ｖｐ、Ｖ１、Ｖ２、Ｖ３ ビア
ＶＨ１ ビアホール
ＶＤＤ 電源
ＷＡＦ ウエハ

Claims (14)

  1. 回路素子が形成されかつ前記回路素子を外部と接続するための複数の接続領域を表面に備えた半導体素子と、外部と接続するための端子対を有すると共に前記半導体素子に電流を供給するキャパシタ素子とを、前記半導体素子の平面視において重ならないように配置すると共に、前記半導体素子と前記キャパシタ素子との間を絶縁体層で埋めることで、前記複数の接続領域の少なくとも一部から前記端子対に至る面を平坦化する工程と、
    前記複数の接続領域、前記端子対および前記絶縁体層の上部に第１の金属層を形成することで、前記複数の接続領域の一部及び前記端子対の一方の端子と、前記第１の金属層とを直接接続する工程と、
    前記第１の金属層の上部に誘電体層を形成する工程と、
    前記誘電体層の上部に第２の金属層を形成することで、前記第１の金属層、誘電体層および当該第２の金属層からなるキャパシタ層を形成する工程と、
    を含む半導体パッケージの製造方法。
  2. 前記第２の金属層を形成する工程は、前記複数の接続領域の他の一部及び前記端子対の他方の端子と、前記第２の金属層とを、前記誘電体層を貫通する導電部により接続する工程を含み、
    前記第２の金属層および前記導電部は、同一の工程で同時に形成される
    請求項１に記載の半導体パッケージの製造方法。
  3. 前記複数の接続領域の少なくとも一部の高さ位置、および前記端子対の高さ位置が前記半導体素子の断面視において同じ高さになるように配置する工程を有する
    請求項１または請求項２に記載の半導体パッケージの製造方法。
  4. 前記半導体素子と前記キャパシタ素子における前記キャパシタ層が形成される面と反対側の面を基体上に配置する工程と、
    前記キャパシタ層が形成された後に、前記半導体素子および前記キャパシタ素子から前記基体を除去する工程と、を有する
    請求項１〜請求項３のいずれか１項に記載の半導体パッケージの製造方法。
  5. 回路素子が形成されかつ前記回路素子を外部と接続するための複数の接続領域を表面に備えた半導体素子と、
    前記半導体素子の平面視において前記半導体素子に重ならないように配置されると共に、前記半導体素子に電流を供給する端子対を有するキャパシタ素子と、
    前記半導体素子と前記キャパシタ素子との間に設けられ、前記複数の接続領域の少なくとも一部から前記端子対に至る面を平坦化する絶縁体層と、
    前記複数の接続領域、前記端子対、及び前記絶縁体層の上部に形成された第１の金属層、前記第１の金属層の上部に形成された誘電体層、及び前記誘電体層の上部に形成された第２の金属層を備えたキャパシタ層と、を含み、
    前記複数の接続領域の一部及び前記端子対の一方の端子は、前記第１の金属層に直接接続されると共に、前記複数の接続領域の他の一部及び前記端子対の他方の端子は、前記第２の金属層に接続されかつ前記誘電体層を貫通する導電部により、前記第２の金属層に接続された
    半導体パッケージ。
  6. 一方の面に外部と接続するための複数の電極領域を有すると共に、他方の面に形成された配線領域によって前記複数の接続領域の残部、前記第１の金属層、及び前記第２の金属層に接続された基板をさらに含む
    請求項５に記載の半導体パッケージ。
  7. 前記基板は、前記一方の面と前記他方の面との間に１つ又は複数の配線層を備える
    請求項６に記載の半導体パッケージ。
  8. 一方の面に外部と接続するための複数の接続部を有すると共に、他方の面に形成された配線部によって前記配線領域に接続されたコアをさらに含む
    請求項６又は請求項７に記載の半導体パッケージ。
  9. 前記複数の接続領域は、前記半導体素子の表面に形成された配線層の一部に設けられた電極領域である
    請求項５〜請求項８のいずれか１項に記載の半導体パッケージ。
  10. 前記複数の接続領域は、前記半導体素子の表面の予め定められた領域である
    請求項５〜請求項８のいずれか１項に記載の半導体パッケージ。
  11. 前記半導体素子の裏面側に前記半導体素子及び前記キャパシタ素子を配置する基体をさらに含む
    請求項５〜請求項１０のいずれか１項に記載の半導体パッケージ。
  12. 前記基体と前記半導体素子との間又は前記基体と前記キャパシタ素子との間に、前記複数の接続領域の少なくとも一部の位置と、前記キャパシタ素子の前記端子対の位置とを等しくするための位置合せ部をさらに含む
    請求項１１に記載の半導体パッケージ。
  13. 各々機能の異なる複数の前記半導体素子、及び複数の前記半導体素子の各々に対応して配置された複数の前記キャパシタ素子を含み、
    複数の前記半導体素子は、予め定められた機能を発揮するように相互に接続されている 請求項５〜請求項１２のいずれか１項に記載の半導体パッケージ。
  14. 前記端子対の各々は、前記キャパシタ素子の電極に接続された複数の端子片から構成された
    請求項５〜請求項１３のいずれか１項に記載の半導体パッケージ。


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