JP2017162429A - 情報処理装置及び方法、並びにプログラム - Google Patents

Abstract

【課題】レイアウト検証用ルールの検証工程において、従来技術に比較して修正処理の工数を削減でき、当該ルールの修正効率を高める。【解決手段】半導体集積回路のレイアウトを検証する際に使用されるレイアウト検証用ルールを検証する情報処理装置において、上記レイアウト検証用デザインルールを検証する際に使用されるレイアウト検証用パターンを、上記レイアウト検証用ルールと比較し、比較結果である差分を含む比較情報を生成する比較手段を備える。また、上記差分があるときに、上記比較情報に基づいて上記レイアウト検証用ルールを修正する修正手段を備える。上記比較情報は、例えば、レイアウト検証用テストパターンの配線幅と、レイアウト検証用デザインルールで規定される配線幅の不一致の情報である。【選択図】図３

Description

本発明は、例えばＬＳＩ又はＩＣなどの半導体集積回路のレイアウト検証用ルールを修正するための情報処理装置及び方法、並びにプログラムに関する。

半導体集積回路の設計では、マスクパターンと呼ばれるレイアウトが製造プロセスで規定されるデザインルールを満たしているかどうかをチェックするレイアウト検証工程が行われる。レイアウト検証工程は、レイアウト検証用ツール（ＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）ツール）にデザインルール及び該ツールのコマンドが記述されたレイアウト検証用デザインルールのファイルを入力することにより行われる。以下、レイアウト検証用デザインルールを「ＤＲＣルール」という。また、ＤＲＣルールのファイルを「ＤＲＣルールファイル」という。

すなわち、このＤＲＣルールファイルに誤りが含まれていると正確なレイアウト検証が出来ないため、デザインルールを満たしていないレイアウトが作成されることになり、半導体回路の設計品質の低下を招く。ＤＲＣルールファイルは手動で作成されるか、または、ツールなどにより自動で作成された後に手動で修正されることがあるため、誤りを含んでいることが多い。そのため、ＤＲＣルールファイル自体が正しく作成されているかを検証用のテストパターンを用いてチェックする必要があることが既に知られている（例えば、特許文献１参照）。

また、上記レイアウト検証工程において、レイアウト検証用ツール（ＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）ツール）に、該ツールのコマンドが記述されたＬＶＳルールを入力することにより行われる（例えば、非特許文献２参照）。すなわち、このＬＶＳルールに誤りが含まれていると正確なレイアウト検証が出来ないため、回路情報を満たしていないレイアウトが作成されることになり、半導体回路の設計品質の低下を招く。ＬＶＳルールを正確に作成するためには、検証用のデバイスレイアウトパターンを用いてそのルール内容をチェックしながら作成することが既に知られている。以下、レイアウト検証用デバイスレイアウトルールを「ＬＶＳルール」という。また、ＬＶＳルールのファイルを「ＬＶＳルールファイル」という。

しかし、今までのテストパターンを用いたＤＲＣルールファイルの検証では、レイアウト検証を実施し、得られる検証結果がデザインルールと照合して妥当なものかを判断し、その結果から手動でＤＲＣルールファイルを修正する方法を取っているため、多大な労力を必要とするという問題があった。また、ＬＶＳルールファイルの修正についても同様の問題があった。

本発明の目的は以上の問題点を解決し、レイアウト検証用ルールの検証工程において、従来技術に比較して修正処理の工数を削減でき、当該ルールの修正効率を高めることができる情報処理装置を提供することにある。

本発明にかかる情報処理装置は、半導体集積回路のレイアウトを検証する際に使用されるレイアウト検証用ルールを検証する情報処理装置において、
上記レイアウト検証用ルールを検証する際に使用されるレイアウト検証用パターンを、上記レイアウト検証用ルールと比較し、比較結果である差分を含む比較情報を生成する比較手段を備えたことを特徴とする。

本発明にかかる情報処理装置によれば、レイアウト検証用ルールの検証工程において、従来技術に比較して修正処理の工数を削減でき、当該ルールの修正効率を高めることができる。

本発明の一実施形態にかかるレイアウト検証用ルールファイル修正装置である情報処理装置１を含む情報処理システムの構成を示すブロック図である。 図１の情報処理装置１により実行されるルール比較修正処理の判断実行処理を示すフローチャートである。 図１の情報処理装置１のＤＲＣルール比較修正処理部１０により実行されるＤＲＣルール比較修正処理（Ｓ２，Ｓ５）を示すフローチャートである。 図３のサブルーチンであるＤＲＣルール修正サブルーチン処理（Ｓ１３）を示すフローチャートである。 図３のＤＲＣルール比較修正処理において用いるテストパターンの構成例１を示す平面図である。 図３のＤＲＣルール比較修正処理において用いるテストパターンの構成例２を示す平面図である。 図３のＤＲＣルール比較修正処理において用いるテストパターンの構成例３を示す平面図である。 図１の記憶装置４に格納されるＤＲＣルールファイル１２の構成例を示す図である。 図１の記憶装置４に格納される比較情報ファイル１４の構成例を示す図である。 図１の記憶装置４に格納されるＤＲＣルールファイル１２の具体例を示す図である。 図１の記憶装置４に格納される比較情報ファイル１４の具体例を示す図である。 図１の記憶装置４に格納される修正後ＤＲＣルールファイル１３の具体例を示す図である。 図１の記憶装置４に格納される比較情報ファイル１４を示す図である。 図１の情報処理装置１のＬＶＳルール比較修正処理部５０により実行されるＬＶＳルール比較修正処理（Ｓ３，Ｓ７）を示すフローチャートである。 図１０のサブルーチンであるＬＶＳルール修正サブルーチン処理（Ｓ３３）を示すフローチャートである。 図１の記憶装置４のデバイスレイアウトパターンファイル５１に格納されるデバイスレイアウトパターンの構成例を示す平面図である。 図１の記憶装置４に格納されるＬＶＳルールファイル５２の具体例を示す図である。 図１の記憶装置４に格納されるＬＶＳルールファイル５２の具体例を示す図である。 図１の記憶装置４に格納されるＬＶＳルールファイル５２の具体例を示す図である。 図１の情報処理装置１により実行される比較処理（Ｓ４１）の具体例を示す図である。 図１の記憶装置４に格納されるＬＶＳルールファイル５２の具体例を示す図である。 図１の記憶装置４のデバイスレイアウトパターンファイル５１に格納されるデバイスレイアウトパターンの具体例を示す平面図である。 図１の記憶装置４のデバイスレイアウトパターンファイル５１に格納されるデバイスレイアウトパターンの具体例を示す平面図である。 図１の記憶装置４に格納される修正前のＬＶＳルールファイル５２の具体例を示す図である。 図１の記憶装置４に格納される修正後ＬＶＳルールファイル５３の具体例を示す図である。 図１の記憶装置４に格納される修正前のＬＶＳルールファイル５２の具体例を示す図である。 図１の記憶装置４に格納される修正後ＬＶＳルールファイル５３の具体例を示す図である。 図１の情報処理装置１により実行される変形例１に係る比較処理（Ｓ４１Ａ）の具体例を示す図である。 図２０の比較処理（Ｓ４１Ａ）の後の修正処理により修正された修正後ＬＶＳルールファイル５３Ａの具体例を示す図である。 図１の情報処理装置１により実行される変形例２に係る比較処理（Ｓ４１Ｂ）の具体例を示す図である。 図２２の比較処理（Ｓ４１Ｂ）の後の修正処理により修正された修正後ＬＶＳルールファイル５３Ｂの具体例を示す図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態にかかるレイアウト検証用ルールファイル修正装置である情報処理装置１を含む情報処理システムの構成を示すブロック図である。本実施形態にかかる情報処理装置１は、半導体集積回路のレイアウトを検証する際に使用されるレイアウト検証用デザインルール（ＤＲＣルール）及びレイアウト検証用デバイスレイアウトルール（ＬＶＳルール）を検証するために提供される。情報処理装置１は、レイアウト検証用デザインルールを、そのデザインルールに対応するレイアウト検証用テストパターンと比較し、その比較結果に基づいてＤＲＣルールファイルを修正するＤＲＣルール比較修正処理部１０を備える。情報処理装置１は、レイアウト検証用デバイスレイアウトルールをそのデバイスレイアウトルールに対応するレイアウト検証用デバイスレイアウトパターンと比較しその比較結果に基づいてＬＶＳルールファイルを修正するＬＶＳルール比較修正処理部５０を備える。ここで、レイアウト検証用デザインルール（ＤＲＣルール）及びレイアウト検証用デバイスレイアウトルール（ＬＶＳルール）を総称して、「レイアウト検証用ルール」という。また、レイアウト検証用テストパターン及びレイアウト検証用デバイスレイアウトパターンを総称して、「レイアウト検証用パターン」という。

図１の情報処理システムは、ＤＲＣルール比較修正処理部１０及びＬＶＳルール比較修正処理部５０を備えた情報処理装置１と、所定のデータファイル及びコマンドを入力するキーボード２と、コマンド等を入力するマウス３と、記憶装置４と、表示装置５とを備える。ここで、情報処理装置１は、例えばデジタル計算機などのコンピュータである。

情報処理装置１のＤＲＣルール比較修正処理部１０は、キーボード２及びマウス３からの入力や記憶装置４に記憶されたデータなどに基づいて、図３のＤＲＣルール比較修正処理（図４のＤＲＣルール修正サブルーチン処理を含む）を実行する。そして、ＤＲＣルール比較修正処理部１０は、処理結果である修正後のＤＲＣルールを表示装置５に表示し、記憶装置４に書き込む。また、情報処理装置１のＬＶＳルール比較修正処理部５０は、キーボード２及びマウス３からの入力や記憶装置４に記憶されたデータなどに基づいて、図１０のＬＶＳルール比較修正処理（図１１のＬＶＳルール修正サブルーチン処理を含む）を実行する。そして、ＬＶＳルール比較修正処理部５０は、処理結果である修正後のＬＶＳルールを表示装置５に表示し、記憶装置４に書き込む。

キーボード２は、ＤＲＣルール比較修正処理のためのコマンド等を入力する。マウス３は、ＤＲＣルール比較修正処理のためのコマンド入力の補助手段として、入力や表示に際してＧＵＩ（Graphical User Interface）で指示を行う場合に使用する。ここで、マウス３に限らずタブレット、トラックボール等のポインティングデバイスを用いてもよい。

記憶装置４は、テストパターンファイル１１と、ＤＲＣルールファイル１２と、修正後ＤＲＣルールファイル１３と、比較情報ファイル１４とを備えて構成される。また、記憶装置４は、デバイスレイアウトパターンファイル５１と、ＬＶＳルールファイル５２と、修正後ＬＶＳルールファイル５３と、比較情報ファイル５４とを備えて構成される。表示装置５は、キーボード２やマウス３からの入力に応じて、実行状態や結果ファイルの表示を行う。

図２は図１の情報処理装置１により実行されるルール比較修正処理の判断実行処理を示すフローチャートである。

図２のステップＳ１において、ＤＲＣルール比較修正処理と、ＬＶＳルール比較修正処理との両方を実行するか否かが判断され、ＹＥＳのときはステップＳ２に進む一方、ＮＯのときはステップＳ４に進む。ステップＳ２において、ＤＲＣルール比較修正処理を実行し、ステップＳ３においてＬＶＳルール比較修正処理を実行して当該判断実行処理を終了する。ステップＳ４において、ＤＲＣルール比較修正処理のみを実行するか否かが判断され、ＹＥＳのときはステップＳ５に進む一方、ＮＯのときはステップＳ６に進む。ステップＳ５においてＤＲＣルール比較修正処理を実行して当該判断実行処理を終了する。ステップＳ６においてＬＶＳルール比較修正処理のみを実行するか否かが判断され、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときは当該判断実行処理を終了する。ステップＳ７においてＬＶＳルール比較修正処理を実行して当該判断実行処理を終了する。

次いで、図１のＤＲＣルール比較修正処理部１０の動作を図３のフローチャートを参照して説明する。

図３は図１の情報処理装置１のＤＲＣルール比較修正処理部１０により実行されるＤＲＣルール比較修正処理（Ｓ２，Ｓ５）を示すフローチャートである。図３のＤＲＣルール比較修正処理及び図４のＤＲＣルール修正サブルーチン処理は、図１の情報処理装置１のＤＲＣルール比較修正処理部１０により実行されるプログラムの形式で提供される。なお、テストパターン及びＤＲＣルールは予め記憶装置４内のテストパターンファイル１１及びＤＲＣルールファイル１２にそれぞれ格納される。ここで、テストパターンファイル１１内のテストパターンは、デザインルールが指定する値と一致するように、ちょうどにレイアウトされたパターンが格納されている。これらの情報をＤＲＣルール比較修正処理部１０に入力することで、ＤＲＣルールファイル１２に間違いがあった場合、その箇所が修正された修正後ＤＲＣルールファイル１３が生成されて出力される。

図３のステップＳ１１において、記憶装置４内のテストパターンファイル１１からテストパターンを読み出し、ステップＳ１２において記憶装置４内のＤＲＣルールファイル１２からＤＲＣルールを読み出す。次いで、ステップＳ１３において、テストパターンに基づいてＤＲＣルールを修正して、修正後のＤＲＣルールを生成する。さらに、ステップＳ１４において、生成された記憶装置４内の修正後のＤＲＣルールを、修正後ＤＲＣルールファイル１３に書き込むとともに、表示装置５に表示し、当該ＤＲＣルール比較修正処理を終了し、元のメインルーチンに戻る。

図４は図３のサブルーチンであるＤＲＣルール修正サブルーチン処理（Ｓ１３）を示すフローチャートである。

図４のステップＳ２１において、テストパターンで設定されている値を、ＤＲＣルールで規定されている値と比較する。テストパターンで設定されている値は例えば、テストパターンのパターン名、メタル配線の最小幅や最小間隔などである。ＤＲＣルールで規定されている値は、テストパターンのパターン名に対応するメタル配線の最小幅や最小間隔などである。ステップＳ２２において、比較結果に基づき、当該比較結果の差分（テストパターンとＤＲＣルールとの相違点又は不一致を含む差分）があるか否かが判断される。ステップＳ２２において、比較結果に基づき、当該比較結果の差分（テストパターンとＤＲＣルールとの相違点又は不一致を含む差分）があるか否かが判断される。ステップＳ２２において、ＹＥＳのときはステップＳ２３に進む一方、ＮＯのときは元のメインルーチンに戻る。ステップＳ２３において、比較結果に基づき比較情報を含む比較情報ファイルを生成して記憶装置４内の比較情報ファイル１４に書き込む。次いで、ステップＳ２４において、比較情報ファイル１４の比較情報に基づいてＤＲＣルールを修正した後、元のメインルーチンに戻る。

図５Ａ〜図５Ｃはそれぞれ図３のＤＲＣルール比較修正処理において用いるテストパターンの構成例１〜３を示す平面図である。

図５Ａは、２つの四角形２１，２２を含むパターンの外側エッジの間隔ｄ１が所定値以上を満足しなければならないデザインルールに対するテストパターンである。ここで、２つの四角形２１，２２は、レイアウト上のレイヤー、例えば、ポリシリコンのレイヤーであり、隣接するポリシリコンの間隔をチェックするパターンとなっている。

図５Ｂは、外側の四角形２３と、その中にある内側の四角形２４とを含むパターンであって、異なる層のエッジ間隔ｄ２が所定値以上を満足しなければならないデザインルールに対するテストパターンである。ここで、内側の四角形２４は、例えば、第１のビアのレイヤーであり、外側の四角形２３は、例えば第１のメタルのレイヤーであり、第１のビアを第１のメタルが包含する余裕度をチェックするパターンとなっている。

図５Ｃは、１つの四角形２５を含むパターンであって、当該パターンの内側エッジの間隔ｄ３が所定値以上を満足しなければならないデザインルールに対するテストパターンとなっている。ここで、四角形２５はレイアウト上のレイヤー、例えば、第１のメタルのレイヤーであり、その第１のメタルの幅をチェックするパターンとなっている。

図５Ａ〜図５Ｃのそれぞれの各テストパターンは、デザインルールの値と同一の値でレイアウトされている。例えば、パターンの外側エッジの間隔がデザインルールで０．１μｍ以上との規定である場合、図５Ａの間隔ｄ１は、上記と同一である０．１μｍでレイアウトされている。

図６は図１の記憶装置４に格納されるＤＲＣルールファイル１２の構成例を示す図である。ＤＲＣルールファイル１２内のＤＲＣルールは、使用するレイアウト検証ツールそれぞれの入力形式に沿った記述をする必要があるが、その記述内容は、チェック内容に対するコメント文、各レイヤーの図形に対する演算処理、そのチェック値から構成される。

図６のＤＲＣルールの１行目から３行目では、第１のメタルの最小間隔のルールを記述しており、それが０．１μｍ未満の場合をチェックする内容となっている。また、図６の５行目から７行目では、第１のメタルの最小幅のルールを記述しており、それが０．１μｍ未満の場合をチェックする内容となっている。

図７は図１の記憶装置４に格納される比較情報ファイル１４の構成例を示す図である。図７の比較情報ファイル１４内の比較情報は、第１のメタルの最小間隔に対するテストパターンとＤＲＣルールの比較結果を示す。比較情報の１行目は、ＤＲＣルールの検証項目を記述している。比較情報の２行目は、該当のテストパターンから抽出された第１のメタルの間隔であり、ここでは０．１μｍである。比較情報の３行目は、ＤＲＣルールに記載されている該当ルールの設定値であり、ここでは０．１１μｍである。

図８Ａは図１の記憶装置４に格納されるＤＲＣルールファイル１２の具体例を示す図である。また、図８Ｂは図１の記憶装置４に格納される比較情報ファイル１４の具体例を示す図である。さらに、図８Ｃは図１の記憶装置４に格納される修正後ＤＲＣルールファイル１３の具体例を示す図である。

図８Ａは、修正前のＤＲＣルールファイル１２内の第１のメタルの最小幅に関する制約を示すＤＲＣルールである。図８Ｂは比較情報ファイル１４内の比較情報であり、ここからテストパターンでの値（０．１μｍ）とＤＲＣルールでの設定値が読み取れる。図８Ｃは、修正後ＤＲＣルールファイル１３内の修正後ＤＲＣルールであり、図８Ｂの比較情報に基づいて、図８Ａでの設定値（０．１１μｍ）が本来設定されるべき０．１μｍに修正されている。

図９は図１の記憶装置４に格納される比較情報ファイル１４の構成例を示す図である。図９の比較情報の２行目から５行目までは、テストパターンでレイアウトされているパターンの一覧を示し、比較情報の８行目から１０行目までは、ＤＲＣルールファイル１２で設定されている制約条件の一覧を示す。

さらに、図４のステップＳ２１の比較処理について詳述する。

当該比較処理では、通常のＤＲＣ検証処理よりも厳格な比較処理を行っている。通常のＤＲＣ検証処理では、検証対象のレイアウトが、デザインルールすなわちＤＲＣルールファイルに記載された条件を満足しているかどうかをチェックしている。例えば、配線の最小幅に関するデザインルールを例にして、ＤＲＣルールでの設定値が０．１μｍ以上であるとする。これに対しレイアウトが０．０９μｍの幅をもつ配線となっていればＤＲＣエラーとしてチェックされるが、レイアウトが０．１２μｍの場合は、ＤＲＣルールの条件を満たすのでＤＲＣエラーの発生はない。すなわち、この場合においては、不等号の関係性の成立を比較の基準としている。

しかし、本実施形態にかかる比較処理（Ｓ２１）では、テストパターンからＤＲＣルールに本来設定されるべき値を抽出し、その値と、ＤＲＣルールで実際に設定されている値との等号の関係性の成立を比較の基準（一致しているか、不一致しているか）としている。この点について、上記の配線の最小幅を例にすると、デザインルールでの制約が０．１μｍ以上にも関わらず、ＤＲＣルールでの設定値が間違って０．０９μｍとなっていたとする。テストパターンの配線幅が０．１μｍである場合、０．０９μｍ＜０．１μｍの関係性は成立するが、ＤＲＣルールでの間違った設定値０．０９μｍを検出するためには、等号の関係性を確認する必要がある。

次いで、比較処理（Ｓ２１）における入力データであるテストパターンのレイアウトの寸法について言及する。本発明にかかる実施形態は、テストパターンから抽出されるデザインルールに関する情報（例えば配線幅の制約）がＤＲＣルールで正確に設定されているかをチェックする処理である。このため、テストパターンはデザインルールが指定する上限値や下限値に一致させておく必要がある。このことを配線幅に関するデザインルールで説明する。一般に、配線幅に関しては、その最大値と最小値を規定するデザインルールがあり、ＤＲＣルールにそれぞれに対応した２条件を設定する。配線幅のデザインルールが、０．１μｍ以上、１０μｍ以下であるとする。このとき、この２条件が記載されたＤＲＣルールの設定値を検証するためのテストパターンは、配線幅が０．１μｍで書かれたテストパターンと、配線幅が１０μｍで書かれたテストパターンの２種類を用意する。このようにデザインルールの上限値や下限値に一致させたテストパターンを用意することで、比較処理（Ｓ２１）でデザインルールに沿ったＤＲＣルールファイルの検証を実行する。

次いで、図４のＤＲＣルールファイルサブルーチン修正処理（Ｓ１３；Ｓ２１〜Ｓ２４）について詳述する。差分有無の判断処理（Ｓ２２）において差分があった場合、例えば図７に一例として示す比較情報が得られる。図７では、テストパターンでの第１のメタルの最小幅が０．１μｍであるのに対して、ＤＲＣルールの設定値が０．１１μｍとなっている場合が示されている。すなわち、ＤＲＣルールの設定値が本来の値０．１μｍからずれている。この箇所を修正するために、比較情報に基づいたＤＲＣルール比較修正処理（Ｓ２４）に進み、該当するＤＲＣルールの設定値をＤＲＣルール比較修正処理部１０が修正する。この修正処理の具体例を図８Ａ〜図８Ｃに示す。

図８Ａは、修正前のＤＲＣルール中の第１のメタルの最小幅に関する制約であり、その値が０．１１μｍと設定されている。図８Ｂは、比較情報であり、ここからテストパターンでの値（０．１μｍ）とＤＲＣルールでの設定値（０．１１μｍ）で差異があることが分かる。図８Ｃは、ＤＲＣルールファイル修正処理（Ｓ２４）により生成された修正後ＤＲＣルールであり、図８Ｂの比較情報に基づいて、図８Ａの設定値（０．１１μｍ）が本来設定されるべき０．１μｍに修正されている。

さらに、比較情報ファイル１４内の比較情報について説明をさらに追記する。ここまでの比較処理（Ｓ２１）に対する説明では、テストパターンとＤＲＣルール内に設定されている制約条件数が１対１で対応している場合を述べてきた。これに対して、この対応が取れていない場合、すなわち、テストパターンはあるが対応するＤＲＣルールの制約条件がない場合と、ＤＲＣルールには制約条件が設定されているが対応するテストパターンがない場合の比較情報について説明する。この場合は、対応するＤＲＣルールの制約条件がない、または対応するテストパターンがないとの情報が比較情報に出力される。

比較情報の具体例を示す図９において、図９の２行目から５行目までは、テストパターンでレイアウトされているパターンの一覧を示す。ここでは、第１、第２、第３、第４のメタルそれぞれの最小配線幅に関するテストパターンであることが分かる。また、図９の８行目から１０行目までは、ＤＲＣルールで設定されている制約条件の一覧を示す。ここでは、第１、第２、第４のメタルそれぞれの最小配線幅に関する制約条件であり、この場合、ＤＲＣルールに第３のメタルの最小配線幅に関する制約条件が設定されてないことが分かる。すなわち、比較処理（Ｓ２１）によって得られる比較情報より、テストパターンとＤＲＣルールの制約条件の網羅性も確認できる。

以上の実施形態においては、レイアウト検証用テストパターンの配線の最小幅と、上記レイアウト検証用デザインルールで規定される配線の最小幅の不一致の情報である。本発明はこれに限らず、比較情報は、レイアウト検証用テストパターンのパターン数と、上記レイアウト検証用デザインルールで規定されるデザインルール数の不一致の情報であってもよい。また、比較情報は、レイアウト検証用テストパターンの配線幅又は配線間隔と、上記レイアウト検証用デザインルールで規定される配線幅又は配線間隔の不一致の情報であってもよい。

次いで、図１のＬＶＳルール比較修正処理部５０の動作を図１０のフローチャートを参照して説明する。

図１０は図１の情報処理装置１のＬＶＳルール比較修正処理部５０により実行されるＬＶＳルール比較修正処理（Ｓ３，Ｓ７）を示すフローチャートである。また、図１１は図１０のサブルーチンであるＬＶＳルール修正サブルーチン処理（Ｓ３３）を示すフローチャートである。図１０のＬＶＳルール比較修正処理及び図１１のＬＶＳルール修正サブルーチン処理は、図１の情報処理装置１のＬＶＳルール比較修正処理部５０により実行されるプログラムの形式で提供される。なお、デバイスレイアウトパターン及びＬＶＳルールは予め記憶装置４内のデバイスレイアウトパターンファイル５１及びＬＶＳルールファイル５２にそれぞれ格納される。ここで、デバイスレイアウトパターンファイル５１内のデバイスレイアウトパターンは、ＬＶＳルールが指定する値と一致するように、ちょうどにレイアウトされたパターンが格納されている。これらの情報をＬＶＳルール比較修正処理部５０に入力することで、ＬＶＳルールファイル５２に間違いがあった場合、その箇所が修正された修正後ＬＶＳルールファイル５３が生成されて出力される。

図１０のステップＳ３１において、記憶装置４内のデバイスレイアウトパターンファイル５１からデバイスレイアウトパターンを読み出し、ステップＳ３２において記憶装置４内のＬＶＳルールファイル５２からＬＶＳルールを読み出す。次いで、ステップＳ３３において、デバイスレイアウトパターンに基づいてＬＶＳルールを修正して、修正後のＬＶＳルールを生成する。さらに、ステップＳ３４において、生成された記憶装置４内の修正後のＬＶＳルールを、修正後ＬＶＳルールファイル５３に書き込むとともに、表示装置５に表示し、当該ＬＶＳルール比較修正処理を終了し、元のメインルーチンに戻る。

図１１のステップＳ４１において、デバイスレイアウトパターンで設定されている値を、ＬＶＳルールで規定されている値と比較する。デバイスレイアウトパターンで設定されている値は例えばトランジスタの拡散層、ポリシリコン、Ｎ＋インプラント、Ｐ＋インプラント、コンタクト、抵抗素子、容量素子などの各デバイスのレイヤー構成（レイヤーにおける各デバイスの配置構成など）を含む。ＬＶＳルールで規定されている値は例えば、デバイスレイアウトパターンにおけるデバイス名と、それに対応するレイヤー構成の情報などを含むデバイス定義であり、ＬＶＳルールは論理式で表される。ステップＳ４２において、比較結果に基づき、当該比較結果の差分（デバイスレイアウトパターンとＬＶＳルールとの相違点又は不一致を含む差分）があるか否かが判断される。ステップＳ４２において、比較結果に基づき、当該比較結果の差分（デバイスレイアウトパターンとＬＶＳルールとの相違点又は不一致を含む差分）があるか否かが判断される。ステップＳ４２において、ＹＥＳのときはステップＳ４３に進む一方、ＮＯのときは元のメインルーチンに戻る。ステップＳ４３において、比較結果に基づき比較情報を含む比較情報ファイルを生成して記憶装置４内の比較情報ファイル５４に書き込む。次いで、ステップＳ４４において、比較情報ファイル５４の比較情報に基づいてＬＶＳルールを修正した後、元のメインルーチンに戻る。

図１２は図１の記憶装置４のデバイスレイアウトパターンファイル５１に格納されるデバイスレイアウトパターンの構成例を示す平面図である。図１２において、ＤＩＦＦ、ＰＯ、ＮＩＭＰ、ＰＩＭＰ、ＣＯＮＴは、それぞれトランジスタの拡散層、ポリシリコン、Ｎ＋インプラント、Ｐ＋インプラント、コンタクトの基本レイヤーである。デバイス名「Ｎ＿ＭＯＳ＿Ａ」のＭＯＳ電界効果トランジスタ（以下、ＭＯＳトランジスタという。）が、拡散層ＤＩＦＦと、Ｎ＋インプラントＮＩＭＰと、ポリシリコンＰＯが重なった領域として設定されている。また、このデバイスレイアウトパターンは、該当デバイスを構成するための必要最小限のレイヤーで描かれるとする。ＬＶＳルール比較修正処理の実行する前において、デバイスレイアウトパターンの入力時にデバイスレイアウトパターンにテキストで書かれたデバイス名と対応するレイヤー構成の情報を含むデバイスレイアウトパターンファイル５１が記憶装置４に格納される。

図１３は図１の記憶装置４に格納されるＬＶＳルールファイル５２の具体例を示す図である。すなわち、図１３では、ＬＶＳルール中のデバイス定義の一例を示す。一般に、ＬＶＳルールは使用するＬＶＳツールに対応する入力形式に沿った記述をする必要がある。しかし、本質的には、デバイス定義に関しては、各デバイスに対応するレイヤー構成を論理式で設定し、それをデバイスの種類とデバイス名で関係付ける内容となっている。図１３の１〜４行目ではそれぞれ以下のようにＬＶＳルールを設定している。

（１）拡散層ＤＩＦＦと、Ｎ＋インプラントＮＩＭＰとを論理積の形式で含む基本レイヤーＩＮＴ＿Ｘが設定される。
（２）基本レイヤーＩＮＴ＿Ｘと、ポリシリコンＰＯとを論理積の形式で含む中間レイヤーＩＮＴ＿Ｙが設定される。
（３）中間レイヤーＩＮＴ＿ＹからＭＯＳトランジスタのデバイスＳＴＲ＿Ａが定義される。
（４）デバイスＳＴＲ＿Ａはデバイス名「Ｎ＿ＭＯＳ＿Ａ」のレイヤー構成として設定される。

ここで、図１３の４行目の「ＤＥＦＩＮＥ＿ＤＥＶＩＣＥ」は、デバイス定義のためのＬＶＳルールのコマンドを意味し、ＮＭＯＳはデバイスの種類を示し、本例ではＮ型ＭＯＳトランジスタを示す。この例では、デバイス名「Ｎ＿ＭＯＳ＿Ａ」に対応するレイヤー「ＳＴＲ＿Ａ」は、拡散層ＤＩＦＦと、Ｎ＋インプラントＮＩＭＰと、ポリシリコンＰＯの論理積となっている。なお、ＬＶＳルール比較修正処理の実行する前において、ＬＶＳルールの入力時に、このデバイス名とレイヤー構成の情報を含むＬＶＳルールファイル５２が記憶装置４に格納される。

ＬＶＳルール比較修正処理では、デバイスレイアウトパターンファイル５１内のデバイスレイアウトパターンから得られる各デバイスのレイヤー構成と、ＬＶＳルールファイル５２内のＬＶＳルールのデバイス定義から得られるレイヤー構成とを比較する。図１２及び図１３の例では、デバイスレイアウトパターンから得られるレイヤー構成である拡散層ＤＩＦＦとＮ＋インプラントＮＩＭＰとポリシリコンＰＯの重なりが、下記のレイヤー構成と一致する。当該レイヤー構成は、ＬＶＳルールのデバイス定義から得られる拡散層ＤＩＦＦとＮ＋インプラントＮＩＭＰとポリシリコンＰＯの論理積からなるレイヤー構成である。この場合において、ＬＶＳルール比較修正処理部５０は、比較結果として「差分なし」を出力する。

次いで、ＬＶＳルール比較修正処理では、比較結果が「差分あり」となる場合について図１４Ａ及び図１４Ｂを参照して以下に説明する。図１４Ａ及び図１４Ｂは図１の記憶装置４に格納されるＬＶＳルールファイル５２の具体例を示す図である。

ここで、図１４ＡはＬＶＳルール中のデバイス定義が誤っている場合の一例を示す。図１４ＡのＬＶＳルールを図１３のＬＶＳルールのデバイス定義と見比べると、図１４Ａの２行目において、中間レイヤーＩＮＴ＿ＹのポリシリコンＰＯに関する論理積が抜けていることが分かる。すなわち、ポリシリコンＰＯのレイヤーのないレイヤー「ＳＴＲ＿Ａ」でデバイス「Ｎ＿ＭＯＳ＿Ａ」が定義されている。この場合、図１４ＡのＬＶＳルールは、デバイスレイアウトパターンから得られるレイヤー構成である、拡散層ＤＩＦＦとＮ＋インプラントＮＩＭＰとポリシリコンＰＯの論理積と一致していない。従って、ＬＶＳルール比較修正処理部５０は、比較結果として「差分あり」を出力する。

また、ＬＶＳルール比較修正処理において、比較結果として「差分あり」となる別の場合について以下に説明する。図１４Ｂは、ＬＶＳルール中のデバイス定義が誤っている場合の一例を示す。図１３のＬＶＳルールのデバイス定義と見比べると、図１４Ｂの３行目において、デバイス「ＳＴＲ＿Ａ」の定義として、Ｐ＋インプラントＰＩＭＰが中間レイヤーＩＮＴ＿Ｙに対して余分に論理積されていることが分かる。すなわち、Ｎ＋インプラントＮＩＭＰもＰ＋インプラントＰＩＭＰも重なったレイヤー「ＳＴＲ＿Ａ」でデバイス「Ｎ＿ＭＯＳ＿Ａ」が定義されている。この場合、レイヤー「ＳＴＲ＿Ａ」は、デバイスレイアウトパターンから得られるレイヤー構成である拡散層ＤＩＦＦとＮ＋インプラントＮＩＭＰとポリシリコンＰＯの論理積と一致していない。従って、ＬＶＳルール比較修正処理部５０は比較結果として「差分あり」を出力する。

図１５は図１の情報処理装置１により実行される比較処理（Ｓ４１）の具体例を示す図である。図１５において、図１の比較情報ファイル５４の具体例を示す。

図１５において、デバイスレイアウトパターンファイル５１は、デバイス名「Ｎ＿ＭＯＳ＿Ａ」、「Ｎ＿ＭＯＳ＿Ｂ」、「Ｎ＿ＭＯＳ＿Ｃ」、及び「Ｎ＿ＭＯＳ＿Ｄ」に対応する４種類のデバイスのレイアウトパターンを格納している。これに対して、ＬＶＳルールファイル５２には、この４種類のデバイスに対応するデバイス定義が書かれている。ＬＶＳルール比較修正処理部５０は、この両データで設定されている各デバイスのレイヤー構成を比較し、その結果を比較情報ファイル５４として出力する。本例では、デバイス名「Ｎ＿ＭＯＳ＿Ａ」と「Ｎ＿ＭＯＳ＿Ｂ」との間でレイヤー構成が一致し、「ＭＡＴＣＨＥＤ」と出力されているが、デバイス名「Ｎ＿ＭＯＳ＿Ｃ」と「Ｎ＿ＭＯＳ＿Ｄ」との間でレイヤー構成に不一致がある結果となっている。その不一致の内容は、デバイス名「Ｎ＿ＭＯＳ＿Ｃ」に関しては、対応するＬＶＳルールにおいてポリシリコンＰＯのレイヤーが未定義である点にある。また、デバイス名「Ｎ＿ＭＯＳ＿Ｄ」に関しては、ＬＶＳルールにおいてＰ＋インプラントＰＩＭＰのレイヤーが過剰に定義されて比較情報として出力されている。ＬＶＳルールの開発者は、この比較情報から、ＬＶＳルールのどのデバイスのレイヤー構成に誤りがあるかを容易に把握することができる。

さらに、デバイス定義のレイヤー構成に「論理否定」が含まれている場合のデバイスレイアウトパターンに対する比較処理（Ｓ４１）について以下に説明する。

図１６は図１の記憶装置４に格納されるＬＶＳルールファイル５２の具体例を示す図である。ここで、図１６は、ＬＶＳルールのデバイス定義において、レイヤー構成に「論理否定」が含まれている一例である。図１６のデバイス定義を、図１３のデバイス定義と見比べると、図１６の３行目において、レイヤー「ＳＴＲ＿Ａ」に対する論理式で、「ｎｏｔ ＬＡＹ＿Ａ」が付加されていることが分かる。すなわち、レイヤー「ＬＡＹ＿Ａ」との重なりを持たないレイヤー「ＩＮＴ＿Ｙ」をデバイス名「Ｎ＿ＭＯＳ＿Ａ」のレイヤー構成としている。このようなデバイス定義の場合、図１２で示したデバイスレイアウトパターンだけでは十分ではなく、比較処理（Ｓ４１）によりＬＶＳルールファイル５２の検証ができない。なぜなら、図１２で示したデバイスレイアウトパターンには、レイヤー「ＬＡＹ＿Ａ」に関する指定がなされていないからである。このようなデバイス定義を持つデバイスの場合のデバイスレイアウトパターンの構成例を図１７Ａ及び図１７Ｂに示す。

図１７Ａ及び図１７Ｂは、図１の記憶装置４のデバイスレイアウトパターンファイル５１に格納されるデバイスレイアウトパターンの具体例を示す平面図である。ここで、図１７Ａは、図１２と同一のデバイス名「Ｎ＿ＭＯＳ＿Ａ」のデバイスレイアウトパターンを示し、デバイス認識に必要な最小限のレイヤーの構成要素、すなわち、拡散層ＤＩＦＦとＮ＋インプラントＮＩＭＰとポリシリコンＰＯが描かれている。図１７Ｂは、図１７Ａに対してレイヤー「ＬＡＹ＿Ａ」が重畳されたものである。比較処理（Ｓ４１）では、この両デバイスレイアウトパターンを読み取り、その差分のレイヤーが論理否定として、ＬＶＳルールのデバイス定義に含まれているかをチェックする。このチェック処理について具体例を用いて以下に説明する。

デバイスレイアウトパターンファイル５１のデータ読み取り時に、デバイス「Ｎ＿ＭＯＳ＿Ａ」を構成する必要最小限のレイヤーで描かれた図１７Ａからレイヤー構成が拡散層ＤＩＦＦとＮ＋インプラントＮＩＭＰとポリシリコンＰＯの重なりであることを読み取る。次に、図１７Ｂの「ＮＯＴ」（論理否定のコマンド）とテキストで書かれたデバイスレイアウトパターンのレイヤー構成、すなわち、拡散層ＤＩＦＦとＮ＋インプラントＮＩＭＰとＰ＋インプラントＰＯとレイヤー「ＬＡＹ＿Ａ」を読み取る。なお、以下では、図１７Ｂのように、「ＮＯＴ」と記されたデバイスレイアウトパターンを「ＮＯＴデバイスレイアウトパターン」という。

次に、図１７Ａのレイヤー構成と、図１７Ｂのレイヤー構成の差分をとると、差分結果はレイヤー「ＬＡＹ＿Ａ」となり、その論理否定、すなわち、「ｎｏｔ ＬＡＹ＿Ａ」の処理が、ＬＶＳルールファイル５２のデバイス定義に含まれているかをチェックする。図１６、図１７Ａ、及び図１７Ｂの例では、図１７Ａ及び図１７Ｂのデバイスレイアウトパターンから得られるレイヤー「ＬＡＹ＿Ａ」が、図１６のＬＶＳルールのデバイス定義の３行目において、確かに、その論理否定「ｎｏｔ ＬＡＹ＿Ａ」として定義されている。ＬＶＳルール比較修正処理部５０は、この場合、比較結果として「差分なし」を出力する。なお、この例では、論理否定のレイヤーは、「ＬＡＹ＿Ａ」のみとしたが、複数のレイヤーあってもかまわない。その場合には、それぞれの論理否定のレイヤーを重畳したデバイスレイアウトパターンを「ＮＯＴデバイスレイアウトパターン」として複数個用意する。もしくは、関係する論理否定のレイヤーを全て重畳したデバイスレイアウトパターンを「ＮＯＴデバイスレイアウトパターン」として一つ用意すればよい。

さらに、ＬＶＳルール比較修正処理部５０によるＬＶＳルール修正処理（Ｓ４４）について具体例を用いて説明する。差分有無の判断処理（Ｓ４２）において差分があった場合、図１５に一例として示されているような、差分情報を含む比較情報が得られる。上述のように、この比較情報には、以下の２つの場合がある。
（１）デバイス名「Ｎ＿ＭＯＳ＿Ｃ」のデバイス定義においてポリシリコンＰＯのレイヤーが未定義のため、「不一致」となっている場合。
（２）デバイス名「Ｎ＿ＭＯＳ＿Ｄ」のデバイス定義においてＰ＋インプラントＰＩＭＰが過剰に定義されているために不一致となっている場合。

ＬＶＳルール修正処理（Ｓ４４）では、この比較情報を元に、ＬＶＳルールファイル５２のデバイス定義の修正を行う。その修正内容に関して、図１８Ａ、図１８Ｂ及び図１９を参照して具体例を示す。

図１８Ａは図１の記憶装置４に格納される修正前のＬＶＳルールファイル５２の具体例を示す図である。また、図１８Ｂは図１の記憶装置４に格納される修正後ＬＶＳルールファイル５３の具体例を示す図である。ここで、図１８Ａは、デバイス「Ｎ＿ＭＯＳ＿Ｃ」に関する修正前のＬＶＳルールファイル５２であり、デバイス名「Ｎ＿ＭＯＳ＿Ｃ」のレイヤー構成であるレイヤー「ＳＴＲ＿Ｃ」にポリシリコンＰＯのレイヤーが含まれていない。ＬＶＳルール修正処理（Ｓ４４）では、デバイス名「Ｎ＿ＭＯＳ＿Ｃ」のデバイス定義でポリシリコンＰＯのレイヤーが未定義である比較情報から、図１８Ｂに示すようにポリシリコンＰＯのレイヤーの論理積を加える処理をＬＶＳルールファイル５２に対して行う。そして、修正後のＬＶＳルールを含む修正後ＬＶＳルールファイル５３を出力する。

図１９Ａは図１の記憶装置４に格納される修正前のＬＶＳルールファイル５２の具体例を示す図である。また、図１９Ｂは図１の記憶装置４に格納される修正後ＬＶＳルールファイル５３の具体例を示す図である。ここで、図１９Ａは、デバイス「Ｎ＿ＭＯＳ＿Ｄ」に関する修正前のＬＶＳルールファイル５２であり、デバイス名「Ｎ＿ＭＯＳ＿Ｄ」のレイヤー構成であるレイヤー「ＳＴＲ＿Ｄ」Ｐ＋インプラントＰＩＭＰのレイヤーが余計に含まれている。ＬＶＳルール修正処理では、デバイス名「Ｎ＿ＭＯＳ＿Ｄ」のデバイス定義でレイヤーＰＩＭＰが過剰に定義されているという比較情報から図１９Ｂに示すようにＰ＋インプラントＰＩＭＰのレイヤーの論理積を除去する処理をＬＶＳルールファイル５２に対し行う。そして、修正後のＬＶＳルールを含む修正後ＬＶＳルールファイル５３を出力する。

以上の実施形態においては、半導体集積回路のレイアウトを検証する際に使用されるレイアウト検証用ルールを検証する際に使用されるレイアウト検証用パターンをレイアウト検証用ルールと比較して比較結果である差分を含む比較情報を生成する比較処理を備える。また、情報処理装置１は上記差分があるときに、上記比較情報に基づいて上記レイアウト検証用ルールを修正する修正処理をさらに備える。本発明はこれに限らず、情報処理装置１は比較処理のみを備えて構成してもよい。

以上説明したように、本実施形態にかかる情報処理装置１によれば、レイアウト検証用ＤＲＣルール又はＬＶＳルールの検証工程において、従来技術に比較して修正処理の工数を削減でき、当該ルールの修正効率を高めることができる。

また、ＬＶＳルールの検証工程において、ＬＶＳルールは、論理積と論理否定、又は論理積を含む論理式を用いて定義されている。これにより、当該論理式を用いて表されたＬＶＳルールの比較、修正が可能になる。

変形例１．
図２０は図１の情報処理装置１により実行される変形例１に係る比較処理（Ｓ４１Ａ）の具体例を示す図である。以上の実施形態では、デバイスレイアウトパターンファイル５１とＬＶＳルールファイル５２Ａの個数が一対一で対応している場合を述べてきたが、この対応が取れていない場合の比較処理について以下に説明する。すなわち、デバイスレイアウトパターンで設定されているパターン数以上に、ＬＶＳルールファイル５２Ａにおいてデバイス定義がある場合とない場合の扱いについてである。このとき、比較工程（Ｓ４１Ａ）において、対応するＬＶＳルールファイルのデバイス定義の過不足の情報を出力する。これについて、図２０を参照して以下に説明する。

図２０の比較情報ファイル５４Ａは、ＬＶＳルールファイル５２Ａにおいて、本来設定されているべきデバイス定義がなされていない場合の具体例を示す。ここで、ＬＶＳルールファイル５２Ａにおいて、デバイスレイアウトパターンファイル５１で設定されている「Ｎ＿ＭＯＳ＿Ｄ」に対応するデバイス定義の設定がない。このとき、比較処理Ｓ５１Ａにおいて、この差異を検出し、その結果を比較情報ファイル５４Ａとして出力する。この例では、デバイス名「Ｎ＿ＭＯＳ＿Ａ、Ｎ＿ＭＯＳ＿ＢとＮ＿ＭＯＳ＿Ｃ」においてはレイヤー構成が一致し、「ＭＡＴＣＨＥＤ」と出力されている。しかし、デバイス名「Ｎ＿ＭＯＳ＿Ｄ」においては対応するデバイス定義がない旨（Ｎ＿ＭＯＳ＿Ｄ：ＮＯＴ ＤＥＦＩＮＥＤ， ＳＴＲ＿Ｄ）が出力されている。ＬＶＳルールの開発者は、この比較情報ファイル５４Ａから、ＬＶＳルールファイル５２Ａにおいてデバイス定義の抜けがあることを容易に把握できる。比較情報ファイル５４Ａにおける、デバイス名「ＳＴＲ＿Ｄ」は、デバイスレイアウトパターンファイル５１から抽出されるデバイス名「Ｎ＿ＭＯＳ＿Ｄ」に対応する構成レイヤーであり、一般には論理式で記述されるものであり、修正処理で用いる情報となる。

図２１は図２０の比較処理（Ｓ４１Ａ）の後の修正処理により修正された修正後ＬＶＳルールファイル５３Ａの具体例を示す図である。

図２０の比較処理（Ｓ４１Ａ）の後の修正処理では、比較情報ファイル５４Ａを用いて、ＬＶＳルールファイル５２Ａの修正を行う。具体的には、比較情報ファイル５４Ａに未設定デバイスのデバイス名とその構成レイヤーが示されている。この内容をＬＶＳルールファイル５２Ａにデバイス定義文として、例えば、「ＤＥＦＩＮＥ＿ＤＥＶＩＣＥ ＮＭＯＳ Ｎ＿ＭＯＳ＿Ｄ ＳＴＲ＿Ｄ」の記述を追加する。すなわち、ＬＶＳルールファイル５２Ａにデバイス定義の抜けがあっても、この修正処理を経ることで、デバイスレイアウトパターンファイル５１に一対一で対応した図２１の修正後ＬＶＳルールファイル５３Ａを得ることができる。

変形例２．
図２２は図１の情報処理装置１により実行される変形例２に係る比較処理（Ｓ４１Ｂ）の具体例を示す図である。図２２の比較情報ファイル５４Ｂは、ＬＶＳルールファイル５２Ｂにおいて、本来設定の必要のないデバイス定義がなされている場合の具体例を示す。

図２２のＬＶＳルールファイル５２Ｂにおいて、デバイスレイアウトパターンファイル５１で設定されていないデバイス名「Ｎ＿ＭＯＳ＿Ｅ」に対応するデバイス定義が設定されている。比較処理（Ｓ４１Ｂ）では、この差異を検出し、その結果を比較情報ファイル５４Ｂに出力する。この例では、デバイス名「Ｎ＿ＭＯＳ＿Ａ」、「Ｎ＿ＭＯＳ＿Ｂ」、「Ｎ＿ＭＯＳ＿Ｃ」と「Ｎ＿ＭＯＳ＿Ｄ」においてはレイヤー構成が一致し、「ＭＡＴＣＨＥＤ」と出力されている。しかし、デバイス名「Ｎ＿ＭＯＳ＿Ｅ」においては過剰なデバイス定義である旨（Ｎ＿ＭＯＳ＿Ｅ：ＯＶＥＲ ＤＥＦＩＮＥＤ）が出力されている。ＬＶＳルールの開発者は、この比較情報ファイル５４Ｂから、ＬＶＳルールファイル５２Ｂにおいて余分なデバイス定義があることを容易に把握できる。

図２３は図２２の比較処理（Ｓ４１Ｂ）の後の修正処理により修正された修正後ＬＶＳルールファイル５３Ｂの具体例を示す図である。

図２２の比較処理（Ｓ４１Ｂ）の後の修正処理では、比較情報ファイル５４Ｂを用いて、ＬＶＳルールファイル５２Ｂの修正を行う。具体的には、比較情報ファイル５４Ｂに過剰設定されたデバイスのデバイス名が示されており、対応するデバイス定義の記述をＬＶＳルールファイル５２Ｂから削除する。具体的には、ＬＶＳルールファイル５２Ｂにおいて、「ＤＥＦＩＮＥ＿ＤＥＶＩＣＥ ＮＭＯＳ Ｎ＿ＭＯＳ＿Ｅ ＳＴＲ＿Ｅ」が削除される。すなわち、ＬＶＳルールファイル５２Ｂに本来必要のないデバイス定義があっても、この修正処理を経ることで、デバイスレイアウトパターンファイル５１に一対一で対応した図２３の修正後ＬＶＳルールファイル５３Ｂを得ることができる。

１…情報処理装置、
２…キーボード、
３…マウス、
４…記憶装置、
１０…ＤＲＣルール比較修正処理部、
１１…テストパターンファイル、
１２…ＤＲＣルールファイル、
１３…修正後ＤＲＣルールファイル、
１４…比較情報ファイル、
５０…ＬＶＳルール比較修正処理部、
５１…デバイスレイアウトパターンファイル、
５２，５２Ａ，５２Ｂ…ＬＶＳルールファイル、
５３，５３Ａ，５３Ｂ…修正後ＬＶＳルールファイル、
５４，５４Ａ，５４Ｂ…比較情報ファイル。

特開２０１１−０６０１９４号公報 特開平１０−０６３６９９号公報

Claims (12)

1. 半導体集積回路のレイアウトを検証する際に使用されるレイアウト検証用ルールを検証する情報処理装置において、
   上記レイアウト検証用ルールを検証する際に使用されるレイアウト検証用パターンを、上記レイアウト検証用ルールと比較し、比較結果である差分を含む比較情報を生成する比較手段を備えたことを特徴とする情報処理装置。
2. 上記差分があるときに、上記比較情報に基づいて上記レイアウト検証用ルールを修正する修正手段をさらに備えたことを特徴とする請求項１記載の情報処理装置。
3. 上記修正手段は、上記差分がデバイス定義の不足であるときに、不足のデバイス定義を追加することを特徴とする請求項２記載の情報処理装置。
4. 上記修正手段は、上記差分がデバイス定義の過剰であるときに、過剰のデバイス定義を削除することを特徴とする請求項２記載の情報処理装置。
5. 上記レイアウト検証用ルールはレイアウト検証用デザインルールとレイアウト検証用デバイスレイアウトルールのうちの少なくとも一方であり、
   上記レイアウト検証用ルールがレイアウト検証用デザインルールであるとき、上記レイアウト検証用パターンはレイアウト検証用テストパターンであり、
   上記レイアウト検証用ルールがレイアウト検証用デバイスレイアウトルールであるとき、上記レイアウト検証用パターンはレイアウト検証用デバイスレイアウトパターンであることを特徴とする請求項１又は２記載の情報処理装置。
6. 上記比較情報は、上記レイアウト検証用テストパターンのパターン数と、上記レイアウト検証用デザインルールで規定されるデザインルール数の不一致の情報であることを特徴とする請求項５記載の情報処理装置。
7. 上記比較情報は、上記レイアウト検証用テストパターンの配線幅と、上記レイアウト検証用デザインルールで規定される配線幅の不一致の情報であることを特徴とする請求項５記載の情報処理装置。
8. 上記比較情報は、上記レイアウト検証用テストパターンの配線間隔と、上記レイアウト検証用デザインルールで規定される配線間隔の不一致の情報であることを特徴とする請求項５記載の情報処理装置。
9. 上記レイアウト検証用デバイスレイアウトルールのデバイスは、論理積と論理否定を含む論理式を用いて定義されていることを特徴とする請求項５記載の情報処理装置。
10. 上記レイアウト検証用デバイスレイアウトルールのデバイスは、論理積を含む論理式を用いて定義されていることを特徴とする請求項５記載の情報処理装置。
11. 半導体集積回路のレイアウトを検証する際に使用されるレイアウト検証用ルールを検証する処理手段を備えた情報処理装置によって実行される情報処理方法において、
    上記処理手段が、上記レイアウト検証用ルールを検証する際に使用されるレイアウト検証用パターンを、上記レイアウト検証用ルールと比較し、比較結果である差分を含む比較情報を生成するステップを含むことを特徴とする情報処理方法。
12. 半導体集積回路のレイアウトを検証する際に使用されるレイアウト検証用ルールを検証する処理手段を備えた情報処理装置によって実行されるプログラムにおいて、
    上記処理手段が、上記レイアウト検証用ルールを検証する際に使用されるレイアウト検証用パターンを、上記レイアウト検証用ルールと比較し、比較結果である差分を含む比較情報を生成するステップを含むことを特徴とするプログラム。

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