JP2017163378A

JP2017163378A - 周波数デルタシグマ変調信号出力装置

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Publication number: JP2017163378A
Application number: JP2016046727A
Authority: JP
Inventors: 正義轟原; Masayoshi Gohara
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2016-03-10
Filing date: 2016-03-10
Publication date: 2017-09-14
Anticipated expiration: 2036-03-10
Also published as: JP6759636B2

Abstract

【課題】簡易かつ小規模な回路で、アイドルトーンに起因する量子化雑音を抑制することができる周波数デルタシグマ変調信号出力装置を提供すること。
【解決手段】基準信号に基づいて被測定信号を周波数デルタシグマ変調し、周波数デルタシグマ変調信号を出力する周波数デルタシグマ変調信号出力装置であって、前記被測定信号の反転時と前記基準信号の反転時との間である測定期間を特定するタイミング生成部と、前記測定期間において、クロック信号をカウントするカウント部と、前記カウント部のカウント値に基づいて、周波数デルタシグマ変調信号を生成する演算部と、を備える。
【選択図】図１

Description

本発明は、周波数デルタシグマ変調信号出力装置に関するものである。

基準信号の周波数と被測定信号の周波数との比を示す周波数デルタシグマ変調信号を生成する周波数デルタシグマ変調信号出力装置が知られている。

周波数デルタシグマ変調信号出力装置は、周波数デルタシグマ変調部（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）を有し、そのＦＤＳＭにより、基準信号を用いて被測定信号を周波数デルタシグマ変調し、周波数デルタシグマ変調信号を生成し、出力する。

この周波数デルタシグマ変調信号出力装置では、アイドルトーンと呼ばれる周期的な量子化雑音が発生する。すなわち、ＦＤＳＭの出力信号は、被測定信号のベースバンド信号成分にアイドルトーンが重畳した信号となる。

特許文献１には、周波数デルタシグマ変調信号におけるアイドルトーンを抑制するため、並列に接続された複数のＦＤＳＭを備える周波数デルタシグマ変調信号出力装置が開示されている。この装置では、複数のＦＤＳＭに、互いに位相のずれた被測定信号を入力することにより、各ＦＤＳＭの出力信号に重畳されるアイドルトーンを時間的に分散させる。これにより、周波数デルタシグマ変調信号に重畳されるアイドルトーンに起因する量子化雑音が抑制され、周波数デルタシグマ変調信号のＳＮ比を向上させることができる。

特開２０１５−２２０５５２号公報

しかしながら、特許文献１に記載の装置では、並列に接続された複数のＦＤＳＭを用いて回路を構成するので、回路規模が大きくなり、また、回路構成が複雑になるという問題がある。また、動作周波数を高めることにより精度が向上するが、動作周波数を高めることで消費電力が増大するという問題がある。

本発明の目的は、簡易かつ小規模な回路で、アイドルトーンに起因する量子化雑音を抑制することができる周波数デルタシグマ変調信号出力装置を提供することにある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

本発明の周波数デルタシグマ変調信号出力装置は、基準信号に基づいて被測定信号を周波数デルタシグマ変調し、周波数デルタシグマ変調信号を出力する周波数デルタシグマ変調信号出力装置であって、
前記被測定信号の反転時と前記基準信号の反転時との間である測定期間を特定するタイミング生成部と、
前記測定期間において、クロック信号をカウントするカウント部と、
前記カウント部のカウント値に基づいて、周波数デルタシグマ変調信号を生成する演算部と、を備えることを特徴とする。

これにより、アイドルトーンに起因する量子化雑音を抑制することができる。また、並列に接続された複数のＦＤＳＭを用いる周波数デルタシグマ変調信号出力装置に比べて、回路規模を小さくすることができ、また、回路構成を簡素化することができる。

本発明の周波数デルタシグマ変調信号出力装置では、前記カウント部は、前記クロック信号を生成するクロック信号生成部と、
前記クロック信号をカウントするカウンターと、を備えることが好ましい。

これにより、高い周波数のクロック信号を生成することが可能となり、これによって実効的な並列数が増加し、周波数デルタシグマ変調信号のＳＮ比を向上させることができる。

本発明の周波数デルタシグマ変調信号出力装置では、前記クロック信号生成部は、電圧制御発振器またはインバーター発振器を備えることが好ましい。

また、インバーター発振器を用いる場合は、動作の開始と停止とを容易に制御することができ、各タイミングの誤差を低減することができる。

本発明の周波数デルタシグマ変調信号出力装置では、前記演算部は、前記基準信号の所定周期の期間に含まれる前記クロック信号の数から前記カウント値を減算し、前記減算した値に基づいて、前記周波数デルタシグマ変調信号を生成することが好ましい。
これにより、適切に周波数デルタシグマ変調信号を生成することができる。

本発明の周波数デルタシグマ変調信号出力装置では、前記演算部は、前記基準信号の所定周期の期間に含まれる前記クロック信号の数から前記カウント値を減算し、前記減算した値と、前記カウント部のカウント値とに基づいて、前記周波数デルタシグマ変調信号を生成することが好ましい。
これにより、適切に周波数デルタシグマ変調信号を生成することができる。

本発明の周波数デルタシグマ変調信号出力装置では、前記基準信号の所定周期の期間に含まれる前記クロック信号の数を記憶する記憶部を備えることが好ましい。

これにより、必要時に、基準信号の所定周期の期間に含まれるクロック信号の数の情報を使用することができる。

本発明の周波数デルタシグマ変調信号出力装置では、前記基準信号の所定周期の期間において、前記クロック信号をカウントし、前記記憶部に記憶されている前記数を前記カウントして得られた数に更新することが好ましい。

これにより、クロック信号の周波数が不明の場合や、温度特性等の影響でクロック信号の周波数が変動した場合でも、基準信号の所定周期の期間に含まれるクロック信号の数として適切な値が得られる。

本発明の周波数デルタシグマ変調信号出力装置では、前記クロック信号の周波数は、前記基準信号の周波数の２以上の整数倍であることが好ましい。

これにより、クロック信号と基準信号とが同期し、クロック信号の適切なカウント値を得ることができる。

また、クロック信号の周波数が基準信号の何倍であるかが既知であれば、基準信号の所定周期の期間に含まれるクロック信号の数を求める必要がない。

本発明の周波数デルタシグマ変調信号出力装置では、前記被測定信号の周波数の２倍が前記基準信号の周波数以下である場合は、前記測定期間のみ前記カウント部を動作させることが好ましい。

これにより、全期間ではなく、測定期間のみにおいてカウント部によりクロック信号のカウントを行うので、消費電力を低減することができる。

本発明の周波数デルタシグマ変調信号出力装置では、前記被測定信号の周波数の２倍が前記基準信号の周波数よりも大きい場合に、下記（１）式を満たし、２以上の整数である分周比ｍを求め、前記被測定信号の周波数を１／ｍに分周して分周信号を生成する分周信号生成部を備え、
前記被測定信号として前記分周信号を用い、
前記測定期間のみ前記カウント部を動作させることが好ましい。
（被測定信号の周波数）×２／ｍ≦基準信号の周波数・・・（１）

これにより、被測定信号の周波数の２倍が基準信号の周波数よりも大きい場合でも周波数デルタシグマ変調信号を生成することができる。

また、全期間ではなく、測定期間のみにおいてカウント部によりクロック信号のカウントを行うので、消費電力を低減することができる。

本発明の周波数デルタシグマ変調信号出力装置では、前記分周信号生成部は、前記被測定信号の反転のタイミングに同期し、互いに位相の異なる複数の前記分周信号を生成し、
前記被測定信号として前記複数の分周信号を用いることが好ましい。

これにより、被測定信号に含まれる情報を漏らさず利用できるので、周波数デルタシグマ変調信号のＳＮ比を向上させることができる。

本発明の周波数デルタシグマ変調信号出力装置では、前記カウント部は、前記カウント値が所定値に達すると、前記カウント値をリセットし、前記クロック信号のカウントを再開することが好ましい。

これにより、演算部では、測定期間内においてカウント値をリセットしない場合とは異なるアルゴリズムで処理を行うことができる。これによって、例えば、前記被測定信号として複数の分周信号を用いる場合と同等の効果を、前記複数の分周信号を用いることなく、得ることができる。これにより、前記被測定信号として複数の分周信号を用いる場合に比べて、演算処理数を低減することができる。

本発明の周波数デルタシグマ変調信号出力装置では、前記演算部の後段にフィルターを備えることが好ましい。

これにより、周波数デルタシグマ変調信号に含まれるノイズ成分を除去することができ、周波数デルタシグマ変調信号のＳＮ比を向上させることができる。

本発明の周波数デルタシグマ変調信号出力装置の第１実施形態を示すブロック図である。図１に示す周波数デルタシグマ変調信号出力装置の動作を説明するためのタイミングチャートである。本発明の周波数デルタシグマ変調信号出力装置の第２実施形態を示すブロック図である。図３に示す周波数デルタシグマ変調信号出力装置の動作を説明するためのタイミングチャートである。図３に示す周波数デルタシグマ変調信号出力装置の動作を説明するためのタイミングチャートである。本発明の周波数デルタシグマ変調信号出力装置の第３実施形態の動作を説明するためのタイミングチャートである。本発明の周波数デルタシグマ変調信号出力装置の第４実施形態を示すブロック図である。従来の周波数デルタシグマ変調信号出力装置を示すブロック図である。

以下、本発明の周波数デルタシグマ変調信号出力装置を添付図面に示す好適な実施形態に基づいて詳細に説明する。

＜第１実施形態＞
図１は、本発明の周波数デルタシグマ変調信号出力装置の第１実施形態を示すブロック図である。図２は、図１に示す周波数デルタシグマ変調信号出力装置の動作を説明するためのタイミングチャートである。図８は、従来の周波数デルタシグマ変調信号出力装置を示すブロック図である。

なお、以下の説明では、信号のレベルが「ロー」の場合を「０」、信号のレベルが「ハイ」の場合を「１」とも言う。

また、信号の反転には、信号の立ち上がり、すなわち、信号が「０」から「１」になる場合と、信号の立ち下がり、すなわち、信号が「１」から「０」になる場合と、信号の立ち上がりおよび立ち下がりの両方、すなわち、信号が「０」から「１」になる場合および信号が「１」から「０」になる場合の両方とが含まれる。但し、以下の説明では、これらのうちの１つを例に挙げて説明を行う。

図１に示す周波数デルタシグマ変調信号出力装置１は、周波数が既知である基準信号に基づいて被測定信号を周波数デルタシグマ変調し、基準信号の周波数と被測定信号の周波数との比に対応した周波数デルタシグマ変調信号を出力する装置である。

図１に示すように、周波数デルタシグマ変調信号出力装置１は、被測定信号の反転時と基準信号の反転時との間である測定期間を特定するタイミング生成部２と、測定期間において、クロック信号をカウントするカウント部３と、カウント部３のクロック信号のカウント値に基づいて、周波数デルタシグマ変調信号を生成する演算部４と、各情報を記憶する記憶部５とを備えている。タイミング生成部２と、カウント部３と、演算部４とは、出力側に向ってこの順序で接続されている。

記憶部５には、基準信号の所定周期の期間に含まれるクロック信号の数、本実施形態では、基準信号の１周期の期間に含まれるクロック信号の数が記憶される。

これにより、必要時に、基準信号の１周期の期間に含まれるクロック信号の数の情報を使用することができる。

なお、クロック信号の数とは、クロック信号のパルス数のことである。また、精度の向上という観点からは、クロック信号の周波数は、高いほど好ましい。

また、記憶部５に記憶されている前記クロック信号の数は、必要に応じて更新される。すなわち、基準信号の所定周期の期間、本実施形態では、基準信号の１周期の期間において、クロック信号をカウントし、記憶部５に記憶されている数を前記カウントして得られた数に更新する。

また、カウント部３は、クロック信号を生成するクロック信号生成部３１と、クロック信号生成部３１から出力されたクロック信号をカウントするカウンター３２とを備えている。

クロック信号生成部３１としては、クロック信号を生成する機能を有していれば特に限定されず、例えば、電圧制御発振器（ＶＣＯ）、インバーター発振器等、または、電圧制御発振器またはインバーター発振器を備える回路等が挙げられる。

この周波数デルタシグマ変調信号出力装置１では、回路およびアルゴリズムで、図８に示す周波数デルタシグマ変調信号出力装置１００と等価な装置を実現している。周波数デルタシグマ変調信号出力装置１００は、例えば、互いに位相のずれた被測定信号を入力することにより、各ＦＤＳＭ１０２の出力信号ＯＵＴに重畳されるアイドルトーンを時間的に分散させるように構成されている。したがって、周波数デルタシグマ変調信号出力装置１では、同様に、アイドルトーンに起因する量子化雑音を抑制することができる。

以下、周波数デルタシグマ変調信号出力装置１００について簡単に説明する。
周波数デルタシグマ変調信号出力装置１００は、位相調整部１０１と、並列に接続された複数の周波数デルタシグマ変調部１０２（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）と、加算器１０３とを備えている。

位相調整部１０１は、被測定信号Ｆｘと基準信号Ｆｃとの位相を相対的に調整して、ｎ組の被測定信号および基準信号（Ｆｘ１，Ｆｃ１）、（Ｆｘ２，Ｆｃ２）、…（Ｆｘｊ，Ｆｃｊ）、…（Ｆｘｎ，Ｆｃｎ）を生成する。なお、ｎは、２以上の整数である。また、ｊは、１〜ｎのうちの任意の数であるが、図８では、３以上、ｎ−１以下の任意の数をイメージしている。また、以下では、１例として、基準信号は共通であり、各被測定信号の位相が互いにずれている場合を例に挙げて説明する。

ＦＤＳＭ１０２は、ビットストリーム構成のＦＤＳＭ、すなわち、出力信号をビットストリーム形式で出力するＦＤＳＭである。

ＦＤＳＭ１０２は、基準信号Ｆｃｊの立ち上がりエッジに同期して被測定信号Ｆｘｊをラッチして第１データｄ１を出力する第１ラッチ１２２と、基準信号Ｆｃｊの立ち上がりエッジに同期して第１データｄ１をラッチして第２データｄ２を出力する第２ラッチ１２３と、第１データｄ１と第２データｄ２の排他的論理和を演算して出力信号ＯＵＴ（出力データ）を生成する排他的論理和回路１２５とを備える。この例では、立ち上がりエッジでラッチ動作を行う場合を想定しているが、立ち下りエッジもしくは、立ち上がりエッジと立下りエッジの両方でラッチ動作を行ってもよい。なお、第１ラッチ１２２および第２ラッチ１２３は、例えば、Ｄフリップフロップ回路等で構成される。

このＦＤＳＭ１０２は、第１ラッチ１２２によって被測定信号Ｆｘｊの「ハイ」もしくは「ロー」の状態を保持し、基準信号Ｆｃｊが１周期推移する間の反転回数の偶奇を出力信号ＯＵＴとして出力する。すなわち、反転回数が偶数であれば「０」、奇数であれば「１」を出力する。

加算器１０３は、各ＦＤＳＭ１０２の出力信号ＯＵＴを加算し、周波数デルタシグマ変調信号として出力する。

次に、周波数デルタシグマ変調信号出力装置１の原理について説明する。
また、ここでは、周波数デルタシグマ変調信号出力装置１００におけるＦＤＳＭ１０２の並列数が１６の場合、すなわち、１６個のＦＤＳＭ１０２が並列に接続された場合と等価な回路を例に挙げて説明する。なお、基準信号の１周期の期間に含まれるクロック信号の個数は、前記並列数に等しい。したがって、クロック信号は、基準信号の１周期の期間に、１６個含まれている。また、基準信号とクロック信号とは同期していることが好ましい。

図２に示すように、互いに位相のずれた１６個の被測定信号Ｆｘ１〜Ｆｘ１６は、「０」から「１」に切り換わるクロック信号１つ分ずつタイミングがずれている。なお、「１」から「０」に切り換わるタイミングも同様である。

まずは、１つ目のＦＤＳＭ１０２に入力される被測定信号Ｆｘ１に基づいて周波数デルタシグマ変調信号を生成する場合について説明する。

この場合は、測定期間Ａとして、基準信号の立ち上がりＣから、被測定信号Ｆｘ１の立ち上がり、すなわち、被測定信号Ｆｘ１が「０」から「１」への切り換わりＤまでの期間が設定されている。

測定期間Ａにおける被測定信号Ｆｘ１の「０」の数は、５個である。この場合、基準信号の立ち上がりＣにおける四角形で囲まれた「０」は、含めないこととする。これは、以降の説明でも同様である。

また、並列数である「１６」から測定期間Ａにおける被測定信号Ｆｘ１の「０」の数である「５」を減算した値（差）は、「１１」である。

なお、後述する測定期間Ｂにおける被測定信号Ｆｘ１の「１」の数は、１１個である。この場合、基準信号の立ち上がりＥにおける四角形で囲まれた「１」は、含めることとする。これは、以降の説明でも同様である。

一方、１６個のＦＤＳＭ１０２から出力される各出力信号ＯＵＴのうち、値が「１」である出力信号ＯＵＴの数は、「１１」である。この「１１」は、周波数デルタシグマ変調信号出力装置１００から出力される周波数デルタシグマ変調信号が示す値であり、前記減算した値「１１」と一致する。

また、次のラッチタイミングで、１６個のＦＤＳＭ１０２から出力される各出力信号ＯＵＴのうち、値が「１」である出力信号ＯＵＴの数は、「５」である。この「５」は、周波数デルタシグマ変調信号出力装置１００から出力される周波数デルタシグマ変調信号の前記「１１」の次に示す値であり、測定期間Ａにおける被測定信号Ｆｘ１の「０」の数である「５」と一致する。

また、被測定信号の１周期のうちの他の期間では、周波数デルタシグマ変調信号出力装置１００から出力される次の周波数デルタシグマ変調信号は、「０」である。

なお、他の１５個のＦＤＳＭ１０２に入力される被測定信号Ｆｘ１に基づいて周波数デルタシグマ変調信号を生成する場合も同様である。

そこで、周波数デルタシグマ変調信号出力装置１では、カウント部３により、測定期間Ａにおける被測定信号Ｆｘ１の「０」の数をカウントし、演算部４において、「１６」から前記カウント部３のカウント値を減算することで、１６個のＦＤＳＭ１０２から出力される各出力信号ＯＵＴのうち、値が「１」である出力信号ＯＵＴの数を求める。すなわち、前記減算した値を周波数デルタシグマ変調信号が示す値とする。

また、前記カウント部３のカウント値を次に周波数デルタシグマ変調信号が示す値とする。また、被測定信号の１周期のうちの他の期間では、周波数デルタシグマ変調信号が示す値を「０」とする。

演算部４は、基準信号の所定周期の期間に含まれる前記クロック信号の数、本実施形態では、基準信号の１周期の期間に含まれるクロック信号の数からカウント部３のクロック信号のカウント値を減算する。そして、前記減算した値と、前記カウント部３のクロック信号のカウント値とに基づいて、周波数デルタシグマ変調信号を生成する。
これにより、適切に周波数デルタシグマ変調信号を生成することができる。

また、周波数デルタシグマ変調信号出力装置１では、少なくとも測定期間Ａにおいてカウント部３を動作させればよいが、本実施形態では、被測定信号の周波数の２倍が基準信号の周波数以下である場合は、測定期間の一例である測定期間Ａのみカウント部３を動作させる。

これにより、全期間カウントを行うのではなく、測定期間Ｂにおいてカウント部３の動作を停止できるので、消費電力を低減することができる。

次に、周波数デルタシグマ変調信号出力装置１の動作について説明する。
まず、被測定信号は、タイミング生成部２に入力される。また、基準信号は、タイミング生成部２、カウント部３および演算部４に入力される。

タイミング生成部２では、測定期間Ａが特定される。また、タイミング生成部２は、測定期間Ａのみにおいて、クロック信号生成部３１を動作状態とする信号をクロック信号生成部３１に出力する。これにより、クロック信号生成部３１は、測定期間Ａのみにおいて、動作し、クロック信号を生成する。

そして、カウンター３２は、前記クロック信号をカウントし、カウンター３２のカウント値は、演算部４に入力される。

演算部４は、基準信号の所定周期の期間に含まれるクロック信号の数、本実施形態では、基準信号の１周期の期間に含まれるクロック信号の数である「１６」からカウント部３のクロック信号のカウント値を減算する。そして、前記減算した値と、前記カウント部３のカウント値とに基づいて、周波数デルタシグマ変調信号を生成する。

なお、前記減算した値と、前記カウント部３のカウント値とのうちの一方に基づいて、周波数デルタシグマ変調信号を生成してもよい。

具体的には、演算部４は、前記減算した値を周波数デルタシグマ変調信号が示す値として出力し、また、前記カウント部３のカウント値を次に周波数デルタシグマ変調信号が示す値として出力する。また、演算部４は、被測定信号の１周期のうちの他の期間では、「０」を周波数デルタシグマ変調信号が示す値として出力する。これにより、適切に周波数デルタシグマ変調信号を生成することができる。

このようにして、周波数デルタシグマ変調信号出力装置１では、周波数デルタシグマ変調信号が生成され、出力される。

ここで、前記の説明では、測定期間Ａを設定したが、これに限らず、例えば、測定期間Ｂとして、被測定信号Ｆｘ１の立ち上がりＤから、基準信号の立ち上がりＥまでの期間を設定してもよい。

この場合は、カウント部３により、測定期間Ｂにおける被測定信号Ｆｘ１の「１」の数をカウントする。そして、前記カウント部３のカウント値を周波数デルタシグマ変調信号が示す値とする。

また、演算部４において、「１６」から前記カウント部３のカウント値を減算することで、１６個のＦＤＳＭ１０２から出力される各出力信号ＯＵＴのうち、値が「０」である出力信号ＯＵＴの数を求める。そして、前記減算した値を次に周波数デルタシグマ変調信号が示す値とする。また、被測定信号の１周期のうちの他の期間では、周波数デルタシグマ変調信号が示す値を「０」とする。

以上説明したように、周波数デルタシグマ変調信号出力装置１によれば、アイドルトーンに起因する量子化雑音を抑制することができる。

また、並列に接続された複数のＦＤＳＭを用いる周波数デルタシグマ変調信号出力装置に比べて、回路規模を小さくすることができ、また、回路構成を簡素化することができる。

また、並列に接続された複数のＦＤＳＭを用いる周波数デルタシグマ変調信号出力装置では、ＦＤＳＭの数を増加させると、回路規模がさらに大きくなり、回路構成がさらに複雑になるが、この周波数デルタシグマ変調信号出力装置１では、回路構成を変更する必要がなく、アルゴリズムを変更することで対応することができる。このため、周波数デルタシグマ変調信号出力装置１は、汎用性が広く、種々の場合に適切に対応することができる。

また、全期間ではなく、所定の測定期間のみにおいてカウント部３によりクロック信号のカウントを行うので、消費電力を低減することができる。

ここで、他の構成例として、クロック信号の周波数を基準信号の周波数の２以上の整数倍とする構成が挙げられる。この場合、クロック信号と基準信号とは同期している。なお、このような関係のクロック信号および基準信号を生成するには、例えば、基準信号を逓倍してクロック信号としたり、また、クロック信号を分周して基準信号とする。

これにより、クロック信号の適切なカウント値を得ることができる。また、クロック信号の周波数が基準信号の周波数の何倍であるかが既知であれば、基準信号の１周期の期間に含まれるクロック信号の数を求める必要がない。

＜第２実施形態＞
図３は、本発明の周波数デルタシグマ変調信号出力装置の第２実施形態を示すブロック図である。図４および図５は、それぞれ、図３に示す周波数デルタシグマ変調信号出力装置の動作を説明するためのタイミングチャートである。

以下、第２実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図３に示すように、第２実施形態の周波数デルタシグマ変調信号出力装置１は、さらに、分周信号生成部６を備えている。

この周波数デルタシグマ変調信号出力装置１では、被測定信号の周波数の２倍が基準信号の周波数よりも大きい場合に、分周信号生成部６により、下記（１）式を満たし、２以上の整数である分周比ｍを求め、被測定信号の周波数を１／ｍに分周して分周信号を生成する。

（被測定信号の周波数）×２／ｍ≦基準信号の周波数・・・（１）
また、被測定信号として前記分周信号を用いる。また、測定期間のみカウント部３を動作させる。

また、全期間ではなく、測定期間のみにおいてカウント部３によりクロック信号のカウントを行うので、消費電力を低減することができる。

また、本実施形態では、分周信号生成部６は、被測定信号の反転のタイミングに同期し、互いに位相の異なる複数の分周信号を生成する。そして、被測定信号として前記複数の分周信号を用いる。

以下、本実施形態では、分周比ｍが、１０の場合を例に挙げて説明する。なお、第１〜第１０の分周信号は、それぞれ、図４に示す通りである。

この周波数デルタシグマ変調信号出力装置１では、第１〜第１０の分周信号について、前記第１実施形態の被測定信号と同様の処理を行う。

そして、図５に示すように、演算部４は、基準信号の立ち上がり、すなわち、ラッチタイミングにおいて、第１〜第１０の分周信号の値の総和を求め、周波数デルタシグマ変調信号を生成する。図示の構成では、周波数デルタシグマ変調信号の値は、「３６」、「３６」、「３７」となっている。

以上のような第２実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

なお、本実施形態では、１０個の分周信号をすべて用いているが、本発明では、これに限定されず、１０個の分周信号のうちの一部、すなわち、少なくとも１つを用いればよい。

＜第３実施形態＞
図６は、本発明の周波数デルタシグマ変調信号出力装置の第３実施形態の動作を説明するためのタイミングチャートである。

以下、第３実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

第３実施形態の周波数デルタシグマ変調信号出力装置１では、複数の分周信号を用いることなく、第２実施形態と等価な装置を実現している。

この場合、前述した実施形態と異なる点は、カウント部３は、カウント値が所定値に達すると、カウント値をリセットし、クロック信号のカウントを再開する。

具体的には、図６に示すように、カウント部３は、クロック信号のカウントを連続して行い、そのクロック信号のカウントは、「０」から「１５」まで行い、「１５」の後は、「０」にリセットして再開する。なお、「１５」の後の「０」のカウントも、他の値のカウントと、同一のタイミングで行う。

これにより、演算部４で後述する処理を行うことで、第２実施形態と同等の効果を、複数の分周信号を用いることなく、得ることができる。これにより、第２実施形態に比べて、演算処理数を低減することができる。

次に、周波数デルタシグマ変調信号出力装置１の動作について説明する。
まず、基準信号の立ち上がりＦ、ラッチタイミングＱ、Ｒ、ＳおよびＴで、それぞれ、クロック信号のカウント値が「０」にリセットされる。なお、ラッチタイミングＱ、Ｒ、ＳおよびＴは、それぞれ、基準信号の立ち上がりである。

また、図示されている範囲では、測定期間は、基準信号の立ち上がりＦと被測定信号の立ち上がりＨとの間の期間と、基準信号の立ち上がりＦと被測定信号の立ち下がりＩとの間の期間と、基準信号の立ち上がりＦと被測定信号の立ち上がりＪとの間の期間と、基準信号の立ち上がりＦと被測定信号の立ち下がりＫとの間の期間と、基準信号の立ち上がりＦと被測定信号の立ち上がりＬとの間の期間と、基準信号の立ち上がりＦと被測定信号の立ち下がりＭとの間の期間と、基準信号の立ち上がりＦと被測定信号の立ち上がりＮとの間の期間と、基準信号の立ち上がりＦと被測定信号の立ち下がりＯとの間の期間と、基準信号の立ち上がりＦと被測定信号の立ち上がりＰとの間の期間とに設定されている。

まず、被測定信号の立ち下がりＧでのクロック信号のカウント値ｎは、「０」、立ち上がりＨでのクロック信号のカウント値ｎは、「７」、立ち下がりＩでのクロック信号のカウント値ｎは、「１４」、立ち上がりＪでのクロック信号のカウント値ｎは、「５」、立ち下がりＫでのクロック信号のカウント値ｎは、「１２」、立ち上がりＬでのクロック信号のカウント値ｎは、「３」、立ち下がりＭでのクロック信号のカウント値ｎは、「１０」、立ち上がりＮでのクロック信号のカウント値ｎは、「１」、立ち下がりＯでのクロック信号のカウント値ｎは、「８」、立ち上がりＰでのクロック信号のカウント値ｎは、「１５」である。

これにより、演算部４では、カウント値ｎが「０」の情報に基づいて、基準信号の立ち上がりＦの次のラッチタイミングＱでは、「１６−０」、すなわち、「１６」が対応付けられる。また、次のラッチタイミングＲでは、「０」が対応付けられる。

同様にして、カウント値ｎが「７」の情報に基づいて、ラッチタイミングＱでは、「１６−７」、すなわち、「９」が対応付けられ、また、ラッチタイミングＲでは、「７」が対応付けられる。

同様にして、カウント値ｎが「１４」の情報に基づいて、ラッチタイミングＱでは、「１６−１４」、すなわち、「２」が対応付けられ、また、ラッチタイミングＲでは、「１４」が対応付けられる。

同様にして、カウント値ｎが「５」の情報に基づいて、ラッチタイミングＲでは、「１６−５」、すなわち、「１１」が対応付けられ、また、ラッチタイミングＳでは、「５」が対応付けられる。

同様にして、カウント値ｎが「１２」の情報に基づいて、ラッチタイミングＲでは、「１６−１２」、すなわち、「４」が対応付けられ、また、ラッチタイミングＳでは、「１２」が対応付けられる。

同様にして、カウント値ｎが「３」の情報に基づいて、ラッチタイミングＳでは、「１６−３」、すなわち、「１３」が対応付けられ、また、ラッチタイミングＴでは、「３」が対応付けられる。

同様にして、カウント値ｎが「１０」の情報に基づいて、ラッチタイミングＳでは、「１６−１０」、すなわち、「６」が対応付けられ、また、ラッチタイミングＴでは、「１０」が対応付けられる。以下、説明は、省略する。

そして、演算部４では、各ラッチタイミングにおいて、対応付けられた値を加算する。
まず、ラッチタイミングＱでは、情報が足りず、周波数デルタシグマ変調信号出力の値は、不定である。

また、ラッチタイミングＲでは、「０」、「７」、「１４」、「１１」および「４」が加算され、その加算された値「３６」が、周波数デルタシグマ変調信号の値となる。

また、ラッチタイミングＳでは、「５」、「１２」、「１３」および「６」が加算され、その加算された値「３６」が、周波数デルタシグマ変調信号の値となる。以下、説明は、省略する。

以上のような第３実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。

＜第４実施形態＞
図７は、本発明の周波数デルタシグマ変調信号出力装置の第４実施形態を示すブロック図である。

以下、第４実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図７に示すように、第４実施形態の周波数デルタシグマ変調信号出力装置１は、タイミング生成部２と、カウント部３と、演算部４と、記憶部５と、フィルターの一例であるローパスフィルター７とを備えている。タイミング生成部２と、カウント部３と、演算部４と、ローパスフィルター７とは、出力側に向ってこの順序で接続されている。すなわち、周波数デルタシグマ変調信号出力装置１は、演算部４の後段にローパスフィルター７を備えている。

ローパスフィルター７としては、特に限定されず、例えば、一般的なローパスフィルターや、ラグリードフィルター、ラグフィルター等が挙げられる。

また、ローパスフィルターのカットオフ周波数（遮断周波数）は、特に限定されず、諸条件に応じて適宜設定される。

このローパスフィルター７により、所定のカットオフ周波数以上の周波数成分が遮断または低減される。これにより、周波数デルタシグマ変調信号に含まれる高周波ノイズ成分を除去することができ、周波数デルタシグマ変調信号のＳＮ比を向上させることができる。

また、基準信号の周波数は、ローパスフィルター７のカットオフ周波数よりも高く設定される。これにより、周波数デルタシグマ変調信号のＳＮ比を向上させることができる。

以上のような第４実施形態によっても、前述した第１実施形態と同様の効果を発揮することができる。
なお、第４実施形態は、他の各実施形態に適用することができる。

以上、本発明の周波数デルタシグマ変調信号出力装置を、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物が付加されていてもよい。

１…周波数デルタシグマ変調信号出力装置、２…タイミング生成部、３…カウント部、４…演算部、５…記憶部、６…分周信号生成部、７…ローパスフィルター、３１…クロック信号生成部、３２…カウンター、１００…周波数デルタシグマ変調信号出力装置、１０１…位相調整部、１０２…ＦＤＳＭ、１０３…加算器、１２２…第１ラッチ、１２３…第２ラッチ、１２５…排他的論理和回路、Ａ…測定期間、Ｂ…測定期間、Ｃ…立ち上がり、Ｄ…立ち上がり、Ｅ…立ち上がり、Ｆ…立ち上がり、Ｆｃ…基準信号、Ｆｃｊ…基準信号、Ｆｃｎ…基準信号、Ｆｘ…被測定信号、Ｆｘ１…被測定信号、Ｆｘ２…被測定信号、Ｆｘ３…被測定信号、Ｆｘ４…被測定信号、Ｆｘ５…被測定信号、Ｆｘ６…被測定信号、Ｆｘ７…被測定信号、Ｆｘ８…被測定信号、Ｆｘ９…被測定信号、Ｆｘ１０…被測定信号、Ｆｘ１１…被測定信号、Ｆｘ１２…被測定信号、Ｆｘ１３…被測定信号、Ｆｘ１４…被測定信号、Ｆｘ１５…被測定信号、Ｆｘ１６…被測定信号、Ｆｘｊ…被測定信号、Ｆｘｎ…被測定信号、Ｇ…立ち下がり、Ｉ…立ち下がり、Ｋ…立ち下がり、Ｍ…立ち下がり、Ｏ…立ち下がり、Ｈ…立ち上がり、Ｊ…立ち上がり、Ｌ…立ち上がり、Ｎ…立ち上がり、Ｐ…立ち上がり、ＯＵＴ…出力信号、Ｑ…ラッチタイミング、Ｒ…ラッチタイミング、Ｓ…ラッチタイミング、Ｔ…ラッチタイミング、ｄ１…第１データ、ｄ２…第２データ、ｍ…分周比、ｎ…カウント値

Claims

基準信号に基づいて被測定信号を周波数デルタシグマ変調し、周波数デルタシグマ変調信号を出力する周波数デルタシグマ変調信号出力装置であって、
前記被測定信号の反転時と前記基準信号の反転時との間である測定期間を特定するタイミング生成部と、
前記測定期間において、クロック信号をカウントするカウント部と、
前記カウント部のカウント値に基づいて、周波数デルタシグマ変調信号を生成する演算部と、を備えることを特徴とする周波数デルタシグマ変調信号出力装置。
前記カウント部は、前記クロック信号を生成するクロック信号生成部と、
前記クロック信号をカウントするカウンターと、を備える請求項１に記載の周波数デルタシグマ変調信号出力装置。
前記クロック信号生成部は、電圧制御発振器またはインバーター発振器を備える請求項２に記載の周波数デルタシグマ変調信号出力装置。
前記演算部は、前記基準信号の所定周期の期間に含まれる前記クロック信号の数から前記カウント値を減算し、前記減算した値に基づいて、前記周波数デルタシグマ変調信号を生成する請求項１ないし３のいずれか１項に記載の周波数デルタシグマ変調信号出力装置。
前記演算部は、前記基準信号の所定周期の期間に含まれる前記クロック信号の数から前記カウント値を減算し、前記減算した値と、前記カウント部のカウント値とに基づいて、前記周波数デルタシグマ変調信号を生成する請求項１ないし３のいずれか１項に記載の周波数デルタシグマ変調信号出力装置。
前記基準信号の所定周期の期間に含まれる前記クロック信号の数を記憶する記憶部を備える請求項１ないし５のいずれか１項に記載の周波数デルタシグマ変調信号出力装置。
前記基準信号の所定周期の期間において、前記クロック信号をカウントし、前記記憶部に記憶されている前記数を前記カウントして得られた数に更新する請求項６に記載の周波数デルタシグマ変調信号出力装置。
前記クロック信号の周波数は、前記基準信号の周波数の２以上の整数倍である請求項１ないし７のいずれか１項に記載の周波数デルタシグマ変調信号出力装置。
前記被測定信号の周波数の２倍が前記基準信号の周波数以下である場合は、前記測定期間のみ前記カウント部を動作させる請求項１ないし８のいずれか１項に記載の周波数デルタシグマ変調信号出力装置。
前記被測定信号の周波数の２倍が前記基準信号の周波数よりも大きい場合に、下記（１）式を満たし、２以上の整数である分周比ｍを求め、前記被測定信号の周波数を１／ｍに分周して分周信号を生成する分周信号生成部を備え、
前記被測定信号として前記分周信号を用い、
前記測定期間のみ前記カウント部を動作させる請求項１ないし８のいずれか１項に記載の周波数デルタシグマ変調信号出力装置。
（被測定信号の周波数）×２／ｍ≦基準信号の周波数・・・（１）
前記分周信号生成部は、前記被測定信号の反転のタイミングに同期し、互いに位相の異なる複数の前記分周信号を生成し、
前記被測定信号として前記複数の分周信号を用いる請求項１０に記載の周波数デルタシグマ変調信号出力装置。
前記カウント部は、前記カウント値が所定値に達すると、前記カウント値をリセットし、前記クロック信号のカウントを再開する請求項１ないし８のいずれか１項に記載の周波数デルタシグマ変調信号出力装置。
前記演算部の後段にフィルターを備える請求項１ないし１２のいずれか１項に記載の周波数デルタシグマ変調信号出力装置。