JP2017168156A - 半導体記憶装置 - Google Patents

Abstract

【課題】データの信頼性を向上することが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１は、２ビット以上のデータを記憶可能な第１メモリセルと、第１メモリセルに接続されたワード線ＷＬと、を備える。第１メモリセルの書き込み動作において、書き込み動作の第１期間では、ワード線ＷＬに書き込み電圧が第１回数印加された後にベリファイ電圧が印加される。第１期間に続く第２期間では、ワード線ＷＬに書き込み電圧が第１回数より多い第２回数印加された後にベリファイ電圧が印加される。【選択図】図６

Description

実施形態は半導体記憶装置に関する。

２ビット以上のデータを記憶するメモリセルを用いた半導体記憶装置が知られている。

特開２０１４−２２５３１０号公報

データの信頼性を向上することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、２ビット以上のデータを記憶可能な第１メモリセルと、第１メモリセルに接続されたワード線と、を備える。第１メモリセルの書き込み動作において、書き込み動作の第１期間では、ワード線に書き込み電圧が第１回数印加された後にベリファイ電圧が印加される。第１期間に続く第２期間では、ワード線に書き込み電圧が第１回数より多い第２回数印加された後にベリファイ電圧が印加される。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるブロックの回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布。 第１実施形態に係る半導体記憶装置における書き込み動作の説明図。 第１実施形態に係る半導体記憶装置における書き込み動作のフローチャート。 第１実施形態に係る半導体記憶装置における書き込み動作の波形図。 第１実施形態に係る半導体記憶装置における書き込み動作のフローチャート。 第１実施形態に係る半導体記憶装置における書き込み動作の波形図。 第１実施形態に係る半導体記憶装置における書き込み動作による閾値分布の説明図。 第２実施形態に係る半導体記憶装置における書き込み動作のフローチャート。 第２実施形態に係る半導体記憶装置における書き込み動作の波形図。 第２実施形態に係る半導体記憶装置における書き込み動作のフローチャート。 第２実施形態に係る半導体記憶装置における書き込み動作の波形図。 第２実施形態に係る半導体記憶装置における書き込み動作による閾値分布の説明図。 第３実施形態に係る半導体記憶装置における書き込み動作の説明図。

以下、実施形態について、図面を参照して説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。

［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。

［１−１］半導体記憶装置１の構成
まず、図１を用いて半導体記憶装置１０の構成について説明する。図１には半導体記憶装置１０のブロック図が示されている。図１に示すように半導体記憶装置１は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダ１３、ステータスレジスタ１４、アドレスレジスタ１５、コマンドレジスタ１６、シーケンサ１７、及び電圧生成回路１８を備えている。

メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。メモリセルには、２ビット以上のデータを記憶させるＭＬＣ（Multi-Level Cell）方式が適用される。本実施形態は、メモリセルに２ビットのデータを記憶させる場合を例に説明する。

センスアンプモジュール１２は、メモリセルアレイ１１から読み出されたデータＤＡＴをセンスし、必要に応じて読み出したデータＤＡＴを外部のコントローラに出力する。また、センスアンプモジュール１２は、コントローラから受け取った書き込みデータＤＡＴに基づいて、ビット線に電圧を印加する。

ロウデコーダ１３は、読み出し及び書き込みを行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１３は、選択したワード線及び非選択のワード線にそれぞれ所望の電圧を印加する。

ステータスレジスタ１４は、半導体記憶装置１のステータス情報ＳＴＳを保持する。

アドレスレジスタ１５は、コントローラから送信されたアドレス情報ＡＤＤを保持する。そしてアドレスレジスタ１５は、アドレス情報ＡＤＤに含まれたカラムアドレス信号ＣＡ及びロウアドレス信号ＲＡをそれぞれ、センスアンプモジュール１２及びロウデコーダ１３に送信する。

コマンドレジスタ１６は、コントローラ２０から送信されたコマンドＣＭＤを保持する。そしてコマンドレジスタ１６は、コマンドＣＭＤをシーケンサ１７に送信する。

シーケンサ１７は、半導体記憶装置１０全体の動作を制御する。また、シーケンサ１７はカウンタを備えている。このカウンタは書き込み動作時に使用され、後述するプログラムループの回数をカウントする。

電圧生成回路１８は、メモリセルアレイ１１、センスアンプモジュール１２、及びロウデコーダ１３に適切な電圧を生成する。

［１−１−１］メモリセルアレイ１１の回路構成
次に、図２を用いてメモリセルアレイ１１の回路構成について説明する。図２には、メモリセルアレイ１１の回路図が示されている。以下に、この回路構成について１つのブロックＢＬＫを用いて説明する。図２に示すようにブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。

各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（Ｌ−１）（（Ｌ−１）は１以上の自然数）に対応して設けられ、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。尚、１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの数はこれに限定されず、任意の数にすることが出来る。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。また、メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロック内の選択トランジスタＳＴ１及びＳＴ２のゲートはそれぞれ、セレクトゲート線ＳＧＤ及びＳＧＳに共通接続されている。同様に、同一ブロック内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。

また、メモリセルアレイ１１内において同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬに共通接続されている。つまりビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続している。さらに、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

以上の構成において、共通のワード線ＷＬに接続された複数のメモリセルの保持する１ビットデータの集合を「ページ」と呼ぶ。従って、１つのメモリセルに２ビットデータを記憶させる場合、１本のワード線ＷＬに接続された複数のメモリセルの集合には、２ページ分のデータが記憶される。この２ページ分のデータのうち、上位ビットデータの集合を上位ページと呼び、下位ビットデータの集合を下位ページと呼ぶ。「ページ」について言い換えると、「ページ」とは、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部と定義することも出来る。

データの書き込み及び読み出しは、ページ毎に行っても良いし、ワード線ＷＬ毎に行っても良い。ページ毎にデータの書き込み及び読み出しを行う方式をpage-by-page reading/writingと呼び、ワード線ＷＬ毎にデータの書き込み及び読み出しを行う方式をsequential reading/writingと呼ぶ。例えば、１つのメモリセルに２ビットデータを記憶させる場合には、１回のコマンド入力で、１本のワード線ＷＬに割り当てられた２ページ分のデータが一括して書き込まれ、又は読み出される。

［１−１−２］メモリセルの閾値分布
次に、図３を用いてメモリセルの閾値分布について説明する。図３には２ビットデータを記憶するメモリセルの閾値分布、及びベリファイ時に用いる電圧が示され、図３の縦軸及び横軸はそれぞれメモリセルの数及び閾値電圧Ｖｔｈに対応している。

前述したように、メモリセルトランジスタＭＴは閾値電圧に応じてデータを保持する。例えば、メモリセルトランジスタＭＴが２ビットのデータを保持する場合、その閾値電圧の分布は図３に示すように４つに分かれる。この４つの閾値分布にそれぞれ対応する２ビットのデータを、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルと呼ぶ。また、図３に示すベリファイ電圧ＡＶ、ＢＶ、及びＣＶはそれぞれ、書き込み時における“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのベリファイに用いられる。これらの電圧値の関係は、ＡＶ＜ＢＶ＜ＣＶである。

“ＥＲ”レベルを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＶ未満であり、データの消去状態に相当する。“Ａ”レベルを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＶ以上であり且つＢＶ未満である。“Ｂ”レベルを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＢＶ以上であり且つＣＶ未満である。“Ｃ”レベルを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＣＶ以上である。

“Ａ”レベルのデータを読み出す電圧は、“ＥＲ”レベルの高い方の裾と“Ａ”レベルの低い方の裾との間に設定される。“Ｂ”レベルのデータを読み出す電圧は、“Ａ”レベルの高い方の裾と“Ｂ”レベルの低い方の裾との間に設定される。“Ｃ”レベルのデータを読み出す電圧は、“Ｂ”レベルの高い方の裾と“Ｃ”レベルの低い方の裾との間に設定される。

［１−２］書き込み動作
次に、半導体記憶装置１における書き込み動作の概略について説明する。
書き込み動作では、電荷蓄積層に電子を注入して閾値電圧を変動させるプログラム動作と、このプログラム動作によって変動した閾値電圧が適切なレベルにあるか否かを判断するベリファイ動作との組み合わせであるプログラムループが、プログラム電圧をステップアップして繰り返される。プログラム動作の際、書き込み完了又は書き込み禁止のメモリセルトランジスタＭＴに対しては、例えばセルフブースト技術等によって閾値電圧の変動が抑制され、プログラム動作後のベリファイも行わない。

また、本実施形態の書き込み動作では、書き込まれるデータに基づいて、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴが２つのグループに分けられる。例えば、２ページデータのsequential writingを行う場合、目標閾値の低い“Ａ”レベル又は“Ｂ”レベルが書き込まれる第１グループと、目標閾値の高い“Ｃ”レベルが書き込まれる第２グループとにグループ分けされる。

この場合、１回のプログラム動作においてワード線ＷＬには、第１グループに対応するプログラム電圧ＶｐｇｍＡが印加され、続けて第２グループに対応するプログラム電圧ＶｐｇｍＣが印加される。この電圧ＶｐｇｍＡ及びＶｐｇｍＣはそれぞれ、“Ａ”レベル及び“Ｃ”レベルのプログラム動作に最適化され、ＶｐｇｍＡ＜ＶｐｇｍＣである。一方のグループに対応するプログラム電圧が印加されているとき、他方のグループのメモリセルトランジスタＭＴは書き込み禁止とされている。そして、このプログラム動作が実行された後には、各メモリセルトランジスタＭＴに対して“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのベリファイが実行される。

このように本実施形態の書き込み動作では、１回のプログラムループにおいて、目標閾値の低い第１グループのプログラム動作と、目標閾値の高い第２グループのプログラム動作とが並行して進められる。

次に、図４〜図６を用いて半導体記憶装置１の書き込み動作の詳細について説明する。図４には書き込み動作を説明するための定義が示され、図５には書き込み動作のフローチャートが示され、図６には書き込み動作の一例がタイミングチャートで示されている。

図４に示すように、以下では説明の簡略化のため、同一のワード線ＷＬに接続された３つのメモリセルトランジスタＭＴ（ＭＴａ、ＭＴｂ、及びＭＴｃ）に対して、それぞれ異なるデータを書き込む場合を例として用いる。本例おいて、メモリセルトランジスタＭＴａ、ＭＴｂ、及びＭＴｃにはそれぞれ、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの書き込みが行われる。また、メモリセルトランジスタＭＴａ、ＭＴｂ、及びＭＴｃの一端に接続されたビット線ＢＬをそれぞれ、ビット線ＢＬａ、ＢＬｂ、及びＢＬｃと呼ぶ。

図５に示すように本実施形態の書き込み動作は、それぞれがプログラムループを含む３つの段階に分けられる。これらを実行される順に書き込み動作の第１〜第３段階と呼び、以下に各段階の動作について説明する。尚、本実施形態において、“Ａ”レベルの書き込みは、“Ｃ”レベルの書き込みよりも早く終了するものとする。

まず、書き込み動作の第１段階について説明する。第１段階では上記プログラムループが、“Ａ”レベルの書き込みが終了するまで実行される。

まず、シーケンサ１７はカウンタをリセットする（ｎ＝０、ステップＳ１０）。このカウンタは、後述する第２段階のプログラムループで使用される。つまり、本実施形態では書き込み動作の始めにカウンタをリセットしているが、このようにカウンタをリセットするタイミングはこれに限定されない。カウンタは、書き込み動作が第２段階に移行するまでにリセットされていれば良い。

次に、第１グループに対するプログラム動作が行われる（ステップＳ１１）。具体的には、図６に示すようにセンスアンプモジュール１２が、ビット線ＢＬａ及びＢＬｂに電圧ＶＳＳを印加し、ビット線ＢＬｃに電圧ＶＢＬを印加する。電圧ＶＳＳは接地電圧であり、電圧ＶＢＬはセンスアンプモジュール１２から供給される電源電圧である。ビット線ＢＬｃに電圧ＶＢＬが印加されると、対応する選択トランジスタＳＴ１がカットオフされ、メモリセルトランジスタＭＴｃのチャネルがフローティング状態になる。そしてロウデコーダ１３が、ワード線ＷＬに電圧ＶｐｇｍＡを印加する。すると、第１グループのメモリセルトランジスタＭＴａ及びＭＴｂは、制御ゲート及びチャネル間の電位差により閾値電圧が変動し、第２グループのメモリセルトランジスタＭＴｃは、チャネルの電圧がブーストされることにより閾値電圧の変動が抑制される。

次に、第２グループに対するプログラム動作が行われる（ステップＳ１２）。このプログラム動作は、ステップＳ１１の動作に対して、ビット線ＢＬａ及びＢＬｂ、ビット線ＢＬｃ、並びにワード線ＷＬに印加する電圧をそれぞれ、ＶＢＬ、ＶＳＳ、及びＶｐｇｍＣにしたものと同様である。すると、第２グループのメモリセルトランジスタＭＴｃにおいて閾値電圧が変動し、第１グループのメモリセルトランジスタＭＴａ及びＭＴｂにおいて閾値電圧の変動が抑制される。

次に、第１及び第２グループに対するベリファイ動作が行われる（ステップＳ１３）。具体的には、ワード線ＷＬにベリファイ電圧ＶＡ、ＶＢ、及びＶＣが順に印加され、メモリセルトランジスタＭＴａ、ＭＴｂ、及びＭＴｃの閾値電圧がそれぞれＶＡ、ＶＢ、及びＶＣ以上になったかどうかが確認される。

次に、シーケンサ１７は、メモリセルトランジスタＭＴａに対する“Ａ”レベルのベリファイ結果を確認する（ステップＳ１４）。ここで“Ａ”レベルのベリファイにフェイルしていた場合（ステップＳ１４、Ｎｏ）、シーケンサ１７はプログラム電圧ＶｐｇｍＡ及びＶｐｇｍＣをそれぞれΔＶｐｇｍだけインクリメントして（ステップＳ１５）、ステップＳ１１の動作に戻る。つまり、ステップＳ１１〜Ｓ１３においてインクリメントされたプログラム電圧を使用して、再び“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのプログラム動作及びベリファイ動作を実行する。そして、ステップＳ１４において“Ａ”レベルのベリファイにパスしていた場合（ステップＳ１４、Ｙｅｓ）、書き込み動作の第２段階に移行する。

以上の動作が書き込み動作の第１段階に対応する。図６に示す例は、上記第１段階において“Ａ”レベルのベリファイを、３回目のプログラムループでパスした場合を示している。

次に、書き込み動作の第２段階について説明する。第２段階におけるプログラムループでは、第１グループに対するプログラム動作及びベリファイ動作が実行され、第２グループに対するプログラム動作及びベリファイ動作がスキップされる。

まず、第１グループに対するプログラム動作が行われる（ステップＳ１６）。具体的には、図６に示すようにセンスアンプジュール１２が、ビット線ＢＬｂに電圧ＶＳＳを印加し、ビット線ＢＬｃに電圧ＶＢＬを印加する。このとき書き込みが終了したメモリセルトランジスタＭＴａは書き込み禁止となるため、ビット線ＢＬａには電圧ＶＢＬが印加される。すると、メモリセルトランジスタＭＴｂは閾値電圧が変動し、メモリセルトランジスタＭＴａ及びＭＴｃは閾値電圧の変動が抑制される。

次に、第１グループに対するベリファイ動作が行われる（ステップＳ１７）。具体的には、ワード線ＷＬにベリファイ電圧ＶＢが印加され、メモリセルトランジスタＭＴｂの閾値電圧がＶＢ以上になったかどうかが確認される。

次に、シーケンサ１７は、カウンタを参照してステップＳ１６及びＳ１７に対応するプログラム動作及びベリファイ動作の実行回数を確認する（ステップＳ１８）。ここでカウンタの数値がｋ（ｋは１以上の自然数）未満だった場合（ステップＳ１８、Ｎｏ）、シーケンサ１７はプログラム電圧ＶｐｇｍＡ及びカウンタをインクリメントして（ステップＳ１９）、ステップＳ１６の動作に戻る。ステップＳ１８においてカウンタの値がｋに一致した場合（ステップＳ１８、Ｙｅｓ）、第２グループに対するプログラム動作及びベリファイ動作をスキップする回数が指定の回数に達したことになる。するとシーケンサ１７はプログラム電圧ＶｐｇｍＡをインクリメントして（ステップＳ２０）、書き込み動作の第３段階に移行する。

以上の動作が書き込み動作の第２段階に対応する。図６に示す例は、上記第２段階において第２グループに対するプログラム動作及びベリファイ動作をスキップする回数が２回である場合を示している。つまり図６に示す例は、“Ａ”レベルのベリファイにパスした後、第２グループに対するプログラム動作及びベリファイ動作をスキップして、第１グループに対するプログラム動作及びベリファイ動作を２回繰り返している。

次に、書き込み動作の第３段階について説明する。第３段階では、第２グループに対するプログラム動作及びベリファイ動作が再開され、“Ｂ”レベル及び“Ｃ”レベルのベリファイにパスするまでプログラムループが実行される。

まず、第１グループに対するプログラム動作が実行される（ステップＳ２１）。このプログラム動作は、ステップＳ１６と同様である。次に、第２グループに対するプログラム動作が実行される（ステップＳ２２）。このプログラム動作は、ステップＳ１６の動作に対して、ビット線ＢＬｂ、ビット線ＢＬｃ、及びワード線ＷＬに印加する電圧をそれぞれ、ＶＢＬ、ＶＳＳ、及びＶｐｇｍＣにしたものと同様である。

次に、第１及び第２グループに対するベリファイ動作が行われる（ステップＳ２３）。具体的には、ワード線ＷＬにベリファイ電圧ＶＢ及びＶＣが印加され、メモリセルトランジスタＭＴｂ、ＭＴｃの閾値電圧がそれぞれＶＢ、ＶＣ以上になったかどうかが確認される。

次に、シーケンサ１７は、“Ｂ”レベル及び“Ｃ”レベルのベリファイ結果を確認する（ステップＳ２４）。ここで“Ｂ”レベル及び“Ｃ”レベルのベリファイにフェイルしていた場合（ステップＳ２４、Ｎｏ）、シーケンサ１７はプログラム電圧ＶｐｇｍＡ及びＶｐｇｍＣをインクリメントして（ステップＳ２５）、ステップＳ２１の動作に戻る。つまり、ステップＳ２１〜Ｓ２３においてインクリメントされたプログラム電圧を使用して、再び“Ｂ”レベル、及び“Ｃ”レベルのプログラム動作及びベリファイ動作を実行する。ステップＳ２４において“Ｂ”レベル及び“Ｃ”レベルのベリファイにパスした場合（ステップＳ２４、Ｙｅｓ）、半導体記憶装置１は書き込み動作を終了する。

尚、ステップＳ２４において第１及び第２グループのうち一方のグループの書き込みが先に終了した場合、ステップＳ２５において対応するプログラム電圧がインクリメントされ、ステップＳ２１〜Ｓ２３において他方のグループのプログラム動作及びベリファイ動作が実行される。

以上の動作が書き込み動作の第３段階に対応する。図６に示す例は上記第３段階において、３回目のプログラムループで“Ｃ”レベルのベリファイにパスし、４回目のプログラムループで“Ｂ”レベルのベリファイにパスする場合を示している。

以上のように本実施形態の書き込み動作は、１回のプログラムループで２つのグループにそれぞれ対応するプログラム動作が実行される書き込み動作において、書き込み動作の途中で一方のグループのプログラム動作及びベリファイ動作を一時的にスキップする。

尚、上記一方のグループのプログラム動作及びベリファイ動作をスキップするタイミングは、書き込み動作の最初にしても良い。この場合、書き込み動作のフローチャートは図７に示すものとなり、書き込み動作は第１及び第２段階の２段階に分けられる。図７に示す第１及び第２段階はそれぞれ、図５に示す第２段階及び第１段階に対応している。

具体的には、図７に示す第１段階は、まず図５に示すステップＳ１０が実行される。
次に、第１グループに対するプログラム動作が行われる（ステップＳ３０）。つまり、“Ａ”レベル及び“Ｂ”レベルをそれぞれ書き込むメモリセルトランジスタＭＴａ、ＭＴｂに対してプログラム動作及びベリファイ動作が実行される。

次に、第１グループに対するベリファイ動作が行われる（ステップＳ３１）。つまり、ワード線ＷＬにベリファイ電圧ＶＡ及びＶＢが順に印加され、メモリセルトランジスタＭＴａ、ＭＴｂの閾値電圧がそれぞれＶＡ、ＶＢ以上になったかどうかが確認される。

次に、ステップＳ１８に移行する。以降の動作は図５に示す第２段階と同様であり、ステップＳ１９の後にステップＳ３０に移行する点のみ異なる。

一方、図７に示す第２段階はステップＳ２０の後に、まず図５に示すステップＳ１１〜Ｓ１３が順に実行される。つまり、第１及び第２グループに対するプログラム動作と、ベリファイ動作が実行される。

次に、シーケンサ１７は各データのベリファイ結果を確認する（ステップＳ３２）。ここでベリファイをフェイルしたビットを含む場合（ステップＳ３２、Ｎｏ）、シーケンサ１７は対応するプログラム電圧Ｖｐｇｍをインクリメントして（ステップＳ１５）、ステップＳ１１の動作に戻る。ステップＳ３２において全てのベリファイにパスした場合（ステップＳ３２、Ｙｅｓ）、半導体記憶装置１は書き込み動作を終了する。

以上で説明した図７のフローチャートに対応する書き込み動作の一例が、図８に示すタイミングチャートである。図８に示すように、書き込み動作の第１段階では一方のグループのみプログラム動作及びベリファイ動作が実行される。そして第２段階では、両方のグループのプログラム動作及びベリファイ動作が実行され、各データの書き込みが終了するまでプログラム動作及びベリファイ動作が繰り返される。

［１−３］第１実施形態の効果
次に、第１実施形態の効果について説明する。第１実施形態に係る半導体記憶装置１によれば、データの信頼性を向上することが出来る。以下に、この効果の詳細について説明する。

半導体記憶装置がsequential writingを行う場合、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴを目標閾値の低いグループと目標閾値の高いグループとに分けて書き込みを行うことがある。具体的には半導体記憶装置は、１回のプログラムループにおいて各グループに最適化されたプログラム電圧をそれぞれ印加し、一方のグループの書き込みが行われている間は他方のグループを書き込み禁止とする。これにより半導体記憶装置は、目標閾値の高いグループに対して始めから高いプログラム電圧を印加することが出来るため、書き込み時間を短縮することが出来る。

しかし、目標閾値の高いグループの書き込みが終了するタイミングが早まると、このグループに対して、書き込み終了後に余計なプログラム電圧が印加される回数が多くなることがある。例えば、図９に示す閾値分布のように、２ページデータのsequential writingにおいて、目標閾値の低い“Ａ”レベル又は“Ｂ”レベルが書き込まれる第１グループと、目標閾値の高い“Ｃ”レベルが書き込まれる第２グループとにグループ分けした場合、“Ａ”レベル及び“Ｃ”レベルの書き込みが先に終了する。すると“Ｂ”レベルの書き込みを実行している間、“Ｃ”レベルが書き込まれたメモリセルトランジスタＭＴには、余計なプログラム電圧が印加される。このように、書き込み終了後にプログラム電圧が印加されたメモリセルトランジスタＭＴの閾値電圧は、セルフブースト技術等を用いたとしても、図９の破線に示すように変動してしまうことがある。

そこで、本実施形態に係る半導体記憶装置１は、このような書き込み動作において、一方のグループに対するプログラム動作及びベリファイ動作をスキップする期間を設ける。具体的には、図９に示す例において、例えばシーケンサ１７が“Ａ”レベルの書き込みが終了したことを検知した後、又は書き込み動作の最初に“Ｃ”レベルの書き込みをスキップする期間を設ける。この書き込みをスキップする期間は、例えばプログラムループの回数で設定され、この回数は任意の数値に設定することが出来る。

これにより、本実施形態に係る半導体記憶装置１は、目標閾値の低いグループの書き込みが終了するタイミングと、目標閾値の高いグループの書き込みが終了するタイミングを揃えることが可能となる。つまり、本実施形態に係る半導体記憶装置１は、例えば“Ｃ”レベルの閾値電圧の広がりを抑制することが出来、書き込まれたデータの信頼性を向上することが出来る。

［２］第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態は、上記第１実施形態で説明した２ページデータのsequential writingを行う場合の例において、第１実施形態では“Ａ”及び“Ｂ”レベル／“Ｃ”レベルでグループ分けしたのに対して、第２実施形態では“Ａ”レベル／“Ｂ”及び“Ｃ”レベルでグループ分けしたものである。以下に、第１実施形態と異なる点を説明する。

［２−１］書き込み動作
まず、半導体記憶装置１における書き込み動作の概略について説明する。
本実施形態では、２ページデータのsequential writingを行う場合においてメモリセルトランジスタＭＴが、目標閾値の低い“Ａ”レベルが書き込まれる第１グループと、目標閾値の高い“Ｂ”レベル及び“Ｃ”レベルが書き込まれる第２グループとにグループ分けされる。
この場合、１回のプログラム動作においてワード線ＷＬには、第１グループに対応するプログラム電圧ＶｐｇｍＡが印加され、続けて第２グループに対応するプログラム電圧ＶｐｇｍＢが印加される。この電圧ＶｐｇｍＢは、“Ｂ”レベルのプログラム動作に最適化され、ＶｐｇｍＡ＜ＶｐｇｍＢ＜ＶｐｇｍＣである。

次に、図１０及び図１１を用いて半導体記憶装置１の書き込み動作の詳細について説明する。図１０には書き込み動作のフローチャートが示され、図１１には書き込み動作の一例がタイミングチャートで示されている。書き込み動作を説明するための定義は、第１実施形態で説明した図４と同様である。

図１０に示すように本実施形態の書き込み動作は、図５で説明したフローチャートに対して、実行されるプログラム動作及びベリファイ動作の内容を上記グループ分けに合わせて変更し、第２段階においてプログラム動作及びベリファイ動作をスキップするグループを第１グループとしたものである。以下に、書き込み動作の第１〜第３段階について簡単に説明する。尚、本実施形態において、“Ｂ”レベルの書き込みは、“Ａ”レベルの書き込みよりも早く終了するものとする。

まず、書き込み動作の第１段階においてシーケンサ１７は、ステップＳ１０の後に“Ａ”レベルのプログラム動作を実行し（ステップＳ４０）、続けて“Ｂ”レベル及び“Ｃ”レベルのプログラム動作を実行する（ステップＳ４１）。そしてシーケンサ１７は、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのベリファイを実行し（ステップＳ４２）、“Ｂ”レベルのベリファイ結果を確認する（ステップＳ４３）。ここで“Ｂ”レベルのベリファイにフェイルしていた場合（ステップＳ４３、Ｎｏ）、シーケンサ１７はプログラム電圧ＶｐｇｍＡ及びＶｐｇｍＢをΔＶｐｇｍだけインクリメントして（ステップＳ４４）、ステップＳ４０に戻る。つまり、ステップＳ４０〜Ｓ４２においてインクリメントされたプログラム電圧を使用して、再び“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのプログラム動作及びベリファイ動作を実行する。ステップＳ４２において“Ｂ”レベルのベリファイにパスした場合（ステップＳ４３、Ｙｅｓ）、書き込み動作の第２段階に移行する。図１１に示す例は、この第１段階において、“Ｂ”レベルのベリファイを３回目のプログラムループでパスした場合を示している。

次に、書き込み動作の第２段階においてシーケンサ１７は、“Ｃ”レベルのプログラム動作を実行し（ステップＳ４５）、続けて“Ｃ”レベルのベリファイを実行する（ステップＳ４６）。そしてステップＳ１８においてカウント回数を確認し、カウンタの数値がｋ（ｋは１以上の自然数）未満だった場合（ステップＳ１８、Ｎｏ）、シーケンサ１７はプログラム電圧ＶｐｇｍＢ及びカウンタをインクリメントして（ステップＳ４７）、ステップＳ４４の動作に戻る。ステップＳ１８においてカウンタの値がｋに一致した場合（ステップＳ１８、Ｙｅｓ）、第１グループに対するプログラム動作及びベリファイ動作をスキップする回数が指定の回数に達したことになる。するとシーケンサ１７はプログラム電圧ＶｐｇｍＢをインクリメントして（ステップＳ４８）、書き込み動作の第３段階に移行する。図１１に示す例は、この第２段階において、第１グループに対するプログラム動作及びベリファイ動作をスキップする回数が２回である場合を示している。

次に、書き込み動作の第３段階においてシーケンサ１７は、“Ａ”レベルのプログラム動作を実行し（ステップＳ４９）、続けて“Ｃ”レベルのプログラム動作を実行する（ステップＳ５０）。そしてシーケンサ１７は、“Ａ”レベル及び“Ｃ”レベルのベリファイを実行し（ステップＳ５１）、“Ａ”レベル及び“Ｃ”レベルのベリファイ結果を確認する（ステップＳ５２）。ここでベリファイにフェイルしていた場合（ステップＳ５２、Ｎｏ）、シーケンサ１７はプログラム電圧ＶｐｇｍＡ及びＶｐｇｍＢをインクリメントして（ステップＳ５３）、ステップＳ４８の動作に戻る。ステップＳ５１においてベリファイにパスした場合（ステップＳ５２、Ｙｅｓ）、半導体記憶装置１は書き込み動作を終了する。図１１に示す例は、この第３段階において、３回目のプログラムループで“Ａ”レベルのベリファイにパスし、４回目のプログラムループで“Ｃ”レベルのベリファイにパスする場合を示している。
以上のように、本実施形態の書き込み動作は実行される。

尚、第１実施形態と同様に、上記一方のグループのプログラム動作及びベリファイ動作をスキップするタイミングは、書き込み動作の最初にしても良い。この場合、書き込み動作のフローチャートは図１２に示すものとなり、これは図７で説明したフローチャートに対して、プログラム動作及びベリファイ動作を実行するグループを変更したものと同様である。以下に、図１２に示す書き込み動作の第１及び第２段階について簡単に説明する。

まず、図７に示す第１段階においてシーケンサ１７は、ステップＳ１０の後に“Ｂ”レベル及び“Ｃ”レベルのプログラム動作を実行し（ステップＳ６０）、続けて“Ｂ”レベル及び“Ｃ”レベルのベリファイを実行する（ステップＳ６１）。そしてステップＳ１８に移行する。以降の動作は図７に示す第２段階と同様であり、ステップＳ４６の後にステップＳ６０に移行する点のみ異なる。

次に、図７に示す第２段階においてシーケンサ１７は、ステップＳ４７の後にステップＳ４０〜Ｓ４２で説明したプログラム動作及びベリファイ動作を実行する。そしてシーケンサ１７は、ベリファイ結果を確認する（ステップＳ３２）。ここでベリファイにフェイルしたビットを含む場合（ステップＳ３２、Ｎｏ）、シーケンサ１７は対応するプログラム電圧Ｖｐｇｍをインクリメントして（ステップＳ４４）、ステップＳ４０の動作に戻る。ステップＳ３２において全てのベリファイにパスした場合（ステップＳ３２、Ｙｅｓ）、半導体記憶装置１は書き込み動作を終了する。

以上で説明した図１２のフローチャートに対応する書き込み動作の一例が、図１３に示すタイミングチャートである。図１３に示すタイミングチャートは、第１実施形態で説明した図７と同様であり、印加される電圧条件のみが異なっている。

［２−２］第２実施形態の効果
次に、第２実施形態の効果について説明する。第２実施形態に係る半導体記憶装置１によれば、第１実施形態と同様にデータの信頼性を向上することが出来る。以下に、この効果の詳細について説明する。

例えば、図１４に示す閾値分布のように、２ページデータのsequential writingにおいて、目標閾値の低い“Ａ”レベルが書き込まれる第１グループと、目標閾値の高い“Ｂ”レベル及び“Ｃ”レベルが書き込まれる第２グループとにグループ分けした場合、“Ａ”レベル及び“Ｂ”レベルの書き込みが先に終了する。すると“Ｃ”レベルの書き込みを実行している間、“Ａ”レベルが書き込まれたメモリセルトランジスタＭＴには、余計なプログラム電圧が印加される。このような場合前述したように、メモリセルトランジスタＭＴの閾値電圧が図１４の破線に示すように変動してしまうことがある。

そこで本実施形態に係る半導体記憶装置１は、第１実施形態と同様に、一方のグループに対するプログラム動作及びベリファイ動作をスキップする期間を設ける。具体的には、図１４に示す例において、例えばシーケンサ１７が“Ｂ”レベルの書き込みが終了したことを検知した後、又は書き込み動作の最初に“Ａ”レベルの書き込みをスキップする期間を設ける。

これにより本実施形態に係る半導体記憶装置１は、第１実施形態と同様に、目標閾値の低いグループの書き込みが終了するタイミングと、目標閾値の高いグループの書き込みが終了するタイミングとを揃えることが可能となる。すると、本実施形態に係る半導体記憶装置１は、例えば“Ａ”レベルの閾値電圧の広がりを抑制することが出来、第１実施形態と同様に書き込まれたデータの信頼性を向上することが出来る。

［３］第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第３実施形態は、２ページデータのpage-by-page writingを行う場合に対して、第２実施形態の書き込み動作を適用するものである。以下に、第１及び第２実施形態と異なる点を説明する。

半導体記憶装置１において、２ページデータのpage-by-page writingは、例えば図１５に示すように下位ページの書き込みと、上位ページの書き込みとが分けて実行される。

まず図１５の（ａ）に示すように、“ＥＲ”レベルのメモリセルトランジスタＭＴに対して、下位ページの書き込み動作が行われる。これにより、図１５の（ｂ）に示すように、“ＥＲ”レベルの閾値分布が“ＬＭ”（lower middle）レベルに引き上げられる。“ＬＭ”レベルを保持するメモリセルトランジスタの閾値電圧は、電圧ＭＶ以上である。電圧ＭＶは、“ＬＭ”レベルのベリファイに使用される電圧である。尚、“ＬＭ”レベルのデータを読み出す電圧は、“ＥＲ”レベルの高い方の裾と“ＬＭ”レベルの低い方の裾との間に設定される。

次に、“ＥＲ”レベル及び“ＬＭ”レベルのメモリセルトランジスタＭＴに対して、上位ページの書き込み動作が行われる。これにより、図１５の（ｃ）に示すように、“ＥＲ”レベルの閾値分布が“Ａ”レベルに引き上げられ、“ＬＭ”レベルの閾値分布が“Ｂ”レベル又は“Ｃ”レベルに引き上げられる。

第３実施形態に係る半導体記憶装置１は、上述した２ページデータのpage-by-page writingにおいて、第２実施形態の書き込み動作を適用する。具体的には、上位ページの書き込みを行う際に、“ＥＲ”レベルから“Ａ”レベルが書き込まれる第１グループと、“ＬＭ”レベルから“Ｂ”レベル又は“Ｃ”レベルが書き込まれる第２グループとにグループ分けする。そして１回のプログラムループにおいて、“ＥＲ”レベルと“ＬＭ”レベルに対応するプログラム電圧がそれぞれ使用され、目標閾値の低い第１グループのプログラム動作と、目標閾値の高い第２グループのプログラム動作とが並行して進められる。さらに、書き込み動作において“Ａ”レベルの書き込みをスキップする期間が設けられる。

これにより、本実施形態に係る半導体記憶装置１は、page-by-page writingにおいても、第２実施形態と同様に、目標閾値の低いグループの書き込みが終了するタイミングと、目標閾値の高いグループの書き込みが終了するタイミングとを揃えることが可能となる。すると、本実施形態に係る半導体記憶装置１は、例えば“Ａ”レベルの閾値電圧の広がりを抑制することが出来、第１及び第２実施形態と同様に、書き込まれたデータの信頼性を向上することが出来る。

［３］変形例等
上記実施形態に係る半導体記憶装置≪１、図１≫は、２ビット以上のデータを記憶可能な第１メモリセル≪ＭＴ、図４≫と、第１メモリセルに接続されたワード線≪ＷＬ、図４≫と、を備える。第１メモリセルの書き込み動作において、書き込み動作の第１期間では、ワード線ＷＬに書き込み電圧が第１回数≪１回、図６≫印加された後にベリファイ電圧が印加される。第１期間に続く第２期間では、ワード線ＷＬに書き込み電圧が第１回数より多い第２回数≪２回、図６≫印加された後にベリファイ電圧が印加される。

これにより、データの信頼性を向上することが可能な半導体記憶装置を提供することが出来る。

尚、実施形態は上記第１〜第３実施形態に限定されず、種々の変形が可能である。例えば上記実施形態について、メモリセルに対して２ビットのデータを書き込む場合を例に説明したが、これに限定されない。つまり半導体記憶装置１０は、１回のプログラムループ内で２種類のプログラム電圧を印加する書き込み動作で、３ビット以上のデータを書き込む場合においても、第１乃至第３実施形態を適用することが出来る。この場合、２種類のプログラム電圧によって、それぞれ最後に書き込みが終了するデータの閾値分布の広がりを抑制することが出来る。

また、上記実施形態において、一方のプログラム動作及びベリファイ動作のスキップを開始するタイミングを、いずれかのデータの書き込みが終了したタイミング又は書き込み開始した直後として説明したが、これに限定されない。例えば、書き込み開始から２つのグループに対するプログラムループを実行して、このプログラムループが実行された回数をカウントする。そして、この回数が任意の回数に達したかどうかをシーケンサ１７に確認させる。これにより、任意のタイミングで一方のプログラム動作及びベリファイ動作のスキップを開始することが出来る。

また、１回のプログラムループにおいて、２種類のプログラム電圧を印加する順番、及びベリファイを行う順番は上記第１〜第３実施形態に限定されない。例えば、第１実施形態の書き込み動作において、電圧ＶｐｇｍＣを印加してから電圧ＶｐｇｍＡを印加するようにしても良い。また、プログラム動作において、目標閾値が低い方のグループのプログラム電圧を印加する際に、目標閾値が高い方のグループを書き込み禁止にしなくても良い。この場合、目標閾値が高い方のグループの書き込み速度が若干速くなる。

また、上記実施形態において、ベリファイ動作についてベリファイ電圧をステップ状に上昇させた場合を例に説明したが、これに限定されない。例えば、電圧を連続的に上昇させることにより、ベリファイ電圧を生成するようにしても良い。この場合のベリファイ電圧とは、センスアンプモジュール１２がビット線ＢＬの電圧をセンスするタイミングの電圧値のことを指す。また、ベリファイ電圧を印加する回数とは、ベリファイ動作時にビット線ＢＬの電圧をセンスする回数に対応している。

また、上記実施形態において、複数のレベルに対してベリファイ動作を連続して行った場合を例に説明したが、これに限定されない。例えば、各レベルに対するベリファイを、それぞれ分けて行っても良い。また、ベリファイ電圧を印加する順番も、低い方から順にベリファイする場合を例に説明したがこれに限定されず、それぞれ順番を入れ替えることが可能である。

また、上記実施形態において、一方のプログラム動作及びベリファイ動作をスキップする回数が２回以上となるように説明したが、これに限定されず、スキップ回数は１サイクルだけでも良い。また、上記実施形態において、このスキップ回数をカウントするカウンタは、数値をインクリメントすることにより回数をカウントしていたが、これに限定されない。例えば、カウンタの数値をデクリメントすることによりスキップ回数をカウントしても良い。この場合、例えば第１実施形態において、ステップＳ１０で説明したカウンタのリセット動作の替わりに、カウンタにｎ＝ｋをセットする。そして、第２段階のステップＳ１８でシーケンサ１７にｎ＝０かどうかを判定させ、ステップＳ１９でカウンタをデクリメントさせる。これにより、カウンタをインクリメントさせる場合と同様に、所望の回数だけ一方のプログラム動作及びベリファイ動作をスキップさせることが出来る。

また、上記実施形態において、最終的にベリファイがパスする場合を例に説明したが、これに限定されない。例えば、規定の回数のプログラムループを実行してベリファイをパスしない場合、そのページの書き込み自体をフェイルとするようにしても良い。

また、上記説明において「接続」とは電気的に接続していることを示し、直接接続される場合だけでなく、任意の素子を介して接続される場合も含んでいる。

尚、上記各実施形態において、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、３．６Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔＲ）としては、例えば２５μs〜３８μs、３８μs〜７０μs、７０μs〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、１４．０Ｖ〜１４．６Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μs〜１８００μs、１８００μs〜１９００μs、１９００μs〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、１９．０Ｖ〜１９．８Ｖ、１９．８Ｖ〜２１Ｖの間であってもよい。

消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μs〜４０００μs、４０００μs〜５０００μs、４０００μs〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
また、メモリセル間にはエアギャップを形成することができる。

尚、メモリセルアレイ１１は、メモリセルトランジスタＭＴが半導体基板の上方に三次元に積層された構成であっても良い。このような構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

また、上記実施形態において、ブロックＢＬＫがデータの消去単位にならなくても良い。例えば他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

尚、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダ、１４…ステータスレジスタ、１５…アドレスレジスタ、１６…コマンドレジスタ、１７…シーケンサ、１８…電圧生成回路。

Claims (9)

1. ２ビット以上のデータを記憶可能な第１メモリセルと、
   前記第１メモリセルに接続されたワード線と、
   を備え、前記第１メモリセルの書き込み動作において、
   前記書き込み動作の第１期間では、前記ワード線に書き込み電圧が第１回数印加された後にベリファイ電圧が印加され、
   前記第１期間に続く第２期間では、前記ワード線に書き込み電圧が前記第１回数より多い第２回数印加された後にベリファイ電圧が印加される
   ことを特徴とする半導体記憶装置。
2. 前記第１期間において、前記ワード線には前記第１書き込み電圧が印加され、
   前記第２期間において、前記ワード線には前記第１書き込み電圧と異なる第２書き込み電圧と、前記第１及び第２書き込み電圧より高い第３書き込み電圧とが印加される
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１期間におけるベリファイは、ベリファイ電圧が上昇されつつ第３回数印加され、
   前記第２期間におけるベリファイは、ベリファイ電圧が上昇されつつ前記第３回数より多い第４回数印加される
   ことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１回数は１回であり、前記第２回数は２回である
   ことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記ワード線に接続された第２及び第３メモリセルと、
   前記第１乃至第３メモリセルにそれぞれ接続された第１乃至第３ビット線と、
   をさらに備え、
   前記第１書き込み電圧が印加されている間には、前記第１ビット線に第１電圧又は前記第１電圧より高い第２電圧が印加され、且つ前記第２ビット線に前記第１電圧が印加され、且つ前記第３ビット線に前記第２電圧が印加される
   ことを特徴とする請求項１に記載の半導体記憶装置。
6. 前記書き込み動作において、前記第１期間の前の第３期間では、前記ワード線に書き込み電圧が前記第２回数印加された後にベリファイ電圧が印加される
   ことを特徴とする請求項１に記載の半導体記憶装置。
7. 前記第１期間において、前記ワード線には前記第１書き込み電圧が印加され、
   前記第２期間において、前記ワード線には前記第１書き込み電圧と異なる第２書き込み電圧と、前記第１及び第２書き込み電圧より高い第３書き込み電圧とが印加され、
   前記第３期間において、前記ワード線には前記第１書き込み電圧より低い第４書き込み電圧と、前記第４書き込み電圧より高く前記第３書き込み電圧より低い第５書き込み電圧とが印加される
   ことを特徴とする請求項６に記載の半導体記憶装置。
8. 前記第１期間におけるベリファイは、ベリファイ電圧が上昇されつつ第３回数印加され、
   前記第２期間におけるベリファイは、ベリファイ電圧が上昇されつつ前記第３回数より多い第４回数印加され、
   前記第３期間におけるベリファイは、ベリファイ電圧が上昇されつつ前記第４回数印加される
   ことを特徴とする請求項６に記載の半導体記憶装置。
9. 前記第１メモリセルは２ビットのデータを記憶可能なメモリセルである
   ことを特徴とする請求項１に記載の半導体記憶装置。