JP2017168520A - 半導体装置 - Google Patents

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常雄 小倉
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Abstract

【課題】オン抵抗の低減。【解決手段】実施形態の半導体装置は、第１電極と、第２電極と、第１半導体領域と、第１接続領域と、第２接続領域と、第３電極と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、を備え、第２接続領域は、第１接続領域に並び、第２電極に電気的に接続される。第３電極は、第１接続領域と第２接続領域との間に位置する。第３電極の第１方向における長さは、第１方向における第１接続領域の長さ及び第１方向における第２接続領域の長さよりも短い。第２半導体領域は、第１半導体領域と第２電極との間及び第１接続領域と第３電極との間に設けられ、第１方向における長さが第１接続領域から第３電極に向かうにつれ短くなる領域を含む。第３半導体領域は、第１半導体領域と第２電極との間及び第２接続領域と第３電極との間に設けられ、１方向における長さが第２接続領域から前記第３電極に向かうにつれ短くなる領域を含む。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴがスイッチングなどの用途に用いられる場合、オン抵抗が低く、スイッチング速度が速いことが望まれる。
ＩＧＢＴのトレンチゲートの間隔が狭くなると、トレンチゲート間に設けられたｎ形ベース領域の抵抗成分が大きくなる。これにより、ＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ）効果が生じ、ＩＧＢＴのオン抵抗が小さくなる。
しかし、トレンチゲートの間隔が狭くなるほど、トレンチゲートのアスペクト比が高くなり、その製造が困難になる。一方、トレンチゲートを浅く形成するとＩＥ効果が低減し、オン抵抗が増大するという問題があった。
特開２００８−０２１９１８号公報
本発明が解決しようとする課題は、オン抵抗の低減を可能にする半導体装置を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、第１導電形の第１半導体領域と、第１接続領域と、第２接続領域と、第３電極と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第１導電形の第５半導体領域と、第１絶縁膜と、第２絶縁膜と、第３絶縁膜と、を備える。前記第１半導体領域は、前記第１電極と前記第２電極との間に設けられる。前記第１接続領域は、前記第１半導体領域と前記第２電極との間に設けられ、前記第２電極に電気的に接続される。前記第２接続領域は、前記第１半導体領域と前記第２電極との間に設けられ、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向において前記第１接続領域に並び、前記第２電極に電気的に接続される。前記第３電極は、前記第１接続領域と前記第２接続領域との間に設けられ、前記第１方向における長さが前記第１方向における前記第１接続領域の長さ及び前記第１方向における前記第２接続領域の長さよりも短い。前記第２半導体領域は、前記第１接続領域と前記第３電極との間に設けられ、前記第１方向における長さが前記第１接続領域から前記第３電極に向かうにつれ短くなる。前記第３半導体領域は、前記第２接続領域と前記第３電極との間に設けられ、前記第１方向における長さが前記第２接続領域から前記第３電極に向かうにつれ短くなる。前記第４半導体領域は、前記第２半導体領域と前記第２電極との間に設けられる。前記第５半導体領域は、前記第３半導体領域と前記第２電極との間に設けられる。前記第１絶縁膜は前記第１接続領域と前記第２半導体領域との間に設けられる。前記第２絶縁膜は、前記第２接続領域と前記第３半導体領域との間に設けられる。前記第３絶縁膜は、前記第３電極と前記第２半導体領域との間及び前記第３電極と前記第３半導体領域との間に設けられる。
図１（ａ）及び図１（ｂ）は、第１実施形態に係る半導体装置を示す模式図である。 図２（ａ）〜図２（ｃ）は、第１実施形態に係る半導体装置の製造過程を示す模式的断面図である。 図３（ａ）〜図３（ｃ）は、第１実施形態に係る半導体装置の製造過程を示す模式的断面図である。 図４は、第１実施形態に係る半導体装置の動作を示す模式的断面図である。 図５（ａ）及び図５（ｂ）は、第１実施形態に係る半導体装置の動作を示す模式的断面図である。 図６（ａ）〜図６（ｃ）は、第２実施形態に係る半導体装置を示す模式図である。 図７（ａ）及び図７（ｂ）は、第３実施形態に係る半導体装置を示す模式図である。 図８（ａ）及び図８（ｂ）は、第４実施形態に係る半導体装置を示す模式図である。 図９（ａ）及び図９（ｂ）は、第５実施形態に係る半導体装置を示す模式図である。 図１０（ａ）及び図１０（ｂ）は、第６実施形態に係る半導体装置を示す模式図である。 図１１（ａ）及び図１１（ｂ）は、第６実施形態に係る半導体装置の動作を示す模式的断面図である。 図１２（ａ）〜図１２（ｃ）は、第７実施形態に係る半導体装置を示す模式図である。 図１３（ａ）及び図１３（ｂ）は、第８実施形態に係る半導体装置を示す模式図である。 図１４（ａ）及び図１４（ｂ）は、第９実施形態に係る半導体装置を示す模式図である。 図１５（ａ）及び図１５（ｂ）は、第１０実施形態に係る半導体装置を示す模式図である。 図１６（ａ）及び図１６（ｂ）は、第１１実施形態に係る半導体装置を示す模式図である。 図１７（ａ）及び図１７（ｂ）は、第１２実施形態に係る半導体装置を表す模式的平面図である。 図１８（ａ）及び図１８（ｂ）は、第１３実施形態に係る半導体装置を表す模式的平面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。図面は模式的または概念的に描かれ、各部分の寸法は、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
実施形態では、ｎ＋形、ｎ形の順でｎ形（第１導電形）の不純物濃度が相対的に低くなることを表す。ｐ＋形、ｐ形の順でｐ形（第２導電形）の不純物濃度が相対的に低くなることを表す。また、図には、三次元座標（Ｘ軸、Ｙ軸、Ｚ軸）が導入される場合がある。ここで、Ｘ軸と、Ｙ軸及びＺ軸と、は交差し、Ｙ軸と、Ｚ軸と、は、交差する。第１方向は、Ｚ軸方向、第２方向は、Ｙ軸方向、第３方向は、Ｘ軸方向とする。
（第１実施形態）
図１（ａ）及び図１（ｂ）は、第１実施形態に係る半導体装置を示す模式図である。図１（ａ）には、図１（ｂ）のＢ１−Ｂ１’線断面図が示される。図１（ｂ）には、図１（ａ）のＡ１−Ａ１’線断面図が示される。
第１実施形態に係る半導体装置１０１は、第１電極（コレクタ電極１１）と、第２電極（エミッタ電極１２）と、第１導電形の第１半導体領域（ｎ形ベース領域１０）と、第１接続領域５１と、第２接続領域５２と、第３電極（ゲート電極１３）と、第２導電形の第２半導体領域（ｐ形ベース領域２０）と、第２導電形の第３半導体領域（ｐ形ベース領域３０）と、第１導電形の第４半導体領域（ｎ＋形エミッタ領域４０）と、第１導電形の第５半導体領域（ｎ＋形エミッタ領域５０）と、第２導電形の第６半導体領域（ｐ＋形コレクタ領域６０）と、第１絶縁膜（絶縁膜６１）と、第２絶縁膜（絶縁膜６２）と、第３絶縁膜（ゲート絶縁膜６３）と、を備える。半導体装置１０１は、例えば、ＩＧＢＴである。
Ｚ軸方向は、第１電極１１から第２電極１２に向かう方向に対応する。Ｙ軸方向は、第１接続領域５１から第２接続領域５２に向かう方向に対応する。
ｎ形ベース領域１０は、Ｚ軸方向において、第１電極１１と第２電極１２との間に設けられる。ｎ形ベース領域１０は、Ｘ軸方向に延びる。ｐ＋形コレクタ領域６０は、Ｚ軸方向において、第１電極１１とｎ形ベース領域１０との間に設けられる。ｐ＋形コレクタ領域６０は、第１電極１１に電気的に接続される。ｐ＋形コレクタ領域６０は、Ｘ軸方向に延びる。ｐ＋形コレクタ領域６０は、ｎ形ベース領域１０及び第１電極１１に接する。
第１接続領域５１は、Ｚ軸方向において、ｎ形ベース領域１０と第２電極１２との間に設けられる。第１接続領域５１は、第２電極１２に電気的に接続される。第１接続領域５１は、第２電極１２に接する。第１接続領域５１は、Ｚ軸方向において、所定の長さを有する。第１接続領域５１は、Ｘ軸方向に延びる。Ｚ軸方向における第１接続領域５１の長さは、例えば、４μｍ〜１０μｍである。
第２接続領域５２は、Ｚ軸方向において、ｎ形ベース領域１０と第２電極１２との間に設けられる。第２接続領域５２は、Ｙ軸方向において第１接続領域５１に並ぶ。第２接続領域５２は、第２電極１２に電気的に接続される。第２接続領域５２は、第２電極１２に接する。第２接続領域５２は、Ｚ軸方向において、所定の長さを有する。第２接続領域５２は、Ｘ軸方向に延びる。Ｚ軸方向における第２接続領域５２の長さは、例えば、４μｍ〜１０μｍである。Ｙ軸方向において、第１接続領域５１の中心と第２接続領域５２の中心との間の距離は、例えば、２μｍ〜１２μｍである。
ゲート電極１３は、Ｙ軸方向において、第１接続領域５１と第２接続領域５２との間に位置する。ゲート電極１３は、Ｚ軸方向において、ｎ形ベース領域１０と、第２電極１２と、の間に設けられる。ゲート電極１３のＺ軸方向における長さは、Ｚ軸方向における第１接続領域５１の長さ及びＺ軸方向における第２接続領域５２の長さよりも短い。ゲート電極１３は、Ｚ軸方向において、所定の長さを有する。ゲート電極１３は、Ｘ軸方向に延びる。Ｚ軸方向におけるゲート電極１３の長さは、例えば、１μｍ〜４μｍである。Ｙ軸方向において、ゲート電極１３の中心と第１接続領域５１の中心との間の距離は、例えば、１μｍ〜６μｍである。Ｙ軸方向において、ゲート電極１３の中心と第２接続領域５２の中心との間の距離は、例えば、１μｍ〜６μｍである。
ｐ形ベース領域２０は、Ｚ軸方向において、ｎ形ベース領域１０と第２電極１２との間に設けられる。ｐ形ベース領域２０は、Ｙ軸方向において、第１接続領域５１とゲート電極１３との間に設けられる。ｐ形ベース領域２０は、第２電極１２に電気的に接続される。ｐ形ベース領域２０は、ｎ形ベース領域１０に電気的に接続される。ｐ形ベース領域２０は、ｎ形ベース領域１０及び第２電極１２に接する。
ｐ形ベース領域２０は、Ｚ軸方向おいて、所定の長さを有する。ｐ形ベース領域２０は、Ｘ軸方向に延びる。ｐ形ベース領域２０は、領域２０ａと領域２０ｂとを含む。領域２０ａにおいて、Ｚ軸方向における長さは、第１接続領域５１からゲート電極１３に向かうにつれ短くなる。半導体装置１０１では、ｐ形ベース領域２０とｎ形ベース領域１０とが接合するｐｎ接合部を、接合部ｐｎ１とする。領域２０ｂにおいて、Ｚ軸方向における接合部ｐｎ１と、第２電極１２と、の間の距離は、Ｚ軸方向におけるゲート電極１３の長さよりも長い。Ｚ軸方向における領域２０ｂの長さは、Ｚ軸方向における領域２０ａの長さより厚い。
ｐ形ベース領域３０は、Ｚ軸方向において、ｎ形ベース領域１０と第２電極１２との間に設けられる。ｐ形ベース領域３０は、Ｙ軸方向において、第２接続領域５２とゲート電極１３との間に設けられる。ｐ形ベース領域３０は、第２電極１２に電気的に接続される。ｐ形ベース領域３０は、ｎ形ベース領域１０に電気的に接続される。ｐ形ベース領域３０は、第２電極１２及びｎ形ベース領域１０に接する。
ｐ形ベース領域３０は、Ｚ軸方向おいて、所定の長さを有する。ｐ形ベース領域３０は、Ｘ軸方向に延びる。ｐ形ベース領域３０は、領域３０ａと領域３０ｂとを含む。領域３０ａにおいて、Ｚ軸方向における長さは、第２接続領域５２からゲート電極１３に向かうにつれ短くなる。半導体装置１０１では、ｐ形ベース領域３０とｎ形ベース領域１０とが接合するｐｎ接合部を、接合部ｐｎ２とする。領域３０ｂにおいて、Ｚ軸方向における接合部ｐｎ２と、第２電極１２と、の間の距離は、Ｚ軸方向におけるゲート電極１３の長さよりも長い。Ｚ軸方向における領域３０ｂの長さは、Ｚ軸方向における領域３０ａの長さより厚い。
ｎ＋形エミッタ領域４０は、Ｚ軸方向において、ｐ形ベース領域２０と第２電極１２との間に設けられる。ｎ＋形エミッタ領域４０は、第２電極１２及びｐ形ベース領域２０に電気的に接続される。ｎ＋形エミッタ領域４０は、第２電極１２及びｐ形ベース領域２０に接する。ｎ＋形エミッタ領域４０は、Ｚ軸方向において、所定の長さを有する。ｎ＋形エミッタ領域４０は、Ｘ軸方向に延びる。
ｎ＋形エミッタ領域５０は、Ｚ軸方向において、ｐ形ベース領域３０と第２電極１２との間に設けられる。ｎ＋形エミッタ領域５０は、第２電極１２及びｐ形ベース領域３０に電気的に接続される。ｎ＋形エミッタ領域５０は、第２電極１２及びｐ形ベース領域３０に接する。ｎ＋形エミッタ領域５０は、Ｚ軸方向において、所定の長さを有する。ｎ＋形エミッタ領域５０は、Ｘ軸方向に延びる。
絶縁膜６１は、第１接続領域５１とｎ形ベース領域１０との間に設けられる。絶縁膜６１は、第１接続領域５１とｐ形ベース領域２０との間に設けられる。絶縁膜６１は、第１接続領域５１、ｎ形ベース領域１０及びｐ形ベース領域２０に接する。絶縁膜６１は、Ｘ軸方向に延びる。絶縁膜６１の厚さは、例えば、５０〜２００ｎｍである。
絶縁膜６２は、第２接続領域５２とｎ形ベース領域１０との間に設けられる。絶縁膜６２は、第２接続領域５２とｐ形ベース領域３０との間に設けられる。絶縁膜６２は、第２接続領域５２、ｎ形ベース領域１０及び絶縁膜６２に接する。絶縁膜６２は、Ｘ軸方向に延びる。絶縁膜６２の厚さは、例えば、５０〜２００ｎｍである。
ゲート絶縁膜６３は、ゲート電極１３とｎ形ベース領域１０との間に設けられる。ゲート絶縁膜６３は、ゲート電極１３とｐ形ベース領域２０との間に設けられる。ゲート絶縁膜６３は、ゲート電極１３とｐ形ベース領域３０との間に設けられる。ゲート絶縁膜６３は、ゲート電極１３とｎ＋形エミッタ領域４０との間に設けられる。ゲート絶縁膜６３は、ゲート電極１３とｎ＋形エミッタ領域５０との間に設けられる。
ゲート絶縁膜６３は、ゲート電極１３、ｎ形ベース領域１０、ｐ形ベース領域２０、ｐ形ベース領域３０、ｎ＋形エミッタ領域４０及びｎ＋形エミッタ領域５０と接する。ゲート絶縁膜６３は、Ｘ軸方向に延びる。ゲート絶縁膜６３の厚さは、例えば、５０〜２００ｎｍである。
第１の長さＬ１は、Ｚ軸方向おける、ゲート絶縁膜６３に沿ったｎ＋形エミッタ領域４０の長さと、ｐ形ベース領域２０の長さとの合計である。第２の長さＬ２は、Ｚ軸方向おける絶縁膜６１に沿ったｐ形ベース領域２０の長さである。すなわち、第１の長さＬ１は、Ｚ軸方向における領域２０ａの長さである。第２の長さＬ２は、Ｚ軸方向における領域２０ｂの長さである。第１の長さＬ１は、第２の長さＬ２よりも短い。
第３の長さＬ３は、Ｚ軸方向おける、ゲート絶縁膜６３に沿ったｎ＋形エミッタ領域５０の長さと、ｐ形ベース領域３０の長さとの合計である。第４の長さＬ４は、Ｚ軸方向おける絶縁膜６２に沿ったｐ形ベース領域３０の長さである。すなわち、第３の長さＬ３は、Ｚ軸方向における領域３０ａの長さである。第４の長さＬ４は、Ｚ軸方向における領域３０ｂの長さである。第３の長さＬ３は、第４の長さＬ４よりも短い。
図２（ａ）〜図３（ｃ）は、第１実施形態に係る半導体装置の製造過程を示す模式的断面図である。
図２（ａ）に示すように、ｎ形ベース領域１０上にマスク９０を形成する。マスク９０から露出されたｎ形ベース領域１０にｐ形不純物を深く注入する。これにより、ｎ形ベース領域１０の表面に、ｐ形半導体領域２０Ｌｙ及びｐ形半導体領域３０Ｌｙが選択的に形成される。
図２（ｂ）に示すように、ｎ形ベース領域１０の表面からｐ形半導体領域２０Ｌｙを貫通する第１接続領域５１及び絶縁膜６１を形成する。ｎ形ベース領域１０の表面からｐ形半導体領域３０Ｌｙを貫通する第２接続領域５２及び絶縁膜６２を形成する。第１接続領域５１、絶縁膜６１、第２接続領域５２及び絶縁膜６２を形成する工程では、フォトリソグラフィ、ドライエッチング、スパッタリング及びＣＶＤ等が利用される。
図２（ｃ）に示すように、第１接続領域５１、絶縁膜６１及びｐ形半導体領域２０Ｌｙの上にマスク９１を形成する。第２接続領域５２、絶縁膜６２及びｐ形半導体領域３０Ｌｙの上にマスク９１を形成する。
マスク９１から露出されたｎ形ベース領域１０にｐ形不純物を浅く注入する。これにより、ｎ形ベース領域１０の表面に、ｐ形半導体領域２５Ｌｙが形成される。マスク９１を用いずに、ｐ形半導体領域２０Ｌｙ及びｐ形半導体領域３０Ｌｙに重ねてｐ形不純物を浅く注入してもよい。
図３（ａ）に示すように、ｐ形半導体領域２０Ｌｙ、ｐ形半導体領域３０Ｌｙ及びｐ形半導体領域２５Ｌｙを加熱する。これにより、第１接続領域５１と第２接続領域５２との間に、ｐ形半導体領域２０Ｌｙ、ｐ形半導体領域３０Ｌｙ及びｐ形半導体領域２５Ｌｙが一体となったｐ形半導体領域２５が形成される。ｐ形半導体領域２５において、中央部のＺ軸方向における長さは、選択的に薄くなっている。
図３（ｂ）に示すように、ｐ形半導体領域２５を貫通し、ｎ形ベース領域１０に達するゲート絶縁膜６３及びゲート電極１３を形成する。ｐ形半導体領域２５は、ゲート絶縁膜６３及びゲート電極１３により分割される。これにより、第１接続領域５１とゲート電極１３との間にｐ形ベース領域２０が形成され、第２接続領域５２とゲート電極１３との間にｐ形ベース領域３０が形成される。
図３（ｃ）に示すように、第１接続領域５１、絶縁膜６１及びｐ形半導体領域２０Ｌｙの上にマスク９２を形成する。第２接続領域５２、絶縁膜６２及びｐ形半導体領域３０Ｌｙの上にマスク９２を形成する。マスク９２は、ｐ形ベース領域２０の一部とｐ形ベース領域３０の一部とが露出するように形成される。
マスク９２から露出されたｐ形ベース領域２０にｎ形不純物を注入する。これにより、ｐ形ベース領域２０の表面に、ｎ＋形エミッタ領域４０が形成され、ｐ形ベース領域３０の表面に、ｎ＋形エミッタ領域５０が形成される。この後、図１（ａ）に示すように、コレクタ側には、ｐ形不純物が注入され、ｐ＋コレクタ領域６０が形成される。
半導体装置１０１の動作について説明する。
図４、図５（ａ）及び図５（ｂ）は、第１実施形態に係る半導体装置の動作を示す模式的断面図である。
図４には、半導体装置１０１のターンオン後の状態が表されている。本実施形態では、「ターンオン後」の状態を、オン状態と呼ぶ場合がある。
オン状態では、第１電極１１には、第２電極１２よりも高い電位が印加されている。ゲート電極１３には、閾値電位（Ｖｔｈ）以上の電位が印加される。これにより、ｐ形ベース領域２０、３０には、ゲート絶縁膜６３に沿ってチャネル領域が形成される。
電子電流ｅ１は、ｎ＋形エミッタ領域４０からチャネルを経由してｎ形ベース領域１０に流れる。電子電流ｅ２は、ｎ＋形エミッタ領域５０からチャネルを経由してｎ形ベース領域１０に流れる。
ｎ＋形エミッタ領域４０から注入された電子電流ｅ１は、ｎ＋形エミッタ領域４０下のｐ＋形コレクタ領域６０に到達する。ｎ＋形エミッタ領域５０から注入された電子電流ｅ２は、ｎ＋形エミッタ領域５０下のｐ＋形コレクタ領域６０に到達する。
一方、ｐ＋形コレクタ領域６０からは、正孔が注入される。図４では、正孔注入が正孔電流ｈ１、ｈ２として表されている。
正孔電流ｈ１は、ｎ形ベース領域１０、ｐ形ベース領域２０を経由して第２電極１２に流れる。正孔電流ｈ２は、ｎ形ベース領域１０、ｐ形ベース領域３０を経由して第２電極１２に流れる。
半導体装置１０１においては、ｐ形ベース領域２０の長さＬ１がｐ形ベース領域２０の長さＬ２よりも短くなっている。また、ｐ形ベース領域３０の長さＬ３がｐ形ベース領域２０の長さＬ４よりも短くなっている。つまり、半導体装置１０１においては、Ｚ軸方向におけるチャネル領域の長さが短くなっている。
この短チャネル化により、ｎ＋形エミッタ領域４０、５０からの電子注入が促進する。これにより、半導体装置１０１では、オン抵抗が低くなる。
また、この短チャネル化により、オン状態では、ゲート電極１３と第２電極１２との間の寄生容量Ｃｇｅ及びゲート電極１３と第１電極１１との間の寄生容量Ｃｇｃが低減する。これにより、半導体装置１０１のスイッチング動作が高速になる。
また、半導体装置１０１においては、Ｙ軸方向における第１接続領域５１と第２接続領域５２との間の距離を変えることができる。第１接続領域５１と第２接続領域５２との間の距離を狭くすると、第１接続領域５１と第２接続領域５２との間のｎ形ベース領域１０に正孔が溜まり易くなる（ＩＥ効果）。これにより、半導体装置１０１においては、オン抵抗が低下する。
例えば、第１接続領域５１と第２接続領域５２との間の距離を短くし、ＩＧＢＴの微細化が進み、単位面積当たりのゲート電極１３の数が増加したとしても、半導体装置１０１においては、もとから、ゲート電極１３の寄生容量Ｃｇｅ及び寄生容量Ｃｇｃが低くなっている。これにより、微細化が進んでも、半導体装置１０１では、スイッチング速度が低下し難くなっている。
一方、図５（ａ）には、半導体装置１０１のターンオフ後の状態が表されている。本実施形態では、「ターンオフ後」の状態を、オフ状態と呼ぶ場合がある。図５（ｂ）には、ターンオフ後におけるｎ形ベース領域１０における空乏層１０ｄｐが模式的に示されている。
例えば、第１電極１１には、第２電極１２よりも高い電位が印加されても、ゲート電極１３に閾値電位（Ｖｔｈ）より小さい電位が印加されると、チャネル領域が消失してｎ＋形エミッタ領域４０、５０からの電子注入が遮断される。一方、ｎ形ベース領域１０に残存する正孔は、ｐ形ベース領域３０、４０を経由して第２電極１２に排出される。
半導体装置１０１においては、ターンオフ後、空乏層が接合部ｐｎ１からｐ形ベース領域２０とｎ形ベース領域１０に延びる。また、ターンオフ後、空乏層は、接合部ｐｎ２からｐ形ベース領域３０とｎ形ベース領域１０に延びる。空乏層は、絶縁膜６１とｎ形ベース領域１０との界面、絶縁膜６２とｎ形ベース領域１０との界面、及びゲート絶縁膜６３とｎ形ベース領域１０との界面からも、ｎ形ベース領域１０に延びる。これらの空乏層は、ｎ形ベース領域１０内で繋がる。繋がった空乏層１０ｄｐは、絶縁膜６１、絶縁膜６２及びゲート絶縁膜６３の下にまで広がる。これにより、阻止電圧（すなわち、耐圧）が高くなる。
また、半導体装置１０１においては、ゲート絶縁膜６３の下端６３ｄよりも、絶縁膜６２の下端６２ｄまたは絶縁膜６１の下端６１ｄで電界が集中し易くなる。これにより、アバランシェは、絶縁膜６２の下端６２ｄ付近または絶縁膜６１の下端６１ｄ付近で起き易くなる。
ここで、ｐ形ベース領域２０は、領域２０ｂを含む。領域２０ｂは、絶縁膜６１に接し、ｐ形ベース領域２０中で、最も第１電極１１に近い。領域２０ｂは、ｐ形領域であり、正孔にとって抵抗が低い領域である。これにより、絶縁膜６１の下端６１ｄ付近で生じたアバランシェ電流（例えば、正孔電流ｈ３）は、領域２０ｂを経由して第２電極１２に効率よく排出される。
一方、ｐ形ベース領域３０は、領域３０ｂを含む。領域３０ｂは、絶縁膜６２に接し、ｐ形ベース領域３０中で最も第１電極１１に近い。領域３０ｂは、ｐ形領域であり、正孔にとって抵抗が低い領域である。これにより、絶縁膜６２の下端６２ｄ付近で生じたアバランシェ電流（例えば、正孔電流ｈ４）は、領域３０ｂを経由して第２電極１２に効率よく排出される。これにより、半導体装置１０１においては、オフ状態で十分な阻止電圧が実現できるだけでなく、ターンオフのスイッチング過程での破壊耐量が改善する。
また、領域２０ｂ及び領域３０ｂは、Ｙ軸方向において、ｎ＋形エミッタ領域４０と離間している。
これにより、領域２０ｂ及び領域３０ｂに流入した正孔電流ｈ３は、ｎ＋形エミッタ領域４０に到達する前に、第２電極１２に排出され易くなっている。
仮に、正孔電流ｈ３がｎ＋形エミッタ領域４０、５０に到達すると、寄生のｎｐｎトランジスタが素子として動作する場合がある。寄生のｎｐｎトランジスタは、例えば、ｎ＋形領域４０／ｐ形領域２０／ｎ形領域１０、または、ｎ＋形領域５０／ｐ形領域３０／ｎ形領域１０である。寄生のｎｐｎトランジスタが動作すると、いわゆるラッチアップが起きる。ラッチアップが起きると、ゲート駆動が不能になり、ＩＧＢＴが破壊する場合がある。
半導体装置１０１では、領域２０ｂ及び領域３０ｂは、Ｙ軸方向において、ｎ＋形エミッタ領域４０と離間している。これにより、領域２０ｂ及び領域３０ｂに到達した正孔電流は、ｎ＋形エミッタ領域４０、５０に到達し難く、ラッチアップが起き難くなっている。
また、チャネル領域の長さが短くなると、チャネル領域付近のｐ形ベース領域の抵抗が上昇し、チャネル領域付近のｐ形ベース領域に正孔が溜まり易くなる場合がある。この場合、ｎ＋形エミッタ領域とｐ形ベース領域との間のエネルギー障壁が下がり、寄生ｎｐｎトランジスタが動作する場合がある。
これに対し、半導体装置１０１では、チャネル領域の長さが短くなっても、正孔電流ｈ３、ｈ４は、領域２０ｂ、３０ｂを介して、効率よく第２電極１２に排出される。これにより、チャネル領域付近のｐ形ベース領域２０、３０には正孔が溜まり難く、寄生ｎｐｎトランジスタは動作し難い。これにより、ラッチアップが起き難くなっている。
また、絶縁膜６１の下端６１ｄ及び絶縁膜６２の下端６２ｄは、ゲート絶縁膜６３の下端６３ｄに比べ、第１電極１１の側に位置する。これにより、アバランシェは、ｐ形ベース領域２０、３０及びｎ＋形エミッタ領域４０、５０の下方のｎ形ベース領域１０内で起き易くなっている。
これにより、アバランシェによる温度上昇は、領域２０ｂ、３０ｂ、及びｎ形ベース領域１０内で起き易く、ｐ形ベース領域２０ａ、３０ａ及びｎ＋形エミッタ領域４０、５０の温度上昇が抑えられる。これにより、ラッチアップがさらに起き難くなっている。
半導体装置１０１においては、ターンオフ後、接合部ｐｎ１からｐ形ベース領域２０とｎ形ベース領域１０とに延びる。また、ターンオフ後、空乏層は、接合部ｐｎ２からｐ形ベース領域３０とｎ形ベース領域１０とに延びる。空乏層は、絶縁膜６１とｎ形ベース領域１０との界面、絶縁膜６２とｎ形ベース領域１０との界面及びゲート絶縁膜６３とｎ形ベース領域１０との界面からも、ｎ形ベース領域１０に延びる。
これらの空乏層は、ｎ形ベース領域１０内で繋がる。繋がった空乏層１０ｄｐは、絶縁膜６１、絶縁膜６２及びゲート絶縁膜６３の下にまで広がる。
空乏層１０ｄｐを絶縁層とみなすと、ゲート電極１３とｎ形ベース領域１０との間に位置する絶縁層の長さは、Ｚ軸方向におけるゲート絶縁膜６３の長さに、Ｚ軸方向における空乏層１０ｄｐの長さを足し合わせた長さになる。
これにより、ゲート電極１３とｎ形ベース領域１０との間の絶縁層の長さが長くなって、ゲート電極１３と第１電極１１との間の寄生容量Ｃｇｃが低下する。これにより、半導体装置１０１においては、スイッチング動作がさらに高速になる。
一方、ターンオフ後、第１接続領域５１と第２接続領域５２との間のｎ形ベース領域１０は、空乏層１０ｄｐによって遮蔽される。これにより、ターンオフ後における第１電極１１と第２電極１２との間のリーク電流が確実に抑えられる。
（第２実施形態）
図６（ａ）〜図６（ｃ）は、第２実施形態に係る半導体装置を示す模式図である。図６（ａ）には、図６（ｂ）のＢ１−Ｂ１’線断面図が示される。図６（ｂ）には、図６（ａ）のＡ１−Ａ１’線断面図が示される。図６（ｃ）には、図６（ａ）における点Ｐ〜点Ｒ、点Ｐ’〜点Ｒ’におけるｐ形不純物の濃度プロファイルが示されている。
第２実施形態に係る半導体装置１０２において、ｐ形ベース領域２０は、ｐ形不純物濃度が相対的に高くなる領域２０ｈを含む。ｐ形ベース領域３０は、ｐ形不純物濃度が相対的に高くなる領域３０ｈを含む。領域２０ｈ、３０ｈのそれぞれにおいて、第１電極１１から第２電極１２に向かい不純物濃度が高くなっている。領域２０ｈ、３０ｈのそれぞれは、正孔にとっての低抵抗領域である。
Ｚ軸方向において、領域２０ｈは、領域２０ｂに重なる。Ｚ軸方向において、領域３０ｈは、領域３０ｂに重なる。Ｙ軸方向において、領域２０ｈは、ｎ＋形エミッタ領域４０と第１接続領域５１との間に設けられる。Ｙ軸方向において、領域３０ｈは、ｎ＋形エミッタ領域５０と第２接続領域５２との間に設けられる。領域２０ｈ及び領域３０ｈのどちらか一方は、除かれてもよい。
領域２０ｈの存在により、ターンオフ後には、ｐ形ベース領域２０に流入した正孔が領域２０ｈを介して第２電極１２に効率よく排出される。領域３０ｈの存在により、ｐ形ベース領域３０に流入した正孔は、領域３０ｈを介して第２電極１２に効率よく排出される。これにより、半導体装置１０２では、ターンオフ後のラッチアップがさらに抑制される。ラッチアップがさらに抑制された半導体装置１０２では、大電流のターンオフ動作が可能になる。
（第３実施形態）
図７（ａ）及び図７（ｂ）は、第３実施形態に係る半導体装置を示す模式図である。図７（ａ）には、図７（ｂ）のＢ１−Ｂ１’線断面図が示される。図７（ｂ）には、図７（ａ）のＡ１−Ａ１’線断面図が示される。
第３実施形態に係る半導体装置１０３においては、Ｚ軸方向においてｎ＋形エミッタ領域４０とｎ形ベース領域１０との間に設けられたｐ形ベース領域２０の不純物濃度が相対的に低くなっている。例えば、ｐ形ベース領域２０は、部分２０Ｈと部分２０Ｌとを含む。部分２０Ｈは、Ｙ軸方向において部分２０Ｌに並ぶ。本実施形態の場合、部分２０Ｈはｐ＋形の半導体領域であり、部分２０Ｌはｐ形の半導体領域である。部分２０Ｌは、Ｚ軸方向においてｎ＋形エミッタ領域４０とｎ形ベース領域１０との間に設けられる。
また、Ｚ軸方向においてｎ＋形エミッタ領域５０とｎ形ベース領域１０との間に設けられたｐ形ベース領域３０の不純物濃度が相対的に低くなっている。例えば、ｐ形ベース領域３０は、部分３０Ｈと部分３０Ｌとを含む。部分３０Ｈは、Ｙ軸方向において部分３０Ｌに並ぶ。部分３０Ｈは、ｐ＋形の半導体領域であり、部分３０Ｌは、ｐ形の半導体領域である。部分３０Ｌは、Ｚ軸方向においてｎ＋形エミッタ領域５０とｎ形ベース領域１０との間に設けられる。
部分２０Ｈの存在により、ターンオフ後には、ｐ形ベース領域２０に流入した正孔が部分２０Ｈを介して第２電極１２に効率よく排出される。部分３０Ｈの存在により、ｐ形ベース領域３０に流入した正孔は、部分３０Ｈを介して第２電極１２に効率よく排出される。これにより、ターンオフ後のラッチアップがさらに抑制される。ラッチアップがさらに抑制された半導体装置１０３では、大電流のターンオフ動作が可能になる。
（第４実施形態）
図８（ａ）及び図８（ｂ）は、第４実施形態に係る半導体装置を示す模式図である。図８（ａ）には、図８（ｂ）のＢ１−Ｂ１’線断面図が示される。図８（ｂ）には、図８（ａ）のＡ１−Ａ１’線断面図が示される。
第４実施形態に係る半導体装置１０４は、第３接続領域５３と、第４接続領域５４と、をさらに備える。図示した領域２０ｈ及び領域３０ｈの少なくともいずれかは、除かれてもよい。
第３接続領域５３は、Ｚ軸方向において、ｐ形ベース領域２０と第２電極１２との間に設けられる。第３接続領域５３は、第２電極１２及びｐ形ベース領域２０に電気的に接続される。第３接続領域５３は、Ｚ軸方向において所定の長さを有する。第３接続領域５３は、Ｘ軸方向に延びる。ｎ＋形エミッタ領域４０は、Ｙ軸方向において、第３接続領域５３とゲート電極１３との間に設けられる。
第４接続領域５４は、Ｚ軸方向において、ｐ形ベース領域３０と第２電極１２との間に設けられる。第４接続領域５４は、第２電極１２及びｐ形ベース領域３０に電気的に接続される。第４接続領域５４は、Ｚ軸方向において所定の長さを有する。４接続領域５４は、Ｘ軸方向に延びる。ｎ＋形エミッタ領域５０は、Ｙ軸方向において、第４接続領域５４とゲート電極１３との間に設けられる。
半導体装置１０４において、Ｙ軸方向におけるｎ＋形エミッタ領域４０の幅は、Ｙ軸方向における第３接続領域５３とゲート絶縁膜６３との間の距離で設定される。Ｙ軸方向における第３接続領域５３とゲート絶縁膜６３との間の距離を狭く設定することにより、Ｙ軸方向におけるｎ＋形エミッタ領域４０の幅の微細化が可能になる。また、Ｙ軸方向における第４接続領域５４とゲート絶縁膜６３との間の距離を狭く設定することにより、Ｙ軸方向におけるｎ＋形エミッタ領域５０の幅の微細化が可能になる。
また、半導体装置１０４において、ターンオフ後にｐ形ベース領域２０に流入した正孔は、第３接続領域５３を介して第２電極１２に排出することもできる。また、ｐ形ベース領域３０に流入した正孔は、第４接続領域５４を介して第２電極１２に排出することもできる。これにより、ターンオフ後のラッチアップがさらに抑制される。ラッチアップがさらに抑制された半導体装置１０４では、大電流のターンオフ動作が可能になる。
（第５実施形態）
図９（ａ）及び図９（ｂ）は、第５実施形態に係る半導体装置を示す模式図である。図９（ａ）には、図９（ｂ）のＢ１−Ｂ１’線断面図が示される。図９（ｂ）には、図８（ａ）のＡ１−Ａ１’線断面図が示される。
第５実施形態に係る半導体装置１０５は、第５接続領域５５と、第６接続領域５６と、第４絶縁膜（絶縁膜６４）と、をさらに備える。
第５接続領域５５は、第１接続領域５１と第２電極１２とを電気的に接続する。第５接続領域５５は、Ｚ軸方向において所定の長さを有する。第５接続領域５５は、Ｘ軸方向に延びる。
第６接続領域５６は、第２接続領域５２と第２電極１２とを電気的に接続する。第６接続領域５６は、Ｚ軸方向において所定の長さを有する。第６接続領域５６は、Ｘ軸方向に延びる。
絶縁膜６４は、第２電極１２とｐ形ベース領域２０との間、第２電極１２とｐ形ベース領域３０との間、第２電極１２とｎ＋形エミッタ領域４０との間及び第２電極１２とｎ＋形エミッタ領域５０との間に設けられる。
半導体装置１０５では、第３接続領域５３及び第４接続領域５４を形成する工程で、第５接続領域５５と、第６接続領域５６と、を形成する。これにより、第３接続領域５３及び第４接続領域５４を形成する場合、第１接続領域５１及び第２接続領域５２を直接、第２電極１２に接続するための製造工程を省くことができる。
（第６実施形態）
図１０（ａ）及び図１０（ｂ）は、第６実施形態に係る半導体装置を示す模式図である。図１０（ａ）には、図１０（ｂ）のＢ１−Ｂ１’線断面図が示される。図１０（ｂ）には、図１０（ａ）のＡ１−Ａ１’線断面図が示される。
第６実施形態に係る半導体装置１０６は、第１電極１１と、第２電極１２と、ｎ形ベース領域１０と、第１接続領域５１と、第２接続領域５２と、ゲート電極１３と、ｐ形ベース領域２０と、ｐ形ベース領域３０と、ｎ＋形エミッタ領域４０と、ｎ＋形エミッタ領域５０と、絶縁膜６１と、絶縁膜６２と、ゲート絶縁膜６３と、ｐ＋形コレクタ領域６０と、を備える。
ｎ形ベース領域１０は、第１電極１１と第２電極１２との間に設けられる。ｎ形ベース領域１０は、第１部分１０Ｌと、第２部分１０Ｈと、を含む。第２部分１０Ｈは、第１部分１０Ｌと第２電極１２との間に設けられる。第２部分１０Ｈの不純物濃度は、第１部分１０Ｌの不純物濃度よりも高い。
第１接続領域５１は、ｎ形ベース領域１０の第１部分１０Ｌと第２電極１２との間に設けられる。第１接続領域５１は、第２電極１２に電気的に接続される。第２接続領域５２は、ｎ形ベース領域１０の第１部分１０Ｌと第２電極１２との間に設けられる。第２接続領域５２は、Ｘ軸方向において第１接続領域に並ぶ。第２接続領域５２は、第２電極１２に電気的に接続される。
ゲート電極１３は、ｎ形ベース領域１０の第２部分１０Ｈと、第２電極１２と、の間に設けられる。
半導体装置１０６の動作について説明する。
図１１（ａ）及び図１１（ｂ）は、第６実施形態に係る半導体装置の動作を示す模式的断面図である。
図１１（ａ）には、半導体装置１０６のターンオン後の状態が表されている。
ゲート電極１３に閾値電位（Ｖｔｈ）以上の電位が印加されと、ゲート絶縁膜６３に沿ってチャネル領域が形成される。
電子電流ｅ１は、ｎ＋形エミッタ領域４０からチャネルを経由してｎ形ベース領域１０に流れる。電子電流ｅ２は、ｎ＋形エミッタ領域５０からチャネルを経由してｎ形ベース領域１０に流れる。電子電流ｅ１は、ｐ＋形コレクタ領域６０に到達する。電子電流ｅ２は、ｐ＋形コレクタ領域６０に到達する。一方、ｐ＋形コレクタ領域６０からは、正孔ｈ１、ｈ２が注入される。
ここで、チャネル領域の下には、ｎ形不純物濃度が高い第２部分１０Ｈが設けられている。これにより、電子電流ｅ１、ｅ２は、第２部分１０Ｈで拡がり易くなると同時にｐ＋形コレクタ領域６０から注入された正孔がｐ形ベース領域２０と、ｐ形ベース領域３０と、から排出されにくく蓄積キャリアが多くなる、という電子注入促進効果（ＩＥ効果）が発生する。これにより、半導体装置１０６では、オン抵抗がさらに低くなる。
また、半導体装置１０６においては、Ｚ軸方向におけるゲート絶縁膜６３の長さがＺ軸方向における絶縁膜６１の長さ及びＺ軸方向における絶縁膜６２の長さよりも短くなっている。
これにより、オン状態では、ゲート電極１３と第２電極１２との間の寄生容量Ｃｇｅ及びゲート電極１３と第１電極１１との間の寄生容量Ｃｇｃが低減する。これにより、半導体装置１０６では、スイッチング動作が高速になる。
また、半導体装置１０６においては、Ｙ軸方向における第１接続領域５１と第２接続領域５２との間の距離を変えることができる。第１接続領域５１と第２接続領域５２との間の距離を狭くすると、第１接続領域５１と第２接続領域５２との間のｎ形ベース領域１０に正孔がさらに溜まり易くなる（ＩＥ効果の増大）。これにより、半導体装置１０６においては、さらにオン抵抗が低下する。
一方、図１１（ｂ）には、半導体装置１０６のターンオフ後の状態が表されている。
ターンオフ後、チャネル領域は、消失してｎ＋形エミッタ領域４０、５０からの電子注入が遮断される。一方、ｎ形ベース領域１０に残存する正孔は、ｐ形ベース領域３０、４０を経由して第２電極１２に排出される。
半導体装置１０６において、絶縁膜６１の下端６１ｄ及び絶縁膜６２の下端６２ｄは、ゲート絶縁膜６３の下端６３ｄに比べて、第１電極１１の側に位置している。
これにより、第１実施形態で説明したように、オフ状態で十分な阻止電圧が実現できるだけでなく、ターンオフのスイッチング過程での破壊耐量が大幅に改善するなどの効果が得られる。
半導体装置１０６においては、ターンオフ後、接合部ｐｎ１からｐ形ベース領域２０とｎ形ベース領域１０とに延びる。また、ターンオフ後、空乏層は、接合部ｐｎ２からｐ形ベース領域３０とｎ形ベース領域１０とに延びる。空乏層は、絶縁膜６１とｎ形ベース領域１０との界面、絶縁膜６２とｎ形ベース領域１０との界面及びゲート絶縁膜６３とｎ形ベース領域１０との界面からも、ｎ形ベース領域１０に延びる。
これらの空乏層は、ｎ形ベース領域１０内で繋がる。繋がった空乏層１０ｄｐは、絶縁膜６１、絶縁膜６２及びゲート絶縁膜６３の下にまで広がる。
空乏層１０ｄｐを絶縁層とみなすと、ゲート電極１３とｎ形ベース領域１０との間に位置する絶縁層の長さは、Ｚ軸方向におけるゲート絶縁膜６３の長さに、Ｚ軸方向における空乏層１０ｄｐの長さを足し合わせた長さになる。
これにより、ゲート電極１３とｎ形ベース領域１０との間の絶縁層の長さが長くなって、ゲート電極１３と第１電極１１との間の寄生容量Ｃｇｃが低下する。これにより、半導体装置１０６においては、スイッチング動作がさらに高速になる。
一方、ターンオフ後、第１接続領域５１と第２接続領域５２との間のｎ形ベース領域１０は、空乏層１０ｄｐによって遮蔽される。これにより、ターンオフ後における第１電極１１と第２電極１２との間のリーク電流が確実に抑えられる。
本実施形態では、ｐ形ベース領域２０とｐ形ベース領域３０とは、Ｙ軸方向に均一の構造をしているが、第１実施形態のように絶縁膜６１と絶縁膜６２の側でＺ軸方向に広い構造にすると、本発明の効果がさらに増大する。
（第７実施形態）
図１２（ａ）〜図１２（ｃ）は、第７実施形態に係る半導体装置を示す模式図である。図１２（ａ）には、図１２（ｂ）のＢ１−Ｂ１’線断面図が示される。図１２（ｂ）には、図１２（ａ）のＡ１−Ａ１’線断面図が示される。図１２（ｃ）には、図１２（ａ）における点Ｐ〜点Ｒ、点Ｐ’〜点Ｒ’におけるｐ形不純物の濃度プロファイルが示されている。
第７実施形態に係る半導体装置１０７において、ｐ形ベース領域２０は、ｐ形不純物濃度が相対的に高くなる領域２０ｈを含む。ｐ形ベース領域３０は、ｐ形不純物濃度が相対的に高くなる領域３０ｈを含む。領域２０ｈ及び領域３０ｈのどちらか一方は、除かれてもよい。
領域２０ｈの存在により、ターンオフ後には、ｐ形ベース領域２０に流入した正孔が領域２０ｈを介して第２電極１２に効率よく排出される。領域３０ｈの存在により、ｐ形ベース領域３０に流入した正孔は、領域３０ｈを介して第２電極１２に効率よく排出される。これにより、半導体装置１０７では、ターンオフ後のラッチアップがさらに抑制される。ラッチアップがさらに抑制された半導体装置１０７では、大電流のターンオフ動作が可能になる。
（第８実施形態）
図１３（ａ）及び図１３（ｂ）は、第８実施形態に係る半導体装置を示す模式図である。図１３（ａ）には、図１３（ｂ）のＢ１−Ｂ１’線断面図が示される。図１３（ｂ）には、図１３（ａ）のＡ１−Ａ１’線断面図が示される。
第８実施形態に係る半導体装置１０８においては、ｐ形ベース領域２０は、部分２０Ｈと部分２０Ｌとを含む。ｐ形ベース領域３０は、部分３０Ｈと部分３０Ｌとを含む。
部分２０Ｈの存在により、ターンオフ後には、ｐ形ベース領域２０に流入した正孔が部分２０Ｈを介して第２電極１２に効率よく排出される。部分３０Ｈの存在により、ｐ形ベース領域３０に流入した正孔は、部分３０Ｈを介して第２電極１２に効率よく排出される。これにより、ターンオフ後のラッチアップがさらに抑制される。ラッチアップがさらに抑制された半導体装置１０８では、大電流のターンオフ動作が可能になる。
（第９実施形態）
図１４（ａ）及び図１４（ｂ）は、第９実施形態に係る半導体装置を示す模式図である。図１４（ａ）には、図１４（ｂ）のＢ１−Ｂ１’線断面図が示される。図１４（ｂ）には、図１４（ａ）のＡ１−Ａ１’線断面図が示される。
第９実施形態に係る半導体装置１０９は、第３接続領域５３と、第４接続領域５４と、をさらに備える。領域２０ｈ及び領域３０ｈの少なくともいずれかは、除かれてもよい。
半導体装置１０９において、Ｙ軸方向におけるｎ＋形エミッタ領域４０の幅は、Ｙ軸方向における第３接続領域５３とゲート絶縁膜６３との間の距離で設定される。Ｙ軸方向における第３接続領域５３とゲート絶縁膜６３との間の距離を狭く設定することにより、Ｙ軸方向におけるｎ＋形エミッタ領域４０の幅の微細化が可能になる。また、Ｙ軸方向における第４接続領域５４とゲート絶縁膜６３との間の距離を狭く設定することにより、Ｙ軸方向におけるｎ＋形エミッタ領域５０の幅の微細化が可能になる。
また、半導体装置１０９において、ターンオフ後にｐ形ベース領域２０に流入した正孔は、第３接続領域５３を介して第２電極１２に排出することもできる。また、ｐ形ベース領域３０に流入した正孔は、第４接続領域５４を介して第２電極１２に排出することもできる。これにより、ターンオフ後のラッチアップがさらに抑制される。ラッチアップがさらに抑制された半導体装置１０９では、大電流のターンオフ動作が可能になる。
（第１０実施形態）
図１５（ａ）及び図１５（ｂ）は、第１０実施形態に係る半導体装置を示す模式図である。図１５（ａ）には、図１５（ｂ）のＢ１−Ｂ１’線断面図が示される。図１５（ｂ）には、図１５（ａ）のＡ１−Ａ１’線断面図が示される。
第１０実施形態に係る半導体装置１１０は、第５接続領域５５と、第６接続領域５６と、絶縁膜６４と、をさらに備える。
半導体装置１１０では、第３接続領域５３及び第４接続領域５４を形成する工程で、第５接続領域５５と、第６接続領域５６と、を形成する。これにより、第３接続領域５３及び第４接続領域５４を形成する場合、第１接続領域５１及び第２接続領域を直接、第２電極１２に接続するための製造工程を省くことができる。
(第１１実施形態)
図１６（ａ）及び図１６（ｂ）は、第１１実施形態に係る半導体装置を示す模式図である。図１６（ｃ）は、第５実施形態に係る半導体装置の一部領域の不純物濃度プロファイルを表すグラフ図である。図１６（ｃ）の横軸は、Ｚ軸方向における位置であり、縦軸は、不純物濃度（単位は、任意値（a.u.））であり、相対的な不純物濃度の高低が表されている。
図１６（ａ）に示す半導体装置１１１Ａ、１１１Ｂにおいては、ｎ−形ベース領域１０は、コレクタ電極１１に近づくほど不純物濃度が高くなる領域を有する。この領域をｎ形バッファ領域１０ｂとする。ｎ形バッファ領域１０ｂは、Ｚ軸方向に所定の長さを有する。ｎ形バッファ領域１０ｂは、Ｘ軸方向およびＹ軸方向に延在する。ｎ形バッファ領域１０ｂの不純物濃度は、ｎ形バッファ領域１０ｂを除いたｎ形ベース領域１０の不純物濃度よりも高い。
ｎ形ベース領域１０中にｎ形バッファ領域１０ｂが設けられたことにより、ｎ形ベース領域１０のＺ軸方向における長さが薄くなり、その抵抗がさらに下がる。これにより、半導体装置１１１Ａ、１１１Ｂにおいては、オン状態でのオン電圧がさらに低減する。
（第１２実施形態）
図１７（ａ）及び図１７（ｂ）は、第１２実施形態に係る半導体装置を示す模式図である。
図１７（ａ）に示す半導体装置１１２Ａは、半導体装置１０１と、ダイオード領域１０１Ｄと、を含む。ダイオード領域１０１Ｄにおいては、第１電極１１がカソード電極、第２電極１２がアノード電極である。
ダイオード領域１０１Ｄにおいては、第１電極１１と第２電極１２との間に、ｎ形半導体領域１１Ｄが設けられている。ｎ形半導体領域１１Ｄの不純物濃度は、ｎ形ベース領域１０の不純物濃度と同じである。ダイオード領域１０１Ｄにおいては、ｎ形半導体領域１１Ｄと第２電極１２との間にｐ形半導体領域３１が設けられている。ｐ形半導体領域３１は、Ｙ軸方向において、第２接続領域５２と第７接続領域５７との間に設けられている。第７接続領域５７とｐ形半導体領域３１との間及び第７接続領域５７とｎ形半導体領域１１Ｄとの間には、絶縁膜６７が設けられている。
図１７（ｂ）に示す半導体装置１１２Ｂは、半導体装置１０６と、ダイオード領域１０１Ｄと、を含む。
このような半導体装置１１２Ａ、１１２Ｂも実施形態に含まれる。
（第１３実施形態）
図１８（ａ）及び図１８（ｂ）は、第１３実施形態に係る半導体装置を表す模式的平面図である。
図１８（ａ）及び図１８（ｂ）には、半導体装置１０１の第２電極１２下のＸ−Ｙ平面内の様子が表されている。図１８（ａ）には、第１３実施形態の第１例が表されている。図１８（ｂ）には、第１３実施形態の第２例が表されている。
図１８（ａ）に表す第１例においては、ｐ形ベース領域２０の端部２０ｅは、第１接続領域５１とゲート電極１３との間に設けられている。ｐ形ベース領域３０の端部３０ｅは、ゲート電極１３と第２接続領域５２との間に設けられている。ｎ＋形エミッタ領域４０の端部４０ｅは、ｐ形ベース領域２０内に位置する。ｎ＋形エミッタ領域５０の端部５０ｅは、ｐ形ベース領域３０内に位置する。第１例においては、第１接続領域５１の端部５１ｅは、絶縁膜６１を介してｎ形ベース領域１０に接し、ゲート電極１３の端部１３ｅは、ゲート絶縁膜６３を介してｎ形ベース領域１０に接し、第２接続領域５２の端部５２ｅは、絶縁膜６２を介してｎ形ベース領域１０に接する。第１例では、ｐ形ベース領域２０とｐ形ベース領域３０とがゲート電極１３によって分割されている。
図１８（ｂ）に表す第２例においては、ｐ形ベース領域２０の端部２０ｅ及びｐ形ベース領域３０の端部３０ｅは、第１接続領域５１、ゲート電極１３、及び第２接続領域５２の端部の外側に位置する。第２例では、ｐ形ベース領域２０とｐ形ベース領域３０とが第１接続領域５１、ゲート電極１３、及び第２接続領域５２の端部の外側で繋がっている。
第１〜第１２実施形態では、半導体装置の一部分における断面、またはその平面が例示されている。ｐ形ベース領域２０とｐ形ベース領域３０とが第１接続領域５１、ゲート電極１３、及び第２接続領域５２の端部の外側で繋がったとしても、一部分の断面において例示された個々のｐ形ベース領域がｐ形ベース領域２０またはｐ形ベース領域３０として定義される。
第１３実施形態における、ｐ形ベース領域２０、３０、ｎ＋形エミッタ領域４０、５０、第１接続領域５１、ゲート電極１３、及び第２接続領域５２の終端構造は、第２〜第１２実施形態にも適用される。
実施形態における各半導体装置では、ｐ形とｎ形を逆にしても、同様な効果が得られる。
実施形態における各半導体装置からは、ｐ＋形コレクタ領域６０を除いてもよい。この場合、各半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）になる。この場合、本実施形態では、「エミッタ」は「ソース」、「コレクタ」は、「ドレイン」に読み替える。
実施形態における各半導体領域の主成分は、例えば、ケイ素（Ｓｉ）である。各半導体領域の主成分は、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。第１導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。第２導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。また、本明細書では、ｎチャネル型のＩＧＢＴを例示するが、ｐチャネル型のＩＧＢＴとしてもよい。
また、「不純物濃度（ａｔｏｍｓ／ｃｍ３）」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を実効的な不純物濃度とする。また、実効的な不純物元素から電離した電子または正孔の濃度をキャリア濃度とする。実施形態に係る不純物濃度の高低は、Ｚ方向における不純物濃度プロファイルの最大値または平均値によって比較される。不純物濃度は、ＳＩＭＳ分析によって解析できる。電気的に活性化したキャリア濃度については、ＳＲ分析によって解析できる。ｐｎ接合界面は、例えば、ＳＣＭ分析により解析できる。
第１電極１１、第２電極１２、ゲート電極１３、第１接続領域５１、第２接続領域５２、第３接続領域５３、第４接続領域５４、第５接続領域５５、第６接続領域５６の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、ポリシリコン等の群から選ばれる少なくとも１つを含む金属である。また、第１絶縁膜６１、第２絶縁膜６２、またはゲート絶縁膜６３は、例えば、シリコン酸化物（ＳｉＯ２）またはシリコン窒化物（Ｓｉ３Ｎ４）を含む。
上記の実施形態では、「ＡはＢの上に設けられている」と表現された場合の「の上に」とは、ＡがＢに接触して、ＡがＢの上に設けられている場合の他に、ＡがＢに接触せず、ＡがＢの上方に設けられている場合との意味で用いられる場合がある。また、「ＡはＢの上に設けられている」は、ＡとＢとを反転させてＡがＢの下に位置した場合や、ＡとＢとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ｎ形ベース領域、 １０ｄｐ 空乏層、 １０Ｌ、１０Ｈ 部分、 １１ コレクタ電極、 １１Ｄ ｎ形半導体領域、 １２ エミッタ電極、 １３ ゲート電極、 １３ｅ 端部、 ２０ ｐ形ベース領域、 ２０ａ 領域、 ２０ｂ 領域、 ２０ｄ 下端、 ２０ｅ 端部、 ２０Ｈ 部分、 ２０Ｌ 部分、 ２０ｈ 領域、 ２０Ｌｙ ｐ形半導体領域、 ２５ ｐ形半導体領域、 ２５Ｌｙ ｐ形半導体領域、 ３０ ｐ形ベース領域、 ３０ａ 領域、 ３０ｂ 領域、 ３０ｄ 下端、 ３０ｅ 端部、 ３０ｈ 領域、 ３０Ｌｙ ｐ形半導体領域、 ４０、５０ ｎ＋形エミッタ領域、 ４０ｅ、５０ｅ 端部、 ５１ 第１接続領域、 ５１ｅ 端部、 ５２ 第２接続領域、 ５２ｅ 端部、 ５３ 第３接続領域、 ５４ 第４接続領域、 ５５ 第５接続領域、 ５６ 第６接続領域、 ６０ ｐ＋形コレクタ領域、 ６１、６２、６４ 絶縁膜、 ６１ｄ、６２ｄ 下端、 ６３ ゲート絶縁膜、 ６３ｄ 下端、 ９０、９１、９２ マスク、 １０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９、１１０、１１１Ａ、１１１Ｂ、１１２Ａ、１１２Ｂ 半導体装置、 １０１Ｄ ダイオード領域、 Ｌ１ 第１の長さ、 Ｌ２ 第２の長さ、 Ｌ３ 第３の長さ、 Ｌ４ 第４の長さ、 ｐｎ１、ｐｎ２ ｐｎ接合部、 ｅ１、ｅ２ 電子電流、 ｈ１、ｈ２、ｈ３、ｈ４ 正孔電流

Claims (13)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられ、前記第２電極に電気的に接続された第１接続領域と、
    前記第１半導体領域と前記第２電極との間に設けられ、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向において前記第１接続領域に並び、前記第２電極に電気的に接続された第２接続領域と、
    前記第１接続領域と前記第２接続領域との間に設けられ、前記第１方向における長さが前記第１方向における前記第１接続領域の長さ及び前記第１方向における前記第２接続領域の長さよりも短い第３電極と、
    前記第１接続領域と前記第３電極との間に設けられ、前記第１方向における長さが前記第１接続領域から前記第３電極に向かうにつれ短くなる第２導電形の第２半導体領域と、
    前記第２接続領域と前記第３電極との間に設けられ、前記第１方向における長さが前記第２接続領域から前記第３電極に向かうにつれ短くなる第２導電形の第３半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられた第１導電形の第４半導体領域と、
    前記第３半導体領域と前記第２電極との間に設けられた第１導電形の第５半導体領域と、
    前記第１接続領域と前記第２半導体領域との間に設けられた第１絶縁膜と、
    前記第２接続領域と前記第３半導体領域との間に設けられた第２絶縁膜と、
    前記第３電極と前記第２半導体領域との間及び前記第３電極と前記第３半導体領域との間に設けられた第３絶縁膜と、
    を備えた半導体装置。
  2. 前記第１方向おいて、前記第３絶縁膜に沿った前記第４半導体領域及び前記第２半導体領域の長さは、前記第１方向おける前記第１絶縁膜に沿った前記第２半導体領域の長さよりも短い、請求項１記載の半導体装置。
  3. 前記第１方向おいて、前記第３絶縁膜に沿った前記第５半導体領域及び前記第３半導体領域の長さは、前記第１方向おける前記第２絶縁膜に沿った前記第３半導体領域の長さよりも短い、請求項１または２に記載の半導体装置。
  4. 前記第２半導体領域は、前記第２半導体領域と前記第１半導体領域との接合部と、前記第２電極と、の間の距離が前記第１方向における前記第３電極の長さよりも長くなる領域を含む、請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第３半導体領域は、前記第３半導体領域と前記第１半導体領域との接合部と、前記第２電極と、の間の距離が前記第１方向における前記第３電極の長さよりも長くなる領域を含む、請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられ、第１部分と第２部分とを含み、前記第２部分は前記第１部分と前記第２電極との間に設けられ、前記第２部分の不純物濃度は前記第１部分の不純物濃度よりも高い第１導電形の第１半導体領域と、
    前記第１半導体領域の前記第１部分と前記第２電極との間に設けられ、前記第２電極に電気的に接続された第１接続領域と、
    前記第１半導体領域の前記第１部分と前記第２電極との間に設けられ、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向において前記第１接続領域に並び、前記第２電極に電気的に接続された第２接続領域と、
    前記第１半導体領域の前記第２部分と、前記第２電極と、の間に設けられ、前記第１方向における長さが前記第１方向における前記第１接続領域の長さ及び前記第１方向における前記第２接続領域の長さよりも短い第３電極と、
    前記第１接続領域と前記第３電極との間に設けられ第２導電形の第２半導体領域と、
    前記第２接続領域と前記第３電極との間に設けられた第２導電形の第３半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられた第１導電形の第４半導体領域と、
    前記第３半導体領域と前記第２電極との間に設けられた第１導電形の第５半導体領域と、
    前記第１接続領域と前記第２半導体領域との間に設けられた第１絶縁膜と、
    前記第２接続領域と前記第３半導体領域との間に設けられた第２絶縁膜と、
    前記第３電極と前記第２半導体領域との間、前記第３電極と前記第３半導体領域との間に設けられた第３絶縁膜と、
    を備えた半導体装置。
  7. 前記第２半導体領域及び前記第３半導体領域の少なくともいずれかは、前記第１電極から前記第２電極に向かい不純物濃度が高くなる領域を含む、請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第１方向において前記第４半導体領域と前記第１半導体領域との間に設けられた前記第２半導体領域の不純物濃度は、前記第２半導体領域中で相対的に低いか、前記第１方向において前記第５半導体領域と前記第１半導体領域との間に設けられた前記第３半導体領域の不純物濃度は、前記第３半導体領域中で相対的に低い、請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極及び前記第２半導体領域に電気的に接続された第３接続領域と、
    前記第３半導体領域と前記第２電極との間に設けられ、前記第２電極及び前記第３半導体領域に電気的に接続された第４接続領域と、
    をさらに備え、
    前記第４半導体領域は、前記第３接続領域と前記第３電極との間に設けられ、
    前記第５半導体領域は、前記第４接続領域と前記第３電極との間に設けられた、請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第１接続領域と前記第２電極とを電気的に接続する第５接続領域と、
    前記第２接続領域と前記第２電極とを電気的に接続する第６接続領域と、
    をさらに備えた１〜９のいずれか１つに記載の半導体装置。
  11. 前記第２電極と前記第２半導体領域との間、前記第２電極と前記第３半導体領域との間、前記第２電極と前記第４半導体領域との間及び前記第２電極と前記第５半導体領域との間に、第４絶縁膜をさらに備えた請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 前記第１半導体領域は、前記第１電極に近づくほど不純物濃度が高くなる領域を有する請求項１〜１１のいずれか１つに記載の半導体装置。
  13. 前記第１電極と前記第１半導体領域との間に、第２導電形の第６半導体領域をさらに備えた請求項１〜１２のいずれか１つに記載の半導体装置。
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