JP2017168602A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】閾値電圧の変動を抑制し、長期にわたる駆動信頼性を得ることができる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、ソースコンタクト部２２とゲートコンタクト部２３とに分離され、層間絶縁膜７、ソースコンタクト電極８および層間絶縁膜７の開口部に接する、Ｔｉを含むバリア膜２０と、前記ソースコンタクト部２２と前記ゲートコンタクト部２３とに分離され、下面全体をバリア膜２０と接し、バリア膜２０より狭い領域に設けられたＡｌを含む表面電極９と、表面電極９およびバリア膜２０に接するポリイミド膜２１と、を備える。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

炭化珪素（ＳｉＣ）半導体は、シリコン（Ｓｉ）半導体と比較して大きなバンドギャップを持つため、高い絶縁破壊電界強度を有する。導通状態における抵抗であるオン抵抗は、絶縁破壊電界強度の３乗に逆比例するため、例えば広く用いられている４Ｈ型と呼ばれる炭化珪素半導体（四層周期六方晶：４Ｈ−ＳｉＣ）においては、オン抵抗をシリコン半導体の数１００分の１に抑制することができる。

このため、炭化珪素半導体は、放熱が容易となる大きな熱伝導度の特性ともあいまって、次世代の低損失な電力用半導体としての期待が持たれている。例えば、炭化珪素半導体を用いて、ショットキーバリアダイオードやＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ＰＮダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ ｔｈｙｒｉｓｔｏｒ：ゲートターンオフサイリスタ）など様々な構造の炭化珪素半導体装置が開発されている。

炭化珪素半導体装置の実用化の課題の一つとして、ゲート電極への電圧印加により電圧閾値が変化する点を挙げる事ができ、対策として、チタン（Ｔｉ）を主材料としたバリア膜を形成する方法が示されている。例えば、炭化硅素エピタキシャル層およびウェル領域に接触する、Ｔｉ、Ｔａ（タンタル）およびそれらの窒化物からなる群より選択された材料からなる金属層を形成する技術がある（例えば、特許文献１参照）。また、ソース電極と層間絶縁膜との間、並びにゲートパッドとゲート電極との間のそれぞれに介在し、アルミニウム（Ａｌ）の拡散を抑制する、厚さ４０ｎｍ以上のＴｉ層であるバリアメタル層を形成する技術がある（例えば、特許文献２参照）。また、半導体デバイス用のデバイス構造を覆って形成される接着層を覆っている窒化チタンバリア層を形成する技術がある（例えば、特許文献３参照）。

特開２００９−１９４１２７号公報 特開２０１２−１２９５０３号公報 特表２０１４−５００６２０号公報

特許文献１および２によると、Ｔｉを主材料としたバリア膜を用いることで、Ａｌの拡散を抑制することができる。

この発明は、閾値電圧の変動を抑制し、長期にわたる駆動信頼性を得ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板と、前記第１導電型ワイドバンドギャップ半導体基板の表面層に選択的に設けられた第２導電型半導体領域と、前記第２導電型半導体領域の表面層に選択的に設けられた第１導電型半導体領域と、を備える。半導体装置は、さらに、前記第１導電型ワイドバンドギャップ半導体基板の、前記第２導電型半導体領域に挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型半導体領域および前記第１導電型半導体領域に接するソース電極と、前記ゲート電極を覆う層間絶縁膜と、前記第１導電型ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、を備える。半導体装置は、さらに、ソースコンタクト部とゲートコンタクト部とに分離され、前記層間絶縁膜、前記ソース電極および前記層間絶縁膜の開口部に接するＴｉを含むバリア膜と、前記ソースコンタクト部と前記ゲートコンタクト部とに分離され、下面全体を前記バリア膜と接し、前記バリア膜より狭い領域に設けられたＡｌを含む表面電極と、前記表面電極と前記バリア膜とに接するポリイミド膜と、を備える。

また、この発明にかかる半導体装置は、上述した発明において、前記バリア膜は、前記ソースコンタクト部と、前記ゲートコンタクト部と、前記ソースコンタクト部および前記ゲートコンタクト部以外の領域とに、それぞれ分離して設けられていることを特徴とする。更に、この発明にかかる半導体装置は、プレーナＭＯＳ又はトレンチＭＯＳであることを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板の表面層に第２導電型半導体領域を選択的に形成する。次に、前記第２導電型半導体領域の表面層に第１導電型半導体領域を選択的に形成する。次に、前記第１導電型ワイドバンドギャップ半導体基板の、前記第２導電型半導体領域に挟まれた部分の表面上にゲート絶縁膜を介してゲート電極を形成する。次に、前記第２導電型半導体領域および前記第１導電型半導体領域に接するソース電極を形成する。次に、前記ゲート電極を覆う層間絶縁膜を形成する。次に、前記半導体基板の裏面にドレイン電極を形成する。次に、前記層間絶縁膜、前記ソース電極および前記層間絶縁膜の開口部に接する、Ｔｉを含むバリア膜を、ソースコンタクト部とゲートコンタクト部とに分離させて形成する。次に、下面全体を前記バリア膜と接する、Ａｌを含む表面電極を、前記バリア膜より狭い領域に、前記ソースコンタクト部と前記ゲートコンタクト部とに分離させて形成する。次に、前記表面電極および前記バリア膜に接するポリイミド膜を前記バリア膜のパターニング後に形成する。

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記バリア膜の形成は、前記バリア膜を前記ソースコンタクト部と、前記ゲートコンタクト部と、前記ソースコンタクト部および前記ゲートコンタクト部以外の領域とに、それぞれ分離して形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記バリア膜の形成および前記表面電極の形成は、ウエットエッチングを用いることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記バリア膜の形成および前記表面電極の形成は、前記バリア膜および前記表面電極を、製造装置内で連続的に形成することを特徴とする。

上述した発明によれば、Ａｌ電極膜上およびＴｉバリア膜上に、ポリイミド膜が積層されている。また、Ａｌ電極膜は、Ｔｉバリア膜より狭い領域に形成される。これにより、プロセス中に水素ガスが発生する機会を抑制し、Ｔｉに吸収される水素量を抑え、水素イオンの層間絶縁膜への侵入を抑制でき、半導体装置の閾値電圧の変動を防止できる。また、Ｔｉバリア膜に吸収されている水素が少ないため、長期間、水素イオンの層間絶縁膜への侵入を抑制でき、長期にわたる駆動信頼性を得ることができる。また、Ａｌ電極膜が、Ｔｉバリア膜より狭い領域に形成されることで、層間絶縁膜の露出部を減らし、水素の侵入を防止することができ、さらに、Ｔｉバリア膜が、Ａｌ電極膜の側面から透過する水素を吸収することができる。

本発明にかかる半導体装置と半導体装置の製造方法によれば、閾値電圧の変動を抑制し、長期にわたる駆動信頼性を得ることができるという効果を奏する。

実施の形態にかかる炭化珪素半導体装置のソースコンタクト部の構成を示す断面図である。 実施の形態にかかる炭化珪素半導体装置のゲートコンタクト部の構成を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の素子外周部の構成を示す断面図である。 実施の形態にかかる炭化珪素半導体装置のＴｉバリア膜、Ａｌ電極膜およびポリイミド膜の位置を示す平面図である。 図４の右上部の拡大図である。 実施例と比較例における閾値変動量を示す表である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。例えば、半導体装置を形成する際に、エピタキシャル成長のキャリアガスに用いられる水素、または、エピタキシャル成長において発生する水素等での残留水素がＴｉのバリア膜に吸収される。Ｔｉのバリア膜が吸収できる水素の量は限度があるため、Ｔｉのバリア膜が水素を吸収できなくなった場合、外部からの水素イオンが層間絶縁膜に侵入し、閾値電圧が変動する場合がある。また、長期間、半導体装置を使用することにより、徐々にＴｉのバリア膜に水素が吸収され、Ｔｉのバリア膜が水素を吸収できなくなった場合、外部からの水素イオンが層間絶縁膜に侵入し、閾値電圧が変動する場合がある。

（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素を用いて作製（製造）された炭化珪素半導体装置について、二重注入型ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置のソースコンタクト部の構成を示す断面図である。また、図２は、実施の形態にかかる炭化珪素半導体装置のゲートコンタクト部の構成を示す断面図である。また、図３は、実施の形態にかかる炭化珪素半導体装置の素子外周部の構成を示す断面図である。

ここで、ソースコンタクト部２２は、炭化珪素半導体装置のソース電極と接する電極パッドが存在する領域であり、ゲートコンタクト部２３は、ソースコンタクト部２２を取り囲み、炭化珪素半導体装置のゲート電極と接する電極パッドが存在する領域である（図４参照）。また、素子外周部２４は、ソースコンタクト部２２およびゲートコンタクト部２３を取り囲み、ドリフト層の基板おもて面側の電界を緩和し耐圧を保持する領域である（図４参照）。

図１〜図３に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ型炭化珪素基板（図示せず）の第１主面（おもて面）にｎ^-型炭化珪素エピタキシャル層が堆積されている。

ｎ型炭化珪素基板は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ^-型炭化珪素エピタキシャル層は、ｎ型炭化珪素基板よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ^-型ドリフト層である。以下、ｎ型炭化珪素基板とｎ^-型炭化珪素エピタキシャル層とを併せてｎ^-型炭化珪素基板（第１導電型ワイドバンドギャップ半導体基板）１とする。

ｎ型炭化珪素基板のおもて面側には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ^-型炭化珪素基板１の表面層には、ｐベース層として機能するｐ型ウェル領域（第２導電型半導体領域）２が選択的に設けられている。

ｐ型ウェル領域２の表面には、ｎ型ソース領域（第１導電型半導体領域）４が選択的に設けられている。また、ｐ型ウェル領域２内のｎ型ソース領域４の間にｐ型ウェル領域２より高不純物濃度のｐ型コンタクト領域３が選択的に設けられている。また、ｐ型ウェル領域２が集中した活性領域を取り囲むように、ｐ型耐圧リング形状部１３が設けられている（図３参照）。ここで、活性領域とは、半導体装置がオン状態のときに電流が流れる領域である。

ｎ^-型炭化珪素基板１の、ｐ型ウェル領域２に挟まれた部分の表面には、ゲート絶縁膜５を介してゲート電極６が設けられている。ゲート電極６は、ゲート絶縁膜５を介して、ｐ型ウェル領域２およびｎ型ソース領域４の表面に設けられていてもよい。また、ｐ型耐圧リング形状部１３上など、ゲート絶縁膜５が不要な部分に酸化珪素膜１１が設けられている。

ｎ^-型炭化珪素基板１のおもて面側に、ゲート電極６を覆うように層間絶縁膜７が設けられている。層間絶縁膜７の開口部を介して、ｎ型ソース領域４およびｐ型コンタクト領域３に接し、ｎ型ソース領域４およびｐ型コンタクト領域３と電気的に接続されるソースコンタクト電極８が設けられている。また、図２に示すように、層間絶縁膜７の開口部は、ゲート電極６と、以下で説明するＡｌ電極膜９との接合部にも設けられる。

ソースコンタクト電極８、層間絶縁膜７および層間絶縁膜７の開口部の上に、Ｔｉを含むＴｉバリア膜２０が設けられている。Ｔｉバリア膜２０は、図１、図２に示すようにソースコンタクト部２２とゲートコンタクト部２３に設けられる。また、ソースコンタクト部２２とゲートコンタクト部２３に設けられたＴｉバリア膜２０は、それぞれ分離されている（図４参照）。Ｔｉバリア膜２０は、図３に示すように素子外周部２４に設けられていても良い。

Ｔｉバリア膜２０の上にＡｌを含むＡｌ電極膜（表面電極）９が設けられている。Ａｌ電極膜９は、図１〜図３に示すように、下面全体をＴｉバリア膜２０と接し、Ｔｉバリア膜２０より狭い領域に設けられている。また、Ａｌ電極膜９は、図１、図２に示すようにソースコンタクト部２２とゲートコンタクト部２３に設けられる。また、ソースコンタクト部２２とゲートコンタクト部２３に設けられたＡｌ電極膜９は、それぞれ分離されている（図４参照）。Ａｌ電極膜９は、図３に示すように素子外周部２４に設けられていても良い。

Ｔｉバリア膜２０は、外部から侵入または半導体装置製造中に発生する水素原子・水素イオンを吸蔵し、下層の層間絶縁膜７に達しないように遮蔽する機能を有する。ここで、水素原子・水素イオン（以下、単に水素イオンとする）とは、水素原子を最小の構成単位とする粒子であり、具体的には水素原子、水素イオンおよび水素分子である。

Ａｌ電極膜９およびＴｉバリア膜２０上にポリイミド膜２１が備えられている。また、炭化珪素半導体基体の裏面には、裏面電極１０が設けられている。

図４は、実施の形態にかかる炭化珪素半導体装置のＴｉバリア膜、Ａｌ電極膜およびポリイミド膜の位置を示す平面図である。また、図５は、図４の右上部の拡大図である。図５において、図中ａ−ａ’は図１に示す断面の切断線、図中ｂ−ｂ’は図２に示す断面の切断線、図中ｃ−ｃ’は図３に示す断面の切断線を示す。

図４に示すように、炭化珪素半導体装置には、ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４が設けられている。ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４のそれぞれには、Ｔｉバリア膜２０、Ａｌ電極膜９、ポリイミド膜２１が順に積層されている。Ａｌ電極膜９は、Ｔｉバリア膜２０より狭い領域に設けられているため、ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４の間で、ポリイミド膜２１がＴｉバリア膜２０の上に積層されている部分が存在する。また、Ａｌ電極膜９およびＴｉバリア膜２０は、ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４に分離されているため、ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４の間で、ポリイミド膜２１が層間絶縁膜７の上に積層されている部分がある。また、ポリイミド膜２１は、ソースコンタクト部２２およびゲートコンタクト部２３上に、ポリイミド開口２５を有している。

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について、ｐ型ウェル領域２とｎ型ソース領域４とをそれぞれイオン注入で形成する二重注入（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅ）プロセスによって二重注入型ＭＯＳＦＥＴを作製する場合を例に説明する。

まず、例えば、ｎ型炭化珪素基板の第１主面にｎ^-型炭化珪素エピタキシャル層が積層された、炭化珪素の四層周期六方晶（４Ｈ−ＳｉＣ）からなるｎ^-型炭化珪素単結晶半導体基板（以下、ｎ^-型炭化珪素基板とする）１を用意する。

次に、ｎ^-型炭化珪素基板（ｎ^-型炭化珪素エピタキシャル層の表層）１にｐ型ウェル領域２と、ｐ型ウェル領域２の内部に、ｐ型コンタクト領域３とｎ型ソース領域４とをイオン注入により形成する。このイオン注入は、ｐ型ウェル領域２、ｐ型コンタクト領域３、ｎ型ソース領域４の形成時に、それぞれ対応する開口部を有する酸化珪素膜等のイオン注入用マスクが形成されたｎ^-型炭化珪素基板１をイオン注入装置に導入して行う。ｎ型の領域は、燐（Ｐ）イオンまたは窒素イオンを注入して形成する。ｐ型の領域は、アルミニウムイオン等を注入して形成する。これにより、ｎ^-型炭化珪素基板１には、イオン注入用マスクの開口部に、ｎ型またはｐ型の領域が形成され、これを繰り返すことにより、ｐ型ウェル領域２、ｐ型コンタクト領域３、ｎ型ソース領域４が形成される。

次に、ｐ型ウェル領域２が集中した活性領域を取り囲むように、ｐ型耐圧リング形状部１３を形成する（図３参照）。このｐ型耐圧リング形状部１３とチャネルストッパー層(図示せず)を含む領域までが、１つの炭化珪素半導体装置（ＭＯＳＦＥＴ素子）の領域となり、１つのｎ^-型炭化珪素基板１上に複数の素子が配列される。

次に、イオン注入用マスクを取り除いた後に、アルゴン（Ａｒ）などの不活性雰囲気において１７００℃程度の温度で活性化アニールを行う。次に、ｎ^-型炭化珪素基板１表面に熱酸化によりゲート絶縁膜５を成長し、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコン膜を形成し、フォトリソグラフィ工程により隣り合うｐ型ウェル領域２をまたぐ領域にゲート電極６を形成する。ｐ型耐圧リング形状部１３上など、ゲート絶縁膜５が不要な部分にあらかじめ酸化珪素膜１１を形成する場合もある。

次に、ＣＶＤ法により酸化珪素膜からなる層間絶縁膜７を形成し、フォトリソグラフィ工程により、ｎ型ソース領域４およびｐ型コンタクト領域３上に層間絶縁膜７の開口部を形成する。また、層間絶縁膜７の開口部は、図２に示すようにゲート電極６とＡｌ電極膜９との接合部にも形成される。

次に、５０ｎｍのニッケル（Ｎｉ）膜をスパッタ法等により製膜し、ｎ型ソース領域４およびｐ型コンタクト領域３を被覆する領域にフォトリソグラフィによりＮｉパターンを形成する。Ｎｉ膜はシリサイドが効率よく形成され、かつ、パターニングによる寸法制御性の良い厚さが望ましく、例えば、２０〜１００ｎｍ程度の厚さが用いられる。

次に、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法により不活性ガス雰囲気または減圧雰囲気において約１０００℃で加熱を実施し、ｐ型コンタクト領域３とｎ型ソース領域４上のＮｉパターンをＮｉシリサイド化し、ソースコンタクト電極８を形成する。ソースコンタクト電極８の材料は、Ｎｉのみに限らずシリサイドを形成する材料が用いられ、ＡｌとＮｉの合金や、Ｔｉ、Ｔａ、モリブデン（Ｍｏ）等を用いることができる。

次に、ソースコンタクト電極８、層間絶縁膜７上および層間絶縁膜７の開口部上にＴｉバリア膜２０およびＡｌ電極膜９をスパッタ法により、外気に触れさせずに連続して形成する。外気に触れさせないことにより、Ｔｉバリア膜２０は製膜工程における、酸化や水素の吸収を抑制することができる。また、Ｔｉバリア膜２０の表面はＡｌ電極膜９で被覆されているため、スパッタ終了後も直接外気に触れることがない。Ａｌ電極膜９を製膜する直前にＴｉバリア膜２０の製膜を行うことにより、Ｔｉバリア膜２０の水素吸蔵能力の劣化を抑えることができる。Ｔｉバリア膜２０の膜厚は、プロセスにおける水素を十分に吸着する膜厚が望ましく、１０ｎｍ〜１μｍ程度が望ましく、更に望ましくは層間絶縁膜７を、ピンホールの発生を抑えながら被覆し、オーバーハング形状が出にくい膜厚である２０ｎｍ〜５００ｎｍが望ましい。また、Ａｌ電極膜９はＡｌを主成分とする膜でよく、通電による劣化を防止するため、Ｓｉや銅（Ｃｕ）等の不純物を含有することもできる。Ａｌ電極膜９の膜厚は、メッキやワイヤーボンディングで部分的に消失することを抑制するため、１〜１０μｍ程度で形成される。

次に、フォトリソグラフィによりＡｌ電極膜９上にレジストを形成し、エッチングを行うことで、Ａｌ電極パッド９を形成する。なお、これ以降、エッチング後のＡｌ電極膜９をＡｌ電極パッド９と称する。エッチングは、燐酸（Ｈ₃ＰＯ₄）、硝酸（ＨＮＯ₃）および酢酸（Ｃ₂Ｈ₄Ｏ₂）の混合液である燐硝酢酸等を用いたウエットエッチングや、塩素（Ｃｌ₂）系ガスを用いたドライエッチングで行うことができるが、ウエットエッチングを用いることが望ましい。ドライエッチングでは、放電により加速された水素イオン等がｎ^-型炭化珪素基板１の表面に衝突するため、これがＴｉバリア膜２０近傍まで侵入し、バリア性を低下させるものと推定される。

Ａｌ電極パッド９は、ソースおよびゲートを独立して制御するために、ソースコンタクト部２２（図１参照）、ゲートコンタクト部２３（図２参照）に分離して形成される。また、Ａｌ電極パッド９は、素子外周部２４（図３参照）にも独立して形成することもできる。隣接するＡｌ電極パッド９の間隔は、Ａｌ電極パッド９の厚さと同等で、１μｍ以上の間隔で形成される。

次に、Ａｌ電極パッド９および露出したＴｉバリア膜２０上に、フォトリソグラフィによりレジストを形成し、エッチングを行うことで、Ｔｉバリアパターン２０を形成する。なお、これ以降、エッチング後のＴｉバリア膜２０をＴｉバリアパターン２０と称する。Ａｌ電極パッド９を形成する際に用いたレジストを、そのまま、またはベーキングを行った後に、流用しても良い。エッチングはアンモニア（ＮＨ₃）過水を用いたウエットエッチングや、塩素系ガスを用いたドライエッチングで行うことができるが、ウエットエッチングを用いることが望ましい。Ａｌ電極パッド９の形成時と同様に、エネルギーを持った水素イオン等がＴｉバリア膜２０近傍まで侵入し、バリア性を低下させることを抑制できる。

Ｔｉバリアパターン２０は、ソースおよびゲートを独立して制御するために、ソースコンタクト部２２（図１参照）、ゲートコンタクト部２３（図２参照）に分離して形成される。また、Ｔｉバリアパターン２０は、素子外周部２４に独立して形成することもできる（図３参照）。これにより、Ｔｉバリアパターン２０は、素子外周部２４の酸化膜を通して侵入していた水素を捕獲することができる。Ｔｉバリアパターン２０の間隔は、レジストの解像度で決められ、およそ０．５μｍよりも大きな間隔で形成される。

Ｔｉバリアパターン２０は、Ａｌ電極パッド９より広い領域に形成される。例えば、ソースコンタクト部２２では、０．２μｍ以上の幅でＡｌ電極パッド９よりはみ出して形成される。また、ゲートコンタクト部２３では、０．２μｍ以上の幅でＡｌ電極パッド９より両側にはみ出して形成される。これにより、素子特性において問題の無い範囲で、層間絶縁膜７の露出部を減らし、水素の侵入を防止することができる。また、Ａｌ電極パッド９よりもはみ出し、Ｔｉバリアパターン２０を形成することで、Ａｌ電極パッド９の側面から透過する水素を吸収することができる。素子外周部２４で電極として機能しない場合は、Ａｌ電極パッド９を形成せず、Ｔｉバリアパターン２０のみを形成することも可能である。

次に、Ａｌ電極パッド９および露出したＴｉバリアパターン２０上にポリイミドを塗布しベーキングを行った後に、レジストを塗布し、露光、現像、レジスト剥離を行うことで膜厚１〜２０μｍのポリイミド膜２１を形成する。ポリイミド膜２１は厚いほど望ましいが、パターン形成が難しくなるため、望ましくは、ポリイミド膜２１の膜厚は５〜１５μｍとなる。

ポリイミド膜２１は、ソースコンタクト部２２およびゲートコンタクト部２３上に開口部を有している（図４参照）。Ｔｉバリアパターン２０上に直接ポリイミドパターン２１を形成することで、酸化珪素（ＳｉＯ₂）や窒化珪素（Ｓｉ₃Ｎ₄）を形成する場合に比べ、プロセス中に水素ガスが発生する機会を抑制し、Ｔｉバリアパターン２０に吸収される水素量を抑え、バリア性の低下を抑制することができる。また、ポリイミド膜２１中に水素を含有させることで、拡散経路を長くし、水素の侵入をさらに抑制することが可能となる。

（実施例）
上述した実施の形態にかかる炭化珪素半導体装置の製造方法にしたがい、二重注入型ＭＯＳＦＥＴを作製した。具体的には、まず、ｎ型ドーピング濃度が２×１０¹⁵／ｃｍ³の高抵抗層を１５μｍの厚さでエピタキシャル成長したｎ^-型炭化珪素基板１を用意した。次に、厚さ１．５μｍのシリコン酸化膜からなるイオン注入マスクを形成し、５００℃の温度でＡｌイオンを注入することによりｐ型ウェル領域２とｐ型耐圧リング形状部１３を形成した。ドーピング濃度を１×１０¹⁶／ｃｍ³、注入深さを１μｍとした。

次に、ｐ型ウェル領域２の中央と素子外周とに開口部を有するシリコン酸化膜からなるイオン注入マスクを形成し、Ａｌイオンを注入することによりｐ型コンタクト領域３を形成した。ドーピング濃度を１×１０¹⁸／ｃｍ³とした。

次に、ｎ^-型炭化珪素基板１をアニール炉に挿入し、Ａｒ雰囲気において１７００℃で５分間の活性化処理を行った。次に、ｐ型ウェル領域２内でｐ型コンタクト領域３の側部に開口を有するシリコン酸化膜からなるイオン注入マスクを形成し、燐イオンを注入することでドーピング濃度が１×１０¹⁹／ｃｍ³のｎ型ソース領域４を形成した。

次に、ｎ^-型炭化珪素基板１を再度アニール炉に挿入し、Ａｒ雰囲気において１７００℃で５分間の活性化処理を行った。次に、ｎ^-型炭化珪素基板１を石英管内に挿入し、酸素（Ｏ₂）を純水に通し、水蒸気（Ｈ₂Ｏ）を含ませた雰囲気において１２００℃で熱酸化処理を行い、ｎ^-型炭化珪素基板１の表面（ｎ^-型炭化珪素エピタキシャル層の表面）にゲート絶縁膜５となるシリコン酸化膜を成長させた。シリコン酸化膜の厚さを７０ｎｍとした。

次に、ＣＶＤ法により０．５μｍの厚さで燐をドープしたポリシリコン膜を形成し、フォトリソグラフィによりポリシリコン膜をパターニングしてゲート電極６を形成した。ゲート電極６は、隣り合うｐ型ウェル領域２をまたぐ領域から、ｐ型ウェル領域２の、ｎ^-型炭化珪素基板１とｎ型ソース領域４とに挟まれた領域にわたって形成した。

次に、ＣＶＤ法により１μｍの厚さでＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を形成し、フォトリソグラフィによりＰＳＧ膜をパターニングして、ゲート電極６を被覆する領域に、層間絶縁膜７を形成した。

次に、６０ｎｍのＮｉ膜をスパッタ法で形成し、ソースコンタクト電極８上に残留するようにＮｉ膜をパターニングした。

次に、ｎ^-型炭化珪素基板１をＲＴＡ炉に挿入し、窒素雰囲気で、カーボンサセプタに設置した熱電対での測定において、毎秒４℃で１０００℃まで昇温し、５分間保持して、Ｎｉパターンをシリサイド化し、ソースコンタクト電極８を形成した。

次に、厚さ１００ｎｍのＴｉ膜と厚さ５μｍのＡｌ膜を同一のスパッタ装置内で連続して形成し、スパッタ装置から取り出した後にまずＡｌ膜を、ウエットエッチングを用いたフォトリソグラフィにより、Ａｌ電極パッド９を形成した。この後、Ｔｉ膜を、ウエットエッチングを用いたフォトリソグラフィにより、Ａｌ電極パッド９よりおよそ３μｍ広がった形状のＴｉバリアパターン２０を形成した。Ａｌ電極パッド９およびＴｉバリアパターン２０は、ソースコンタクト部２２、ゲートコンタクト部２３および素子外周部２４に分離されている。

次に、厚さ１０μｍのポリイミドを塗布し、パターニングを行い、ポリイミド膜２１を形成した。

次に、ｎ^-型炭化珪素基板１の裏側に、Ｔｉ１００ｎｍおよび金（Ａｕ）２００ｎｍを加熱による蒸着法により製膜し、裏面電極１０とした。

以上の工程によりＭＯＳＦＥＴ素子を作製し、２００℃、−３．０ＭＶ／ｃｍの印加条件で１０００時間後、閾値変動量を±０．１Ｖ以下に抑制できることを確認した。

（比較例１）
厚さ１００ｎｍのＴｉ膜と厚さ５μｍのＡｌ膜をスパッタ法で堆積し、はじめにウエットエッチングを用いたフォトリソグラフィによりＡｌ電極パッド９を形成した。Ａｌ電極パッド９をマスクとしてウエットエッチングを行い、Ａｌ電極パッド９の領域よりオーバーエッチングされたＴｉバリアパターン２０を形成した。Ｔｉバリアパターン２０は、Ａｌ電極パッド９より約０．５μｍ狭まった領域に形成した。これ以外は実施例と同じ工程でＭＯＳＦＥＴを作成した。

（比較例２）
厚さ１００ｎｍのＴｉ膜をスパッタ法で堆積しパターニングした後に、厚さ５μｍのＡｌ膜をスパッタ法で堆積しパターニングした以外は実施例と同じ工程でＭＯＳＦＥＴを作成した。つまり、Ｔｉ膜とＡｌ膜を同一のスパッタ装置内で連続して形成しなかった。Ｔｉバリアパターン２０の形成領域およびＡｌ電極パッド９の形成領域は、実施例と同一とした。

（比較例３）
厚さ１００ｎｍのＴｉ膜と厚さ５μｍのＡｌ膜のエッチングを、Ｃｌ₂およびＡｒを用いたドライエッチングで同時に行い、Ｔｉバリアパターン２０の形成領域は、Ａｌ電極パッド９の形成領域と同一とした。これ以外は実施例と同じ工程でＭＯＳＦＥＴを作成した。

（比較例４）
Ｔｉバリアパターン２０およびＡｌ電極パッド９上にポリイミド膜２０を形成しなかった。これ以外は実施例と同じ工程でＭＯＳＦＥＴを作成した。

図６は、実施例と比較例における閾値変動量を示す表である。図６は、本発明の実施例と、比較例１〜４で作製したＭＯＳＦＥＴ素子を、２００℃、−３．０ＭＶ／ｃｍの印加条件で１０００時間駆動した後の閾値変動量である。

比較例１は、Ｔｉバリアパターン２０が、Ａｌ電極パッド９より約０．５μｍ狭まった領域に形成されたため、素子外周部２４の酸化膜を通して侵入していた水素を捕獲することができない。このため、比較例１では、図６に示すように、閾値変動量が±０．３Ｖより大きくなり、閾値変動量を抑えることができなかった。

比較例２は、Ｔｉ膜とＡｌ膜を同一のスパッタ装置内で連続して形成せず、Ｔｉ膜を外気に触れさせたため、Ｔｉ膜における、酸化や水素の吸収を抑制することができなかった。このため、比較例２は、図６に示すように、閾値変動量が±０．５Ｖより大きくなり、閾値変動量を抑えることができなかった。

比較例３は、Ｔｉ膜とＡｌ膜のエッチングをドライエッチングで行ったため、放電により加速された水素イオン等が基板の表面に衝突し、Ｔｉ膜近傍まで侵入し、Ｔｉ膜のバリア性が低下したと推定される。このため、比較例３は、図６に示すように、閾値変動量が±１．０Ｖより大きくなり、閾値変動量を抑えることができなかった。

比較例４は、ポリイミド膜を形成しなかったため、プロセス中に水素ガスが発生する機会を抑制し、Ｔｉ膜に吸収される水素量を抑えることができず、Ｔｉ膜のバリア性の低下を抑制することができなかった。このため、比較例４は、図６に示すように、閾値変動量が±０．５Ｖより大きくなり、閾値変動量を抑えることができなかった。

以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、Ａｌ電極膜上およびＴｉバリア膜上に、ポリイミド膜が積層されている。また、Ａｌ電極膜は、Ｔｉバリア膜より狭い領域に形成される。これにより、プロセス中に水素ガスが発生する機会を抑制し、Ｔｉに吸収される水素量を抑え、水素イオンの層間絶縁膜への侵入を抑制でき、半導体装置の閾値電圧の変動を防止できる。また、Ｔｉバリア膜に吸収されている水素が少ないため、長期間、水素イオンの層間絶縁膜への侵入を抑制でき、長期にわたる駆動信頼性を得ることができる。また、Ａｌ電極膜が、Ｔｉバリア膜より狭い領域に形成されることで、層間絶縁膜の露出部を減らし、水素の侵入を防止することができ、さらに、Ｔｉバリア膜がＡｌ電極膜の側面から透過する水素を吸収することができる。

また、Ｔｉバリア膜を、ソースコンタクト部、ゲートコンタクト部、および、素子外周部に分離することで、素子外周部のＴｉバリア膜により、素子外周部の酸化膜を通して侵入していた水素を捕獲することができる。これにより、水素がソースコンタクト部およびゲートコンタクト部のＴｉバリア膜に侵入することを防ぐことができる。

また、Ａｌ電極膜およびＴｉバリア膜を、ウエットエッチングを用いて形成することで、放電により加速された水素イオン等が基板の表面に衝突し、Ｔｉ膜近傍まで侵入することを防止できる。これにより、Ｔｉ膜のバリア性が低下することを防止できる。

また、Ａｌ電極膜およびＴｉバリア膜を、外気に触れさせず連続的に形成することで、Ｔｉ膜における、酸化や水素の吸収を抑制することができる。これにより、Ｔｉバリア膜の水素吸蔵能力の劣化を抑えることができる。

また、本発明の実施の形態では、二重注入型ＭＯＳＦＥＴを例に説明したが、これに限らず、ＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、半導体基板のおもて面側から裏面側に電流を流す縦型半導体装置に適し、例えば、パワーデバイス等の電力用半導体装置や、産業用のモーター制御やエンジン制御に使用されるパワー半導体装置に有用である。

１ ｎ^-型炭化珪素基板
２ ｐ型ウェル領域
３ ｐ型コンタクト領域
４ ｎ型ソース領域
５ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
８ ソースコンタクト電極
９ Ａｌ電極膜（Ａｌ電極パッド）
１０ 裏面電極
１１ 酸化珪素膜
１３ ｐ型耐圧リング形状部
２０ Ｔｉバリア膜（Ｔｉバリアパターン）
２１ ポリイミド膜
２２ ソースコンタクト部
２３ ゲートコンタクト部
２４ 素子外周部
２５ ポリイミド開口

Claims (7)

1. シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板と、
   前記第１導電型ワイドバンドギャップ半導体基板の表面層に選択的に設けられた第２導電型半導体領域と、
   前記第２導電型半導体領域の表面層に選択的に設けられた第１導電型半導体領域と、
   前記第１導電型ワイドバンドギャップ半導体基板の、前記第２導電型半導体領域に挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記第２導電型半導体領域および前記第１導電型半導体領域に接するソース電極と、
   前記ゲート電極を覆う層間絶縁膜と、
   前記第１導電型ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、
   ソースコンタクト部とゲートコンタクト部とに分離され、前記層間絶縁膜、前記ソース電極および前記層間絶縁膜の開口部に接するＴｉを含むバリア膜と、
   前記ソースコンタクト部と前記ゲートコンタクト部とに分離され、下面全体を前記バリア膜と接し、前記バリア膜より狭い領域に設けられたＡｌを含む表面電極と、
   前記表面電極と前記バリア膜とに接するポリイミド膜と、
   を備えることを特徴とする半導体装置。
2. 前記バリア膜は、前記ソースコンタクト部と、前記ゲートコンタクト部と、前記ソースコンタクト部および前記ゲートコンタクト部以外の領域とに、それぞれ分離して設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体装置が、プレーナＭＯＳ又はトレンチＭＯＳであることを特徴とする請求項１に記載の半導体装置。
4. シリコンよりもバンドギャップが広い半導体からなる第１導電型ワイドバンドギャップ半導体基板の表面層に第２導電型半導体領域を選択的に形成する工程と、
   前記第２導電型半導体領域の表面層に第１導電型半導体領域を選択的に形成する工程と、
   前記第１導電型ワイドバンドギャップ半導体基板の、前記第２導電型半導体領域に挟まれた部分の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記第２導電型半導体領域および前記第１導電型半導体領域に接するソース電極を形成する工程と、
   前記ゲート電極を覆う層間絶縁膜を形成する工程と、
   前記半導体基板の裏面にドレイン電極を形成する工程と、
   前記層間絶縁膜、前記ソース電極および前記層間絶縁膜の開口部に接するＴｉを含むバリア膜を、ソースコンタクト部とゲートコンタクト部とに分離させて形成する工程と、
   下面全体を前記バリア膜と接するＡｌを含む表面電極を、前記バリア膜より狭い領域に、前記ソースコンタクト部と前記ゲートコンタクト部とに分離させて形成する工程と、
   前記表面電極および前記バリア膜に接するポリイミド膜を前記バリア膜のパターニング後に形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 前記バリア膜を形成する工程は、前記バリア膜を前記ソースコンタクト部と、前記ゲートコンタクト部と、前記ソースコンタクト部および前記ゲートコンタクト部以外の領域とに、それぞれ分離して形成することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記バリア膜を形成する工程および前記表面電極を形成する工程は、ウエットエッチングを用いることを特徴とする請求項４または５に記載の半導体装置の製造方法。
7. 前記バリア膜を形成する工程および前記表面電極を形成する工程は、前記バリア膜および前記表面電極を、製造装置内で連続的に形成することを特徴とする請求項４〜６のいずれか一つに記載の半導体装置の製造方法。

Images