JP2017174484A - 半導体記憶装置 - Google Patents

Abstract

【課題】リーク電流を遮断すること。
【解決手段】本発明に係る半導体記憶装置１０は、第１のワード線と、第１のソース線と、ビット線とに接続される第１のトランジスタ１１０を有する第１のメモリセルと、第２のワード線と、第２のソース線と、ビット線とに接続される第２のトランジスタ１２０を有する第２のメモリセル１２と、第１のトランジスタ１１０と同一構造であり、ダミーワード線と、ダミーソース線と、ダミービット線とに接続されるダミートランジスタ１３と、第１のメモリセル１１にデータを書き込むための所定電圧を第１のワード線に印加する場合、ダミービット線を第２のソース線と接続し、上記所定電圧を第１のダミーワード線に印加する電圧制御回路１４とを備える。
【選択図】図１７

Description

本発明は、半導体記憶装置に関し、例えばメモリセルにデータを書き込むときに発生するリーク電流を遮断する技術に関する。

特許文献１には、メモリセルのソース−ドレイン間に一定の電流を流して書き込みを行う回路が開示されている。この回路では、選択ソース線にソース電圧を印加し、選択ワード線にゲート電圧を印加することで、電流源回路により選択ソース線−選択セルのソース−選択セルのドレイン−選択ビット線の経路で予め設定された定電流を流す。このとき、選択メモリセルに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択メモリセルにデータが書き込まれる。

これに対して、特許文献２には、非選択メモリセルが流すリーク電流を遮断することを目的とした半導体メモリが開示されている。この半導体メモリでは、データがプログラムされるメモリセルを含むメモリセルの行に接続されたソース線を高レベル電圧に設定するとともに、データがプログラムされないメモリセルの行に接続されたソース線を選択ゲート線の低レベル電圧より高く、かつ非選択のビット線の高レベル電圧より低く設定する。

特開２００５−２７６３４７号公報 特開２０１１−１７０９４１号公報

しかし、非選択メモリセルにおいて、ソース線に印加される電圧が、ビット線に印加される電圧よりも低すぎても高すぎてもサブスレッショルド・リーク電流を完全には遮断できないという問題がある。以下、図１９〜図２１を参照して、そのような問題が発生する例について説明する。なお、以下の説明は、本願発明者が独自に検討した内容であり、従来技術を説明するものではない。

図１９に示す例では、非選択セクタのメモリセルは、消去状態とされており、制御ゲート線、ソース線及びワード線に０Ｖの電圧が印加されている。なお、消去状態とは、メモリセルにデータとして“１”が書き込まれている状態である。そして、選択セクタのメモリセルに書き込みを行う場合、選択セクタのメモリセルは、制御ゲート線に１０．５Ｖの電圧が印加され、ソース線に４．５Ｖの電圧が印加され、ワード線に１Ｖの電圧が印加されるものとする。ここで、選択セクタのメモリセルの選択トランジスタの閾値電圧が０．６Ｖであるものとする。なお、ここでは、閾値電圧は、選択トランジスタが１μＡの書き込み電流を流すのに必要なゲート−ソース間電圧（Ｖｇｓ）である。

この場合、ビット線の電圧は、選択セクタのメモリセルのワード線に印加された電圧（１Ｖ）よりも選択トランジスタの閾値電圧（０．６Ｖ）だけ低い電圧（０．４Ｖ）になる。よって、非選択セクタのメモリセルでは、ソース線に印加される電圧（０Ｖ）よりも、ビット線に印加される電圧（０．４Ｖ）の方が高い。そして、消去状態のメモリセルでは、メモリトランジスタのフローティングゲートの下にチャネルが形成されているため、ビット線からソース線に向かってサブスレッショルド・リーク電流が流れる。

ここで、１ビット分のメモリセルあたりのリーク電流は、微小（例えばｐＡオーダー）である。ここで、図１９では、説明の簡略化のため、２つのメモリセルが含まれるセクタが３つ存在する例について示している。しかしながら、ビット線には、通常であれば、例えば１Ｋビット分のメモリセルが繋がっている。したがって、ビット線に接続される全ての非選択メモリセルのリーク電流の合計は、μＡオーダーとなる（図１９では例えば０．２μＡ）。なお、図１９に示すビット線の電圧（０．４Ｖ）は、リーク電流がない場合の電圧値であり、実際にはリーク電流によって低下する（例えば０．３Ｖに低下する）。

これに対して、図２０に示すように、非選択セクタのメモリセルのソース線に０．１Ｖの電圧を印加したものとする。しかしながら、このように、ソース線に電圧を印加したとしても、ソース線に印加される電圧（０．１Ｖ）が、ビット線に印加される電圧（０．４Ｖ）よりも低すぎる場合には、サブスレッショルド・リーク電流を完全に遮断することができない。なお、図２０に示すビット線の電圧（０．４Ｖ）は、リーク電流がない場合の電圧値であり、実際にはリーク電流によって低下する（例えば０．３５Ｖに低下する）。

一方で、図２１に示すように、非選択セクタのメモリセルのソース線に１．５Ｖの電圧を印加したものとする。しかしながら、このように、ソース線に印加される電圧（１．５Ｖ）が、ビット線に印加される電圧（０．４Ｖ）よりも高すぎる場合には、逆に、ソース線からビット線に向かってサブスレッショルド・リーク電流が流れる。なお、図２１に示すビット線の電圧（０．４Ｖ）は、リーク電流がない場合の電圧値であり、実際にはリーク電流によって上昇する（例えば０．５Ｖに上昇する）。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体記憶装置は、第１のメモリセルにデータを書き込むための所定電圧を第１のメモリセルに接続されるワード線に印加する場合、ダミートランジスタに接続されるダミービット線を第２のメモリセルに接続されるソース線と接続し、上記所定電圧をダミートランジスタのダミーワード線に印加するものである。

前記一実施の形態によれば、リーク電流を遮断することができる。

実施の形態１に係る半導体記憶装置の構成を示す図である。 実施の形態１に係るメモリセルアレイの構成を示す図である。 実施の形態１に係るメモリセルアレイにおける、最外周からの距離と、ゲートポリシリコン高さとの関係を示す図である。 実施の形態１に係る半導体記憶装置の書き込み動作を示すタイミングチャートである。 実施の形態１に係る書き込み回路と、電圧バッファ回路の周辺回路の詳細な構成を示す図である。 実施の形態１の変形例に係る半導体記憶装置の書き込み動作を示すタイミングチャートである。 書き込みをしているメモリセルにおける、ビット線の電圧の温度依存性を示す図である。 実施の形態２に係る半導体記憶装置の構成を示す図である。 目ずれの影響による偶数ワード線と奇数ワード線のメモリセルの各々への書き込み時のビット線の電圧の差を示す図である。 実施の形態３に係る半導体記憶装置の構成を示す図である。 実施の形態３に係る半導体記憶装置の書き込み動作を示すタイミングチャートである。 実施の形態３に係る書き込み回路と、定電流回路と、電圧バッファ回路の周辺回路の詳細な構成を示す図である。 実施の形態３の変形例に係る半導体記憶装置の書き込み動作を示すタイミングチャートである。 実施の形態４に係る半導体記憶装置の構成を示す図である。 実施の形態４に係る半導体記憶装置の書き込み動作（“０”を書き込む場合）を示すタイミングチャートである。 実施の形態４に係る半導体記憶装置の書き込み動作（“１”を書き込む場合）を示すタイミングチャートである。 実施の形態１〜３に係る半導体記憶装置の概略構成を示す図である。 実施の形態４に係る半導体記憶装置の概略構成を示す図である。 第１の比較例に係る半導体記憶装置を示す図である。 第２の比較例に係る半導体記憶装置を示す図である。 第３の比較例に係る半導体記憶装置を示す図である。

以下、図面を参照しながら、好適な実施の形態について説明する。以下の実施の形態に示す具体的な数値等は、実施の形態の理解を容易とするための例示にすぎず、特に断る場合を除き、それに限定されるものではない。例えば、以下の実施の形態で例示する電流値及び電圧値も、それらに限定されるものではなく、異なる値を任意に予め定めるようにしてもよい。また、以下の記載及び図面では、説明の明確化のため、当業者にとって自明な事項については、適宜、省略及び簡略化がなされている。

＜実施の形態１＞
（実施の形態１の構成）
以下、図面を参照して、実施の形態１について説明する。まず、図１を参照して、本実施の形態１に係る半導体記憶装置１の構成について説明する。半導体記憶装置１は、不揮発性の半導体記装置である。半導体記憶装置１は、より具体的には、不揮発性メモリ（フラッシュメモリ）である。

図１に示すように、半導体記憶装置１は、複数のメモリセルＭＣ０〜ＭＣ７と、複数のダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１と、複数のワード線ドライバＷＬＤＲＶ１〜ＷＬＤＲＶ３、ＷＬＤＲＶｄｍｙ０と、複数の制御ゲート線ドライバＣＧＤＲＶ０、ＣＧＤＲＶ１、ＣＧＤＲＶｄｍｙと、複数のソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１、ＳＬＤＲＶｄｍｙと、複数の書き込み回路ＷＣ、ＷＣｄｍｙと、電圧バッファ回路ＢＵＦとを有する。

また、半導体記憶装置１は、複数のワード線ＷＬ０〜ＷＬ３と、ダミーワード線ＷＬｄｍｙ０と、複数の制御ゲート線ＣＧ０、ＣＧ１と、ダミー制御ゲート線ＣＧｄｍｙと、複数のソース線ＳＬ０、ＳＬ１と、ダミーソース線ＳＬｄｍｙと、複数のビット線ＢＬ０、ＢＬ１と、ダミービット線ＢＬｄｍｙとを有する。

なお、半導体記憶装置１は、構成を簡略化して図示している。半導体記憶装置１は、実際には、図１に示すダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１以外にも、さらに多くのダミーメモリセルを示しているが、それらに対する符号の図示は省略している。また、半導体記憶装置１は、実際には、さらに多くのワード線、制御ゲート線、ソース線及びビット線を有しているが、それらの図示も省略している。また、半導体記憶装置１は、それらの数に応じて、さらに多くのメモリセル、ダミーメモリセル、ワード線ドライバ、制御ゲート線ドライバ及びソース線ドライバ等を有しているが、それらの図示も省略している。

すなわち、メモリセルＭＣ０〜ＭＣ７を含む複数のメモリセルと、ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１を含む複数のダミーメモリセルとによってメモリセルアレイが構成されている。

メモリセルＭＣ０は、選択トランジスタＳＴ０と、メモリトランジスタＭＴ０とを有する。選択トランジスタＳＴ０は、読み出し動作時及び書き込み動作時の各々で、データを読み出す又はデータを書き込むメモリセルを選択するためのトランジスタである。メモリトランジスタＭＴ０は、データを記憶するためのトランジスタである。メモリトランジスタＭＴ０は、電荷を蓄積するためのフローティングゲートと、制御ゲート線ＣＧ０に接続される制御ゲートとを有する。なお、電荷蓄積方式として、チャージトラップ膜を用いてもよい。一方、選択トランジスタＳＴ０は、ワード線ＷＬ０に接続される制御ゲートを有するが、電荷を蓄積するためのフローティングゲートは有さない。他のメモリセルＭＣ１〜ＭＣ７も、メモリセルＭＣ０と同一構造である。すなわち、メモリセルＭＣ１〜ＭＣ７の各々は、選択トランジスタＳＴ１〜ＳＴ７の各々、及び、メモリトランジスタＭＴ１〜ＭＴ７の各々を有する。

なお、以下の説明では、特に断る場合を除き、データの書き込みと言った場合には、メモリセルにデータとして“０”を書き込むことを言う。

ここで、図１の横方向を「行」と定義し、図１の縦方向を「列」と定義して説明する。メモリセルアレイにおいて、メモリセルＭＣ０〜ＭＣ３は同一の列に属し、メモリセルＭＣ４〜ＭＣ７は同一の列に属する。また、メモリセルアレイにおいて、メモリセルＭＣ０、ＭＣ４は同一の行に属し、メモリセルＭＣ１、ＭＣ５は同一の行に属し、メモリセルＭＣ２、ＭＣ６は同一の行に属し、メモリセルＭＣ３、ＭＣ７は同一の行に属する。

同一の行に属するメモリセルは、同一のワード線が接続されている。奇数行目の同一の行に属するメモリセルと、その次の偶数行目の同一の行に属するメモリセルは、同一の制御ゲート線と、同一のソース線とが接続されている。同一の列に属するメモリセルは、同一のビット線が接続されている。

より具体的には、メモリセルＭＣ０、ＭＣ１、ＭＣ４、ＭＣ５のメモリトランジスタＭＴ０、ＭＴ１、ＭＴ４、ＭＴ５の第１の端子は、制御ゲート線ＣＧ０が接続されている。メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７のメモリトランジスタＭＴ２、ＭＴ３、ＭＴ６、ＭＴ７の第１の端子は、制御ゲート線ＣＧ１が接続されている。

メモリセルＭＣ０、ＭＣ４の選択トランジスタＳＴ０、ＳＴ４の第１の端子は、ワード線ＷＬ０が接続されている。メモリセルＭＣ１、ＭＣ５の選択トランジスタＳＴ１、ＳＴ５の第１の端子は、ワード線ＷＬ１が接続されている。メモリセルＭＣ２、ＭＣ６の選択トランジスタＳＴ２、ＳＴ６の第１の端子は、ワード線ＷＬ２が接続されている。メモリセルＭＣ３、ＭＣ７の選択トランジスタＳＴ３、ＳＴ７の第１の端子は、ワード線ＷＬ３が接続されている。第１の端子は、ゲート（制御ゲート）として機能する。

メモリセルＭＣ０、ＭＣ１、ＭＣ４、ＭＣ５のメモリトランジスタＭＴ０、ＭＴ１、ＭＴ４、ＭＴ５の第２の端子は、ソース線ＳＬ０が接続されている。メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７のメモリトランジスタＭＴ２、ＭＴ３、ＭＴ６、ＭＴ７の第２の端子は、ソース線ＳＬ１が接続されている。

メモリセルＭＣ０、ＭＣ１、ＭＣ４、ＭＣ５の選択トランジスタＳＴ０、ＳＴ１、ＳＴ４、ＳＴ５の第２の端子の各々は、メモリトランジスタＭＴ０、ＭＴ１、ＭＴ４、ＭＴ５の各々を介して、ソース線ＳＬ０が接続されている。メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７の選択トランジスタＳＴ２、ＳＴ３、ＳＴ６、ＳＴ７の第２の端子の各々は、メモリトランジスタＭＴ２、ＭＴ３、ＭＴ６、ＭＴ７の各々を介して、ソース線ＳＬ１が接続されている。

メモリセルＭＣ０〜ＭＣ３の選択トランジスタＳＴ０〜ＳＴ３の第３の端子は、ビット線ＢＬ０が接続されている。メモリセルＭＣ４〜ＭＣ７の選択トランジスタＳＴ４〜ＳＴ７の第３の端子は、ビット線ＢＬ１が接続されている。

メモリセルＭＣ０〜ＭＣ３のメモリトランジスタＭＴ０〜ＭＴ３の第３の端子の各々は、選択トランジスタＳＴ０〜ＳＴ３の各々を介して、ビット線ＢＬ０が接続されている。メモリセルＭＣ４〜ＭＣ７のメモリトランジスタＭＴ４〜ＭＴ７の第３の端子の各々は、選択トランジスタＳＴ４〜ＳＴ７の各々を介して、ビット線ＢＬ１が接続されている。

すなわち、選択トランジスタＳＴ０〜ＳＴ７の第２の端子の各々は、メモリトランジスタＭＴ０〜ＭＴ７の第３の端子の各々と接続されている。第２の端子及び第３の端子は、ソース又はドレインとして機能する。例えば、書き込み動作時には、ビット線の電圧よりもソース線の電圧の方が高くなり、第２の端子がドレインとして機能し、第３の端子がソースとして機能する。一方、読み出し動作時には、ソース線の電圧よりもビット線の電圧の方が高くなり、第２の端子がソースとして機能し、第３の電圧がドレインとして機能する。

ここで、半導体記憶装置１は、複数のセクタを有する。図１の例では、第１のセクタ（図１の「セクタ０」）は、メモリセルＭＣ０、ＭＣ１、ＭＣ４、ＭＣ５を有する。第２のセクタ（図１の「セクタ１」）は、メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７を有する。

ワード線ドライバＷＬＤＲＶ０は、ワード線ＷＬ０が接続されている。ワード線ドライバＷＬＤＲＶ０は、ワード線ＷＬ０に接続されたメモリセルＭＣ０、ＭＣ４のいずれかにデータを書き込む場合、ワード線ＷＬ０に高レベルの電圧（１Ｖ）を印加する。一方、ワード線ドライバＷＬＤＲＶ０は、ワード線ＷＬ０に接続されたメモリセルＭＣ０、ＭＣ４のいずれにもデータを書き込まない場合には、ワード線ＷＬ０に低レベルの電圧（０Ｖ）を印加する。なお、このように、同一の回路に関して、「高レベルの電圧」及び「低レベルの電圧」と言った場合には、「高レベルの電圧」は第１の電圧を意味し、「低レベルの電圧」は第１の電圧よりも低い第２の電圧を意味する。これについては、以降の説明でも同様である。

ワード線ドライバＷＬＤＲＶ１は、ワード線ＷＬ１が接続されている。ワード線ドライバＷＬＤＲＶ１は、ワード線ＷＬ１に接続されたメモリセルＭＣ１、ＭＣ５のいずれかにデータを書き込む場合、ワード線ＷＬ１に高レベルの電圧（１Ｖ）を印加する。一方、ワード線ドライバＷＬＤＲＶ１は、ワード線ＷＬ１に接続されたメモリセルＭＣ１、ＭＣ５のいずれにもデータを書き込まない場合には、ワード線ＷＬ１に低レベルの電圧（０Ｖ）を印加する。

ワード線ドライバＷＬＤＲＶ２は、ワード線ＷＬ２が接続されている。ワード線ドライバＷＬＤＲＶ２は、ワード線ＷＬ２に接続されたメモリセルＭＣ２、ＭＣ６のいずれかにデータを書き込む場合、ワード線ＷＬ２に高レベルの電圧（１Ｖ）を印加する。一方、ワード線ドライバＷＬＤＲＶ２は、ワード線ＷＬ２に接続されたメモリセルＭＣ２、ＭＣ６のいずれにもデータを書き込まない場合には、ワード線ＷＬ２に低レベルの電圧（０Ｖ）を印加する。

ワード線ドライバＷＬＤＲＶ３は、ワード線ＷＬ３が接続されている。ワード線ドライバＷＬＤＲＶ３は、ワード線ＷＬ３に接続されたメモリセルＭＣ３、ＭＣ７のいずれかにデータを書き込む場合、ワード線ＷＬ３に高レベルの電圧（１Ｖ）を印加する。一方、ワード線ドライバＷＬＤＲＶ３は、ワード線ＷＬ３に接続されたメモリセルＭＣ３、ＭＣ７のいずれにもデータを書き込まない場合には、ワード線ＷＬ３に低レベルの電圧（０Ｖ）を印加する。

制御ゲート線ドライバＣＧＤＲＶ０は、制御ゲート線ＣＧ０が接続されている。制御ゲート線ドライバＣＧＤＲＶ０は、制御ゲート線ＣＧ０に接続されたメモリセルＭＣ０、ＭＣ１、ＭＣ４、ＭＣ５のいずれかにデータを書き込む場合、制御ゲート線ＣＧ０に高レベルの電圧（１０．５Ｖ）を印加する。一方、制御ゲート線ドライバＣＧＤＲＶ０は、制御ゲート線ＣＧ０に接続されたメモリセルＭＣ０、ＭＣ１、ＭＣ４、ＭＣ５のいずれにもデータを書き込まない場合には、制御ゲート線ＣＧ０に低レベルの電圧（０Ｖ）を印加する。

制御ゲート線ドライバＣＧＤＲＶ１は、制御ゲート線ＣＧ１が接続されている。制御ゲート線ドライバＣＧＤＲＶ１は、制御ゲート線ＣＧ１に接続されたメモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７のいずれかにデータを書き込む場合、制御ゲート線ＣＧ１に高レベルの電圧（１０．５Ｖ）を印加する。一方、制御ゲート線ドライバＣＧＤＲＶ１は、制御ゲート線ＣＧ１に接続されたメモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７のいずれにもデータを書き込まない場合には、制御ゲート線ＣＧ１に低レベルの電圧（０Ｖ）を印加する。

ソース線ドライバＳＬＤＲＶ０は、ソース線ＳＬ０が接続されている。ソース線ドライバＳＬＤＲＶ０は、ソース線ＳＬ０に接続されたメモリセルＭＣ０、ＭＣ１、ＭＣ４、ＭＣ５のいずれかにデータを書き込む場合、ソース線ＳＬ０に高レベルの電圧（４．５Ｖ）を印加する。一方、ソース線ドライバＳＬＤＲＶ０は、ソース線ＳＬ０に接続されたメモリセルＭＣ０、ＭＣ１、ＭＣ４、ＭＣ５のいずれにもデータを書き込まない場合には、ソース線ＳＬ０に低レベルの電圧（電圧値は後述）を印加する。

ソース線ドライバＳＬＤＲＶ１は、ソース線ＳＬ１が接続されている。ソース線ドライバＳＬＤＲＶ１は、ソース線ＳＬ１に接続されたメモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７のいずれかにデータを書き込む場合、ソース線ＳＬ１に高レベルの電圧（４．５Ｖ）を印加する。一方、ソース線ドライバＳＬＤＲＶ１は、ソース線ＳＬ１に接続されたメモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７のいずれにもデータを書き込まない場合には、ソース線ＳＬ１に低レベルの電圧（電圧値は後述）を印加する。

書き込み回路ＷＣは、ビット線ＢＬ０、ＢＬ１が接続されている。書き込み回路ＷＣは、ビット線ＢＬ０に接続されたメモリセルＭＣ０〜ＭＣ３のいずれかにデータを書き込む場合、メモリセルＭＣ０〜ＭＣ７に誤書き込みが行われない電圧レベルの電圧（１．５Ｖ）を、全てのビット線ＢＬ０、ＢＬ１に印加する。その後、書き込み回路ＷＣは、ビット線ＢＬ１に接続されたメモリセルＭＣ４〜ＭＣ７のいずれにもデータを書き込まず、かつ、ビット線ＢＬ０に接続されたメモリセルＭＣ０〜ＭＣ３のいずれかにデータを書き込む場合、ビット線ＢＬ０に定電流（１μＡ）を印加するとともに、ビット線ＢＬ１には上記電圧の印加を継続する。一方、書き込み回路ＷＣは、ビット線ＢＬ０に接続されたメモリセルＭＣ０〜ＭＣ３のいずれにもデータを書き込まず、かつ、ビット線ＢＬ１に接続されたメモリセルＭＣ４〜ＭＣ７のいずれかにデータを書き込む場合、ビット線ＢＬ１に定電流（１μＡ）を印加するとともに、ビット線ＢＬ０には上記電圧の印加を継続する。

より具体的には、書き込み回路ＷＣは、スイッチＷＳＷ０〜ＷＳＷ３と、電流源回路ＷＣＣ０と、電源電圧回路ＷＶＣ０、ＷＶＣ１とを有する。ビット線ＢＬ０は、スイッチＷＳＷ０を介して電流源回路ＷＣＣ０に接続されており、スイッチＷＳＷ１を介して電源電圧回路ＷＶＣ０に接続されている。ビット線ＢＬ１は、スイッチＷＳＷ２を介して電流源回路ＷＣＣ０に接続されており、スイッチＷＳＷ３を介して電源電圧回路ＷＶＣ１に接続されている。電流源回路ＷＣＣ０は、グランドと接続されている。言い換えると、ビット線ＢＬ０は、スイッチＷＳＷ０及び電流源回路ＷＣＣ０を介してグランドと接続されており、ビット線ＢＬ１は、スイッチＷＳＷ２及び電流源回路ＷＣＣ０を介してグランドと接続されている。

スイッチＷＳＷ０とスイッチＷＳＷ１は、排他的にオンにされる。すなわち、書き込み回路ＷＣは、ビット線ＢＬ０に定電流を印加する場合、スイッチＷＳＷ０をオンにするとともに、スイッチＷＳＷ１をオフにする。これにより、ビット線ＢＬ０に対して電流源回路ＷＣＣ０が電気的に接続され、電源電圧回路ＷＶＣ０が電気的に非接続となり、ビット線ＢＬ０に電流源回路ＷＣＣ０が生成した定電流（１μＡ）が印加される。一方、書き込み回路ＷＣは、ビット線ＢＬ０に電圧を印加する場合、スイッチＷＳＷ０をオフにするとともに、スイッチＷＳＷ１をオンにする。これにより、ビット線ＢＬ０に対して電流源回路ＷＣＣ０が電気的に非接続となり、電源電圧回路ＷＶＣ０が電気的に接続され、ビット線ＢＬ０に電源電圧回路ＷＶＣ１が生成した電圧（１．５Ｖ）が印加される。

例えば、スイッチＷＳＷ０は、Ｎ型ＭＯＳトランジスタであり、スイッチＷＳＷ１は、Ｐ型ＭＯＳトランジスタである。そして、スイッチＷＳＷ０及びスイッチＷＳＷ１のゲートに同一のゲート電圧を印加することで、上述の排他的なオンが可能とされている。

スイッチＷＳＷ２とスイッチＷＳＷ３は、排他的にオンにされる。すなわち、書き込み回路ＷＣは、ビット線ＢＬ１に定電流を印加する場合、スイッチＷＳＷ２をオンにするとともに、スイッチＷＳＷ３をオフにする。これにより、ビット線ＢＬ１に対して電流源回路ＷＣＣ０が電気的に接続され、電源電圧回路ＷＶＣ１が電気的に非接続となり、ビット線ＢＬ１に電流源回路ＷＣＣ０が生成した定電流（１μＡ）が印加される。一方、書き込み回路ＷＣは、ビット線ＢＬ１に電圧を印加する場合、スイッチＷＳＷ２をオフにするとともに、スイッチＷＳＷ３をオンにする。これにより、ビット線ＢＬ１に対して電流源回路ＷＣＣ０が電気的に非接続となり、電源電圧回路ＷＶＣ１が電気的に接続され、ビット線ＢＬ１に電源電圧回路ＷＶＣ１が生成した電圧（１．５Ｖ）が印加される。

例えば、スイッチＷＳＷ２は、Ｎ型ＭＯＳトランジスタであり、スイッチＷＳＷ３は、Ｐ型ＭＯＳトランジスタである。そして、スイッチＷＳＷ２及びスイッチＷＳＷ３のゲートに同一のゲート電圧を印加することで、上述の排他的なオンが可能とされている。

ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１は、メモリセルＭＣ０〜ＭＣ７と同一構造である。すなわち、ダミーメモリセルＭＣｄｍｙ０は、メモリトランジスタＭＴｄｍｙ０と、選択トランジスタＳＴｄｍｙ０とを有する。また、ダミーメモリセルＭＣｄｍｙ１は、メモリトランジスタＭＴｄｍｙ１と、選択トランジスタＳＴｄｍｙ１とを有する。

よって、メモリトランジスタＭＴ０〜ＭＴ７、ＭＴｄｍｙ０、ＭＴｄｍｙ１の各々は、同一構造である。選択トランジスタＳＴ０〜ＳＴ７、ＳＴｄｍｙ０、ＳＴｄｍｙ１の各々は、同一構造である。

ダミーメモリセルＭＣｄｍｙ０は、ダミーワード線ＷＬｄｍｙ０、ダミー制御ゲート線ＣＧｄｍｙ、ダミーソース線ＳＬｄｍｙ、及び、ダミービット線ＢＬｄｍｙが接続されている。ダミーメモリセルＭＣｄｍｙ１は、ダミー制御ゲート線ＣＧｄｍｙ、ダミーソース線ＳＬｄｍｙ、及び、ダミービット線ＢＬｄｍｙが接続されている。なお、ダミーメモリセルＭＣｄｍｙ１には、ダミーワード線は接続されない。

より具体的には、ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１のメモリトランジスタＭＴｄｍｙ０、ＭＴｄｍｙ１の第１の端子は、ダミー制御ゲート線ＣＧｄｍｙが接続されている。ダミーメモリセルＭＣｄｍｙ０の選択トランジスタＳＴｄｍｙ０の第１の端子は、ダミーワード線ＷＬｄｍｙ０が接続されている。ダミーメモリセルＭＣｄｍｙ１の選択トランジスタＳＴｄｍｙ１の第１の端子は、グランドに接続されている。第１の端子は、ゲート（制御ゲート）として機能する。

ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１のメモリトランジスタＭＴｄｍｙ０、ＭＴｄｍｙ１の第２の端子は、ダミーソース線ＳＬｄｍｙが接続されている。ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１の選択トランジスタＳＴｄｍｙ０、ＳＴｄｍｙ１の第２の端子の各々は、メモリトランジスタＭＴｄｍｙ０、ＭＴｄｍｙ１の各々を介して、ダミーソース線ＳＬｄｍｙが接続されている。

ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１のメモリトランジスタＭＴｄｍｙ０、ＭＴｄｍｙ１の第３の端子の各々は、選択トランジスタＳＴｄｍｙ０、ＳＴｄｍｙ１の各々を介して、ダミービット線ＢＬｄｍｙが接続されている。ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１の選択トランジスタＳＴｄｍｙ０、ＳＴｄｍｙ１の第３の端子は、ダミービット線ＢＬｄｍｙが接続されている。

すなわち、選択トランジスタＳＴｄｍｙ０、ＳＴｄｍｙ１の第２の端子の各々は、メモリトランジスタＭＴ０ｄｍｙ０、ＭＴｄｍｙ１の第３の端子の各々と接続されている。第２の端子及び第３の端子は、ソース又はドレインとして機能する。例えば、ダミービット線ＢＬｄｍｙの電圧よりもダミーソース線ＳＬｄｍｙの電圧の方が高い場合には、第２の端子がドレインとして機能し、第３の端子がソースとして機能する。一方、ダミーソース線ＳＬｄｍｙの電圧よりもダミービット線ＢＬｄｍｙの電圧の方が高い場合には、第２の端子がソースとして機能し、第３の電圧がドレインとして機能する。

ワード線ドライバＷＬＤＲＶｄｍｙ０は、ワード線ドライバＷＬＤＲＶ０〜ＷＬＤＲＶ３と同一構造である。ワード線ドライバＷＬＤＲＶｄｍｙ０は、ダミーワード線ＷＬｄｍｙ０が接続されている。メモリセルＭＣ０〜ＭＣ７のいずれかにデータを書き込む場合、ダミーワード線ＷＬｄｍｙ０に高レベルの電圧（１Ｖ）を印加する。一方、ワード線ドライバＷＬＤＲＶｄｍｙ０は、メモリセルＭＣ０〜ＭＣ７のいずれにもデータを書き込まない場合には、ダミーワード線ＷＬｄｍｙ０に低レベルの電圧（０Ｖ）を印加する。

制御ゲート線ドライバＣＧＤＲＶｄｍｙは、制御ゲート線ドライバＣＧＤＲＶ０、ＣＧＤＲＶ１と同一構造である。制御ゲート線ドライバＣＧＤＲＶｄｍｙは、ダミー制御ゲート線ＣＧｄｍｙが接続されている。制御ゲート線ドライバＣＧＤＲＶｄｍｙは、メモリセルＭＣ０〜ＭＣ７のいずれかにデータを書き込む場合、ダミー制御ゲート線ＣＧｄｍｙに高レベルの電圧（１０．５Ｖ）を印加する。一方、制御ゲート線ドライバＣＧＤＲＶｄｍｙは、メモリセルＭＣ０〜ＭＣ７のいずれにもデータを書き込まない場合には、ダミー制御ゲート線ＣＧｄｍｙに低レベルの電圧（０Ｖ）を印加する。

ソース線ドライバＳＬＤＲＶｄｍｙは、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１と同一構造である。ソース線ドライバＳＬＤＲＶｄｍｙは、ダミーソース線ＳＬｄｍｙが接続されている。ソース線ドライバＳＬＤＲＶｄｍｙは、メモリセルＭＣ０〜ＭＣ７のいずれかにデータを書き込む場合、ダミーソース線ＳＬｄｍｙに高レベルの電圧（４．５Ｖ）を印加する。一方、ソース線ドライバＳＬＤＲＶｄｍｙは、メモリセルＭＣ０〜ＭＣ７のいずれにもデータを書き込まない場合には、ダミーソース線ＳＬｄｍｙに低レベルの電圧（０Ｖ）を印加する。

より具体的には、ソース線ドライバＳＬＤＲＶｄｍｙは、スイッチＳＳＷｄｍｙ０、ＳＳＷｄｍｙ１と、電源電圧回路ＳＶＣｄｍｙとを有する。ダミーソース線ＳＬｄｍｙは、スイッチＳＳＷｄｍｙ０を介して電源電圧回路ＳＶＣｄｍｙに接続されており、スイッチＳＳＷｄｍｙ１を介してグランドに接続されている。

スイッチＳＳＷｄｍｙ０とスイッチＳＳＷｄｍｙ１は、排他的にオンにされる。すなわち、ソース線ドライバＳＬＤＲＶｄｍｙは、ダミーソース線ＳＬｄｍｙに高レベルの電圧を印加する場合、スイッチＳＳＷｄｍｙ０をオンにするとともに、スイッチＳＳＷｄｍｙ１をオフにする。これにより、ダミーソース線ＳＬｄｍｙに対して電源電圧回路ＳＶＣｄｍｙが電気的に接続され、グランドが電気的に非接続となり、ダミーソース線ＳＬｄｍｙに電源電圧回路ＳＶＣｄｍｙが生成した高レベルの電圧（４．５Ｖ）が印加される。一方、ソース線ドライバＳＬＤＲＶｄｍｙは、ダミーソース線ＳＬｄｍｙに低レベルの電圧を印加する場合、スイッチＳＳＷｄｍｙ０をオフにするとともに、スイッチＳＳＷｄｍｙ１をオンにする。これにより、ダミーソース線ＳＬｄｍｙに対して電源電圧回路ＳＶＣｄｍｙが電気的に非接続となり、グランドが電気的に接続され、ダミーソース線ＳＬｄｍｙにグランドからの低レベルの電圧（０Ｖ）が印加される。

例えば、スイッチＳＳＷｄｍｙ０は、Ｐ型ＭＯＳトランジスタであり、スイッチＳＳＷｄｍｙ１は、Ｎ型ＭＯＳトランジスタである。そして、スイッチＷＳＷｄｍｙ０及びスイッチＷＳＷｄｍｙ１のゲートに同一のゲート電圧を印加することで、上述の排他的なオンが可能とされている。

書き込み回路ＷＣｄｍｙは、ダミービット線ＢＬｄｍｙが接続されている。書き込み回路ＷＣｄｍｙは、メモリセルＭＣ０〜ＭＣ７のいずれかにデータを書き込む場合、ダミーメモリセルＭＣｄｍｙ０に誤書き込みが行われない電圧レベルの電圧（１．５Ｖ）を、ダミービット線ＢＬｄｍｙに印加する。その後、書き込み回路ＷＣｄｍｙは、ダミービット線ＢＬｄｍｙに定電流（１μＡ）を印加する。

より具体的には、書き込み回路ＷＣｄｍｙは、スイッチＷＳＷｄｍｙ０、ＷＳＷｄｍｙ１と、電流源回路ＷＣＣｄｍｙと、電源電圧回路ＷＶＣｄｍｙとを有する。ダミービット線ＢＬｄｍｙは、スイッチＷＳＷｄｍｙ０を介して電流源回路ＷＣＣｄｍｙに接続されており、スイッチＷＳＷｄｍｙ１を介して電源電圧回路ＷＶＣｄｍｙに接続されている。電流源回路ＷＣＣｄｍｙは、グランドと接続されている。言い換えると、ダミービット線ＢＬｄｍｙは、スイッチＷＳＷｄｍｙ０及び電流源回路ＷＣＣｄｍｙを介してグランドと接続されている。

スイッチＷＳＷｄｍｙ０とスイッチＷＳＷｄｍｙ１は、排他的にオンにされる。すなわち、書き込み回路ＷＣｄｍｙは、ダミービット線ＢＬｄｍｙに定電流を印加する場合、スイッチＷＳＷｄｍｙ０をオンにするとともに、スイッチＷＳＷｄｍｙ１をオフにする。これにより、ダミービット線ＢＬｄｍｙに対して電流源回路ＷＣＣｄｍｙが電気的に接続され、電源電圧回路ＷＶＣｄｍｙが電気的に非接続となり、ダミービット線ＢＬｄｍｙに電流源回路ＷＣＣｄｍｙが生成した定電流（１μＡ）が印加される。一方、書き込み回路ＷＣｄｍｙは、ダミービット線ＢＬｄｍｙに電圧を印加する場合、スイッチＷＳＷｄｍｙ０をオフにするとともに、スイッチＷＳＷｄｍｙ１をオンにする。これにより、ダミービット線ＢＬｄｍｙに対して電流源回路ＷＣＣｄｍｙが電気的に非接続となり、電源電圧回路ＷＶＣｄｍｙが電気的に接続され、ダミービット線ＢＬｄｍｙに電源電圧回路ＷＶＣｄｍｙが生成した電圧（１．５Ｖ）が印加される。

例えば、スイッチＷＳＷｄｍｙ０は、Ｎ型ＭＯＳトランジスタであり、スイッチＷＳＷｄｍｙ１は、Ｐ型ＭＯＳトランジスタである。そして、スイッチＷＳＷｄｍｙ０及びスイッチＷＳＷｄｍｙ１のゲートに同一のゲート電圧を印加することで、上述の排他的なオンを可能とされている。

また、ダミービット線ＢＬｄｍｙは、電圧バッファ回路ＢＵＦを介してソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１と接続されている。電圧バッファ回路ＢＵＦは、ダミービット線ＢＬｄｍｙから印加された電圧を、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１の各々に印加する。電圧バッファ回路ＢＵＦは、例えば、ボルテージフォロワ回路である。

このように、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１は、ダミービット線ＢＬｄｍｙの電圧が印加される。この電圧は、上述した「低レベルの電圧」として機能する。

より具体的には、ソース線ドライバＳＬＤＲＶ０は、スイッチＳＳＷ０、ＳＳＷ１と、電源電圧回路ＳＶＣ０とを有する。ソース線ＳＬ０は、スイッチＳＳＷ０を介して電源電圧回路ＳＶＣ０に接続され、スイッチＳＳＷ１を介して電圧バッファ回路ＢＵＦに接続されている。

スイッチＳＳＷ０とスイッチＳＳＷ１は、排他的にオンにされる。すなわち、ソース線ドライバＳＬＤＲＶ０は、ソース線ＳＬ０に高レベルの電圧を印加する場合、スイッチＳＳＷ０をオンにするとともに、スイッチＳＳＷ１をオフにする。これにより、ソース線ＳＬ０に対して電源電圧回路ＳＶＣ０が電気的に接続され、電圧バッファ回路ＢＵＦが電気的に非接続となり、ソース線ＳＬ０に電源電圧回路ＳＶＣ０が生成した高レベルの電圧（４．５Ｖ）が印加される。一方、ソース線ドライバＳＬＤＲＶ０は、ソース線ＳＬ０に低レベルの電圧を印加する場合、スイッチＳＳＷ０をオフにするとともに、スイッチＳＳＷ１をオンにする。これにより、ソース線ＳＬ０に対して電源電圧回路ＳＶＣ０が電気的に非接続となり、電圧バッファ回路ＢＵＦが電気的に接続され、ソース線ＳＬ０に電圧バッファ回路ＢＵＦからの低レベルの電圧（ダミービット線ＢＬｄｍｙの電圧）が印加される。

例えば、スイッチＳＳＷ０は、Ｐ型ＭＯＳトランジスタであり、スイッチＳＳＷ１は、Ｎ型ＭＯＳトランジスタである。そして、スイッチＳＳＷ０及びスイッチＳＳＷ１のゲートに同一のゲート電圧を印加することで、上述の排他的なオンが可能とされている。

また、ソース線ドライバＳＬＤＲＶ１は、スイッチＳＳＷ２、ＳＳＷ３を有する。ソース線ＳＬ１は、スイッチＳＳＷ２を介して電源電圧回路ＳＶＣ１に接続され、スイッチＳＳＷ３を介して電圧バッファ回路ＢＵＦに接続されている。

スイッチＳＳＷ２とスイッチＳＳＷ３は、排他的にオンにされる。すなわち、ソース線ドライバＳＬＤＲＶ１は、ソース線ＳＬ１に高レベルの電圧を印加する場合、スイッチＳＳＷ２をオンにするとともに、スイッチＳＳＷ３をオフにする。これにより、ソース線ＳＬ１に対して電源電圧回路ＳＶＣ１が電気的に接続され、電圧バッファ回路ＢＵＦが電気的に非接続となり、ソース線ＳＬ１に電源電圧回路ＳＶＣ１からの高レベルの電圧（４．５Ｖ）が印加される。一方、ソース線ドライバＳＬＤＲＶ１は、ソース線ＳＬ１に低レベルの電圧を印加する場合、スイッチＳＳＷ２をオフにするとともに、スイッチＳＳＷ３をオンにする。これにより、ソース線ＳＬ１に対して電源電圧回路ＳＶＣ１が電気的に非接続となり、電圧バッファ回路ＢＵＦが電気的に接続され、ソース線ＳＬ１に電圧バッファ回路ＢＵＦからの低レベルの電圧（ダミービット線ＢＬｄｍｙの電圧）が印加される。

例えば、スイッチＳＳＷ２は、Ｐ型ＭＯＳトランジスタであり、スイッチＳＳＷ３は、Ｎ型ＭＯＳトランジスタである。そして、スイッチＳＳＷ２及びスイッチＳＳＷ３のゲートに同一のゲート電圧を印加することで、上述の排他的なオンが可能とされている。

続いて、図２を参照して、本実施の形態１に係る半導体記憶装置１が有するメモリセルアレイ９の構成について説明する。図２に示すように、メモリセルアレイ９は、複数のメモリセルが配置される領域と、その領域の外周に複数のダミーメモリセルが配置される領域とを有する。

上述したように、この複数のメモリセルは、メモリセルＭＣ０〜ＭＣ７が含まれ、この複数のダミーメモリセルは、ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１が含まれる。

メモリセルアレイ９の外周部と、その内部とでメモリセル特性が異なることがある。その原因の一例として、ゲートポリシリコンの高さの違いがある。例えば、図３に示すように、メモリセルアレイ９では、メモリセルのゲートポリシリコンの高さは、メモリセルアレイ９の最外周に近づくほど低くなる傾向がある。そのため、メモリセルアレイ９の最外周に近づくほど、メモリセルの特性の品質低下及び不良メモリセルの発生確率が高くなる傾向にある。そこで、本実施の形態１では、図３に示すように、ゲートポリシリコンの高さが安定するまでダミーメモリセルを挿入する。そして、メモリセルアレイ９に配置された複数のダミーメモリセルのうち、ゲートポリシリコンの高さが一定に安定した領域に含まれるダミーメモリセルを、ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１として利用する。

すなわち、メモリセルＭＣ０〜ＭＣ７及びダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１は、メモリセルアレイ９において、最外周からの中心に向かった距離が、予め定められた距離以上となる領域（例えばゲートポリシリコン高さが安定するとして定められた領域）に配置される。また、図３では、メモリセルアレイ９において、メモリセルＭＣ０〜ＭＣ７が、ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１よりも、より中央に近い位置に配置される例について示しているが、これに限られない。メモリセルアレイ９において、ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１が、メモリセルＭＣ０〜ＭＣ７よりも、より中央に近い位置に配置されるようにしてもよい。

（実施の形態１の動作）
続いて、図４を参照して、本実施の形態１に係る半導体記憶装置１の書き込み動作について説明する。以下、図１に示すように、メモリセルＭＣ０を書き込み対象のメモリセルとし、メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７が消去状態である例について説明する。

ここで、以降の説明では、データが書き込まれるメモリセルを「選択メモリセル」とも呼び、データが書き込まれないメモリセルを「非選択メモリセル」とも呼ぶ。選択メモリセルが含まれるセクタを「選択セクタ」とも呼び、選択メモリセルが含まれないセクタを「非選択セクタ」とも呼ぶ。選択メモリセルに接続された制御ゲート線を「選択制御ゲート線」とも呼び、選択メモリセルが接続されていない制御ゲート線を「非選択制御ゲート線」とも呼ぶ。選択メモリセルに接続されたソース線を「選択ソース線」とも呼び、選択メモリセルが接続されていないソース線を「非選択ソース線」とも呼ぶ。選択メモリセルに接続されたワード線を「選択ワード線」とも呼び、選択メモリセルが接続されていないワード線を「非選択ワード線」とも呼ぶ。選択メモリセルに接続されたビット線を「選択ビット線」とも呼び、選択メモリセルが接続されていないビット線を「非選択ビット線」とも呼ぶ。

書き込み動作前は、全てのワード線ＷＬ０〜ＷＬ３、制御ゲート線ＣＧ０、ＣＧ１、ソース線ＳＬ０、ＳＬ１及びビット線ＢＬ０、ＢＬ１の各々は、ワード線ドライバＷＬＤＲＶ０〜ＷＬＤＲＶ３、制御ゲート線ドライバＣＧＤＲＶ０、ＣＧＤＲＶ１、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１及び書き込み回路ＷＣの各々によって、低レベルの電圧（０Ｖ）が印加されている。

ここで、ソース線ＳＬ０、ＳＬ１及びビット線ＢＬ０、ＢＬ１に関しては、より具体的には、図５に示すように、書き込み回路ＷＣは、さらに、スイッチＷＳＷａ〜ＷＳＷｄ及びインバータＷＮＣａ、ＷＮＣｂを有し、半導体記憶装置１は、さらに電圧バッファ回路ＢＵＦの後段にスイッチＢＳＷａ、ＢＳＷｂ及びインバータＢＮＣを有する。

ビット線ＢＬ０は、スイッチＷＳＷａを介してグランドに接続されており、スイッチＷＳＷｂを介してスイッチＷＳＷ０に接続されている。言い換えると、ビット線ＢＬ０は、スイッチＷＳＷｂ及びスイッチＷＳＷ０を介して電流源回路ＷＣＣ０と接続されている。

スイッチＷＳＷａとスイッチＷＳＷｂは、排他的にオンにされる。すなわち、書き込み回路ＷＣは、ビット線ＢＬ０に低レベルの電圧を印加する場合、スイッチＷＳＷａをオンにするとともに、スイッチＷＳＷｂをオフにする。これにより、ビット線ＢＬ０に対してグランドが電気的に接続され、スイッチＷＳＷ０が電気的に非接続となり、ビット線ＢＬ０に低レベルの電圧（０Ｖ）が印加される。一方、書き込み回路ＷＣは、ビット線ＢＬ０に定電流又は高レベルの電圧を印加する場合、スイッチＷＳＷａをオフにするとともに、スイッチＷＳＷｂをオンにする。これにより、ビット線ＢＬ０に対してグランドが電気的に非接続となり、スイッチＷＳＷ０、ＷＳＷ１の両方が電気的に接続され、ビット線ＢＬ０に定電流（１μＡ）又は高レベルの電圧（１．５Ｖ）が印加される。

例えば、スイッチＷＳＷａ及びスイッチＷＳＷｂは、Ｎ型ＭＯＳトランジスタである。そして、インバータＷＮＣｂは、スイッチＷＳＷａに印加されるゲート電圧が入力される。インバータＷＮＣｂは、入力されたゲート電圧の論理レベルを反転したゲート電圧をスイッチＷＳＷｂに印加する。これにより、上述の排他的なオンが可能とされている。

よって、書き込み回路ＷＣは、スイッチＷＳＷａをオンにし、スイッチＷＳＷｂをオフにし、スイッチＷＳＷ０をオンにし、スイッチＷＳＷ１をオフにすることで、ビット線ＢＬ０に低レベルの電圧（０Ｖ）を印加する。書き込み回路ＷＣは、スイッチＷＳＷａをオフにし、スイッチＷＳＷｂをオンにし、スイッチＷＳＷ０をオンにし、スイッチＷＳＷ１をオフにすることで、ビット線ＢＬ０に定電流（１μＡ）を印加する。書き込み回路ＷＣは、スイッチＷＳＷａをオフにし、スイッチＷＳＷｂをオンにし、スイッチＷＳＷ０をオフにし、スイッチＷＳＷ１をオンにすることで、ビット線ＢＬ０に高レベルの電圧（１．５Ｖ）を印加する。

ビット線ＢＬ１の状態と、スイッチＷＳＷｃ、ＷＳＷｄ、ＷＳＷ２、ＷＳＷ３の状態との関係は、上述のビット線ＢＬ０の状態と、スイッチＷＳＷａ、ＷＳＷｂ、ＷＳＷ０、ＷＳＷ１の状態との関係と同様であるため、説明を省略する。

ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１は、スイッチＢＳＷａを介してグランドに接続されており、スイッチＢＳＷｂを介して電圧バッファ回路ＢＵＦに接続されている。

スイッチＢＳＷａと、スイッチＢＳＷｂは、排他的にオンにされる。半導体記憶装置１は、低レベルの電圧としてソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に第１の電圧を印加する場合、スイッチＢＳＷａをオンにするとともに、スイッチＢＳＷｂをオフにする。これにより、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に対してグランドが電気的に接続され、電圧バッファ回路ＢＵＦが電気的に非接続となり、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に第１の電圧（０Ｖ）が印加される。一方、半導体記憶装置１は、低レベルの電圧としてソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に第２の電圧を印加する場合、スイッチＢＳＷａをオフにするとともに、スイッチＢＳＷｂをオンにする。これにより、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に対してグランドが電気的に非接続となり、電圧バッファ回路ＢＵＦが電気的に接続され、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に第２の電圧（電圧バッファ回路ＢＵＦを介したダミービット線ＢＬｄｍｙの電圧）が印加される。

例えば、スイッチＢＳＷａ及びスイッチＢＳＷｂは、Ｎ型ＭＯＳトランジスタである。そして、インバータＢＮＣは、スイッチＢＳＷａに印加されるゲート電圧が入力される。インバータＢＮＣは、入力されたゲート電圧の論理レベルを反転したゲート電圧をスイッチＢＳＷｂに印加する。これにより、上述の排他的なオンが可能とされている。

また、ダミーワード線ＷＬｄｍｙ０、ダミー制御ゲート線ＣＧｄｍｙ、ダミーソース線ＳＬｄｍｙ及びダミービット線ＢＬｄｍｙの各々は、ワード線ドライバＷＬＤＲＶｄｍｙ０、制御ゲート線ドライバＣＧＤＲＶｄｍｙ、ソース線ドライバＳＬＤＲＶｄｍｙ及び書き込み回路ＷＣｄｍｙの各々によって、低レベルの電圧（０Ｖ）が印加されている。

ここで、ダミービット線ＢＬｄｍｙに関しては、より具体的には、図５に示すように、書き込み回路ＷＣｄｍｙは、さらに、スイッチＷＳＷｄｍｙａ、ＷＳＷｄｍｙｂ及びインバータＷＮＣｄｍｙを有する。ダミービット線ＢＬｄｍｙは、スイッチＷＳＷｄｍｙａを介してグランドに接続されており、スイッチＷＳＷｄｍｙｂを介してスイッチＷＳＷｄｍｙ０に接続されている。言い換えると、ダミービット線ＢＬｄｍｙは、スイッチＷＳＷｄｍｙｂ及びスイッチＷＳＷｄｍｙ０を介して電流源回路ＷＣＣ０と接続されている。

このダミービット線ＢＬｄｍｙの状態と、スイッチＷＳＷｄｍｙａ、ＷＳＷｄｍｙｂ、ＷＳＷｄｍｙ０、ＷＳＷｄｍｙ１の状態との関係は、上述のビット線ＢＬ０の状態と、スイッチＷＳＷａ、ＷＳＷｂ、ＷＳＷ０、ＷＳＷ１の状態との関係とも同様であるため、説明を省略する。

第１のタイミング（図４の（１））：
書き込み動作を開始すると、制御ゲート線ドライバＣＧＤＲＶ０は、選択制御ゲート線ＣＧ０に対して、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（１０．５Ｖ）の印加を開始する。ソース線ドライバＳＬＤＲＶ０は、選択ソース線ＳＬ０に対して、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（４．５Ｖ）の印加を開始する。書き込み回路ＷＣは、全てのビット線ＢＬ０、ＢＬ１に対して、低レベルの電圧（０Ｖ）の印加を終了し、メモリセルＭＣ０〜ＭＣ７に誤書き込みが行われない高レベルの電圧（１．５Ｖ、後述のワード線の高レベルの電圧よりも高い電圧）の印加を開始する。

また、制御ゲート線ドライバＣＧＤＲＶｄｍｙは、ダミー制御ゲート線ＣＧｄｍｙに対して、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（１０．５Ｖ）の印加を開始する。ソース線ドライバＳＬＤＲＶｄｍｙは、ダミーソース線ＳＬｄｍｙに対して、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（４．５Ｖ）の印加を開始する。書き込み回路ＷＣｄｍｙは、ダミービット線ＢＬｄｍｙに対して、低レベルの電圧（０Ｖ）の印加を終了し、ダミーメモリセルＭＣｄｍｙ０に誤書き込みが行われない高レベルの電圧（１．５Ｖ、後述のダミーワード線の高レベルの電圧よりも高い電圧）の印加を開始する。

第２のタイミング（図４の（２））：
ワード線ドライバＷＬＤＲＶｄｍｙ０は、ダミーワード線ＷＬｄｍｙ０に対して、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（１．０Ｖ）の印加を開始する。書き込み回路ＷＣｄｍｙは、ダミービット線ＢＬｄｍｙに対して、高レベルの電圧（１．５Ｖ）の印加を終了し、定電流（１μＡ）の印加を開始する。これにより、ダミーメモリセルＭＣｄｍｙ０において、電圧の高いダミーソース線ＳＬｄｍｙから、それよりも電圧の低いダミービット線ＢＬｄｍｙに向かって電流が流れる。それにより発生するホットエレクトロンがフローティングゲートに注入されることで、ダミーメモリセルＭＣｄｍｙ０のメモリトランジスタＭＴｄｍｙ０にデータが書き込まれる。すなわち、このときは、ダミーメモリセルＭＣｄｍｙ０の選択トランジスタＳＴｄｍｙ０及びメモリトランジスタＭＴｄｍｙ０の第２の端子はドレインとして機能し、第３の端子はソースとして機能する。

このときに、ダミービット線ＢＬｄｍｙの電圧は、ダミーワード線ＷＬｄｍｙ０の電圧（１．０Ｖ、図１の「ＶＷＬｄｍｙ０」）からダミーメモリセルＭＣｄｍｙ０の選択トランジスタＳＴｄｍｙ０の閾値電圧（０．６Ｖ、図１の「Ｖｇｓ」）を引いた電圧（０．４Ｖ）となる。そして、半導体記憶装置１は、スイッチＢＳＷａをオフにし、スイッチＢＳＷｂをオンにすることで、非選択ソース線ＳＬ１に対して、グランド電圧（０Ｖ）の印加を終了し、電圧バッファ回路ＢＵＦ及びソース線ドライバＳＬＤＲＶ１を介して、このダミービット線ＢＬｄｍｙの電圧（０．４Ｖ）の印加を開始する。

なお、他のメモリセルＭＣ０〜ＭＣ７及びダミーメモリセルＭＣｄｍｙ１の選択トランジスタＳＴ０〜ＳＴ７、ＳＴｄｍｙ１の閾値電圧も、ダミーメモリセルＭＣｄｍｙ０の選択トランジスタＳＴｄｍｙ０と同一である。ここで、閾値電圧は、メモリセルＭＣ０〜ＭＣ７及びダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１の各々にデータを書き込みのための定電流を流すために必要なゲート−ソース間の電圧（ゲートの電圧からソースの電圧を引いた値）である。

すなわち、図１に示すように、電流源回路ＷＣＣ０によってグランドに向かって流れる定電流によって選択トランジスタＳＴｄｍｙ０のソース（ダミービット線ＢＬｄｍｙ）の電圧が下がる。選択トランジスタＳＴｄｍｙ０のゲート（ダミーワード線ＷＬｄｍｙ０）の電圧から、ソース（ダミービット線ＢＬｄｍｙ）の電圧を引いた値が、選択トランジスタＳＴｄｍｙ０の閾値電圧になるまで、ソース（ダミービット線ＢＬｄｍｙ）の電圧が下がる。すると、ダミーメモリセルＭＣｄｍｙ０において、書き込みのための電流が流れる。

第３のタイミング（図４の（３））：
ワード線ドライバＷＬＤＲＶ０は、選択ワード線ＷＬ０に対して、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（１．０Ｖ）の印加を開始する。書き込み回路ＷＣは、選択ビット線ＢＬ０に対して、高レベルの電圧（１．５Ｖ）の印加を終了し、定電流（１μＡ）の印加を開始する。これにより、メモリセルＭＣ０において、電圧の高いソース線ＳＬ０から、それよりも電圧の低いビット線ＢＬ０に向かって電流が流れる。それにより発生するホットエレクトロンがフローティングゲートに注入されることで、メモリセルＭＣ０にデータが書き込まれる。すなわち、このときは、メモリセルＭＣ０の選択トランジスタＳＴ０及びメモリトランジスタＭＴ０の第２の端子はドレインとして機能し、第３の端子はソースとして機能する。

このときに、上述のダミーメモリセルＭＣｄｍｙ０と同様に、選択ビット線ＢＬ０の電圧は、選択ワード線ＷＬ０の電圧（１．０Ｖ、図１の「ＶＷＬ０」）から選択メモリセルＭＣ０の選択トランジスタＳＴ０の閾値電圧（０．６Ｖ、図１の「Ｖｇｓ」）を引いた電圧値（０．４Ｖ）となる。

ここで、上述したように、非選択ソース線ＳＬ１の電圧は、ダミービット線ＢＬｄｍｙの電圧と同じ電圧（０．４Ｖ）となっている。よって、非選択メモリセルＭＣ２、ＭＣ３に接続された選択ビット線ＢＬ０と、非選択メモリセルＭＣ２、ＭＣ３に接続された非選択ソース線ＳＬ１の電圧は、同一（０．４Ｖ）となる。したがって、非選択メモリセルＭＣ２、ＭＣ３におけるサブスレッショルド・リーク電流を遮断することができる。

また、非選択メモリセルＭＣ６、ＭＣ７に接続された非選択ビット線ＢＬ１の電圧（１．５Ｖ）と、非選択メモリセルＭＣ６、ＭＣ７に接続された非選択ソース線ＳＬ１の電圧（０．４Ｖ）との電圧差が低減されることに加えて、ソース線ＳＬ１に電圧が印加されることによる基板バイアス効果によって非選択メモリセルＭＣ６、ＭＣ７の閾値電圧が高くなるため、非選択メモリセルＭＣ６、ＭＣ７におけるサブスレッショルド・リーク電流を削減することができる。

第４のタイミング（図４の（４））：
第３のタイミングの時点から、選択メモリセルＭＣ０へのデータの書き込みに十分な時間（図４の「書き込み期間」）が経過したとき、ワード線ドライバＷＬＤＲＶ０は、選択ワード線ＷＬ０に対して、高レベルの電圧（１Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。書き込み回路ＷＣは、選択ビット線ＢＬ０に対して、定電流（１μＡ）の印加を終了し、メモリセルＭＣ０に誤書き込みが行われない電圧レベルの電圧（１．５Ｖ）の印加を開始する。

第５のタイミング（図４の（５））：
ワード線ドライバＷＬＤＲＶｄｍｙ０は、ダミーワード線ＷＬｄｍｙ０に対して、高レベルの電圧（１Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。書き込み回路ＷＣｄｍｙは、ダミービット線ＢＬｄｍｙに対して、定電流（１μＡ）の印加を終了し、ダミーメモリセルＭＣｄｍｙ０に誤書き込みが行われない高レベルの電圧（１．５Ｖ）の印加を開始する。半導体記憶装置１は、スイッチＢＳＷａをオンにし、スイッチＢＳＷｂをオフにすることで、非選択ソース線ＳＬ１に対して、ダミービット線ＢＬｄｍｙの電圧（０．４Ｖ）の印加を終了し、ソース線ドライバＳＬＤＲＶ１を介して低レベルの電圧（０Ｖ）の印加を開始する。

第６のタイミング（図４の（６））：
制御ゲート線ドライバＣＧＤＲＶ０は、選択制御ゲート線ＣＧ０に対して、高レベルの電圧（１０．５Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。ソース線ドライバＳＬＤＲＶ０は、選択ソース線ＳＬ０に対して、高レベルの電圧（４．５Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。書き込み回路ＷＣは、全てのビット線ＢＬ０、ＢＬ１に対して、高レベルの電圧（１．５Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。

また、制御ゲート線ドライバＣＧＤＲＶｄｍｙは、ダミー制御ゲート線ＣＧｄｍｙに対して、高レベルの電圧（１０．５Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。ソース線ドライバＳＬＤＲＶｄｍｙは、ダミーソース線ＳＬｄｍｙに対して、高レベルの電圧（４．５Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。書き込み回路ＷＣｄｍｙは、ダミービット線ＢＬｄｍｙに対して、高レベルの電圧（１．５Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。

（実施の形態１の変形例）
ここで、以上の説明では、第１のタイミングでビット線ＢＬ０、ＢＬ１等の電圧レベルを変更した後に、第２のタイミングでダミーワード線ＷＬｄｍｙ０に高レベルの電圧（１Ｖ）の印加を開始する例について説明したが、これに限られない。ダミーメモリセルＭＣｄｍｙ０は、誤書き込みを気にする必要はないため、図６を参照して以下に説明するように、ダミーメモリセルＭＣｄｍｙ０に誤書き込みが行われない電圧（１．５Ｖ）を印加せずに、第１のタイミングから第６のタイミングまでダミーワード線ＷＬｄｍｙ０に高レベルの電圧（１Ｖ）を印加するようにしてもよい。以下、その動作について、説明の簡略化のため、図４を参照して説明した動作と異なる点について説明する。

第１のタイミング（図６の（１））：
ワード線ドライバＷＬＤＲＶｄｍｙ０は、ダミーワード線ＷＬｄｍｙ０に対して、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（１．０Ｖ）の印加を開始する。書き込み回路ＷＣｄｍｙは、ダミービット線ＢＬｄｍｙに対して、低レベルの電圧（０Ｖ）の印加を終了し、定電流（１μＡ）の印加を開始する。また、半導体記憶装置１は、スイッチＢＳＷａをオフにし、スイッチＢＳＷｂをオンにする。これにより、上述と同様に、ダミービット線ＢＬｄｍｙ及び非選択ソース線ＳＬ１の電圧は、ダミーワード線ＷＬｄｍｙ０の電圧（１．０Ｖ）からダミーメモリセルＭＣｄｍｙ０の選択トランジスタＳＴｄｍｙ０の閾値電圧（０．６Ｖ）を引いた電圧（０．４Ｖ）となる。

第６のタイミング（図６の（６））：
ワード線ドライバＷＬＤＲＶｄｍｙ０は、ダミーワード線ＷＬｄｍｙ０に対して、高レベルの電圧（１．０Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。また、半導体記憶装置１は、スイッチＢＳＷａをオンにし、スイッチＢＳＷｂをオフにする。これにより、非選択ソース線ＳＬ１の電圧は、グランド電圧（０Ｖ）となる。書き込み回路ＷＣｄｍｙは、ダミービット線ＢＬｄｍｙに対して、定電流（１μＡ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。

これによれば、第２のタイミング（図６の（２））と、第５のタイミング（図６の（５）での制御信号の追加を不要とすることができる。より具体的には、半導体記憶装置１は、各信号線ＷＬ０〜ＷＬ３、ＷＬｄｍｙ０、ＣＧ０、ＣＧ１、ＣＧｄｍｙ、ＳＬ０、ＳＬ１、ＳＬｄｍｙ、ＢＬ０、ＢＬ１、ＢＬｄｍｙに印加する電圧又は電流の切り替えを統括的に制御する制御回路（図示せず）を有している。制御回路は、各ドライバＷＬＤＲＶ１〜ＷＬＤＲＶ３、ＷＬＤＲＶｄｍｙ０、ＣＧＤＲＶ０、ＣＧＤＲＶ１、ＣＧＤＲＶｄｍｙ、ＳＬＤＲＶ０、ＳＬＤＲＶ１、ＳＬＤＲＶｄｍｙ及び書き込み回路ＷＣ、ＷＣｄｍｙに対して、電圧又は電流の切り替えを指示する制御信号を出力する。各ドライバＷＬＤＲＶ１〜ＷＬＤＲＶ３、ＷＬＤＲＶｄｍｙ０、ＣＧＤＲＶ０、ＣＧＤＲＶ１、ＣＧＤＲＶｄｍｙ、ＳＬＤＲＶ０、ＳＬＤＲＶ１、ＳＬＤＲＶｄｍｙ及び書き込み回路ＷＣ、ＷＣｄｍｙは、制御回路からの制御信号に応じて、上述の電圧レベルの変更等を行う。

これに対して、図６を参照して説明した動作によれば、第２のタイミング（図６の（２））と、第５のタイミング（図６の（５））での電圧又は電流の切り替えのための制御回路による制御信号の出力を不要することができる。そのため、制御回路の構成を、より簡易にすることができる。また、本変形例によれば、書き込み回路ＷＣｄｍｙにおいて、スイッチＷＳＷｄｍｙ０、ＷＳＷｄｍｙ１及び電源電圧回路ＷＶＣｄｍｙを不要とすることができる。

（実施の形態１の効果）
（１）以上に説明したように、本実施の形態１では、メモリセルＭＣ０にデータを書き込むための所定電圧（１Ｖ）をワード線ＷＬ０に印加する場合、ダミービット線ＢＬｄｍｙをソース線ＳＬ１と接続し、当該所定電圧（１Ｖ）をダミーメモリセルＭＣｄｍｙ０のダミーワード線ＷＬｄｍｙ０に印加するようにしている。

これによれば、書き込み動作時に、データの書き込みが行われる選択メモリセルＭＣ０に接続された選択ビット線ＢＬ０と同じ電圧（０．４Ｖ）が、選択ビット線ＢＬ０に接続された非選択メモリセルＭＣ２、ＭＣ３に接続された非選択ソース線ＳＬ１に印加される。そのため、非選択メモリセルＭＣ２、ＭＣ３において、ソース線ＳＬ１からビット線ＢＬ０方向のサブスレッショルド・リーク電流と、ビット線ＢＬ０からソース線ＳＬ１方向のサブスレッショルド・リーク電流とを共に遮断することが可能となる。

ここで、ビット線ＢＬ０からソース線ＳＬ１に向かってリーク電流が流れる場合、非選択メモリセルＭＣ２、ＭＣ３が流すリーク電流によって選択ビット線ＢＬ０の電圧は実際には０．４Ｖより低下する。このとき、非選択メモリセルＭＣ２、ＭＣ３のソース電圧（選択ビット線ＢＬ０の電圧）とドレイン電圧（選択ソース線ＳＬ０の電圧）の差が大きくなる。その結果、非選択メモリセルＭＣ２、ＭＣ３にデータの誤書き込み（書き込みディスターブ）が発生することが考えられる。ソース線ＳＬ１からビット線ＢＬ０に向かってリーク電流が流れる場合、非選択メモリセルＭＣ２、ＭＣ３が流すリーク電流によって選択ビット線ＢＬ０の電圧は実際には０．４Ｖより上昇する。このとき、選択メモリセルＭＣ０のソース電圧（選択ビット線ＢＬ０の電圧）とドレイン電圧（選択ソース線ＳＬ０の電圧）の差が小さくなる。この結果、ホットエレクトロンが減少し、選択メモリセルＭＣ０の書き込み期間が長くなる、または書き込み不良となることが考えられる。これに対して、本実施の形態１では、上述したように、リーク電流を遮断することができるため、このような問題も回避することができる。

（２）書き込み動作時に、選択ビット線の電圧は、選択ワード線の高レベルの電圧から選択メモリセルの選択トランジスタが書き込み電流を流すのに必要なゲート−ソース間電圧（Ｖｇｓ）を引いた値となる。

ここで、書き込み動作時に、電源電圧回路で生成するワード線の高レベル電圧と、電流源回路で生成する書き込み定電流は、温度等の変化により規定値からずれる場合がある。また、メモリセルの選択トランジスタの閾値電圧は温度によって変化する。さらに、製造時のばらつき（ゲート酸化膜厚などの出来）によって、ワード線の高レベルの電圧、書き込み電流、及び、メモリセルの選択トランジスタの閾値電圧が規定値からずれることがある。

図７は、書き込み動作時における、選択ワード線の高レベル電圧に対する選択ビット線の電圧の温度依存性を示す図である。

メモリセルの選択トランジスタの閾値電圧は、温度によって変化する。通常、温度が低くなるほど閾値電圧が高くなるため、温度が低温であるほど大きな閾値電圧Ｖｇｓを必要とする（低温の閾値電圧Ｖｇｓ＿ＬＴ＞高温の閾値電圧Ｖｇｓ＿ＨＴ）。したがって、選択ワード線の電圧ＶＷＬが温度に依らず一定と仮定した場合、温度が低いほうが選択ビット線の電圧ＶＢＬが低くなる。また、選択ワード線の電圧が規格値ＶＷＬよりも高い電圧ＶＷＬ’となった場合、選択ビット線の電圧が規格値ＶＢＬよりも高い電圧ＶＢＬ’となる。

したがって、選択ビット線の電圧は、温度などの環境変化、及び、製造時の素子ばらつきによって変化する。これに対して、本実施の形態１では、ダミーの書き込みでダミーメモリセルＭＣｄｍｙ０が実際に生成するビット線ＢＬｄｍｙの電圧を、非選択メモリセルＭＣ２、ＭＣ３に接続された非選択ソース線ＳＬ１に印加することによって、選択ビット線ＢＬ０と、非選択ソース線ＳＬ１を同電圧としている。そのため、温度等の変化や製造ばらつきによって、選択ビット線ＢＬ０の電圧が変化した場合でもサブスレショルド・リーク電流を遮断することが可能となる。

（３）また、本実施の形態１では、さらに、メモリセルＭＣ６、ＭＣ７を有している。書き込み回路ＷＣは、メモリセルＭＣ０にデータを書き込む場合、メモリセルＭＣ６、ＭＣ７に対する誤書き込みを防止するための所定電圧（１．５Ｖ）をメモリセルＭＣ６、ＭＣ７に接続されたビット線ＢＬ１に印加する。

また、書き込み動作時に、ダミーメモリセルＭＣｄｍｙ０が生成するダミービット線ＢＬｄｍｙの電圧（０．４Ｖ）が印加される非選択ソース線ＳＬ１は、非選択ビット線ＢＬ１に接続された非選択メモリセルＭＣ６、ＭＣ７も接続されている。よって、非選択メモリセルＭＣ６、ＭＣ７に接続された非選択ビット線ＢＬ１の電圧と、非選択メモリセルＭＣ６、ＭＣ７に接続された非選択ソース線ＳＬ１の電圧との電圧差が低減されることに加えて、ソース線ＳＬ１に電圧が印加されることによる基板バイアス効果によって非選択メモリセルＭＣ６、ＭＣ７の閾値電圧が高くなるため、非選択ビット線ＢＬ１に接続された非選択メモリセルＭＣ６、ＭＣ７が流すサブスレショルド・リーク電流も削減することができる。

＜実施の形態２＞
（実施の形態２の構成）
続いて、図面を参照して、実施の形態２について説明する。なお、実施の形態１と同様の内容については、同一の符号を付す等して適宜省略して説明する。まず、図８を参照して、本実施の形態２に係る半導体記憶装置２の構成について説明する。

図８に示すように、本実施の形態２に係る半導体記憶装置２は、図１に示した実施の形態１に係る半導体記憶装置１と比較して、さらに、ワード線ドライバＷＬＤＲＶｄｍｙ１を有する点が異なる。また、本実施の形態２では、ダミーメモリセルＭＣｄｍｙ１の選択トランジスタＳＴｄｍｙ１の第１の端子に、グランドではなく、ダミーワード線ＷＬｄｍｙ１が接続されている。

本実施の形態２では、ワード線ドライバＷＬＤＲＶｄｍｙ０は、メモリセルＭＣ０〜ＭＣ７のうち、偶数ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣ０、ＭＣ２、ＭＣ４、ＭＣ６（メモリセルアレイ９における奇数行目のメモリセル）のいずれかにデータを書き込む場合、ダミーワード線ＷＬｄｍｙ０に高レベルの電圧（１Ｖ）を印加する。一方、ワード線ドライバＷＬＤＲＶｄｍｙ０は、偶数ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣ０、ＭＣ２、ＭＣ４、ＭＣ６のいずれにもデータを書き込まない場合には、ダミーワード線ＷＬｄｍｙ０に低レベルの電圧（０Ｖ）を印加する。

ワード線ドライバＷＬＤＲＶｄｍｙ１は、ワード線ドライバＷＬＤＲＶ０〜ＷＬＤＲＶ３、ＷＬＤＲＶｄｍｙ０と同一構造である。ワード線ドライバＷＬＤＲＶｄｍｙ１は、ダミーワード線ＷＬｄｍｙ１が接続されている。ワード線ドライバＷＬＤＲＶｄｍｙ１は、メモリセルＭＣ０〜ＭＣ７のうち、奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣ１、ＭＣ３、ＭＣ５、ＭＣ７（メモリセルアレイ９における偶数行目のメモリセル）のいずれかにデータを書き込む場合、ダミーワード線ＷＬｄｍｙ１に高レベルの電圧（１Ｖ）を印加する。一方、ワード線ドライバＷＬＤＲＶｄｍｙ１は、奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣ１、ＭＣ３、ＭＣ５、ＭＣ７のいずれにもデータを書き込まない場合には、ダミーワード線ＷＬｄｍｙ１に低レベルの電圧（０Ｖ）を印加する。

（実施の形態２の動作）
すなわち、本実施の形態２では、偶数ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣ０、ＭＣ２、ＭＣ４、ＭＣ６（メモリセルアレイ９における奇数行目のメモリセル）を書き込みする場合には、偶数ダミーワード線ＷＬｄｍｙ０に高レベルの電圧（１Ｖ）を印加する。これにより、偶数ダミーメモリセルＭＣｄｍｙ０（メモリセルアレイ９における奇数行目のダミーメモリセル）にデータを書き込むことにより発生するビット線ＢＬｄｍｙの電圧を非選択ソース線に印加する。

一方、奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣ１、ＭＣ３、ＭＣ５、ＭＣ７（メモリセルアレイ９における偶数行目のメモリセル）を書き込みする場合には、奇数ダミーワード線ＷＬｄｍｙ１を高レベルの電圧（１Ｖ）を印加する。これにより、奇数ダミーメモリセル（メモリセルアレイ９における偶数行目のダミーメモリセル）にデータを書き込むことにより発生するビット線ＢＬｄｍｙの電圧を非選択ソース線に印加する。

（実施の形態２の変形例）
なお、本実施の形態２でも、実施の形態１の変形例と同様に、ダミーメモリセルＭＣｄｍｙ０、ＷＬｄｍｙ１に誤書き込みが行われない電圧（１．５Ｖ）を印加せずに、第１のタイミングから第６のタイミングまでダミーワード線ＷＬｄｍｙ０、ＷＬｄｍｙ１に高レベルの電圧（１Ｖ）を印加するようにしてもよい。

（実施の形態２の効果）
以上に説明したように、本実施の形態２では、メモリセルＭＣ０にデータを書き込むための所定電圧（１Ｖ）がワード線ＷＬ０に印加される場合、ダミービット線ＢＬｄｍｙをソース線ＳＬ１と接続し、当該所定電圧（１Ｖ）をダミーメモリセルＭＣｄｍｙ０のダミーワード線ＷＬｄｍｙ０に印加するようにしている。一方で、メモリセルＭＣ１にデータを書き込むための所定電圧（１Ｖ）がワード線ＷＬ１に印加される場合、ダミービット線ＢＬｄｍｙをソース線ＳＬ１と接続し、当該所定電圧をダミーメモリセルＭＣｄｍｙ１のダミーワード線ＷＬｄｍｙ１に印加するようにしている。

ここで、メモリセルアレイ９において、メモリセルＭＣ０及びダミーメモリセルＭＣｄｍｙ０は奇数行目に配置され、メモリセルＭＣ１及びダミーメモリセルＭＣｄｍｙ１は偶数行目に配置されている。

（１）半導体製造時のフォトマスク露光時の目ずれなどにより、偶数ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣ０、ＭＣ２、ＭＣ４、ＭＣ６と、奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣ１、ＭＣ３、ＭＣ５、ＭＣ７とで異なる性質を示すことがある。例えば、選択トランジスタのゲートポリエッチングの工程において目ずれが発生した場合、偶数ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣ０、ＭＣ２、ＭＣ４、ＭＣ６の選択トランジスタＳＴ０、ＳＴ２、ＳＴ４、ＳＴ６のＬサイズが規格より細くなることがある。この場合、奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣ１、ＭＣ３、ＭＣ５、ＭＣ７の選択トランジスタＳＴ１、ＳＴ３、ＳＴ５、ＳＴ７のＬサイズは規格より太くなる。

この場合、偶数ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣ０、ＭＣ２、ＭＣ４、ＭＣ６の選択トランジスタＳＴ０、ＳＴ２、ＳＴ４、ＳＴ６の閾値電圧は低くなり、奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣ１、ＭＣ３、ＭＣ５、ＭＣ７の選択トランジスタＳＴ１、ＳＴ３、ＳＴ５、ＳＴ７の閾値電圧は高くなる。

図９は、偶数ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣ０、ＭＣ２、ＭＣ４、ＭＣ６の選択トランジスタＳＴ０、ＳＴ２、ＳＴ４、ＳＴ６の閾値電圧が低くなり、奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣ１、ＭＣ３、ＭＣ５、ＭＣ７の選択トランジスタＳＴ１、ＳＴ３、ＳＴ５、ＳＴ７の閾値電圧が高くなった場合の影響を示す図である。

偶数ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣ０、ＭＣ２、ＭＣ４、ＭＣ６の選択トランジスタＳＴ０、ＳＴ２、ＳＴ４、ＳＴ６の閾値電圧Ｖｇｓ＿Ｅが低く、奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣ１、ＭＣ３、ＭＣ５、ＭＣ７の選択トランジスタＳＴ１、ＳＴ３、ＳＴ５、ＳＴ７の閾値電圧Ｖｇｓ＿Ｏが高い場合（Ｖｇｓ＿Ｅ＜Ｖｇｓ＿Ｏ）、書き込み動作時の偶数ワード線ＷＬ０、ＷＬ２のビット線の電圧ＶＢＬ＿Ｅは、奇数ワード線ＷＬ１、ＷＬ３のビット線の電圧ＶＢＬ＿Ｏよりも高い電圧となる。

実施の形態１では、偶数ワード線に接続されたダミーメモリセルＭＣｄｍｙ０のみを使用しており、偶数ワード線ＷＬ０のメモリセルＭＣ０にデータを書き込む場合は、非選択メモリセルＭＣ２、ＭＣ３に接続されたビット線ＢＬ０の電圧ＶＢＬ＿Ｅと、非選択ソース線ＳＬ１の電圧ＶＢＬ＿Ｅは同電圧であるため、リーク電流を遮断可能である。一方、奇数ワード線ＷＬ１のメモリセルＭＣ１にデータを書き込む場合、非選択ソース線ＳＬ１の電圧は、非選択メモリセルＭＣ２、ＭＣ３に接続されたビット線ＢＬ０の電圧ＶＢＬ＿Ｅよりも低い電圧ＶＢＬ＿Ｏとなる。そのため、ビット線ＢＬ０からソース線ＳＬ１に向かってリーク電流が発生する。

それに対して、実施の形態２によれば、偶数ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣ０、ＭＣ２、ＭＣ４、ＭＣ６にデータを書き込む場合は、偶数ワード線ＷＬｄｍｙ０に接続されたダミーメモリセルＭＣｄｍｙ０にデータを書き込むことにより発生するダミービット線ＢＬｄｍｙの電圧を、非選択メモリセルＭＣ２、ＭＣ３に接続されたソース線ＳＬ１に印加する。そのため、非選択メモリセルＭＣ２、ＭＣ３に接続されたビット線ＢＬ０とソース線ＳＬ１は同電圧となる。よって、サブスレッショルド・リーク電流を遮断可能である。

また、奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣ１、ＭＣ３、ＭＣ５、ＭＣ７にデータを書き込む場合は、奇数ワード線ＷＬｄｍｙ１に接続されたダミーメモリセルＭＣｄｍｙ１にデータを書き込むことにより発生するダミービット線ＢＬｄｍｙの電圧を、非選択メモリセルＭＣ２、ＭＣ３に接続されたソース線ＳＬ１に印加する。そのため、非選択メモリセルＭＣ２、ＭＣ３に接続されたビット線ＢＬ０とソース線ＳＬ１は同電圧となる。よって、サブスレッショルド・リーク電流を遮断可能である。

したがって、製造時の目ずれの影響により、偶数ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣ０、ＭＣ２、ＭＣ４、ＭＣ６と、奇数ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣ１、ＭＣ３、ＭＣ５、ＭＣ７とでメモリセルの選択トランジスタの閾値電圧のずれが発生した場合でも、サブスレッショルド・リーク電流を遮断することが可能となる。

＜実施の形態３＞
（実施の形態３の構成）
続いて、図面を参照して、実施の形態３について説明する。なお、実施の形態１と同様の内容については、同一の符号を付す等して適宜省略して説明する。まず、図１０を参照して、本実施の形態３に係る半導体記憶装置３の構成について説明する。

図１０に示すように、本実施の形態３に係る半導体記憶装置３は、図１に示した実施の形態１に係る半導体記憶装置１と比較して、制御ゲート線ドライバＣＧＤＲＶｄｍｙ、ソース線ドライバＳＬＤＲＶｄｍｙ及び書き込み回路ＷＣｄｍｙを有さず、ワード線トランジスタＷＬＴ、定電流回路ＬＣＣ及び電源電圧回路ＶＣを有する点が異なる。

また、本実施の形態３では、半導体記憶装置３は、ダミー制御ゲート線ＣＧｄｍｙ及びダミーソース線ＳＬｄｍｙを有さない。全てのダミーメモリセルは、第１の端子及び第２の端子がグランドに接続されており、第３の端子はフローティング状態（図１０の「ＦＬＴ」）にされている。また、ダミーワード線ＷＬｄｍｙ０は、ダミーメモリセルＭＣｄｍｙ０の選択トランジスタＳＴｄｍｙ０の第１の端子ではなく、ワード線トランジスタＷＬＴの第１の端子に接続されている。

ワード線トランジスタＷＬＴは、メモリセルＭＣ０〜ＭＣ７の選択トランジスタＳＴ０〜ＳＴ７と同一構造である。ワード線トランジスタＷＬＴは、メモリセルＭＣ０〜ＭＣ７の選択トランジスタＳＴ０〜ＳＴ７と閾値電圧が同じとなるように、例えばゲート酸化膜厚やイオン注入条件が同一とされている。

ワード線トランジスタＷＬＴの第２の端子は、電源電圧回路ＶＣと接続されている。ワード線トランジスタＷＬＴの第３の端子は、ダミービット線ＢＬｄｍｙと接続されている。よって、本実施の形態３では、電圧バッファ回路ＢＵＦは、ワード線トランジスタＷＬＴからダミービット線ＢＬｄｍｙに印加された電圧を、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１の各々に印加する。なお、電源電圧回路ＶＣは、所定の電圧を生成して、ワード線トランジスタＷＬＴに印加する。この電圧は、書き込み動作時のＢＬｄｍｙの電圧（０．４Ｖ）に対して定電流（１μＡ）を流すのに必要なドレインーソース間電圧（Ｖｄｓ）を考慮した上で、任意の値（例えば１Ｖ以上）としてよい。

定電流回路ＬＣＣは、ダミービット線ＢＬｄｍｙが接続されている。定電流回路ＬＣＣは、書き込み回路ＷＣが書き込み動作時に選択ビット線に印加する定電流と同じ流量の定電流（１μＡ）を、ダミービット線ＢＬｄｍｙに印加する。より具体的には、定電流回路ＬＣＣは、電流源回路ＣＣを有する。ダミービット線ＢＬｄｍｙは、電流源回路ＣＣと接続されている。ダミービット線ＢＬｄｍｙは、電流源回路ＣＣが生成した定電流（１μＡ）が印加される。

このように、本実施の形態３では、メモリセルＭＣ０〜ＭＣ７のいずれかにデータを書き込む場合には、メモリセルＭＣ０〜ＭＣ７の選択トランジスタＳＴ０〜ＳＴ７に印加される電圧と同じ電圧（１Ｖ）がワード線トランジスタＷＬＴに印加される。そして、ワード線トランジスタＷＬＴの閾値電圧は、メモリセルＭＣ０〜ＭＣ７の選択トランジスタＳＴ０〜ＳＴ７の電圧閾値（０．６Ｖ）と同じである。

よって、書き込み動作時には、ダミービット線ＢＬｄｍｙの電圧は、ダミーワード線ＷＬｄｍｙ０の電圧（１．０Ｖ）から閾値電圧（０．６Ｖ）を引いた電圧（０．４Ｖ）となる。すなわち、本実施の形態３でも、書き込み動作時には、選択ビット線の電圧と同じ電圧が、非選択ソース線に印加される。そのため、リーク電流を遮断することができる。このように、選択ビット線の電圧（０．４Ｖ）と同じ電圧（０．４Ｖ）を生成する目的であれば、メモリトランジスタは不要である。

（実施の形態３の動作）
続いて、図１１を参照して、本実施の形態３に係る半導体記憶装置３の書き込み動作について説明する。以下、図１０に示すように、メモリセルＭＣ０を書き込み対象のメモリセルとし、メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７が消去状態である例について説明する。

書き込み動作前は、ワード線ＷＬ０〜ＷＬ３、制御ゲート線ＣＧ０、ＣＧ１、ソース線ＳＬ０、ＳＬ１、ダミーワード線ＷＬｄｍｙ０（図１１の「ワード線トランジスタワード線」）、ダミービット線ＢＬｄｍｙ（図１１の「ワード線トランジスタビット線」）の各々の状態については、実施の形態１と同様である。

ここで、ダミービット線ＢＬｄｍｙに関しては、より具体的には、図１２に示すように、定電流回路ＬＣＣは、さらに、スイッチＬＳＷａ、ＬＳＷｂ及びインバータＬＮＣを有する。ダミービット線ＢＬｄｍｙは、スイッチＬＳＷａを介してグランドに接続されており、スイッチＬＳＷｂを介して電流源回路ＣＣに接続されている。電流源回路ＣＣは、グランドと接続されている。言い換えると、ダミービット線ＢＬｄｍｙは、スイッチＬＳＷｂ及び電流源回路ＣＣを介してグランドと接続されている。

スイッチＬＳＷａとスイッチＬＳＷｂは、排他的にオンにされる。すなわち、定電流回路ＬＣＣは、ダミービット線ＢＬｄｍｙに低レベルの電圧を印加する場合、スイッチＬＳＷａをオンにするとともに、スイッチＬＳＷｂをオフにする。これにより、ダミービット線ＢＬｄｍｙに対してグランドが電気的に接続され、電流源回路ＣＣが電気的に非接続となり、ダミービット線ＢＬｄｍｙに低レベルの電圧（０Ｖ）が印加される。一方、定電流回路ＬＣＣは、ダミービット線ＢＬｄｍｙに定電流を印加する場合、スイッチＬＳＷａをオフにするとともに、スイッチＬＳＷｂをオンにする。これにより、ダミービット線ＢＬｄｍｙに対してグランドが電気的に非接続となり、電流源回路ＣＣが電気的に接続され、ダミービット線ＢＬｄｍｙに定電流（１μＡ）が印加される。

例えば、スイッチＬＳＷａ及びスイッチＬＳＷｂは、Ｎ型ＭＯＳトランジスタである。そして、インバータＬＮＣは、スイッチＬＳＷａに印加されるゲート電圧が入力される。インバータＬＮＣは、入力されたゲート電圧の論理レベルを反転したゲート電圧をスイッチＬＳＷｂに印加する。これにより、上述の排他的なオンが可能とされている。

ソース線ＳＬ０、ＳＬ１及びビット線ＢＬ０、ＢＬ１に関しては、図５を参照して実施の形態１の説明で述べた通りであるため、説明を省略する。

第１のタイミング（図１１の（１））：
書き込み動作を開始すると、選択制御ゲート線ＣＧ０、選択ソース線ＳＬ０、ビット線ＢＬ０、ＢＬ１の各々の電圧は、実施の形態１と同様に変化する。

第２のタイミング（図１１の（２））：
ダミーワード線ＷＬｄｍｙ０の電圧は、実施の形態１と同様に変化する。定電流回路ＬＣＣは、ダミービット線ＢＬｄｍｙに対して、低レベルの電圧（０Ｖ）の印加を終了し、定電流（１μＡ）の印加を開始する。このときに、ダミービット線ＢＬｄｍｙの電圧は、ダミーワード線ＷＬｄｍｙ０の電圧（１．０Ｖ、図１の「ＶＷＬｄｍｙ０」）からワード線トランジスタＷＬＴの閾値電圧（０．６Ｖ、図１の「Ｖｇｓ」）を引いた電圧（０．４Ｖ）となる。そして、半導体記憶装置３は、実施の形態１と同様に、スイッチＢＳＷａをオフにし、スイッチＢＳＷｂをオンにすることで、非選択ソース線ＳＬ１に対して、グランド電圧（０Ｖ）の印加を終了し、電圧バッファ回路ＢＵＦ及びソース線ドライバＳＬＤＲＶ１を介して、このダミービット線ＢＬｄｍｙの電圧（０．４Ｖ）の印加を開始する。

第３のタイミング（図１１の（３））：
選択ワード線ＷＬ０及び選択ビット線ＢＬ０の各々の電圧は、実施の形態１と同様に変化する。

ここで、本実施の形態３でも、非選択ソース線ＳＬ１の電圧は、ダミービット線ＢＬｄｍｙの電圧と同じ電圧（０．４Ｖ）となっている。よって、非選択メモリセルＭＣ２、ＭＣ３に接続された選択ビット線ＢＬ０と、非選択メモリセルＭＣ２、ＭＣ３に接続された非選択ソース線ＳＬ１の電圧は、同一（０．４Ｖ）となる。したがって、非選択メモリセルＭＣ２、ＭＣ３におけるサブスレッショルド・リーク電流を遮断することができる。

また、非選択メモリセルＭＣ６、ＭＣ７に接続された非選択ビット線ＢＬ１の電圧（１．５Ｖ）と、非選択メモリセルＭＣ６、ＭＣ７に接続された非選択ソース線ＳＬ１の電圧（０．４Ｖ）との電圧差が低減されることに加えて、ソース線ＳＬ１に電圧が印加されることによる基板バイアス効果によって非選択メモリセルＭＣ６、ＭＣ７の閾値電圧が高くなるため、非選択メモリセルＭＣ６、ＭＣ７におけるサブスレッショルド・リーク電流を削減することができる。

第４のタイミング（図１１の（４））：
選択ワード線ＷＬ０及び選択ビット線ＢＬ０の各々の電圧は、実施の形態１と同様に変化する。

第５のタイミング（図１１の（５））：
ダミーワード線ＷＬｄｍｙ０及び非選択ソース線ＳＬ１の各々の電圧は、実施の形態１と同様に変化する。定電流回路ＬＣＣは、ダミービット線ＢＬｄｍｙに対して、定電流（１μＡ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。

第６のタイミング（図１１の（６））：
選択制御ゲート線ＣＧ０、選択ソース線ＳＬ０及びビット線ＢＬ０、ＢＬ１の各々の電圧は、実施の形態１と同様に変化する。

（実施の形態３の変形例）
ここで、以上の説明では、第１のタイミングでビット線ＢＬ０、ＢＬ１等の電圧レベルを変更した後に、第２のタイミングでダミーワード線ＷＬｄｍｙ０に高レベルの電圧の印加を開始する例について説明したが、これに限られない。図１３を参照して以下に説明するように、第１のタイミングから第６のタイミングまでダミーワード線ＷＬｄｍｙ０に高レベルの電圧（１Ｖ）を印加するようにしてもよい。以下、その動作について、説明の簡略化のため、図１１を参照して説明した動作と異なる点について説明する。

第１のタイミング（図１３の（１））：
ワード線ドライバＷＬＤＲＶｄｍｙ０は、ダミーワード線ＷＬｄｍｙ０に対して、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（１．０Ｖ）の印加を開始する。定電流回路ＬＣＣは、ダミービット線ＢＬｄｍｙに対して、低レベルの電圧（０Ｖ）の印加を終了し、定電流（１μＡ）の印加を開始する。また、半導体記憶装置３は、スイッチＢＳＷａをオフにし、スイッチＢＳＷｂをオンにする。これにより、上述と同様に、ダミービット線ＢＬｄｍｙ及び非選択ソース線ＳＬ１の電圧は、ダミーワード線ＷＬｄｍｙ０の電圧（１．０Ｖ）からワード線トランジスタＷＬＴの閾値電圧（０．６Ｖ）を引いた電圧（０．４Ｖ）となる。

第６のタイミング（図１３の（６））：
ワード線ドライバＷＬＤＲＶｄｍｙ０は、ダミーワード線ＷＬｄｍｙ０に対して、高レベルの電圧（１．０Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。また、半導体記憶装置３は、スイッチＢＳＷａをオンにし、スイッチＢＳＷｂをオフにする。これにより、非選択ソース線ＳＬ１の電圧は、グランド電圧（０Ｖ）となる。定電流回路ＬＣＣは、ダミービット線ＢＬｄｍｙに対して、定電流（１μＡ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。

これによれば、実施の形態１と同様に、第２のタイミング（図１１の（２））と、第５のタイミング（図１１の（５））での電圧又は電流の切り替えのための制御回路による制御信号の出力を不要することができる。そのため、制御回路の構成を、より簡易にすることができる。

（実施の形態３の効果）
以上に説明したように、本実施の形態３では、ワード線トランジスタＷＬＴは、メモリセルに含まれるトランジスタではない。そして、メモリセルＭＣ０にデータを書き込む場合に、ワード線トランジスタＷＬＴに接続されたダミーワード線ＷＬｄｍｙ０に印加される電圧は、メモリセルＭＣ０のメモリトランジスタＭＴ０に接続された制御ゲート線に印加される電圧よりも低い。

ここで、実施の形態１及び実施の形態２においては、書き込み動作中、ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１のゲートには書き込み動作に必要な高電圧（１０．５Ｖ）が常に印加され続ける。書き込み動作中、ダミーメモリセルは書き込み時の高電圧により常にホットエレクトロンが発生する状態にある。ホットエレクトロンが選択トランジスタのゲート酸化膜中にトラップされると選択トランジスタの閾値変動を引き起こす。通常のメモリセルもホットエレクトロンによる閾値変動が起きるが、ダミーメモリセルの数と通常のメモリセルの数の違いから、ダミーメモリセルのほうが、高電圧が印加される時間が長く、影響が大きくなるためである。

このとき、ダミービット線ＢＬｄｍｙの電圧、つまり非選択ソース線ＳＬ１の電圧と、書き込みしている選択ビット線の電圧が異なるため、リーク電流を遮断するという所望の結果が得られない。

これに対して、実施の形態３によれば、ワード線トランジスタＷＬＴには高電圧が印加されないため、ホットエレクトロンによる特性変動の影響を抑えることが可能となる。

＜実施の形態４＞
（実施の形態４の構成）
続いて、図面を参照して、実施の形態４について説明する。なお、実施の形態１と同様の内容については、同一の符号を付す等して適宜省略して説明する。まず、図１４を参照して、本実施の形態４に係る半導体記憶装置４の構成について説明する。

図１４に示すように、本実施の形態４に係る半導体記憶装置４は、実施の形態１に係る半導体記憶装置１と比較して、ワード線ドライバＷＬＤＲＶｄｍｙ、制御ゲート線ドライバＣＧＤＲＶｄｍｙ及びソース線ドライバＳＬＤＲＶｄｍｙを有さない点が異なる。

また、半導体記憶装置４は、ダミーワード線ＷＬｄｍｙ０、ダミー制御ゲート線ＣＧｄｍｙ、ダミーソース線ＳＬｄｍｙ及びダミービット線ＢＬｄｍｙを有さない。よって、全てのダミーメモリセルは、第１の端子及び第２の端子がグランドに接続されており、第３の端子はフローティング状態にされている。なお、本実施の形態４では、ダミーメモリセルの図示は省略している。

本実施の形態４では、記憶領域として使用されるメモリセルとして、さらに、メモリセルＭＣ８〜ＭＣ１５を明示している。それに伴い、ビット線ＢＬ２、ＢＬ３も明示している。また、本実施の形態４では、電圧バッファ回路ＢＵＦは、ダミービット線ＢＬｄｍｙではなく、書き込み回路ＷＣと接続されている。

メモリセルＭＣ８〜ＭＣ１１は、同一の列に属する。メモリセルＭＣ１２〜ＭＣ１５は、同一の列に属する。メモリセルＭＣ８、ＭＣ１２は、メモリセルＭＣ０、ＭＣ４と同一の行に属する。メモリセルＭＣ９、ＭＣ１３は、メモリセルＭＣ１、ＭＣ５と同一の行に属する。メモリセルＭＣ１０、ＭＣ１４は、メモリセルＭＣ２、ＭＣ６と同一の行に属する。メモリセルＭＣ１１、ＭＣ１５は、メモリセルＭＣ３、ＭＣ７と同一の行に属する。

よって、メモリセルＭＣ８、ＭＣ９、ＭＣ１２、ＭＣ１３のメモリトランジスタＭＴ８、ＭＴ９、ＭＴ１２、ＭＴ１３の第１の端子は、メモリセルＭＣ０、ＭＣ１、ＭＣ４、ＭＣ５のメモリトランジスタＭＴ０、ＭＴ１、ＭＴ４、ＭＴ５の第１の端子とともに、制御ゲート線ＣＧ０が接続されている。メモリセルＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５のメモリトランジスタＭＴ１０、ＭＴ１１、ＭＴ１４、ＭＴ１５の第１の端子は、メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７のメモリトランジスタＭＴ２、ＭＴ３、ＭＴ６、ＭＴ７の第１の端子とともに、制御ゲート線ＣＧ１が接続されている。

メモリセルＭＣ８、ＭＣ１２の選択トランジスタＳＴ８、ＳＴ１２の第１の端子は、メモリセルＭＣ０、ＭＣ４の選択トランジスタＳＴ０、ＳＴ４の第１の端子とともに、ワード線ＷＬ０が接続されている。メモリセルＭＣ９、ＭＣ１３の選択トランジスタＳＴ９、ＳＴ１３の第１の端子は、メモリセルＭＣ１、ＭＣ５の選択トランジスタＳＴ１、ＳＴ５のゲートとともに、ワード線ＷＬ１が接続されている。メモリセルＭＣ１０、ＭＣ１４の選択トランジスタＳＴ１０、ＳＴ１４の第１の端子は、メモリセルＭＣ２、ＭＣ６の選択トランジスタＳＴ２、ＳＴ６の第１の端子とともに、ワード線ＷＬ２が接続されている。メモリセルＭＣ１１、ＭＣ１５の選択トランジスタＳＴ１１、ＳＴ１５の第１の端子は、メモリセルＭＣ３、ＭＣ７の選択トランジスタＳＴ３、ＳＴ７の第１の端子とともに、ワード線ＷＬ３が接続されている。

メモリセルＭＣ８、ＭＣ９、ＭＣ１２、ＭＣ１３のメモリトランジスタＭＴ８、ＭＴ９、ＭＴ１２、ＭＴ１３の第２の端子は、メモリセルＭＣ０、ＭＣ１、ＭＣ４、ＭＣ５のメモリトランジスタＭＴ０、ＭＴ１、ＭＴ４、ＭＴ５の第２の端子とともに、ソース線ＳＬ２が接続されている。メモリセルＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５のメモリトランジスタＭＴ１０、ＭＴ１１、ＭＴ１４、ＭＴ１５の第２の端子は、メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７のメモリトランジスタＭＴ２、ＭＴ３、ＭＴ６、ＭＴ７の第２の端子とともに、ソース線ＳＬ３が接続されている。

メモリセルＭＣ８、ＭＣ９、ＭＣ１２、ＭＣ１３の選択トランジスタＳＴ８、ＳＴ９、ＳＴ１２、ＳＴ１３の第２の端子の各々は、メモリトランジスタＭＴ８、ＭＴ９、ＭＴ１２、ＭＴ１３の各々を介して、ソース線ＳＬ０が接続されている。メモリセルＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５の選択トランジスタＳＴ１０、ＳＴ１１、ＳＴ１４、ＳＴ１５の第２の端子の各々は、メモリトランジスタＭＴ１０、ＭＴ１１、ＭＴ１４、ＭＴ１５の各々を介して、ソース線ＳＬ１が接続されている。

メモリセルＭＣ８〜ＭＣ１１の選択トランジスタＳＴ８〜ＳＴ１１の第３の端子は、ビット線ＢＬ２が接続されている。メモリセルＭＣ１２〜ＭＣ１５の選択トランジスタＳＴ１２〜ＳＴ１５の第３の端子は、ビット線ＢＬ３が接続されている。

メモリセルＭＣ８〜ＭＣ１１のメモリトランジスタＭＴ８〜ＭＴ１１の第３の端子の各々は、選択トランジスタＳＴ８〜ＳＴ１１の各々を介して、ビット線ＢＬ２が接続されている。メモリセルＭＣ１２〜ＭＣ１５のメモリトランジスタＭＴ１２〜ＭＴ１５の第３の端子の各々は、選択トランジスタＳＴ１２〜ＳＴ１５の各々を介して、ビット線ＢＬ３が接続されている。すなわち、選択トランジスタＳＴ８〜ＳＴ１５の第２の端子の各々は、メモリトランジスタＭＴ８〜ＭＴ１５の第３の端子の各々と接続されている。

本実施の形態４に係る書き込み回路ＷＣは、実施の形態１に係る書き込み回路ＷＣと比較して、さらに、ビット線ＢＬ２、ＢＬ３が接続されている。書き込み回路ＷＣは、ビット線ＢＬ２に接続されたメモリセルＭＣ８〜ＭＣ１５のいずれかにデータを書き込む場合、メモリセルＭＣ８〜ＭＣ１５に誤書き込みが行われない電圧レベルの電圧（例えば１．５Ｖ）を、ビット線ＢＬ２及びビット線ＢＬ３の各々にも印加する。その後、書き込み回路ＷＣは、ビット線ＢＬ２に接続されたメモリセルＭＣ１２〜ＭＣ１５のいずれにもデータを書き込まず、かつ、ビット線ＢＬ３に接続されたメモリセルＭＣ８〜ＭＣ１１のいずれかにデータを書き込む場合、ビット線ＢＬ２に定電流（例えば１μＡ）を印加するとともに、ビット線ＢＬ３には上記電圧の印加を継続する。一方、書き込み回路ＷＣは、ビット線ＢＬ２に接続されたメモリセルＭＣ８〜ＭＣ１１のいずれにもデータを書き込まず、かつ、ビット線ＢＬ３に接続されたメモリセルＭＣ１２〜ＭＣ１５のいずれかにデータを書き込む場合、ビット線ＢＬ３に定電流（例えば１μＡ）を印加するとともに、ビット線ＢＬ２には上記電圧の印加を継続する。

より具体的には、本実施の形態４に係る書き込み回路ＷＣは、実施の形態１に係る書き込み回路ＷＣと比較して、さらに、スイッチＷＳＴ４〜ＷＳＴ７と、電流源回路ＷＣＣ１と、電源電圧回路ＷＶＣ２、ＷＶＣ３とを有する点が異なる。ビット線ＢＬ２は、スイッチＷＳＷ４を介して電流源回路ＷＣＣ１に接続されており、スイッチＷＳＷ５を介して電源電圧回路ＷＶＣ２に接続されている。ビット線ＢＬ３は、スイッチＷＳＷ６を介して電流源回路ＷＣＣ１に接続されており、スイッチＷＳＷ７を介して電源電圧回路ＷＶＣ３に接続されている。電流源回路ＷＣＣ１は、グランドと接続されている。言い換えると、ビット線ＢＬ２は、スイッチＷＳＷ４及び電流源回路ＷＣＣ１を介してグランドと接続されており、ビット線ＢＬ３は、スイッチＷＳＷ６及び電流源回路ＷＣＣ１を介してグランドと接続されている。

スイッチＷＳＷ４とスイッチＷＳＷ５は、排他的にオンにされる。すなわち、書き込み回路ＷＣは、ビット線ＢＬ２に定電流を印加する場合、スイッチＷＳＷ４をオンにするとともに、スイッチＷＳＷ５をオフにする。これにより、ビット線ＢＬ２に対して電流源回路ＷＣＣ１が電気的に接続され、電源電圧回路ＷＶＣ２が電気的に非接続となり、ビット線ＢＬ２に電流源回路ＷＣＣ１が生成した定電流（１μＡ）が印加される。一方、書き込み回路ＷＣは、ビット線ＢＬ２に電圧を印加する場合、スイッチＷＳＷ４をオフにするとともに、スイッチＷＳＷ５をオンにする。これにより、ビット線ＢＬ２に対して電流源回路ＷＣＣ１が電気的に非接続となり、電源電圧回路ＷＶＣ２が電気的に接続され、ビット線ＢＬ２に電源電圧回路ＷＶＣ２が生成した電圧（１．５Ｖ）が印加される。

例えば、スイッチＷＳＷ４は、Ｎ型ＭＯＳトランジスタであり、スイッチＷＳＷ５は、Ｐ型ＭＯＳトランジスタである。そして、スイッチＷＳＷ４及びスイッチＷＳＷ５のゲートに同一のゲート電圧を印加することで、上述の排他的なオンが可能とされている。

スイッチＷＳＷ６とスイッチＷＳＷ７は、排他的にオンにされる。すなわち、書き込み回路ＷＣは、ビット線ＢＬ３に定電流を印加する場合、スイッチＷＳＷ６をオンにするとともに、スイッチＷＳＷ７をオフにする。これにより、ビット線ＢＬ３に対して電流源回路ＷＣＣ１が電気的に接続され、電源電圧回路ＷＶＣ３が電気的に非接続となり、ビット線ＢＬ３に電流源回路ＷＣＣ１が生成した定電流（１μＡ）が印加される。一方、書き込み回路ＷＣは、ビット線ＢＬ３に電圧を印加する場合、スイッチＷＳＷ６をオフにするとともに、スイッチＷＳＷ７をオンにする。これにより、ビット線ＢＬ３に対して電流源回路ＷＣＣ１が電気的に非接続となり、電源電圧回路ＷＶＣ３が電気的に接続され、ビット線ＢＬ３電源電圧回路ＷＶＣ３が生成した電圧（１．５Ｖ）印加される。

例えば、スイッチＷＳＷ６は、Ｎ型ＭＯＳトランジスタであり、スイッチＷＳＷ７は、Ｐ型ＭＯＳトランジスタである。そして、スイッチＷＳＷ６及びスイッチＷＳＷ７のゲートに同一のゲート電圧を印加することで、上述の排他的なオンが可能とされている。

また、書き込み回路ＷＣは、ビット線ＢＬ０に接続されたメモリセルＭＣ０〜ＭＣ３のいずれかにデータを書き込む場合、ビット線ＢＬ０の電圧を、電圧バッファ回路ＢＵＦに印加する。書き込み回路ＷＣは、ビット線ＢＬ１に接続されたメモリセルＭＣ４〜ＭＣ７のいずれかにデータを書き込む場合、ビット線ＢＬ１の電圧を、電圧バッファ回路ＢＵＦに印加する。書き込み回路ＷＣは、ビット線ＢＬ２に接続されたメモリセルＭＣ８〜ＭＣ１１のいずれかにデータを書き込む場合、ビット線ＢＬ２の電圧を、電圧バッファ回路ＢＵＦに印加する。書き込み回路ＷＣは、ビット線ＢＬ３に接続されたメモリセルＭＣ１２〜ＭＣ１５のいずれかにデータを書き込む場合、ビット線ＢＬ３の電圧を、電圧バッファ回路ＢＵＦに印加する。

より具体的には、本実施の形態４に係る書き込み回路ＷＣは、実施の形態１に係る書き込み回路ＷＣと比較して、さらに、スイッチＳＷ０、ＳＷ１を有する点が異なる。スイッチＷＳＷ０及びスイッチＷＳＷ２の各々と、電流源回路ＷＣＣ０とを接続する信号線は、スイッチＳＷ０を介して電圧バッファ回路ＢＵＦに接続されている。スイッチＷＳＷ４及びスイッチＷＳＷ６の各々と、電流源回路ＷＣＣ１とを接続する信号線は、スイッチＳＷ１を介して電圧バッファ回路ＢＵＦに接続されている。

よって、書き込み回路ＷＣは、ビット線ＢＬ０の電圧を電圧バッファ回路ＢＵＦに印加する場合、スイッチＷＳＷ０及びスイッチＳＷ０をオンにする。これにより、ビット線ＢＬ０と電圧バッファ回路ＢＵＦが電気的に接続され、ビット線ＢＬ０の電圧が電圧バッファ回路ＢＵＦに印加される。書き込み回路ＷＣは、ビット線ＢＬ１の電圧を電圧バッファ回路ＢＵＦに印加する場合、スイッチＷＳＷ２及びスイッチＳＷ０をオンにする。これにより、ビット線ＢＬ１と電圧バッファ回路ＢＵＦが電気的に接続され、ビット線ＢＬ１の電圧が電圧バッファ回路ＢＵＦに印加される。書き込み回路ＷＣは、ビット線ＢＬ２の電圧を電圧バッファ回路ＢＵＦに印加する場合、スイッチＷＳＷ４及びスイッチＳＷ１をオンにする。これにより、ビット線ＢＬ２と電圧バッファ回路ＢＵＦが電気的に接続され、ビット線ＢＬ２の電圧が電圧バッファ回路ＢＵＦに印加される。書き込み回路ＷＣは、ビット線ＢＬ３の電圧を電圧バッファ回路ＢＵＦに印加する場合、スイッチＷＳＷ６及びスイッチＳＷ１をオンにする。これにより、ビット線ＢＬ３と電圧バッファ回路ＢＵＦが電気的に接続され、ビット線ＢＬ３の電圧が電圧バッファ回路ＢＵＦに印加される。

例えば、スイッチＳＷ０及びスイッチＳＷ１は、Ｎ型ＭＯＳトランジスタである。そして、スイッチＳＷ０及びスイッチＳＷ１のゲートの各々に、ゲート電圧を印加することで、上述のオンが可能とされている。

ここで、本実施の形態４では、半導体記憶装置４が、マルチチャンネルアクセスが可能な不揮発性メモリである例について説明する。すなわち、半導体記憶装置４は、複数のメモリセルに対して並行してデータを書き込み可能である。図１４では、２チャンネルアクセスが可能な例について説明している。メモリセルＭＣ０〜ＭＣ７は、第１のチャンネルによって書き込みが行われる単位（図１４の「Ｉ／Ｏ＿０」）であり、メモリセルＭＣ８〜ＭＣ１５は、第２のチャンネルによって書き込みが行われる単位（図１４の「Ｉ／Ｏ＿１」）である。

Ｉ／Ｏ＿０に含まれるメモリセルと、Ｉ／Ｏ＿１に含まれるメモリセルにデータを書き込む場合は、スイッチＳＷ０、ＳＷ１のいずれか一方のみをオンにして、Ｉ／Ｏ＿０の選択ビット線ＢＬ０又はＢＬ１と、Ｉ／Ｏ＿１の選択ビット線ＢＬ２又はＢＬ３とのいずれか一方の電圧を、非選択セクタのソース線に印加する。ビット線ＢＬ０またはＢＬ１と、ＢＬ２またはＢＬ３のショートを避けるため、スイッチＳＷ０、ＳＷ１のいずれか一方のみをオンにする。

ここで、本実施の形態４では、実施の形態１と比較して、第１のセクタ（図１４の「セクタ０」）は、さらに、メモリセルＭＣ８、ＭＣ９、ＭＣ１２、ＭＣ１３を有する。また、第２のセクタ（図１４の「セクタ１」）は、さらに、メモリセルＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５を有する。

上述の構成により、本実施の形態４は、実施の形態１〜３と比較して、非選択メモリのソース線ＳＬ１に印加する電圧として、ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１又はワード線トランジスタＷＬＴの生成するダミービット線ＢＬｄｍｙの電圧を用いず、書き込み動作時に選択メモリセルが生成するビット線の電圧を用いるものである。

また、本実施の形態４では、メモリセルＭＣ０〜ＭＣ１５にデータとして“１”を書き込む場合に利用するスイッチＢＳＷ０、ＢＳＷ１及び電源電圧回路ＢＶＣを明示している。“０”データの書き込みはフローティングゲートに電子を注入する動作であることに対して、“１”データの書き込みはフローティングゲートに電子が入るのを禁止（書き込みを禁止）する動作である。“０”データを書き込みする場合はビット線に定電流（１μＡ）を印加し、“１”データの書き込みをする場合はビット線に高レベルの電圧（１．５Ｖ）を印加する。

ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１は、スイッチＢＳＷ０を介して電圧バッファ回路ＢＵＦと接続されており、スイッチＢＳＷ１を介して電源電圧回路ＢＶＣと接続されている。図５に示したスイッチＢＳＷａ、ＢＳＷｂは、例えば、電圧バッファ回路ＢＵＦと、スイッチＢＳＷ０の間に接続されるが、その動作は実施の形態１と同様であるため、説明を省略する。

スイッチＢＳＷ０と、スイッチＢＳＷ１は、排他的にオンにされる。半導体記憶装置４は、低レベルの電圧としてソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に第１の電圧又は第２の電圧を印加する場合、スイッチＢＳＷ０をオンにするとともに、スイッチＢＳＷ１をオフにする。これにより、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に対してグランド又は電圧バッファ回路ＢＵＦが電気的に接続され、電源電圧回路ＢＶＣが電気的に非接続となり、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に第１の電圧（０Ｖ）又は第２の電圧（電圧バッファ回路ＢＵＦを介したダミービット線ＢＬｄｍｙの電圧）が印加される。一方、半導体記憶装置４は、低レベルの電圧としてソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に第３の電圧を印加する場合、スイッチＢＳＷ０をオフにするとともに、スイッチＢＳＷ１をオンにする。これにより、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に対してグランド及び電圧バッファ回路ＢＵＦが電気的に非接続となり、電源電圧回路ＢＶＣが電気的に接続され、ソース線ドライバＳＬＤＲＶ０、ＳＬＤＲＶ１に第３の電圧（１．５Ｖ）が印加される。

例えば、スイッチＢＳＷ０は、Ｎ型ＭＯＳトランジスタであり、スイッチＢＳＷ１は、Ｐ型ＭＯＳトランジスタである。そして、スイッチＢＳＷ０及びスイッチＢＳＷ１のゲートに同一のゲート電圧を印加することで、上述の排他的なオンが可能とされている。

（実施の形態４の動作）
続いて、図１５を参照して、本実施の形態４に係る半導体記憶装置４の書き込み動作について説明する。以下、図１４に示すように、Ｉ／Ｏ＿０のメモリセルＭＣ０と、Ｉ／Ｏ＿１のメモリセルＭＣ８とに同時にデータとして“０”を書き込む例について説明する。また、メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７、ＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５が消去状態である例について説明する。

書き込み動作前は、ワード線ＷＬ０〜ＷＬ３、制御ゲート線ＣＧ０、ＣＧ１、ソース線ＳＬ０、ＳＬ１、ビット線ＢＬ０、ＢＬ１の各々の状態については、実施の形態１と同様である。スイッチＳＷ０、ＳＷ１は、ゲート電圧として、低レベルの電圧（０Ｖ）が印加されている。すなわち、スイッチＳＷ０、ＳＷ１は、オフである。スイッチＢＳＷ０、ＢＳＷ１は、ゲート電圧として、高レベルの電圧（ＶＣＣ）が印加されている。すなわち、スイッチＢＳＷ０は、オンであり、スイッチＢＳＷ１は、オフである。この電圧ＶＣＣは、スイッチＢＳＷ０をオンにできる程度に、後述の低レベルの電圧（０Ｖ）よりも大きい電圧である。

ビット線ＢＬ２、ＢＬ３も、書き込み回路ＷＣによって、ビット線ＢＬ０、ＢＬ１と同様に、低レベルの電圧（０Ｖ）が印加されている。すなわち、本実施の形態４では、半導体記憶装置４は、ビット線ＢＬ２、ＢＬ３に対しても、図５及び図１２に示したスイッチＷＳＷａ〜ＷＳＷｄ及びインバータＷＮＣａ、ＷＮＣｂに相当する低レベル（０Ｖ）を印加するためのスイッチ（トランジスタ）及びインバータが必要であることは、実施の形態１〜３の説明から自明である。そのため、ここでは、図示及びその説明を省略する。

第１のタイミング（図１５の（１））：
書き込み動作を開始すると、制御ゲート線ＣＧ０、ソース線ＳＬ０、ビット線ＢＬ０、ＢＬ１の各々の電圧は、実施の形態１と同様に変化する。本実施の形態４では、書き込み回路ＷＣは、ビット線ＢＬ２、ＢＬ３に対しても、低レベルの電圧（０Ｖ）の印加を終了し、メモリセルＭＣ８〜ＭＣ１５に誤書き込みが行われない高レベルの電圧（１．５Ｖ、後述のワード線の高レベルの電圧よりも高い電圧）の印加を開始する。

第２のタイミング（図１５の（２））：
本実施の形態４では、このタイミングでは、非選択ソース線ＳＬ１の電圧は変化しない。

第３のタイミング（図１５の（３））：
選択ワード線ＷＬ０及び選択ビット線ＢＬ０の各々の電圧は、実施の形態１と同様に変化する。本実施の形態４では、書き込み回路ＷＣは、選択ビット線ＢＬ２に対しても、高レベルの電圧（１．５Ｖ）の印加を終了し、定電流（１μＡ）を印加する。これにより、メモリセルＭＣ８において、電圧の高いソース線ＳＬ０から、それよりも電圧の低いビット線ＢＬ２に向かって電流が流れる。それにより発生するホットエレクトロンがフローティングゲートに注入されることで、メモリセルＭＣ８にもデータが書き込まれる。

ここで、書き込み回路ＷＣは、スイッチＳＷ０のゲート電圧として、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（ＶＣＣ）の印加を開始する。すなわち、スイッチＳＷ０をオンにする。この電圧ＶＣＣは、スイッチＳＷ０をオンにできる程度に、上述の低レベルの電圧（０Ｖ）よりも大きい電圧である。そして、半導体記憶装置４は、スイッチＢＳＷａをオフにし、スイッチＢＳＷｂをオンにすることで、非選択ソース線ＳＬ１に対して、グランド電圧（０Ｖ）の印加を終了し、電圧バッファ回路ＢＵＦ及びソース線ドライバＳＬＤＲＶ１を介して、この選択ビット線ＢＬ０の電圧（０．４Ｖ）の印加を開始する。

ここで、上述したように、非選択ソース線ＳＬ１の電圧は、選択ビット線ＢＬ０の電圧と同じ電圧（０．４Ｖ）となる。よって、非選択メモリセルＭＣ２、ＭＣ３に接続された選択ビット線ＢＬ０の電圧と、非選択メモリセルＭＣ２、ＭＣ３に接続された非選択ソース線ＳＬ１の電圧は、同一（０．４Ｖ）となる。また、非選択メモリセルＭＣ１０、ＭＣ１１に接続された選択ビット線ＢＬ２の電圧と、非選択メモリセルＭＣ１０、ＭＣ１１に接続されたソース線ＳＬ１の電圧も、同一（０．４Ｖ）となる。したがって、非選択メモリセルＭＣ２、ＭＣ３、ＭＣ１０、ＭＣ１１におけるサブスレッショルド・リーク電流を遮断することができる。

また、非選択メモリセルＭＣ６、ＭＣ７に接続された非選択ビット線ＢＬ１の電圧（１．５Ｖ）と、非選択メモリセルＭＣ６、ＭＣ７に接続された非選択ソース線ＳＬ１の電圧（０．４Ｖ）との電圧差が低減される。非選択メモリセルＭＣ１４、ＭＣ１５に接続された非選択ビット線ＢＬ３の電圧（１．５Ｖ）と、非選択メモリセルＭＣ１４、ＭＣ１５に接続された非選択ソース線ＳＬ１の電圧（０．４Ｖ）との電圧差が低減される。これらに加えて、ソース線ＳＬ１に電圧が印加されることによる基板バイアス効果によって非選択メモリセルＭＣ６、ＭＣ７、ＭＣ１４、ＭＣ１５の閾値電圧が高くなるため、非選択メモリセルＭＣ６、ＭＣ７、ＭＣ１４、ＭＣ１５におけるサブスレッショルド・リーク電流を削減することができる。

第４のタイミング（図１５の（４））：
選択ワード線ＷＬ０及び選択ビット線ＢＬ０の各々の電圧は、実施の形態１と同様に変化する。本実施の形態４では、書き込み回路ＷＣは、メモリセルＭＣ０に誤書き込みが行われない電圧レベルの電圧（１．５Ｖ）を、ビット線ＢＬ２にも印加する。

書き込み回路ＷＣは、スイッチＳＷ０のゲート電圧として、高レベルの電圧（ＶＣＣ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。すなわち、スイッチＳＷ０をオフにする。半導体記憶装置４は、スイッチＢＳＷａをオンにし、スイッチＢＳＷｂをオフにすることで、非選択ソース線ＳＬ１に対して、選択ビット線ＢＬ０の電圧（０．４Ｖ）の印加を終了し、ソース線ドライバＳＬＤＲＶ１を介して低レベルの電圧（０Ｖ）の印加を開始する。

第５のタイミング（図１５の（５））：
本実施の形態４では、このタイミングでは、非選択ソース線ＳＬ１の電圧は変化しない。

第６のタイミング（図１５の（６））：
制御ゲート線ＣＧ０、選択ソース線ＳＬ０及びビット線ＢＬ０、ＢＬ１の各々の電圧は、実施の形態１と同様に変化する。本実施の形態４では、書き込み回路ＷＣは、ビット線ＢＬ２、ＢＬ３に対しても、高レベルの電圧（１．５Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。

続いて、図１６を参照して、本実施の形態４に係る半導体記憶装置４の全てのＩ／Ｏ（チャンネル）に“１”のデータを書き込みする場合について説明する。以下、Ｉ／Ｏ＿０のメモリセルＭＣ０と、Ｉ／Ｏ＿１のメモリセルＭＣ８とに同時にデータとして“１”を書き込む例について説明する。また、メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７、ＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５が消去状態である例について説明する。

書き込み動作前は、ワード線ＷＬ０〜ＷＬ３、制御ゲート線ＣＧ０、ＣＧ１、ソース線ＳＬ０、ＳＬ１、ビット線ＢＬ０、ＢＬ１の各々の状態については、上述の書き込み動作（“０”の書き込み）前と同様である。スイッチＳＷ０、ＳＷ１、ＢＳＷ０、ＢＳＷ１の状態についても、上述の書き込み動作（“０”の書き込み）前と同様である。

第１のタイミング（図１６の（１））：
書き込み動作を開始すると、制御ゲート線ＣＧ０、ソース線ＳＬ０、ビット線ＢＬ０〜ＢＬ３の各々の電圧は、上述の書き込み動作（“０”の書き込み）前と同様に変化する。本実施の形態４では、半導体記憶装置４は、スイッチＢＳＷ０、ＢＳＷ１に対して、高レベルの電圧（ＶＣＣ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。これにより、スイッチＢＳＷ０をオフにし、スイッチＢＳＷ１をオンにすることで、非選択ソース線ＳＬ１に対して、第１の電圧（０Ｖ）の印加を終了し、第３の電圧（１．５Ｖ）の電圧の印加を開始する。

第２のタイミング（図１６の（２））：
このタイミングでは、信号線の電圧は変化しない。

第３のタイミング（図１６の（３））：
ワード線ドライバＷＬＤＲＶ０、ＷＬＤＲＶ２は、選択ワード線ＷＬ０、ＷＬ２に対して、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（１．０Ｖ）の印加を開始する。これにより、メモリセルＭＣ０、ＭＣ８に“１”のデータが書き込まれる。

ここで、非選択メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７、ＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５に接続されたビット線ＢＬ０〜ＢＬ３の電圧と、非選択メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７、ＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５に接続された非選択ソース線ＳＬ１の電圧は、同一（１．５Ｖ）となる。したがって、非選択メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７、ＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５におけるサブスレッショルド・リーク電流を遮断することができる。

第４のタイミング（図１６の（４））：
ワード線ドライバＷＬＤＲＶ０、ＷＬＤＲＶ２は、選択ワード線ＷＬ０、ＷＬ２に対して、高レベルの電圧（１．０Ｖ）の印加を終了し、低レベルの電圧（０Ｖ）の印加を開始する。

第５のタイミング（図１６の（５））：
このタイミングでは、信号線の電圧は変化しない。

第６のタイミング（図１６の（６））：
制御ゲート線ＣＧ０、ソース線ＳＬ０、ビット線ＢＬ０〜ＢＬ３の各々の電圧は、上述の書き込み動作（“０”の書き込み）前と同様に変化する。本実施の形態４では、半導体記憶装置４は、スイッチＢＳＷ０、ＢＳＷ１に対して、低レベルの電圧（０Ｖ）の印加を終了し、高レベルの電圧（ＶＣＣ）の印加を開始する。これにより、スイッチＢＳＷ０をオンにし、スイッチＢＳＷ１をオフにすることで、非選択ソース線ＳＬ１に対して、第３の電圧（１．５Ｖ）の印加を終了し、第１の電圧（０Ｖ）の電圧の印加を開始する。

なお、実施の形態１〜３では“１”のデータを書き込む場合でも、ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１またはワード線トランジスタＷＬＴが生成するビット線の電圧を非選択ソース線に印加すればよい。このため、実施の形態４で示したスイッチＢＳＷ０、ＢＳＷ１は、実施の形態１〜３では必要ない。

（実施の形態４の効果）
以上に説明したように、本実施の形態４では、メモリセルＭＣ０にデータとして“０”を書き込む場合、メモリセルＭＣ０のビット線ＢＬ０をソース線ＳＬ１と接続している。

これによれば、非選択ソース線ＳＬ１に印加する電圧としてダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１又はワード線トランジスタＷＬＴを用いる必要はない。また、ダミーメモリセルＭＣｄｍｙ０、ＭＣｄｍｙ１又はワード線トランジスタＷＬＴ用のワード線ドライバＷＬＤＲＶｄｍｙ０、ＷＬＤＲＶｄｍｙ１、制御ゲート線ドライバＣＧＤＲＶｄｍｙ、ソース線ドライバＳＬＤＲＶｄｍｙ及び書き込み回路ＷＣｄｍｙも必要ない。したがって半導体チップの面積を削減することができる。また、実施の形態３で説明した、書き込み動作中にダミーメモリセルに高電圧が印加され続けることによって発生するホットエレクトロンによる特性変動の影響もない。

また、本実施の形態４では、メモリセルＭＣ０にデータとして“１”を書き込む場合、非選択ソース線ＳＬ１には選択ビット線ＢＬ０、ＢＬ２の高レベルと同じ電圧を印加する。非選択セクタのメモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７、ＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５に接続されたソース線とビット線が同じ電圧となるため、非選択メモリセルＭＣ２、ＭＣ３、ＭＣ６、ＭＣ７、ＭＣ１０、ＭＣ１１、ＭＣ１４、ＭＣ１５におけるサブスレッショルド・リーク電流を遮断することができる。

＜実施の形態の概略構成＞
続いて、図１７を参照して、上述した実施の形態１〜３に係る半導体記憶装置１〜３の概略構成となる半導体記憶装置１０の構成について説明する。すなわち、実施の形態１〜３に係る半導体記憶装置１〜３における特徴的構成の一部は、図１２に示すように抽出される。

図１７に示すように、半導体記憶装置１０は、第１のメモリセル１１と、第２のメモリセル１２と、ダミートランジスタ１３と、電圧制御回路１４とを有する。

第１のメモリセル１１は、第１のトランジスタ１１０を有する。第１のトランジスタ１１０は、第１のワード線と、第１のソース線と、ビット線とに接続される第１のトランジスタを有する。第１のメモリセル１１は、メモリセルＭＣ０〜ＭＣ７のいずれか（上述の例ではメモリセルＭＣ０）に対応する。

第２のメモリセル１２は、第２のトランジスタ１２０を有する。第２のトランジスタ１２０は、第２のワード線と、第２のソース線と、上記ビット線とに接続される。第２のメモリセル１２は、メモリセルＭＣ０〜ＭＣ７のいずれか（上述の例ではメモリセルＭＣ２）に対応する。

第１のダミートランジスタ１３は、第１のトランジスタ１１０と同一構造である。第１のダミートランジスタ１３は、ダミーワード線と、ダミーソース線と、ダミービット線とに接続される。第１のダミートランジスタ１３は、メモリトランジスタＭＴｄｍｙ０、ＭＴｄｍｙ１のいずれか（上述の例ではメモリトランジスタＭＴｄｍｙ０）、又は、ワード線トランジスタＷＬＴに対応する。

電圧制御回路１４は、第１のメモリセル１１にデータを書き込むための所定電圧が第１のワード線に印加される場合、ダミービット線を第２のソース線と接続する。電圧制御回路１４は、上記所定電圧をダミーワード線に印加する。電圧制御回路１４は、ドライバＷＬＤＲＶ１〜ＷＬＤＲＶ３、ＷＬＤＲＶｄｍｙ０、ＷＬＤＲＶｄｍｙ１、ＣＧＤＲＶ０、ＣＧＤＲＶ１、ＣＧＤＲＶｄｍｙ、ＳＬＤＲＶ０、ＳＬＤＲＶ１、ＳＬＤＲＶｄｍｙ、書き込み回路ＷＣ、ＷＣｄｍｙ及び定電流回路ＬＣＣに対応する。

続いて、図１８を参照して、上述した実施の形態４に係る半導体記憶装置４の概略構成となる半導体記憶装置２０の構成について説明する。すなわち、実施の形態４に係る半導体記憶装置４における特徴的構成の一部は、図１３に示すように抽出される。

図１８に示すように、半導体記憶装置２０は、第１のメモリセル２１と、第２のメモリセル２２と、電圧制御回路２３とを有する。

第１のメモリセル２１は、第１のトランジスタ２１０を有する。第１のトランジスタ２１０は、第１のワード線と、第１のソース線と、ビット線とに接続される。第１のメモリセル２１は、メモリセルＭＣ０〜ＭＣ１５のいずれか（上述の例ではメモリセルＭＣ０又はメモリセルＭＣ８）に対応する。

第２のメモリセル２２は、第２のトランジスタ２２０を有する。第２のトランジスタ２２０は、第２のワード線と、第２のソース線と、上記ビット線とに接続される。第２のメモリセル２２は、メモリセルＭＣ０〜ＭＣ１５のいずれか（上述の例ではメモリセルＭＣ２又はメモリセルＭＣ１０）に対応する。

電圧制御回路２３は、第１のメモリセル２１にデータを書き込む場合、ビット線を第２のソース線と接続する。電圧制御回路２３は、ドライバＷＬＤＲＶ１〜ＷＬＤＲＶ３、ＣＧＤＲＶ０、ＣＧＤＲＶ１、ＳＬＤＲＶ０、ＳＬＤＲＶ１及び書き込み回路ＷＣに対応する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１、２、３、４ 半導体記憶装置
９ メモリセルアレイ
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３ ビット線
ＢＬｄｍｙ ダミービット線
ＢＮＣ、ＬＮＣ、ＷＮＣａ、ＷＮＣｂ、ＷＮＣｄｍｙ インバータ
ＢＳＷ０、ＢＳＷ１、ＢＳＷａ、ＢＳＷｂ、ＬＳＷａ、ＬＳＷｂ、ＳＷ０、ＳＷ１、ＳＳＷ０、ＳＳＷ１、ＳＳＷ２、ＳＳＷ３、ＳＳＷｄｍｙ０、ＳＳＷｄｍｙ１、ＷＳＷ０、ＷＳＷ１、ＷＳＷ２、ＷＳＷ３、ＷＳＷ４、ＷＳＷ５、ＷＳＷ６、ＷＳＷ７、ＷＳＷａ、ＷＳＷｂ、ＷＳＷｃ、ＷＳＷｄ、ＷＳＷｄｍｙａ、ＷＳＷｄｍｙｂ スイッチ
ＢＵＦ 電圧バッファ回路
ＢＶＣ、ＳＶＣ０、ＳＶＣ１、ＳＶＣｄｍｙ、ＷＶＣ０、ＷＶＣ１、ＷＶＣｄｍｙ、ＶＣ 電源電圧回路
ＣＣ、ＷＣＣ０、ＷＣＣｄｍｙ 電流源回路
ＣＧｄｍｙ ダミー制御ゲート線
ＣＧ０、ＣＧ１ 制御ゲート線
ＣＧＤＲＶ０、ＣＧＤＲＶ１、ＣＧＤＲＶｄｍｙ 制御ゲート線ドライバ
ＬＣＣ 定電流回路
ＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５、ＭＣ６、ＭＣ７、ＭＣ８、ＭＣ９、ＭＣ１０、ＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ１４、ＭＣ１５ メモリセル
ＭＣｄｍｙ０、ＭＣｄｍｙ１ ダミーメモリセル
ＭＴ０、ＭＴ１、ＭＴ２、ＭＴ３、ＭＴ４、ＭＴ５、ＭＴ６、ＭＴ７、ＭＴ８、ＭＴ９、ＭＴ１０、ＭＴ１１、ＭＴ１２、ＭＴ１３、ＭＴ１４、ＭＴ１５、ＭＴｄｍｙ０、ＭＴｄｍｙ１ メモリトランジスタ
ＳＬ０、ＳＬ１ ソース線
ＳＬＤＲＶ０、ＳＬＤＲＶ１、ＳＬＤＲＶｄｍｙ ソース線ドライバ
ＳＬｄｍｙ ダミーソース線
ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４、ＳＴ５、ＳＴ６、ＳＴ７、ＳＴ８、ＳＴ９、ＳＴ１０、ＳＴ１１、ＳＴ１２、ＳＴ１３、ＳＴ１４、ＳＴ１５、ＳＴｄｍｙ０、ＳＴｄｍｙ１ 選択トランジスタ
ＷＣ、ＷＣｄｍｙ 書き込み回路
ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３ ワード線
ＷＬＤＲＶ１、ＷＬＤＲＶ２、ＷＬＤＲＶ３、ＷＬＤＲＶ４、ＷＬＤＲＶｄｍｙ０、ＷＬＤＲＶｄｍｙ１ ワード線ドライバ
ＷＬｄｍｙ０、ＷＬｄｍｙ１ ダミーワード線
ＷＬＴ ワード線トランジスタ

Claims (10)

1. 第１のワード線と、第１のソース線と、第１のビット線とに接続される第１のトランジスタを有する第１のメモリセルと、
   第２のワード線と、第２のソース線と、前記第１のビット線とに接続される第２のトランジスタを有する第２のメモリセルと、
   前記第１のトランジスタと同一構造であり、第１のダミーワード線と、ダミーソース線と、ダミービット線とに接続される第１のダミートランジスタと、
   前記第１のメモリセルにデータを書き込むための所定電圧を前記第１のワード線に印加する場合、前記ダミービット線を前記第２のソース線と接続し、当該所定電圧を前記第１のダミーワード線に印加する電圧制御回路と、を備えた、
   半導体記憶装置。
2. 前記半導体記憶装置は、さらに、
   前記第２のワード線と、前記第２のソース線と、第２のビット線とに接続される第３のトランジスタを有する第３のメモリセルを備え、
   前記電圧制御回路は、前記第１のメモリセルにデータを書き込む場合、前記第３のメモリセルに対する誤書き込みを防止するための所定電圧を前記第２のビット線に印加する、
   請求項１に記載の半導体記憶装置。
3. 前記半導体記憶装置は、さらに、前記第１のメモリセルと同一構造であり、前記第１のダミートランジスタを有する第１のダミーメモリセルを備えた、
   請求項２に記載の半導体記憶装置。
4. 前記電圧制御回路は、
   第１の電源電圧回路、及び、第１の電流源回路のいずれか１つを選択して、前記第１のビット線と接続する第１の選択回路と、
   前記第１の電源電圧回路と同レベルの電圧を生成する第２の電源電圧回路、及び、前記第１の電流源回路のいずれか１つを選択して、前記第２のビット線と接続する第２の選択回路と、
   前記第１の電源電圧回路と同レベルの電圧を生成する第３の電源電圧回路、及び、前記第１の電流源回路が生成する電流と同量の電流を生成する第２の電流源回路のいずれか１つを選択して、前記ダミービット線と接続する第３の選択回路と、を有し、
   前記電圧制御回路は、前記第１のメモリセルにデータを書き込む場合、前記第１の選択回路による前記第１の電流源回路の選択、前記第２の選択回路による前記第２の電源電圧回路の選択、及び、前記第３の選択回路による前記第２の電流源回路の選択を行う、
   請求項３に記載の半導体記憶装置。
5. 前記半導体記憶装置は、さらに、
   第３のワード線と、前記第１のソース線と、前記第１のビット線とに接続される第３のトランジスタを有する第４のメモリセルと、
   前記第３のメモリセルと同一構造であり、第２のダミーワード線と、前記ダミーソース線と、前記ダミービット線とに接続される第２のダミートランジスタを有する第２のダミーメモリセルと、
   メモリセルアレイにおいて、前記第１のメモリセル及び前記第１のダミーメモリセルは奇数行目に配置され、前記第４のメモリセル及び前記第２のダミーメモリセルは偶数行目に配置され、
   前記電圧制御回路は、前記第４のメモリセルにデータを書き込むための所定電圧を前記第３のワード線に印加する場合、前記ダミービット線を前記第２のソース線と接続し、当該所定電圧を前記第２のダミーワード線に印加する、
   請求項３に記載の半導体記憶装置。
6. 前記第１のメモリセルは、さらに、第１の制御ゲート線と、前記第１のソース線と、前記第１のトランジスタを介しての前記第１のビット線とに接続される第１のメモリトランジスタを有し、
   前記第１のトランジスタは、前記第１のメモリトランジスタを介して前記第１のソース線と接続される第１の選択トランジスタであり、
   前記第１のダミートランジスタは、メモリセルに含まれるトランジスタではなく、前記第１のメモリセルにデータを書き込む場合に、前記第１のダミーワード線に印加される電圧は、前記第１の制御ゲート線に印加される電圧よりも低い、
   請求項２に記載の半導体記憶装置。
7. 前記電圧制御回路は、
   第１の電源電圧回路、及び、第１の電流源回路のいずれか１つを選択して、前記第１のビット線と接続する第１の選択回路と、
   前記第１の電源電圧回路と同レベルの電圧を生成する第２の電源電圧回路、及び、前記第１の電流源回路のいずれか１つを選択して、前記第２のビット線と接続する第２の選択回路と、
   前記第１の電流源回路が生成する電流と同量の電流を前記第１のダミートランジスタに印加する第３の電源電圧回路と、を有し、
   前記電圧制御回路は、前記第１のメモリセルにデータを書き込む場合、前記第１の選択回路による前記第１の電流源回路の選択、及び、前記第２の選択回路による前記第２の電源電圧回路の選択を行う、
   請求項６に記載の半導体記憶装置。
8. 第１のワード線と、第１のソース線と、第１のビット線とに接続される第１のトランジスタを有する第１のメモリセルと、
   第２のワード線と、第２のソース線と、前記第１のビット線とに接続される第２のトランジスタを有する第２のメモリセルと、
   前記第１のメモリセルにデータを書き込む場合、前記第１のビット線を前記第２のソース線と接続する電圧制御回路と、を備えた、
   半導体記憶装置。
9. 前記半導体記憶装置は、さらに、
   前記第１のワード線と、前記第１のソース線と、第２のビット線とに接続される第３のトランジスタを有する第３のメモリセルと、
   前記電圧制御回路は、前記第１のメモリセルにデータを書き込まず、前記第３のメモリセルにデータを書き込む場合、前記第１のビット線を前記第２のソース線と非接続とするとともに、前記第２のビット線を前記第２のソース線と接続する、
   請求項８に記載の半導体記憶装置。
10. 前記電圧制御回路は、
    第１の電源電圧回路、及び、第１の電流源回路のいずれか１つを選択して、前記第１のビット線と接続する第１の選択回路と、
    前記第１の電源電圧回路と同レベルの電圧を生成する第２の電源電圧回路、及び、前記第１の電流源回路と同量の電流を生成する第２の電流源回路のいずれか１つを選択して、前記第２のビット線と接続する第２の選択回路と、
    前記第１の選択回路が前記第１の電流源回路を選択した場合に前記第１のビット線と前記第１の電流源回路とが接続される第１の信号線と、前記第２のソース線との接続状態を切り替える第１のスイッチ回路と、
    前記第２の選択回路が前記第１の電流源回路を選択した場合に前記第２のビット線と前記第２の電流源回路とが接続される第２の信号線と、前記第２のソース線との接続状態を切り替える第２のスイッチ回路と、を有し、
    前記電圧制御回路は、前記第１のメモリセルにデータを書き込む場合、前記第１の選択回路による前記第１の電流源回路の選択、前記第２の選択回路による前記第２の電源電圧回路の選択、前記第１のスイッチ回路による前記第１の信号線と前記第２のソース線との接続、及び、前記第２のスイッチ回路による前記第２の信号線と前記第２のソース線との非接続を行う、
    請求項９に記載の半導体記憶装置。

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