JP2017181701A - 表示ドライバ - Google Patents

Abstract

【目的】表示ムラを抑制した画像表示を行うことが可能な表示ドライバを提供することを目的とする。
【構成】夫々が映像信号に基づく輝度レベルを画素毎に表す第１〜第Ｎの階調電圧を増幅して得た第１〜第Ｎの画素駆動電圧を表示デバイスに出力する第１〜第Ｎの出力アンプと、第１〜第Ｎの出力アンプ各々の出力電流容量を個別又は複数のグループ毎に設定する出力電流容量設定部と、を有する。
【選択図】図３

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバに関する。

表示デバイスとしての例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲート信号ラインと、２次元画面の垂直方向に伸張する複数のソース信号ラインと、が交叉するように配置されている。更に、液晶表示パネルには、入力映像信号によって表される各画素の輝度レベルに対応した階調電圧をソース信号ラインの各々に印加するソースドライバと、走査信号をゲート信号ラインに印加するゲートドライバと、が搭載されている（例えば特許文献１参照）。

特開２００４−３０１９４６号公報

ところで、表示パネルが大画面化すると、特に２次元画面の水平方向に伸張するゲート信号ラインの配線抵抗が増大する。よって、ゲートドライバから遠い位置に配置されている画素は、近傍位置に配置されている画素に比べて、ゲートドライバから出力された走査信号が実際にその画素に到達するまでに掛かる時間が長くなる。よって、ゲート信号ライン上での各画素の位置によって表示輝度が変化してしまう、いわゆる表示ムラが発生するという問題が生じた。

そこで、本発明は、表示ムラを抑制した画像表示を行うことが可能な表示ドライバを提供することを目的とする。

本発明に係る表示ドライバは、映像信号に基づき表示デバイスを駆動する表示ドライバであって、夫々が前記映像信号に基づく輝度レベルを画素毎に表す第１〜第Ｎ（Ｎは２以上の整数）の階調電圧を増幅して得た第１〜第Ｎの画素駆動電圧を前記表示デバイスに出力する第１〜第Ｎの出力アンプと、前記第１〜第Ｎの出力アンプ各々の出力電流容量を個別又は複数のグループ毎に設定する出力電流容量設定部と、を有する。

本発明に係る表示ドライバでは、映像信号に基づく第１〜第Ｎの画素駆動電圧を表示デバイスに出力する第１〜第Ｎの出力アンプ各々の出力電流容量を個別又は複数のグループ毎に設定できるようにしている。これにより、表示ドライバから送出された第１〜第Ｎの画素駆動電圧の各々が、夫々に対応した第１〜第Ｎの外部配線を介して表示デバイスに到達するまでに掛かる各遅延時間を均一にすることが可能となる。

よって、本発明によれば、表示デバイスに対して表示ムラを抑制した画像表示を行うことが可能となる。

本発明に係る表示ドライバとしてのソースドライバ１３を搭載した表示装置１００の概略構成を示すブロック図である。 ソースドライバ１３の内部構成を示すブロック図である。 出力回路１３４の内部構成の一例を示す回路図である。 アンプＡＰ₁〜ＡＰ_n各々の内部構成を示す回路図である。 アンプＡＰ₁〜ＡＰ_nの各々に供給されるバイアス電圧Ｂ₁〜Ｂ_nの大小関係の一例を表す図である。 出力回路１３４の内部構成の他の一例を示す回路図である。 出力回路１３４の内部構成の他の一例を示す回路図である。 出力回路１３４の内部構成の他の一例を示す回路図である。 アンプＡＰ₁〜ＡＰ_n各々の他の内部構成を示す回路図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る表示ドライバとしてのソースドライバ１３を搭載した表示装置１００の概略構成を示すブロック図である。図１に示すように、かかる表示装置１００は、駆動制御部１１、走査ドライバ１２、ソースドライバ１３、及び表示デバイス２０を含む。

表示デバイス２０は、例えば液晶又は有機ＥＬパネル等からなる。表示デバイス２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ₁〜Ｓ_mと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のソースラインＤ₁〜Ｄ_nとが形成されている。水平走査ライン及びソースラインの各交差部の領域には、画素を担う表示セルが形成されている。

駆動制御部１１は、映像信号中から水平同期信号を抽出しこれを走査ドライバ１２に供給する。また、駆動制御部１１は、かかる映像信号に基づき、画素毎にその画素の輝度レベルを例えば８ビットで表す画素データＰＤの系列を生成し、これを画素データ信号ＰＤＳとしてソースドライバ１３に供給する。

走査ドライバ１２は、上記した水平同期信号に同期させて水平走査パルスを生成し、これを表示デバイス２０の水平走査ラインＳ₁〜Ｓ_mの各々に順次印加する。

ソースドライバ１３は、例えば半導体チップに形成されており、画素データ信号ＰＤＳ中の画素データＰＤの系列を取り込む。そして、１水平走査ライン分、つまりソースラインの総数であるｎ個の画素データＰＤの取り込みが為される度に、ソースドライバ１３は、取り込んだｎ個の画素データＰＤを、夫々が示す輝度レベルに対応した電圧値を有する画素駆動電圧に変換して表示デバイス２０のソースラインＤ₁〜Ｄ_nに印加する。

図２は、ソースドライバ１３の内部構成を示すブロック図である。図２に示すように、ソースドライバ１３は、シフトレジスタ１３１、データラッチ部１３２、階調電圧変換回路１３３、及び出力回路１３４を有する。

シフトレジスタ１３１は、駆動制御部１１から供給された画素データ信号ＰＤＳ中から画素データＰＤの系列を取り込み、１水平走査ライン分（ｎ個）の画素データＰＤを画素データＰ₁〜Ｐ_nとしてデータラッチ部１３２に供給する。

データラッチ部１３２は、画素データＰ₁〜Ｐ_nを取り込み、夫々を画素データＥ₁〜Ｅ_nとして階調電圧変換回路１３３に供給する。

階調電圧変換回路１３３は、上記画素データＥ₁〜Ｅ_nを、夫々の輝度レベルに対応した電圧値を有する階調電圧Ｖ₁〜Ｖ_nに変換して出力回路１３４に供給する。

出力回路１３４は、階調電圧Ｖ₁〜Ｖ_nを夫々個別に増幅することにより画素駆動電圧Ｇ₁〜Ｇ_nを生成し、これら画素駆動電圧Ｇ₁〜Ｇ_nを夫々に対応した外部配線Ｕ₁〜Ｕ_nを介して表示デバイス２０のソースラインＤ₁〜Ｄ_nに夫々印加する。

なお、図２に示すように、表示デバイス２０の横幅よりも小さなチップサイズのソースドライバ１３を表示デバイス２０の一辺に沿って、且つその一辺の中央に配置した場合、出力回路１３４とソースラインＤ₁〜Ｄ_nとを接続する外部配線Ｕ₁〜Ｕ_nの配線長は、表示デバイス２０の一辺の中央部で最も短く、両端部に向かうにつれて長くなる。

例えばｎが偶数の場合、図１に示す一例では、外部配線Ｕ₁〜Ｕ_nのうちの中央部に配置されている外部配線Ｕ_Q及びＵ_Q+1（Ｑ：ｎ／２）の配線長が最も短く、両端部に配置されている外部配線Ｕ₁及びＵ_nの配線長が最も長くなる。したがって、外部配線Ｕ₁〜Ｕ_n各々の配線抵抗の値も表示デバイス２０の一辺の中央部で小さく、両端部に向かうにつれて大きくなる。これにより、外部配線Ｕ₁、Ｕ₂、・・・、Ｕ_Q、Ｕ_Q+1、・・・、Ｕ_n-1、Ｕ_nでの伝送遅延は、Ｕ₁（Ｕ_n）が最大となり、Ｕ₂（Ｕ_n-1）、Ｕ₃（Ｕ_n-2）、・・・、Ｕ_Q（Ｕ_Q+1）の順に小さくなっていく。

また、ｎが奇数の場合には、外部配線Ｕ₁〜Ｕ_nのうちの中央部に配置されている外部配線Ｕ_Q（Ｑ：［ｎ＋１］／２）の配線長が最も短く、両端部に配置されている外部配線Ｕ₁及びＵ_nの配線長が最も長い。したがって、外部配線Ｕ₁、Ｕ₂、・・・、Ｕ_Q-1、Ｕ_Q、Ｕ_Q+1、・・・、Ｕ_n-1、Ｕ_nでの伝送遅延は、Ｕ₁（Ｕ_n）が最大となり、Ｕ₂（Ｕ_n-1）、Ｕ₃（Ｕ_n-2）、・・・、Ｕ_Q-1（Ｕ_Q+1）、Ｕ_Qの順に小さくなっていく。

図３は、出力回路１３４の内部構成の一例を示す回路図である。図３に示すように、出力回路１３４は、バイアス電圧生成部３０ａ及び３０ｂと、バイアス電圧アンプ３１ａ、３１ｂ、３２ａ及び３２ｂと、バイアス電圧供給路３３ａ及び３３ｂと、階調電圧Ｖ₁〜Ｖ_nに夫々対応して設けられたｎチャネル分のアンプＡＰ₁〜ＡＰ_nとを有する。

バイアス電圧生成部３０ａは、高電位側のバイアス電位ＶＢ_H、及び当該バイアス電位ＶＢ_Hよりも低電位を有する低電位側のバイアス電位ＶＢ_Lを生成する。バイアス電圧アンプ３１ａは、バイアス電圧生成部３０ａで生成されたバイアス電位ＶＢ_Hを増幅して得られた電位をバイアス電圧供給路３３ａの一端に供給する。バイアス電圧アンプ３２ａは、バイアス電圧生成部３０ａで生成されたバイアス電位ＶＢ_Lを増幅して得られた電位をバイアス電圧供給路３３ａの他端に供給する。

バイアス電圧供給路３３ａは、図３に示すように抵抗Ｒ₁〜Ｒ_Qが直列に接続された分圧抵抗部を含む。この際、抵抗Ｒ₁の一端が、上記したバイアス電圧供給路３３ａとしての一端となり、抵抗Ｒ_Qの他端がバイアス電圧供給路３３ａとしての他端となる。また、バイアス電圧供給路３３ａでは、抵抗Ｒ₁の他端が、抵抗Ｒ₂の一端に接続されており、両者の接続点の電圧がバイアス電圧Ｂ₁としてアンプＡＰ₁に供給される。また、バイアス電圧供給路３３ａでは、抵抗Ｒ₂の他端が、抵抗Ｒ₃の一端に接続されており、両者の接続点の電圧がバイアス電圧Ｂ₂としてアンプＡＰ₂に供給される。要するに、バイアス電圧供給路３３ａでは、抵抗Ｒ_K（Ｋは１〜Ｑの整数）の他端が、抵抗Ｒ_K+1の一端に接続されており、両者の接続点の電圧がバイアス電圧Ｂ_KとしてアンプＡＰ_Kに供給されるのである。

かかる構成により、バイアス電圧供給路３３ａは、高電位側のバイアス電位ＶＢ_H及び低電位側のバイアス電位ＶＢ_Lに基づく電圧を抵抗Ｒ₁〜Ｒ_Qで分圧して得られた以下のような大小関係を有するバイアス電圧Ｂ₁〜Ｂ_Qを生成し、これらＢ₁〜Ｂ_Qを夫々に対応したアンプＡＰ₁〜ＡＰ_Qに供給する。

Ｂ₁＞Ｂ₂＞Ｂ₃＞・・・・＞Ｂ_Q-1＞Ｂ_Q
すなわち、バイアス電圧供給路３３ａは、抵抗Ｒ₁〜Ｒ_Q各々の一端の電圧又は他端の電圧をバイアス電圧Ｂ₁〜Ｂ_Qとし、かかるバイアス電圧Ｂ₁〜Ｂ_Qを夫々に対応したアンプＡＰ₁〜ＡＰ_Q各々のトランジスタＱ３のゲート端（制御端）に供給するのである。尚、アンプＡＰ₁〜ＡＰ_Qは、表示デバイス２０の画面左領域の表示駆動を担当する左領域アンプ群である。

バイアス電圧生成部３０ｂは、バイアス電圧生成部３０ａと同様に高電位側のバイアス電位ＶＢ_H及び低電位側のバイアス電位ＶＢ_Lを生成する。バイアス電圧アンプ３１ｂは、バイアス電圧生成部３０ｂで生成されたバイアス電位ＶＢ_Hを増幅して得られた電位をバイアス電圧供給路３３ｂの一端に供給する。バイアス電圧アンプ３２ｂは、バイアス電圧生成部３０ｂで生成されたバイアス電位ＶＢ_Lを増幅して得られた電位をバイアス電圧供給路３３ｂの他端に供給する。

バイアス電圧供給路３３ｂは、図３に示すように抵抗Ｒ_Q+1〜Ｒ_nが直列に接続された分圧抵抗部を含む。この際、抵抗Ｒ_nの一端が、上記したバイアス電圧供給路３３ｂとしての一端となり、抵抗Ｒ_Q+1の他端がバイアス電圧供給路３３ｂとしての他端となる。また、バイアス電圧供給路３３ｂでは、抵抗Ｒ_nの他端が、抵抗Ｒ_n-1の一端に接続されており、両者の接続点の電圧がバイアス電圧Ｂ_nとしてアンプＡＰ_nに供給される。また、バイアス電圧供給路３３ｂでは、抵抗Ｒ_n-1の他端が、抵抗Ｒ_n-2の一端に接続されており、両者の接続点の電圧がバイアス電圧Ｂ_n-1としてアンプＡＰ_n-1に供給される。要するに、バイアス電圧供給路３３ｂでは、抵抗Ｒ_M（Ｍはｎ〜Ｑ＋１の整数）の他端が、抵抗Ｒ_M-1の一端に接続されており、両者の接続点の電圧がバイアス電圧Ｂ_MとしてアンプＡＰ_Mに供給されるのである。

かかる構成により、バイアス電圧供給路３３ｂは、高電位側のバイアス電位ＶＢ_H及び低電位側のバイアス電位ＶＢ_Lに基づく電圧を抵抗Ｒ_Q+1〜Ｒ_nで分圧して得られた以下のような電圧値の大小関係を有するバイアス電圧Ｂ_Q+1〜Ｂ_nを生成し、これらＢ_Q+1〜Ｂ_nを夫々に対応したアンプＡＰ_Q+1〜ＡＰ_nに供給する。

Ｂ_n＞Ｂ_n-1＞Ｂ_n-2＞・・・・＞Ｂ_Q+2＞Ｂ_Q+1
すなわち、バイアス電圧供給路３３ｂは、抵抗Ｒ_Q+1〜Ｒ_n各々の一端の電圧又は他端の電圧をバイアス電圧Ｂ_Q+1〜Ｂ_nとし、かかるバイアス電圧Ｂ_Q+1〜Ｂ_nを夫々に対応したアンプＡＰ_Q+1〜ＡＰ_n各々のトランジスタＱ３のゲート端（制御端）に供給するのである。尚、アンプＡＰ_Q+1〜ＡＰ_nは、表示デバイス２０の画面右領域の表示駆動を担当する右領域アンプ群である。

アンプＡＰ₁〜ＡＰ_nは、夫々が独立した出力アンプであり、互いに同一構成のオペアンプを有する。アンプＡＰ₁〜ＡＰ_nは、半導体チップ内において、そのチップの一辺に沿って一列に配置されている。アンプＡＰ₁〜ＡＰ_nは、階調電圧変換回路１３３から供給された階調電圧Ｖ₁〜Ｖ_nを夫々個別に利得１で増幅して得た画素駆動電圧Ｇ₁〜Ｇ_nを、外部配線Ｕ₁〜Ｕ_nを夫々介して表示デバイス２０のソースラインＤ₁〜Ｄ_nに印加する。

尚、アンプＡＰ₁〜ＡＰ_nの各々は、オペアンプの差動段に流す電流、つまり内部動作電流を制御するバイアス電圧を入力する為のバイアス電圧入力端子が設けられている。よって、アンプＡＰ₁〜ＡＰ_nは、バイアス電圧供給路３３ａ及び３３ｂを介して夫々に供給されたバイアス電圧Ｂ₁〜Ｂ_nにより、個別に内部動作電流が設定される。この際、バイアス電圧入力端子に供給されたバイアス電圧が高いほど内部動作電流が大となり、それに伴いアンプＡＰの出力電流容量が増大する。よって、このような出力電流容量の増大に伴い、アンプＡＰが高速に動作し、その出力遅延時間が小さくなる。

図４は、アンプＡＰ₁〜ＡＰ_n各々の内部構成を示す回路図である。図４に示すように、アンプＡＰ_X（Ｘは１〜ｎの整数）は、ｎチャネルＭＯＳ（Metal-Oxide-Semiconductor）型のトランジスタＱ１〜Ｑ３、ｐチャネルＭＯＳ型のトランジスタＱ４及びＱ５を含む差動段と、ｐチャネルＭＯＳ型のトランジスタＱＰを含む出力段と、を有するオペアンプである。

差動対を為すトランジスタＱ１及びＱ２のうちのＱ１のゲート端には、階調電圧変換回路１３３から供給された階調電圧Ｖ_Xが入力ラインＬＩＮを介して印加されており、トランジスタＱ２のゲート端には出力ラインＬＯＴが接続されている。トランジスタＱ１及びＱ２各々のソース端は、バイアストランジスタとしてのトランジスタＱ３のドレイン端に接続されている。トランジスタＱ３のゲート端にはバイアス電圧供給路３３ａから供給されたバイアス電圧Ｂ_Xが供給されており、そのソース端には接地電圧Ｖｓｓ（例えば０ボルト）が印加されている。トランジスタＱ１のドレイン端は、ラインＬｐ１を介してトランジスタＱ４のドレイン端、及びトランジスタＱＰのゲート端に接続されている。トランジスタＱ２のドレイン端はラインＬｐ２を介してトランジスタＱ４及びＱ５各々のゲート端と、トランジスタＱ５のドレイン端とに夫々接続されている。トランジスタＱ４及びＱ５各々のソース端には電源電圧Ｖｄｄが印加されている。トランジスタＱＰのソース端には電源電圧Ｖｄｄが印加されており、そのドレイン端は出力ラインＬＯＴに接続されている。

図４に示す構成において、トランジスタＱ１は、階調電圧Ｖ_Xの電圧値に対応した第１の電流をラインＬｐ１に流す。トランジスタＱ２は、出力ラインＬＯＴを介して供給された画素駆動電圧Ｇ_Xに対応した第２の電流をラインＬｐ２に流す。これにより、ラインＬｐ１には、階調電圧Ｖ_Xと、出力ラインＬＯＴの電圧との差分に対応した電圧値を有する出力電圧駆動信号ＰＧが生成され、当該出力電圧駆動信号ＰＧがトランジスタＱＰのゲート端に供給される。トランジスタＱＰは、出力電圧駆動信号ＰＧに応じた出力電流を出力ラインＬＯＴに送出することにより、階調電圧Ｖ_Xに対応した電圧値を有する画素駆動電圧Ｇ_Xを出力ラインＬＯＴに生成する。

ところで、アンプＡＰ_XのラインＬｐ１及びＬｐ２に夫々流れる第１及び第２の電流の電流量は、このアンプＡＰ_XのトランジスタＱ３のドレイン・ソース電流によって決定する。つまり、アンプＡＰ_XのバイアストランジスタとしてのトランジスタＱ３は、自身のゲート端（制御端）に供給されたバイアス電圧Ｂ_Xに応じて、アンプＡＰ_XのラインＬｐ１及びＬｐ２に夫々流れる第１及び第２の電流の電流量を調整するのである。この際、トランジスタＱ３のゲート端に供給されるバイアス電圧Ｂ_Xが高いほどラインＬｐ１及びＬｐ２に流れる第１及び第２の電流、つまり内部動作電流が増加し、それに伴い、アンプＡＰ_Xの出力電流容量が増加する。アンプＡＰ_Xの出力電流容量が増加すると、アンプＡＰ_Xによって生成される画素駆動電圧Ｇ_Xの電圧立ち上がり期間が短縮される。すなわち、アンプＡＰ_Xに供給されるバイアス電圧Ｂ_Xが高いほど出力電流容量が増加し、それに伴いアンプＡＰ_Xの出力遅延時間が短くなるのである。

要するに、図３に示す構成では、画素駆動電圧Ｇ₁〜Ｇ_Q（Ｇ_Q+1〜Ｇ_n）を表示デバイス２０に出力するアンプＡＰ₁〜ＡＰ_Q（ＡＰ_Q+1〜ＡＰ_n）各々の出力電流容量を、バイアス電圧生成部３０ａ（３０ｂ）及びバイアス電圧供給路３３ａ（３３ｂ）を含む出力電流容量設定部により、個別に設定するようにしたのである。

この際、左領域アンプ群に属するアンプＡＰ₁〜ＡＰ_Qには、例えば図５に示すような大小関係を有するバイアス電圧Ｂ₁〜Ｂ_Qがバイアス電圧供給路３３ａから供給される。また、右領域アンプ群に属するアンプＡＰ_Q+1〜ＡＰ_nには、例えば図５に示すような大小関係を有するバイアス電圧Ｂ_Q+1〜Ｂ_nがバイアス電圧供給路３３ｂから供給される。

よって、画面端の表示駆動を担うアンプＡＰ₁及びＡＰ_nの出力遅延時間が最短となり、画面中央に近づくにつれ、その領域の表示駆動を担うアンプＡＰの出力遅延時間が長くなる。つまり、左領域アンプ群に属するアンプＡＰ₁〜ＡＰ_Q各々の出力遅延は、ＡＰ₁が最小となり、ＡＰ₂、ＡＰ₃、・・・、ＡＰ_Q-1、ＡＰ_Qの順に大きくなっていく。また、右領域アンプ群に属するアンプＡＰ_Q+1〜ＡＰ_n各々の出力遅延は、ＡＰ_nが最小となり、ＡＰ_n-1、ＡＰ_n-2、・・・、ＡＰ_Q+2、ＡＰ_Q+1の順に大きくなっていく。

ところで、アンプＡＰ₁〜ＡＰ_Qの各々に接続されている外部配線Ｕ₁〜Ｕ_Q各々での伝達遅延は、前述したように、外部配線Ｕ₁で最大となり、Ｕ₁、Ｕ₂、・・・、Ｕ_Q-1、Ｕ_Qの順に小さくなっていく。また、アンプＡＰ_Q+1〜ＡＰ_n各々に接続されている外部配線Ｕ_Q+1〜Ｕ_n各々での伝達遅延は、前述したように、外部配線Ｕ_nで最大となり、Ｕ_n、Ｕ_n-1、・・・、Ｕ_Q+2、Ｕ_Q+1の順に小さくなっていく。

これにより、外部配線Ｕ_X（Ｘは１〜ｎの整数）による伝達遅延時間と、アンプＡＰ_X自体の出力遅延時間との合計時間を一定にすることが可能となる。つまり、ソースドライバ１３から送出された画素駆動電圧Ｇ₁〜Ｇ_nが、夫々に対応した外部配線Ｕ₁〜Ｕ_nを介して表示デバイス２０に到達するまでに掛かる各遅延時間を均一にすることが可能となるのである。

よって、図３に示す構成によれば、ソースドライバ１３から送出された画素駆動電圧Ｇ₁〜Ｇ_nの各々が表示デバイス２０のソースラインＤ₁〜Ｄ_nに印加されるタイミングのズレが抑制されるので、表示デバイス２０において表示ムラを抑制した画像表示が為されるようになる。

尚、上記実施例では、アンプＡＰ₁〜ＡＰ_Q（ＡＰ_Q+1〜ＡＰ_n）各々の内部動作電流を個別に設定することによりアンプＡＰ₁〜ＡＰ_Q（ＡＰ_Q+1〜ＡＰ_n）各々の出力遅延時間を個別に設定するようにしているが、他の方法によってアンプＡＰ₁〜ＡＰ_Q（ＡＰ_Q+1〜ＡＰ_n）の出力遅延時間を設定するようにしても良い。

図６は、かかる点に鑑みて為された出力回路１３４の内部構成の他の一例を示すブロック図である。

尚、図６に示す出力回路１３４では、図３に示される構成に、夫々が出力電流調整トランジスタとしてのｎチャネルＭＯＳ型のトランジスタＹ₁〜Ｙ_nを新たに設けたものであり、その他の構成については図３に示されるものと同一である。ただし、図６に示す構成を採用する場合、アンプＡＰ₁〜ＡＰ_n各々のトランジスタＱ３のゲート端には、所定電圧値を有する固定のバイアス電圧が供給される。

図６において、アンプＡＰ₁〜ＡＰ_n各々の出力端には、夫々に対応したトランジスタＹ₁〜Ｙ_nのソース端が接続されている。バイアス電圧供給路３３ａは、図５に示す大小関係を有するバイアス電圧Ｂ₁〜Ｂ_Qを、夫々に対応したトランジスタＹ₁〜Ｙ_Qのゲート端（制御端）に供給する。更に、バイアス電圧供給路３３ｂが、図５に示す大小関係を有するバイアス電圧Ｂ_Q+1〜Ｂ_nを、夫々に対応したトランジスタＹ_Q+1〜Ｙ_nのゲート端に供給する。

出力電流調整トランジスタとしてのトランジスタＹ１〜Ｙｎは、夫々のゲート端に印加されたバイアス電圧に対応したオン抵抗の状態に設定される。よって、トランジスタＹ_X（Ｘは１〜ｎの整数）は、アンプＡＰ_Xから供給された出力電流を、バイアス電圧Ｂ_Xに対応した電流量に調整した電流を自身のドレイン端を介して外部配線Ｕ_Xに送出する。これにより、トランジスタＹ_Xは、外部配線Ｕ_X上に画素駆動電圧Ｇ_Xを生成する。

この際、トランジスタＹ_X（Ｘは１〜ｎの整数）から送出された電流が大なるほど画素駆動電圧Ｇ_Xの立ち上がり期間が短くなり、その出力遅延時間が短縮する。

ここで、対となるアンプＡＰ_X及びトランジスタＹ_Xを１つの出力アンプとした場合、第１〜第ｎの出力アンプ（ＡＰ₁〜ＡＰ_n、Ｙ₁〜Ｙ_n）各々の出力電流容量が、出力電流容量設定部（３０ａ、３０ｂ、３３ａ、３３ｂ）から供給されたバイアス電圧Ｂ₁〜Ｂ_nによって、個別に設定されることになる。

従って、図５に示す大小関係のバイアス電圧Ｂ₁〜Ｂ_nによれば、画面端の表示駆動を担うアンプＡＰ₁（ＡＰ）に接続されているトランジスタＹ₁（Ｙ_n）の出力遅延時間が最短となり、画面中央に近づくにつれ、その領域の表示駆動を担うアンプＡＰに接続されているトランジスタＹの出力遅延時間が長くなる。

よって、図６に示す構成を採用した場合にも図３に示す構成を採用した場合と同様に、ソースドライバ１３から送出された画素駆動電圧Ｇ₁〜Ｇ_nの各々が、夫々に対応した外部配線Ｕ₁〜Ｕ_nを介して表示デバイス２０に到達するまでに掛かる各遅延時間を均一にすることが可能となる。従って、表示デバイス２０において表示ムラを抑制した画像表示が為されるようになる。

また、図３に示す実施例では、バイアス電圧供給路３３ａ（３３ｂ）によって、夫々異なる電圧値を有するバイアス電圧Ｂ₁〜Ｂ_Q（Ｂ_Q+1〜Ｂ_n）をアンプＡＰ₁〜ＡＰ_Q（ＡＰ_Q+1〜ＡＰ_n）に供給しているが、夫々が複数のアンプＡＰを含むグループ毎に、互いに異なる電圧値のバイアス電圧を供給するようにしても良い。

図７は、かかる点に鑑みて為された出力回路１３４の内部構成の他の一例を示すブロック図である。尚、図７では、アンプＡＰ₁〜ＡＰ_nのうちから、左領域アンプ群に属するアンプＡＰ₁〜ＡＰ_Qを抜粋して、その構成を示している。

図７に示す構成は、図３に示される構成からバイアス電圧供給路３３ａ、バイアス電圧アンプ３１ａ及び３２ａを省き、図３に示されるバイアス電圧生成部３０ａに代えてバイアス電圧生成部３００ａを採用したものである。

バイアス電圧生成部３００ａは、以下のような電圧値の大小関係を有するバイアス電圧Ｂａ〜Ｂｃを生成する。

Ｂａ＞Ｂｂ＞Ｂｃ
バイアス電圧生成部３００ａは、左領域アンプ群に属するアンプＡＰ₁〜ＡＰ_Qのうちの第１のグループに属するアンプＡＰ₁〜ＡＰ_W（ＷはＱ未満の整数）の各々に、バイアス電圧Ｂａを供給する。また、バイアス電圧生成部３００ａは、第１のグループよりも画面中央に近い領域の表示駆動を担う第２のグループに属するアンプＡＰ_W+1〜ＡＰ_J（ＪはＷより大であり且つＱ未満の整数）の各々に、バイアス電圧Ｂｂを供給する。また、バイアス電圧生成部３００ａは、第２のグループよりも画面中央に近い領域の表示駆動を担う第３のグループに属するアンプＡＰ_J+1〜ＡＰ_Qの各々に、バイアス電圧Ｂｃを供給する。

要するに、図７に示す構成では、アンプＡＰ₁〜ＡＰ_Q各々の出力電流容量を、出力電流容量設定部としてのバイアス電圧生成部３００ａにより、複数のグループ毎に設定するようにしたのである。

よって、図７に示される構成を採用した場合にも、各外部配線Ｕの伝達遅延に対応させて、各アンプＡＰの出力遅延時間をグループ単位で設定することにより、画素駆動電圧Ｇ₁〜Ｇ_nの各々が表示デバイス２０のソースラインＤ₁〜Ｄ_nに夫々到達するタイミングのずれを抑制することが可能となる。従って、表示デバイス２０において表示ムラを抑制した画像表示が為されるようになる。

また、上記した実施例では、アンプＡＰ₁〜ＡＰ_n各々の内部構成の一例として、オペアンプの出力段がシングルアンプ構成となっているものを採用しているが、出力段がプッシュプルアンプ構成となっているものを採用しても良い。

また、上記した実施例では、アンプＡＰ₁〜ＡＰ_nに夫々供給するバイアス電圧によって各アンプの出力遅延時間を設定しているが、アンプＡＰ自体に、夫々が所望とする出力遅延時間が得られるような処置を施すようにしても良い。

図８は、かかる点に鑑みて為された出力回路１３４の内部構成の他の一例を示すブロック図である。図８に示す構成では、出力回路１３４は、階調電圧Ｖ₁〜Ｖ_nを夫々個別に増幅して画素駆動電圧Ｇ₁〜Ｇ_nを生成するアンプＡＭ₁〜ＡＭ_nと、当該アンプＡＭ₁〜ＡＭ_n各々の出力電流容量を設定する出力電流容量設定部としての静電容量設定部３１０とを有する。

静電容量設定部３１０は、アンプＡＭ₁〜ＡＭ_n各々に設けられている位相補償用のコンデンサの静電容量を変更するか否かを指定する静電容量変更信号ＣＳを生成し、アンプＡＭ₁〜ＡＭ_nの各々に供給する。例えば、静電容量設定部３１０は、位相補償用のコンデンサの静電容量を変更する場合には論理レベル０、変更しない場合には論理レベル１を有する２値の静電容量変更信号ＣＳを、アンプＡＭ₁〜ＡＭ_nの各々に供給する。

図９は、アンプＡＭ₁〜ＡＭ_n各々の基本回路構成を示す回路図である。

図９に示すように、アンプＡＭ_X（Ｘは、１〜ｎの整数）は、ｐチャネルＭＯＳ型の出力トランジスタＱＰ及びｎチャネルＭＯＳ型の出力トランジスタＱＮを含むプッシュプル出力段と、出力トランジスタＱＰを駆動する第１の差動段ＤＦ１と、出力トランジスタＱＮを駆動する第２の差動段ＤＦ２と、位相補償用のコンデンサＣ１及びＣ２１と、を有するオペアンプである。更に、アンプＡＭ_Xには、インバータＩＶと、位相補償用の静電容量を変更する為の付加コンデンサＣＰ及びＣＮと、制御トランジスタとしてのｐチャネルＭＯＳ型のトランジスタＱＺＰ及びｎチャネルＭＯＳ型のトランジスタＱＺＮと、を含んでいる。

尚、第１の差動段ＤＦ１は、図４に示されるトランジスタＱ１〜Ｑ５と同一回路構成からなり、出力トランジスタＱＰについても図４に示されるものと同一である。ただし、トランジスタＱ３のゲート端には、所定電圧値を有する固定のバイアス電圧Ｖｂ１が印加されている。

第２の差動段ＤＦ２は、ｐチャネルＭＯＳ型のトランジスタＭ１〜Ｍ３、ｎチャネルＭＯＳ型のトランジスタＭ４及びＭ５を含む。差動対を為すトランジスタＭ１及びＭ２のうちのＭ１のゲート端には、階調電圧変換回路１３３から供給された階調電圧Ｖ_X（Ｘは１〜ｎの整数）が入力ラインＬＩＮを介して印加されており、トランジスタＭ２のゲート端には出力ラインＬＯＴが接続されている。トランジスタＭ１及びＭ２各々のソース端は、トランジスタＭ３のドレイン端に接続されている。トランジスタＭ３のゲート端には所定電圧値を有する固定のバイアス電圧Ｖｂ２が印加されており、そのソース端には電源電圧Ｖｄｄが印加されている。トランジスタＭ１のドレイン端は、ラインＬｎ１を介してトランジスタＭ４のドレイン端、及び出力トランジスタＱＮのゲート端（制御端）に接続されている。トランジスタＭ２のドレイン端はラインＬｎ２を介してトランジスタＭ４及びＭ５各々のゲート端と、トランジスタＭ５のドレイン端とに夫々接続されている。トランジスタＭ４及びＭ５各々のソース端には接地電圧Ｖｓｓが印加されている。尚、出力トランジスタＱＮのソース端には接地電圧Ｖｓｓが印加されており、そのドレイン端は出力ラインＬＯＴに接続されている。

ここで、トランジスタＭ１は、階調電圧Ｖ_Xの電圧値に対応した電流をラインＬｎ１に流す。トランジスタＭ２は、出力ラインＬＯＴを介して供給された画素駆動電圧Ｇ_Xに対応した電流をラインＬｎ２に流す。これにより、ラインＬｎ１には、階調電圧Ｖ_Xと出力ラインＬＯＴの電圧との差分に対応した電圧値を有する出力電圧駆動信号ＮＧが生成され、当該出力電圧駆動信号ＮＧが出力トランジスタＱＮのゲート端に供給される。よって、出力トランジスタＱＮは、出力電圧駆動信号ＮＧに応じた出力電流を出力ラインＬＯＴから引き抜くことにより、階調電圧Ｖ_Xに対応した電圧値を有する画素駆動電圧Ｇ_Xを出力ラインＬＯＴに生成する。

また、図９に示す構成によるアンプＡＭでは、位相補償用のコンデンサＣ１の一端が出力トランジスタＱＰのゲート端（制御端）に接続されており、このコンデンサＣ１の他端が出力ラインＬＯＴに接続されている。また、位相補償用のコンデンサＣ２の一端が出力トランジスタＱＮのゲート端に接続されており、このコンデンサＣ２の他端が出力ラインＬＯＴに接続されている。

更に、図９に示す構成によるアンプＡＭでは、トランジスタＱＺＰのソース端が出力トランジスタＱＰのゲート端に接続されており、当該トランジスタＱＺＰのドレイン端が付加コンデンサＣＰの一端に接続されている。付加コンデンサＣＰの他端は出力ラインＬＯＴに接続されている。また、トランジスタＱＺＮのソース端が出力トランジスタＱＮのゲート端に接続されており、当該トランジスタＱＺＮのドレイン端が付加コンデンサＣＮの一端に接続されている。付加コンデンサＣＮの他端は出力ラインＬＯＴに接続されている。

トランジスタＱＺＰのゲート端には、静電容量変更信号ＣＳが供給されている。トランジスタＱＺＮのゲート端には、インバータＩＶによって当該静電容量変更信号ＣＳの論理レベルを反転させた信号が供給されている。

以下に、図９に示すアンプＡＭ内での静電容量の設定動作について説明する。

先ず、静電容量設定部３１０から論理レベル０の静電容量変更信号ＣＳが供給された場合には、トランジスタＱＺＰ及びＱＺＮが共にオン状態となる。これにより、付加コンデンサＣＰがコンデンサＣ１と並列に接続された状態となり、且つ付加コンデンサＣＮがコンデンサＣ２と並列に接続された状態となる。つまり、この際、位相補償用の静電容量は、コンデンサＣ１（Ｃ２）の静電容量に付加コンデンサＣＰ（ＣＮ）の静電容量を加算した静電容量となる。

一方、静電容量設定部３１０から論理レベル１の静電容量変更信号ＣＳが供給された場合には、トランジスタＱＺＰ及びＱＺＮが共にオフ状態となるので、付加コンデンサＣＰ及びＣＮは共に接続が遮断され、位相補償用の静電容量は、コンデンサＣ１（Ｃ２）の静電容量だけとなる。

ここで、アンプＡＭ₁〜ＡＭ_nの各々に含まれる位相補償用のコンデンサＣ１（Ｃ２）の静電容量は全て同一である。

ただし、アンプＡＭ₁〜ＡＭ_nの各々に含まれる付加コンデンサＣＰ（ＣＮ）は、アンプＡＭ毎に異なる静電容量を有する。例えば、画面端の表示駆動を担うアンプＡＭ₁及びＡＭ_nに含まれる付加コンデンサＣＰ（ＣＮ）の静電容量が最小であり、画面中央に近づくにつれ、その領域の表示駆動を担うアンプＡＭに含まれる付加コンデンサＣＰ（ＣＮ）の静電容量が大となっている。この際、位相補償用の静電容量が大きくなるほど、アンプＡＭの出力電流容量が低下し、それに伴い出力遅延時間が長くなる。

よって、位相補償用の静電容量を変更することを表す論理レベル０の静電容量変更信号ＣＳがアンプＡＭ₁〜ＡＭ_nの各々に供給されている間は、左領域アンプ群に属するアンプＡＭ₁〜ＡＭ_Q各々の出力遅延は、ＡＭ₁が最小となり、ＡＭ₂、ＡＭ₃、・・・、ＡＭ_Q-1、ＡＭ_Qの順に大きくなっていく。また、右領域アンプ群に属するアンプＡＭ_Q+1〜ＡＭ_n各々の出力遅延は、ＡＭ_nが最小となり、ＡＭ_n-1、ＡＭ_n-2、・・・、ＡＭ_Q+2、ＡＭ_Q+1の順に大きくなっていく。

これにより、出力回路１３４として図８及び図９に示す構成を採用した場合にも、ソースドライバ１３から送出された画素駆動電圧Ｇ₁〜Ｇ_nの各々が、夫々に対応した外部配線Ｕ₁〜Ｕ_nを介して表示デバイス２０に到達するまでに掛かる各遅延時間を均一にすることが可能となる。従って、表示デバイス２０において表示ムラを抑制した画像表示が為されるようになる。

要するに、ソースドライバ１３としては、以下の第１〜第Ｎ（Ｎは２以上の整数）の出力アンプ、及び出力電流容量設定部を含むものを採用すれば良いのである。つまり、第１〜第Ｎの出力アンプ（ＡＰ₁〜ＡＰ_Q、ＡＰ_Q+1〜ＡＰ_n、ＡＭ₁〜ＡＭ_Q、ＡＭ_Q+1〜ＡＭ_n）は、夫々が映像信号に基づく輝度レベルを画素毎に表す第１〜第Ｎの階調電圧（Ｖ₁〜Ｖ_Q、Ｖ_Q+1〜Ｖ_n）を増幅して得られた第１〜第Ｎの画素駆動電圧（Ｇ₁〜Ｇ_Q、Ｇ_Q+1〜Ｇ_n）を表示デバイス２０に出力する。出力電流容量設定部（３０ａ、３０ｂ、３３ａ、３３ｂ、３００ａ、３１０）は、第１〜第Ｎの出力アンプ各々の出力電流容量を個別又は複数のグループ毎に設定する。

この際、図３又は図６に示す実施例における出力電流容量設定部（３０ａ、３０ｂ、３３ａ、３３ｂ）では、バイアス電圧Ｂ₁〜Ｂ_Q（Ｂ_Q+1〜Ｂ_n）を、夫々に対応した出力アンプにＡＰ₁〜ＡＰ_Q（ＡＰ_Q+1〜ＡＰ_n）に供給することにより出力アンプ各々の出力電流容量を設定しているが、かかる構成に限定されない。

要するに、出力電流容量設定部としては、第１〜第Ｎの出力アンプに夫々対応した第１〜第Ｎの設定信号を生成して、夫々に対応した第１〜第Ｎの出力アンプに供給することにより、第１〜第Ｎの出力アンプの各々の出力電流容量を設定するものであれば良いのである。

また、図７に示す実施例における出力電流容量設定部（３００ａ）では、出力アンプにＡＰ₁〜ＡＰ_Qを３つのグループに群分けした各グループに夫々対応したバイアス電圧Ｂa〜Ｂｃを生成し、夫々に対応したグループに属する出力アンプＡＰに供給することにより出力アンプ各々の出力電流容量を設定しているが、かかる構成に限定されない。

すなわち、出力電流容量設定部としては、第１〜第Ｎの出力アンプをｋ（ｋは２以上でありＮ／２未満の整数）個のグループに群分けした各グループに夫々対応した第１〜第ｋの設定信号を生成し、これら第１〜第ｋの設定信号を、夫々に対応したグループに属する出力アンプの各々に供給することにより第１〜第Ｎの出力アンプ各々の出力電流容量を設定するものであれば良いのである。

１１ 駆動制御部
１３ ソースドライバ
２０ 表示デバイス
３０ａ、３０ｂ バイアス電圧生成部
３３ａ、３３ｂ バイアス電圧供給路
１３４ 出力回路
ＡＰ₁〜ＡＰｎ アンプ

Claims (8)

1. 映像信号に基づき表示デバイスを駆動する表示ドライバであって、
   夫々が前記映像信号に基づく輝度レベルを画素毎に表す第１〜第Ｎ（Ｎは２以上の整数）の階調電圧を増幅して得た第１〜第Ｎの画素駆動電圧を前記表示デバイスに出力する第１〜第Ｎの出力アンプと、
   前記第１〜第Ｎの出力アンプ各々の出力電流容量を個別又は複数のグループ毎に設定する出力電流容量設定部と、を有することを特徴とする表示ドライバ。
2. 前記出力電流容量設定部は、前記第１〜第Ｎの出力アンプに夫々対応した第１〜第Ｎの設定信号を生成して、夫々に対応した前記第１〜第Ｎの出力アンプに供給することにより前記第１〜第Ｎの出力アンプの各々の前記出力電流容量を設定することを特徴とする請求項１記載の表示ドライバ。
3. 前記出力電流容量設定部は、前記第１〜第Ｎの出力アンプをｋ（ｋは２以上でありＮ／２未満の整数）個のグループに群分けした各グループに夫々対応した第１〜第ｋの設定信号を生成し、前記第１〜第ｋの設定信号を、夫々に対応した前記グループに属する前記出力アンプの各々に供給することにより前記第１〜第Ｎの出力アンプの各々の前記出力電流容量を設定することを特徴とする請求項１記載の表示ドライバ。
4. 前記第１〜第Ｎの出力アンプの各々は、
   前記階調電圧を受ける入力ラインと、
   前記画素駆動電圧を出力する出力ラインと、
   前記階調電圧に対応した第１の電流を第１ラインに流す第１トランジスタと、
   前記出力ラインの電圧に対応した第２の電流を第２ラインに流す第２トランジスタと、
   前記第１及び第２の電流の電流量を制御端の電圧に応じて調整するバイアストランジスタと、
   前記第１ラインの電圧に対応した電流を前記出力ラインに送出することにより前記出力ラインに前記画素駆動電圧を生成する出力トランジスタと、を含むオペアンプを有し、
   前記出力電流容量設定部は、前記第１〜第Ｎの設定信号として第１〜第Ｎのバイアス電圧を生成し、夫々を対応する前記第１〜第Ｎの出力アンプ各々の前記バイアストランジスタの前記制御端に供給することを特徴とする請求項２記載の表示ドライバ。
5. 前記第１〜第Ｎの出力アンプの各々は、
   前記階調電圧を受ける入力ラインと、
   前記画素駆動電圧を出力する出力ラインと、
   前記階調電圧に対応した第１の電流を第１ラインに流す第１トランジスタと、
   前記出力ラインの電圧に対応した第２の電流を第２ラインに流す第２トランジスタと、
   制御端の電圧に応じて前記第１及び第２の電流の電流量を調整するバイアストランジスタと、
   前記第１ラインの電圧に対応した電流を前記出力ラインに送出することにより前記出力ラインに前記画素駆動電圧を生成する出力トランジスタと、を含むオペアンプを有し、
   前記出力電流容量設定部は、前記第１〜第ｋの設定信号として第１〜第ｋのバイアス電圧を生成し、夫々を対応する前記グループに属する前記出力アンプ各々の前記バイアストランジスタの前記制御端に供給することを特徴とする請求項３記載の表示ドライバ。
6. 前記第１〜第Ｎの出力アンプの各々は、
   前記階調電圧を増幅するオペアンプと、
   前記オペアンプが出力した出力電流の電流量を、制御端の電圧に応じて調整した電流を外部配線を介して前記表示デバイスに送出することにより前記外部配線上に前記画素駆動電圧を生成する出力電流調整トランジスタと、を含み、
   前記出力電流容量設定部は、前記第１〜第Ｎの設定信号として第１〜第Ｎのバイアス電圧を生成し、夫々を対応する前記第１〜第Ｎの出力アンプ各々の前記出力電流調整トランジスタの前記制御端に供給することを特徴とする請求項２記載の表示ドライバ。
7. 前記出力電流容量設定部は、
   第１〜第Ｎの抵抗が直列に接続されてなるバイアス電圧供給路と、
   第１のバイアス電位及び前記第１のバイアス電位よりも低い第２のバイアス電位を生成し、前記第１のバイアス電位を前記バイアス電圧供給路の一端に印加すると共に前記第２のバイアス電位を前記バイアス電圧供給路の他端に印加するバイアス電圧生成部と、を含み、
   前記バイアス電圧供給路は、前記第１〜第Ｎの抵抗各々の一端の電圧又は他端の電圧を前記第１〜第Ｎのバイアス電圧として生成することを特徴とする請求項４又は６記載の表示ドライバ。
8. 前記第１〜第Ｎの出力アンプの各々は、
   前記階調電圧を受ける入力ラインと、
   前記画素駆動電圧を出力する出力ラインと、
   前記階調電圧と前記出力ラインの電圧との差分に対応した駆動信号を生成する差動段と、
   前記駆動信号を制御端で受け、前記駆動信号に対応した電流を前記出力ラインに送出することにより前記出力ライン上に前記画素駆動電圧を生成する出力トランジスタと、
   前記出力トランジスタの前記制御端に一端が接続されており他端が前記出力ラインに接続されている位相補償用コンデンサと、
   前記出力ラインに一端が接続されている付加コンデンサと、
   静電容量変更信号に応じてオン状態及びオフ状態のうちの一方の状態に設定され、オン状態に設定されている場合に前記出力トランジスタの前記制御端と前記第２のコンデンサの他端とを接続する制御トランジスタと、を含むオペアンプを有し、
   前記出力電流容量設定部は、位相補償用の静電容量を変更するか否かを表す２値の信号を前記静電容量変更信号として前記第１〜第Ｎの出力アンプの各々に供給する静電容量設定部を含み、
   前記第１〜第Ｎの出力アンプ各々の前記付加コンデンサの静電容量が互いに異なることを特徴とする請求項１記載の表示ドライバ。

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