JP2017191865A - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents

Abstract

【課題】素子の放熱性を損なうなど信頼性を低下させることなく、かつベース抵抗やサブコレクタ抵抗を増大させることなく、ベース・コレクタ間の寄生容量を低減して高周波特性を向上させる。【解決手段】放熱基板１０１とコレクタ層１０２との間に配置されてコレクタ層１０２に電流を印加するための電流印加構造となるサブコレクタ層１０６およびコレクタ電極１１３を備える。サブコレクタ層１０６は、平面視でコレクタ層１０２より小さい面積でコレクタ層１０２の内側に形成されている。また、エミッタ層１０４は、平面視で、サブコレクタ層１０６より小さい面積でサブコレクタ層１０６の内側に形成されている。【選択図】 図１

Description

本発明は、ＩｎＰなどの化合物半導体を用いたヘテロ接合バイポーラトランジスタおよびその製造方法に関する。

インジウムリン（ＩｎＰ）系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、ＩｎＰ系材料の高い電子移動度を活かした、高速性に優れたトランジスタである。ＩｎＰ系ＨＢＴのさらなる高速化を実現するためには、ＨＢＴのベース・コレクタ間寄生容量を削減することで、素子の充放電時間を短縮することが有効である。ベース・コレクタ間寄生容量は、エミッタが形成されていない領域におけるベース層とサブコレクタ層間に生じる容量である。

ベース・コレクタ間寄生容量を低減する最も単純な方法は、ベース層またはサブコレクタ層の面積を小さくすることが考えられる。一般的には、素子の平面形状は矩形であるが、例えば、この長辺方向の長さ（幅）を小さくすることで、ベース・コレクタ間寄生容量を低減することが考えられる。しかしながら、いずれの方法においても、素子の特性とのトレードオフが生じるため、大幅に寄生容量を低減することは困難である。この点について、以下に説明する。

まず、一般的なベース層の面積を小さくすることでベース・コレクタ寄生容量を低減する場合の問題について述べる。ベース層の面積を縮小すると、ベース層とベース電極の接触面積も同時に小さくなり、ベースコンタクト抵抗が増大し、高周波特性が低下してしまう。従って、縮小できるベース層の面積は、許容されるベースコンタクト抵抗値により制限され、大幅にベース・コレクタ間寄生容量を削減することは困難である。

次に、ベース・コレクタ間寄生容量を削減させる手法として、ベース層面積およびベース電極面積を縮小せずに、サブコレクタ層の面積を縮小する方法の問題点について図３，図４Ａ，図４Ｂを用いて説明する。

図３は、ＩｎＰからなる基板３０１を用いて作製された一般的なＩｎＰ系ｎｐｎ型ＨＢＴの構成を示す断面図である。なお、素子の平面形状は矩形であり、図３では、長辺方向の断面を示している。

基板３０１上に、サブコレクタ層３０２が形成され、この上に、比較的低濃度にｎ型不純物がドーピングされたＩｎＰからなるコレクタ層３０３、比較的高濃度にｐ型不純物がドーピングされたＧａＡｓＳｂからなるベース層３０４、比較的低濃度にｎ型不純物がドーピングされたＩｎＰからなるエミッタ層３０５が順次に積層されている。コレクタ層３０３およびベース層３０４は、同じ面積のメサとされ、エミッタ層３０５は、ベース層３０４より小さい面積のメサとされている。また、エミッタ層３０５の上には、エミッタ層３０５と同じ面積とされたキャップ層３０６が形成されている。

なお、サブコレクタ層３０２は、基板３０１の側の高濃度にｎ型不純物がドーピングされたＩｎＰからなる層と、ベース層３０４側の高濃度にｎ型不純物がドーピングされたＩｎＧａＡｓからなる層とから構成されている。また、サブコレクタ層３０２は、ベース層３０４のメサより大きい面積に形成され、コレクタ層３０３およびベース層３０４によるメサの周囲のサブコレクタ層３０２の上に、コレクタ電極３０７が形成されている。

また、エミッタ層３０５によるメサの周囲のベース層３０４の上にベース電極３０８が形成されている。また、キャップ層３０６は、高濃度にｎ型不純物がドーピングされたＩｎＧａＡｓから構成され、この上に、エミッタ電極３０９が形成されている。

上述したｎｐｎ型ＨＢＴにおいては、コレクタ電流を担う電子は、エミッタ電極３０９からコレクタ層３０３に向けて基板３０１に対して垂直な方向に流れた後に、コレクタ電極３０７に向かって基板３０１に対して平行方向に流れる。ここで、サブコレクタ層３０２はコレクタ層３０３からコレクタ電極３０７まで電流を引き出すために設けられている。サブコレクタ層３０２の電気抵抗は、コレクタ層３０３からコレクタ電極３０７までの距離に比例し、コレクタ層３０３とサブコレクタ層３０２との接触領域の幅、およびサブコレクタ層３０２の厚さに反比例する。一般的に、ＩｎＰ系ＨＢＴにおいて、サブコレクタ層３０２の抵抗は１Ωより遥かに小さく、高周波特性に与える影響は非常に軽微になるよう設計されている。

上述したように構成されているＨＢＴにおいて、平面視で、サブコレクタ層の面積を小さくしてコレクタ層によるメサの内側に配置することで、コレクタ層とサブコレクタ層との接触領域の面積を小さくし、ベース・コレクタ間寄生容量を削減することができる。この構成について、図４Ａ、図４Ｂを用いて説明する。

基板４０１上に、サブコレクタ層４０２が形成され、この上に、コレクタ層４０３、ベース層４０４、エミッタ層４０５，キャップ層４０６が順次に積層されている。コレクタ層４０３およびベース層４０４は、同じ面積のメサとされ、エミッタ層４０５，キャップ層４０６は、ベース層４０４より小さい面積のメサとされている。また、エミッタ層４０５によるメサの周囲のベース層４０４の上にベース電極４０８が形成され、キャップ層４０６の上に、エミッタ電極４０９が形成されている。これらは、図３を用いて説明したＨＢＴと同様であり、構成する材料も同様である。

このＨＢＴ、サブコレクタ層４０２とコレクタ層４０３との接触面積が、コレクタ層４０３およびベース層４０４のメサより小さい面積に形成されている。このように小さな面積にした場合、電極形成箇所が制限されるようになる。例えば、平面視の素子の形状（平面形状）が矩形の場合、図４Ｂの平面図に示すように、矩形の３つの辺において、ベース層４０４（コレクタ層４０３）より内側にサブコレクタ層４０２が配置されるようにすることで、接触面積を小さくする。この状態で、残りの１辺においてサブコレクタ層４０２を平面視でベース層４０４（コレクタ層４０３）より延在させ、延在させた領域にコレクタ電極４０７を設ける。

このような構成では、サブコレクタ層４０２の電気抵抗は、コレクタ電極４０７形成方向の接触領域の長さに比例する。また、サブコレクタ層４０２の電気抵抗は、コレクタ電極４０７形成方向に垂直な方向のサブコレクタ層４０２の長さとサブコレクタ層４０２の厚さに反比例することになる。コレクタ電極４０７形成方向に垂直な方向のサブコレクタ層４０２の長さ、およびサブコレクタ層４０２の厚さは、共にサブミクロンオーダと小さいために、サブコレクタ抵抗は、図３を用いて説明した一般的なＩｎＰ基板上のＨＢＴ構造と比較して増大する。

例えば、コレクタ電極４０７形成方向に垂直な方向のサブコレクタ層４０２の長さが、０．３μｍ程度と細く、厚さも０．５μｍ程度と薄い場合、サブコレクタ層４０２の抵抗は１０Ω以上と非常に大きくなり、ＨＢＴの高周波特性が低下してしまう。このようなサブコレクタ抵抗の増大を抑制するためには、サブコレクタ層４０２を厚膜化することが考えられる。しかしながら、サブコレクタ層４０２を構成するＩｎＰやＩｎＧａＡｓは熱伝導率が比較的小さいために、サブコレクタ層４０２を厚くするとＨＢＴの熱抵抗が増大してしまう。これにより、素子内部の温度が上昇することになり、長期信頼性の低下が懸念される。

以上説明した通り、ＩｎＰ基板上のＨＢＴにおいては、ベース抵抗やサブコレクタ抵抗、あるいは熱抵抗が増大してしまうことから、ベース・コレクタ寄生容量の削減は容易ではない。

上述したベース抵抗やサブコレクタ抵抗の問題を解消すべく、放熱性の高い基板の上に、エミッタ層、ベース層、コレクタ層の順に積層し、素子上部にコレクタ層を配置し、この上にコレクタ電極を配置したＨＢＴ構造が提案されている（非特許文献１参照）。

このＨＢＴでは、図５に示すように、コレクタ層５０１の下にベース層５０２、エミッタ層５０３を配置している。エミッタ層５０３の下側の面にエミッタ電極５０４が形成され、エミッタメサ周囲のベース層５０２の下側の面にベース電極５０５が形成されている。これらに対し、コレクタ層５０１の上面に、コレクタ電極５０６が設けられている。平面視でコレクタ層５０１の領域内部に、コレクタ層５０１より小さな面積のコレクタ電極５０６を形成している。

また、エミッタ電極５０４の下には、Ａｕからなる接地層５１１が配置され、接地層５１１は、Ｉｎ／Ｐｂ／Ａｇはんだからなる接着層５１２によりＧａＡｓからなる基板５１３の上に固定されている。また、エミッタ電極５０４には、エミッタ配線５０７が接続されている。また、コレクタ層５０１、ベース層５０２、エミッタ層５０３などの素子部は、接地層５１１の上でベンゾシクロブテン（ＢＣＢ）などの樹脂層５１４に埋め込まれている。

このＨＢＴでは、コレクタ層５０１の上面に接して微細なコレクタ電極５０６を形成しているので、ベース層５０２の幅（面積）によらずベース・コレクタ間寄生容量を低減することができる。さらに、サブコレクタ層を設けていないため、サブコレクタ抵抗は発生しない。このため、前述したＨＢＴにおけるベース抵抗やサブコレクタ抵抗とのトレードオフなく、ベース・コレクタ間寄生容量を低減することができる。

Q. Lee et al., "A > 400 GHz Transferred-Substrate Heterojunction Bipolar Transistor IC Technology", IEEE Electron Device Letters, vol.19, no.3, pp.77-79, 1998.

しかしながら、上述した反転構造のＨＢＴにおいては、製造方法あるいは素子構造上の問題から、素子特性劣化や信頼性を低下させる懸念がある。この理由を説明するために、上述した反転構造とされたＨＢＴの製造方法について以下に簡単に説明する。

まず、ＩｎＰからなる成長基板の上に、コレクタ層、ベース層、エミッタ層となる素子部を構成する化合物半導体層を、よく知られたエピタキシャル成長法により成長させる。このように、成長基板の上に形成した各化合物半導体層を、公知のリソグラフィー技術、ウエットエッチング技術を用いてパターニングしてコレクタ層、ベース層、エミッタ層が積層した素子部を形成する。また、リソグラフィー技術および真空蒸着法などによるリフトオフ法により、エミッタ電極、ベース電極を形成する。

次に、素子部をベンゾシクロブテンによる樹脂層で被覆した後に、エミッタ電極上のＢＣＢを除去し、Ａｕからなるサーマルビアや接地層を形成する。次に、接地層とＧａＡｓからなる支持基板とをＩｎ／Ｐｂ／Ａｇからなるハンダ層を介して接合する。この状態で、支持基板の側から見ると、素子部は、エミッタ層、ベース層、コレクタ層の順に積層した反転構造となる。

次に、成長基板をウエットエッチングにより全て除去し、コレクタ層の上面を露出させる。この後、よく知られたリフトオフ法によるパターンで、露出させたコレクタ層の上面にコレクタ電極を形成すれば、非特許文献１に開示されたＨＢＴが得られる。

上述した製造方法における問題は、支持基板との接合工程にある。コレクタ層の裏面にコレクタ電極を形成するためには、素子部を途中まで形成した後にエミッタ側が支持基板の側となるように、素子を接合して素子構造の上下（基板から見た時のエミッタ層とコレクタ層の位置関係）を反転させることになる。接合前のコレクタ電極を除く素子部が形成された成長基板においては、昇温を必要とする様々な製造工程を経ているため、熱応力によって避けがたい基板反りが生じることが一般的である。

このような反りを有する成長基板全面を接合するためには、荷重を印加して反りを解消する必要がある。この接合時の荷重により、素子部に対して局所的に大きな圧力が加わり、素子の電気的特性劣化や長期信頼性の低下、最悪の場合には素子が破壊されることが懸念される。

また、構造由来の問題として放熱性の問題がある。ＨＢＴにおいては主にコレクタ層で発熱し、この熱は一般的に基板を介して放熱する。非特許文献１のＨＢＴ構造では、素子構造を反転させたことで、コレクタ層と支持基板との間にはベース層とエミッタ層が存在する。このため、コレクタ層で発生した熱は、ベース層およびエミッタ層を介して基板に放熱することになる。このような構成としているＨＢＴでは、エミッタ電極と基板間にＡｕからなる接地層を形成することで、エミッタから基板方向の放熱性の向上を図っている。

しかしながら、ＩｎＰ系ＨＢＴにおけるエミッタ層は、一般的にコレクタ層よりも面積が小さく、さらに、エミッタ電極との良好な電気的コンタクトを得るために、熱伝導率が極めて低いＩｎＧａ_xＡｓ_1-xを含むことが一般的である。このため、エミッタ層の熱抵抗は非常に大きい。従って、Ａｕからなる接地層でエミッタ層と支持基板間の放熱性をいくら向上させても、熱抵抗が非常に大きいエミッタ層が放熱を妨げるために、素子全体としてみると放熱性は悪化する可能性がある。当然ながら、放熱性の悪化は素子内部温度の上昇をもたらすため、長期信頼性が低下してしまうこととなる。

以上に示したように、従来のＨＢＴにおけるベース・コレクタ間寄生容量の低減は、ベース抵抗やサブコレクタ抵抗の増大とトレードオフの関係にあり、サブコレクタ抵抗増大とのトレードオフを緩和させようとサブコレクタ層を厚膜化した場合は、素子の熱抵抗が増大してしまい長期信頼性の低下が懸念される。また、ベース抵抗やサブコレクタ抵抗とのトレードオフを解消するため、異なる基板上にＨＢＴ素子部を転写して素子構造を反転させ、コレクタ層上にコレクタ電極を直接形成した構造においては、転写工程での圧力による素子特性や長期信頼性の低下、熱抵抗増大による長期信頼性の低下が生じる可能性がある。これらのように、従来では、ベース・コレクタ間容量を削減しＩｎＰ系ＨＢＴの高周波特性を向上させることが困難であった。

本発明は、以上のような問題点を解消するためになされたものであり、素子の放熱性を損なうなど信頼性を低下させることなく、かつベース抵抗やサブコレクタ抵抗を増大させることなく、ベース・コレクタ間の寄生容量を低減して高周波特性を向上させることを目的とする。

本発明に係るヘテロ接合バイポーラトランジスタは、放熱基板の上に形成された化合物半導体からなるコレクタ層と、コレクタ層の上に形成された化合物半導体からなるベース層と、ベース層の上に形成されたベース層とは異なる化合物半導体からなるエミッタ層と、エミッタ層の上に形成されたエミッタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、放熱基板とコレクタ層との間に配置されてコレクタ層に電流を印加するための電流印加構造とを備え、平面視でコレクタ層とベース層とは同一の面積とされて平面視で重なって形成され、電流印加構造は、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成され、エミッタ層は、平面視で電流印加構造より小さい面積で電流印加構造の内側に形成されている。

上記ヘテロ接合バイポーラトランジスタにおいて、電流印加構造は、コレクタ電極であり、コレクタ電極は、放熱基板に接して形成されていればよい。

上記ヘテロ接合バイポーラトランジスタにおいて、電流印加構造は、サブコレクタ層であり、サブコレクタ層と放熱基板との間にサブコレクタ層および放熱基板に接して形成されたコレクタ電極を備えるようにしてもよい。

本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、化合物半導体からなる成長基板の上にエミッタ層となる化合物半導体からなるエミッタ形成層を形成する工程と、エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層をエミッタ形成層の上に形成する工程と、ベース形成層の上にコレクタ層となる化合物半導体からなるコレクタ形成層を形成する工程と、コレクタ形成層の上にサブコレクタ層となる化合物半導体からなるサブコレクタ形成層を形成する工程と、サブコレクタ形成層の上に第１金属層を形成する工程と、放熱基板の上に第２金属層を形成する工程と、成長基板と放熱基板とを第１金属層と第２金属層とを接合することで貼り合わせる工程と、成長基板を除去する工程と、サブコレクタ形成層、コレクタ形成層、ベース形成層、およびエミッタ形成層をパターニングして、第１金属層の上に、サブコレクタ層、コレクタ層、ベース層、およびエミッタ層からなる素子部を形成する工程と、第２金属層および第１金属層をパターニングしてコレクタ電極を形成する工程と、エミッタ層の上にエミッタ電極を形成する工程と、エミッタ層の周囲のベース層の上にベース電極を形成する工程とを備え、平面視でコレクタ層とベース層とは同一の面積として平面視で重なる状態に形成し、サブコレクタ層は、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成し、エミッタ層は、平面視でサブコレクタ層より小さい面積でサブコレクタ層の内側に形成する。

また、本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、化合物半導体からなる成長基板の上にエミッタ層となる化合物半導体からなるエミッタ形成層を形成する工程と、エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層をエミッタ形成層の上に形成する工程と、ベース形成層の上にコレクタ層となる化合物半導体からなるコレクタ形成層を形成する工程と、コレクタ形成層の上に第１金属層を形成する工程と、放熱基板の上に第２金属層を形成する工程と、成長基板と放熱基板とを第１金属層と第２金属層とを接合することで貼り合わせる工程と、成長基板を除去する工程と、コレクタ形成層、ベース形成層、およびエミッタ形成層をパターニングして、第１金属層の上にコレクタ層、ベース層、およびエミッタ層からなる素子部を形成する工程と、第２金属層および第１金属層をパターニングしてコレクタ電極を形成する工程と、エミッタ層の上にエミッタ電極を形成する工程と、エミッタ層の周囲のベース層の上にベース電極を形成する工程とを備え、平面視でコレクタ層とベース層とは同一の面積として平面視で重なる状態に形成し、コレクタ電極は、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成し、エミッタ層は、平面視でコレクタ電極より小さい面積でコレクタ電極の内側に形成する。

以上説明したように、本発明によれば、放熱基板とコレクタ層との間に配置したサブコレクタ層またはコレクタ電極を、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成し、平面視でエミッタ層より大きい面積とし、コレクタ電極の内側にエミッタ層が配置される状態としたので、素子の放熱性を損なうなど信頼性を低下させることなく、かつベース抵抗やサブコレクタ抵抗を増大させることなく、ベース・コレクタ間の寄生容量を低減して高周波特性を向上させるという優れた効果が得られる。

図１は、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。 図２Ａは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｂは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｃは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｄは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｅは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｆは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｇは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｈは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｉは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｊは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｋは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｌは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図２Ｍは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。 図３は、ＩｎＰからなる基板３０１を用いて作製された一般的なＩｎＰ系ｎｐｎ型ＨＢＴの構成を示す断面図である。 図４Ａは、従来のＨＢＴの構成を示す断面図である。 図４Ｂは、従来のＨＢＴの一部構成を示す平面図である。 図５は、非特許文献１に開示されたＨＢＴの構成を示す断面図である。

以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。このヘテロ接合バイポーラトランジスタは、まず、放熱基板１０１の上に形成された化合物半導体からなるコレクタ層１０２と、コレクタ層１０２の上に形成された化合物半導体からなるベース層１０３と、ベース層１０３の上に形成されたベース層１０３とは異なる化合物半導体からなるエミッタ層１０４とを備える。

また、このヘテロ接合バイポーラトランジスタは、エミッタ層１０４の上に形成されたエミッタ電極１１１と、エミッタ層１０４の周囲のベース層１０３の上に形成されたベース電極１１２とを備える。なお、実施の形態では、エミッタ層１０４の上にエミッタキャップ層１０５が形成され、エミッタキャップ層１０５の上にエミッタ電極１１１が形成されている。なお、エミッタキャップ層１０５を設けずに、エミッタ電極１１１をエミッタ層１０４の上に直接形成してもよい。

また、放熱基板１０１とコレクタ層１０２との間に配置されてコレクタ層１０２に電流を印加するための電流印加構造となるサブコレクタ層１０６およびコレクタ電極１１３を備える。この例では、放熱基板１０１の上に接してコレクタ電極１１３が形成され、コレクタ電極１１３の上接してサブコレクタ層１０６が形成されている。また、サブコレクタ層１０６の上にコレクタ層１０２が接して形成されている。

ここで、平面視でコレクタ層１０２とベース層１０３とは同一の面積とされて平面視で重なって形成されている。また、サブコレクタ層１０６は、平面視でコレクタ層１０２より小さい面積でコレクタ層１０２の内側に形成されている。また、エミッタ層１０４は、平面視で、サブコレクタ層１０６より小さい面積でサブコレクタ層１０６の内側に形成されている。

放熱基板１０１は、ＩｎＰより熱伝導率が高く、また、素子間の電気的な分離を容易にする観点より高抵抗なＩｎＰと同程度の絶縁性を有している材料から構成されていればよい。放熱基板１０１は、例えば、Ｓｉ、ＡｌＮ、ＧａＮ、ＳｉＣ、ダイヤモンドなどの材料から構成されていればよい。

サブコレクタ層１０６は、ｎ型不純物であるＳｉが高濃度にドープされたＩｎＧａＡｓ（ｎ⁺−ＩｎＧａＡｓ）から構成されていればよい。また、コレクタ層１０２は、例えば、ｎ型不純物であるＳｉがドープされたＩｎＰ（ｎ−ＩｎＰ）から構成されていればよい。ベース層１０３は、例えば、ｐ型不純物であるＣが高濃度にドープされたＧａＡｓＳｂ（ｐ⁺−ＧａＡｓＳｂ）から構成されていればよい。エミッタ層１０４は、例えば、ｎ型不純物であるＳｉがドープされたＩｎＰ（ｎ−ＩｎＰ）から構成されていればよい。また、エミッタキャップ層１０５は、ｎ型不純物であるＳｉが高濃度にドープされたＩｎＧａＡｓ（ｎ⁺−ＩｎＧａＡｓ）から構成されていればよい。

上述した実施の形態におけるＨＢＴによれば、コレクタ層１０２の下に接するサブコレクタ層１０６は、平面視でコレクタ層１０２より小さい面積でコレクタ層１０２の内側に形成されているので、ベース層１０３の面積を小さくすることなく、言い換えると、ベース電極１１２の形成面積を小さくすることがなく、ベース抵抗を増大させることなくベース・コレクタ間容量を低減することができる。

また、サブコレクタ層１０６内の電流経路は、コレクタ電極１１３の側からコレクタ層１０２の側へ、放熱基板１０１に対して垂直方向となる。従って、サブコレクタ層１０６の面積を小さくしても、サブコレクタ層１０６厚を十分に薄くすることで、サブコレクタ抵抗を低く抑えることができる。また、エミッタ層１０４は、平面視で、サブコレクタ層１０６より小さい面積でサブコレクタ層１０６の内側に形成されているようにしたので、エミッタ層１０４から注入された電子の流れを妨げることはない。

また、サブコレクタ層１０６の直下は、熱伝導率が高いコレクタ電極１１３および放熱基板１０１で構成されており、ＩｎＰ基板上のＨＢＴや非特許文献１の構造と比較して、放熱性が向上する。このように、実施の形態によれば、素子温度上昇による長期信頼性の低下が生じることを防ぐことができる。

また、後述するように、実施の形態におけるヘテロ接合バイポーラトランジスタは、素子部の構造を形成してから貼り合わせをするなどの素子部に対する局所的な過大圧力の印加などがなく製造可能である。

上述したように、実施の形態によれば、ベース抵抗やサブコレクタ抵抗、熱抵抗を増大させることなくベース・コレクタ間寄生容量を低減することができ、高周波特性を向上させることができる。

次に、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法について、図２Ａ〜図２Ｍを用いて説明する。図２Ａ〜図２Ｍは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。

まず、図２Ａに示すように、化合物半導体であるＩｎＰからなる成長基板２０１の上に、ｎ⁺−ＩｎＧａＡｓからなるエミッタキャップ形成層２０５，ｎ−ＩｎＰからなるエミッタ形成層２０４、ｐ⁺−ＧａＡｓＳｂからなるベース形成層２０３、ｎ−ＩｎＰからなるコレクタ形成層２０２、ｎ⁺−ＩｎＧａＡｓからなるサブコレクタ形成層２０６を順次に形成する。これらは、よく知られた有機金属気相成長法や分子線エピタキシー法により、エピタキシャル成長することで形成すればよい。各半導体層は、ＩｎＰからなる成長基板２０１の上にエピタキシャル成長するので、転位や欠陥などの少ない良好な結晶性を得ることができる。

次に、図２Ｂに示すように、サブコレクタ形成層２０６の上に第１金属層２１３ａを形成する。第１金属層２１３ａは、サブコレクタ形成層２０６の側のＴｉ層と、この上に形成されたＡｕ層とから構成すればよい。また、第１金属層２１３ａは、サブコレクタ形成層２０６の側のＭｏ層と、この上に形成されたＡｕ層とから構成してもよい。いずれも、よく知られた真空蒸着法やスパッタ法により堆積して形成すればよい。ＴｉやＭｏは、ＩｎＧａＡｓなどの化合物半導体との間で良好な電気的コンタクトが得られる。

次に、図２Ｃに示すように、放熱基板１０１の上に第２金属層２１３ｂを形成する。第２金属層２１３ｂは、放熱基板１０１の側のＴｉ層と、この上に形成されたＡｕ層とから構成すればよい。また、第２金属層２１３ｂは、放熱基板１０１の側のＭｏ層と、この上に形成されたＡｕ層とから構成してもよい。いずれも、よく知られた真空蒸着法やスパッタ法により堆積して形成すればよい。

次に、図２Ｄに示すように、成長基板２０１と放熱基板１０１とを第１金属層２１３ａと第２金属層２１３ｂとを接合することで貼り合わせる。この貼り合わせにより、第１金属層２１３ａと第２金属層２１３ｂとを一体としてコレクタ電極形成層２１３とする。

例えば、表面活性化接合法や原子拡散接合法を用いて接合すればよい。いずれの方法もＩｎＰ系ＨＢＴの最大プロセス温度（４００℃）以下の接合温度で接合することが可能である。このため、接合工程で生じる温度負荷による素子形成層の結晶性劣化が生じることを抑制できる。また、接合面は、いずれもヤング率が低いＡｕ層から構成されており、表面の凹凸などが容易に平坦化される。また、金は酸化されないため、表面に自然酸化層が形成されることがない。これらのため、上述した接合に過大な圧力を加える必要が無く、容易に接合が可能である。

次に、成長基板２０１を除去し、図２Ｅに示すように、エミッタキャップ形成層２０５の上面を露出させる。例えば、研削研磨などにより成長基板２０１をある程度薄層化した後、塩酸系のエッチャントを用いたウエットエッチングにより除去すればよい。よく知られているように、塩酸系のエッチャントでは、ＩｎＧａＡｓがほとんどエッチングされず、エミッタキャップ形成層２０５に対して成長基板２０１を選択的に除去できる。上述した成長基板２０１除去のウエットエッチングは、エミッタキャップ形成層２０５の上面が露出した時点で停止する。

次に、サブコレクタ形成層２０６、コレクタ形成層２０２、ベース形成層２０３、エミッタ形成層２０４、エミッタキャップ形成層２０５をパターニングし、コレクタ電極形成層２１３（第１金属層２１３ａ）の上に、サブコレクタ層１０６、コレクタ層１０２、ベース層１０３、およびエミッタ層１０４からなる素子部を形成する。

まず、エミッタキャップ形成層２０５の上に、エミッタ電極１１１を形成する。例えば、まず、公知のフォトリソグラフィー技術により電極形成領域が開口したレジストパターンを形成する。次に、形成したレジストパターンの上より、公知の電子ビーム蒸着法によりＭｏを堆積してＭｏ層を形成し、次いで、公知のスパッタ法によりＷを堆積してＷ層を形成する。次に、先に形成してあるレジストパターンを除去（リフトオフ）する。これにより、電極形成領域以外の金属層はレジストパターンと共に除去され、電極形成領域にＭｏ層およびＷ層が積層したエミッタ電極１１１が形成される。

次に、形成したエミッタ電極１１１をマスクパターンとしてエミッタキャップ形成層２０５およびエミッタ形成層２０４をエッチングしてパターニングすることで、エミッタ層１０４およびエミッタキャップ層１０５を形成する。例えば、クエン酸系エッチャントを用いたウエットエッチングによりエミッタキャップ形成層２０５をエッチングすることで、エミッタキャップ層１０５を形成する。クエン酸系エッチャントは、ＩｎＰをほとんどエッチングしないため、上記エッチングはエミッタ形成層２０４で停止する。次いで、塩酸系エッチャントを用いたウエットエッチングによりエミッタ形成層２０４をエッチングすることで、エミッタ層１０４を形成する。塩酸系エッチャントは、ＧａＡｓＳｂをほとんどエッチングしないため、上記エッチングはベース形成層２０３で停止する。

次に、エミッタ層１０４およびエミッタキャップ層１０５によるエミッタメサ周囲のベース形成層２０３上の所定領域にベース電極１１２を形成する。例えば、公知のフォトリソグラフィー技術により電極形成領域が開口したレジストパターンを形成する。次に、形成したレジストパターンの上より、スパッタ法や蒸着法などにより、Ａｕを堆積してＡｕ層を形成し、次いでＰｔを堆積してＰｔ層を形成し、次いでＴｉを堆積してＴｉ層を形成し、次いでＰｔを堆積してＰｔ層を形成する。次に、先に形成してあるレジストパターンを除去（リフトオフ）する。これにより、電極形成領域以外の各金属層はレジストパターンと共に除去され、電極形成領域にＰｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極１１２が形成される。

次に、公知のリソグラフィー技術によりベース形成領域を覆うマスクパターンを形成し、このマスクパターンをマスクにしてベース形成層２０３、コレクタ形成層２０２をエッチング（パターニング）することで、コレクタ層１０２、ベース層１０３を形成する。

前述同様に、クエン酸系エッチャントを用いたウエットエッチングによりベース形成層２０３をエッチングすることで、ベース層１０３を形成する。クエン酸系エッチャントは、ＩｎＰをほとんどエッチングしないため、上記エッチングはコレクタ形成層２０２で停止する。

次に、塩酸系エッチャントを用いたウエットエッチングによりコレクタ形成層２０２をエッチングすることで、コレクタ層１０２を形成する。塩酸系エッチャントは、ＩｎＧａＡｓをほとんどエッチングしないため、上記エッチングはサブコレクタ形成層２０６で停止する。

以上のことにより、図２Ｆに示すように、サブコレクタ形成層２０６の上に、コレクタ層１０２、ベース層１０３、エミッタ層１０４、エミッタ電極１１１、ベース電極１１２からなる素子部が得られる。

次に、第２金属層２１３ｂおよび第１金属層２１３ａによるコレクタ電極形成層２１３をパターニングしてコレクタ電極１１３を形成する。

まず、図２Ｇに示すように、コレクタ層１０２、ベース層１０３、エミッタ層１０４、エミッタ電極１１１、ベース電極１１２からなる素子部、およびこの周囲のサブコレクタ形成層２０６上を覆う第１保護層２２１を形成する。第１保護層２２１は、例えば、ＳｉＮ、ＳｉＯ₂などの絶縁材料から構成すればよい。例えば、公知の化学気相成長（ＣＶＤ）法により上記絶縁材料を堆積することで、第１保護層２２１を形成すればよい。

次に、図２Ｈに示すように、コレクタ層１０２、ベース層１０３、エミッタ層１０４、エミッタ電極１１１、ベース電極１１２からなる素子部をマスクするレジストパターン２２２を、第１保護層２２１の上に形成する。よく知られたフォトリソグラフィー技術によりレジストパターン２２２を形成すればよい。

次に、レジストパターン２２２をマスクとして第１保護層２２１を選択的にエッチングすることで、図２Ｉに示すように、パターニングした第１保護層２２１ａを得る。例えば、ＳＦ₆をエッチングガスとして用いたリアクティブイオンエッチングを用いればよい。このドライエッチングによれば、ＩｎＧａＡｓがほとんどエッチングされないため、サブコレクタ形成層２０６に対して第１保護層２２１を選択的にエッチングして第１保護層２２１ａとすることができる。

引き続き、クエン酸系エッチャントを用いたウエットエッチングにより、サブコレクタ形成層２０６のパターニングを実施し、図２Ｊに示すように、サブコレクタ層１０６を形成する。クエン酸系エッチャントは、ＩｎＰ，絶縁材料をほとんどエッチングしないため、第１保護層２２１ａおよびコレクタ層１０２をエッチングすることがない。また、ＩｎＧａＡｓに対するクエン酸系エッチャントのエッチングレートは２〜４ｎｍ／ｓｅｃと比較的低いため、精密に横方向（基板平面方向）のエッチング量、言い換えると、サブコレクタ層１０６の横方向寸法（面積）を精密に制御することができる。

ここで、前述したように、サブコレクタ層１０６を、平面視でコレクタ層１０２より小さい面積でコレクタ層１０２の内側に形成することが重要である。また、サブコレクタ層１０６を、平面視でエミッタ層１０４より大きい面積とし、サブコレクタ層１０６の内側にエミッタ層１０４が配置される状態とすることが重要である。

次に、レジストパターン２２２を除去した後、図２Ｋに示すように、サブコレクタ層１０６、コレクタ層１０２、ベース層１０３、エミッタ層１０４、エミッタ電極１１１、ベース電極１１２からなる素子部、およびこの周囲のコレクタ電極形成層２１３上を覆う第２保護層２２３を形成する。素子部においては、既に形成されている第１保護層２２１の上に第２保護層２２３を形成する。第２保護層２２３は、例えば、ＳｉＮ、ＳｉＯ₂などの絶縁材料から構成すればよい。例えば、ＣＶＤ法により上記絶縁材料を堆積することで、第２保護層２２３を形成すればよい。

次に、例えば、ＳＦ₆をエッチングガスとして用いたリアクティブイオンエッチングにより、第２保護層２２３をエッチングしてパターニングし、図２Ｌに示すように、第２保護層２２３ａを形成する。このエッチングでは、少なくとも素子部周囲の第１金属層２１３上面を露出させる。このエッチングにおいて第１保護層２２１ａが残るような厚さに第１保護層２２１が形成されているとよい。第１保護層２２１ａが残ることで、例えば、エミッタ電極１１１の上面、ベース電極１１２の上面、サブコレクタ層１０６の側面などが保護された状態が維持できる。

次に、第１保護層２２１ａおよび第２保護層２２３ａをマスクとしてコレクタ電極形成層２１３をエッチングすることで、図２Ｍに示すように、コレクタ電極１１３を形成する。実施の形態では、コレクタ電極形成層２１３が、Ｔｉ層、Ａｕ層、Ａｕ層、Ｔｉ層の積層構造となっている。Ｔｉ層は、フッ素系のエッチャント（フッ化水素酸水溶液）を用いたウエットエッチングによりエッチングすればよい。また、Ａｕ層は、ヨウ素系のエッチャント（ヨウ素，ヨウ化アンモニウム，水，エタノールからなるエッチング液）を用いたウエットエッチングによりエッチングすればよい。

フッ素系のエッチャントでは、ＳｉＮから構成した第１保護層２２１ａ、第２保護層２２３ａが少なからずエッチングされる。しかし、エッチャントの組成によってはＴｉとＳｉＮのエッチング選択比を１０以上と比較的大きくすることができるので、Ｔｉ層のエッチングの際に第１保護層２２１ａ、第２保護層２２３ａが完全に除去されることはない。

また、ヨウ素系のエッチャントでは、ＳｉＮはほとんどエッチングされず、Ａｕのみを選択的にエッチングすることができる。素子部は全て第１保護層２２１ａ、第２保護層２２３ａにより被覆されているため、上述したコレクタ電極１１３の形成において、素子部がエッチャントによりダメージを受けることない。

ところで、上述では、サブコレクタ層を用いる構成としたが、サブコレクタ層を用いずに、コレクタ層に直接コレクタ電極が接して形成されているようにしてもよい。この場合、電流印加構造としてのコレクタ電極が、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成され、また、エミッタが、平面視でコレクタ電極より小さい面積でコレクタ電極の内側に形成されているようにすればよい。

また、この場合、前述したサブコレクタ形成層２０６を形成せず、第１金属層２１３ａをコレクタ形成層２０２の上に接して形成し、この状態で、成長基板２０１と放熱基板１０１とを第１金属層２１３ａと第２金属層２１３ｂとを接合することで貼り合わせ、放熱基板１０１とコレクタ形成層２０２との間に、コレクタ電極形成層２１３が配置される状態とすればよい。また、コレクタ電極形成層２１３をパターニングしてコレクタ電極を形成するときに、平面視でコレクタ層１０２より小さい面積でコレクタ層１０２の内側に形成し、平面視でエミッタ層１０４より大きい面積とし、コレクタ電極の内側にエミッタ層１０４が配置される状態とする。

以上に説明したように、本発明では、サブコレクタ層またはコレクタ電極を、放熱基板とコレクタ層との間に配置し、平面視でコレクタ層より小さい面積でコレクタ層の内側に形成し、平面視でエミッタ層より大きい面積とし、コレクタ電極の内側にエミッタ層が配置される状態とした。この結果、本発明によれば、素子の放熱性を損なうなど信頼性を低下させることなく、かつベース抵抗やサブコレクタ抵抗を増大させることなく、ベース・コレクタ間の寄生容量を低減して高周波特性を向上させることができる。

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、超高速集積回路を実現する上で有望なｎｐｎ型ＩｎＰ／ＧａＡｓＳｂ系ＨＢＴについて詳細に述べたが、これに限るものではなく、同様な効果は、他のＨＢＴに対しても有効である。

１０１…放熱基板、１０２…コレクタ層、１０３…ベース層、１０４…エミッタ層、１０５…エミッタキャップ層、１０６…サブコレクタ層、１１１…エミッタ電極、１１２…ベース電極、１１３…コレクタ電極。

Claims (5)

1. 放熱基板の上に形成された化合物半導体からなるコレクタ層と、
   前記コレクタ層の上に形成された化合物半導体からなるベース層と、
   前記ベース層の上に形成された前記ベース層とは異なる化合物半導体からなるエミッタ層と、
   前記エミッタ層の上に形成されたエミッタ電極と、
   前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と、
   前記放熱基板と前記コレクタ層との間に配置されて前記コレクタ層に電流を印加するための電流印加構造と
   を備え、
   平面視で前記コレクタ層と前記ベース層とは同一の面積とされて平面視で重なって形成され、
   前記電流印加構造は、平面視で前記コレクタ層より小さい面積で前記コレクタ層の内側に形成され、
   前記エミッタ層は、平面視で前記電流印加構造より小さい面積で前記電流印加構造の内側に形成されている
   ことを特徴とするヘテロ接合バイポーラトランジスタ。
2. 請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
   前記電流印加構造は、コレクタ電極であり、
   前記コレクタ電極は、前記放熱基板に接して形成されている
   ことを特徴とするヘテロ接合バイポーラトランジスタ。
3. 請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
   前記電流印加構造は、サブコレクタ層であり、
   前記サブコレクタ層と前記放熱基板との間に前記サブコレクタ層および前記放熱基板に接して形成されたコレクタ電極を備える
   ことを特徴とするヘテロ接合バイポーラトランジスタ。
4. 化合物半導体からなる成長基板の上にエミッタ層となる化合物半導体からなるエミッタ形成層を形成する工程と、
   前記エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層を前記エミッタ形成層の上に形成する工程と、
   前記ベース形成層の上にコレクタ層となる化合物半導体からなるコレクタ形成層を形成する工程と、
   前記コレクタ形成層の上にサブコレクタ層となる化合物半導体からなるサブコレクタ形成層を形成する工程と、
   前記サブコレクタ形成層の上に第１金属層を形成する工程と、
   放熱基板の上に第２金属層を形成する工程と、
   前記成長基板と前記放熱基板とを前記第１金属層と前記第２金属層とを接合することで貼り合わせる工程と、
   前記成長基板を除去する工程と、
   前記サブコレクタ形成層、前記コレクタ形成層、前記ベース形成層、および前記エミッタ形成層をパターニングして、前記第１金属層の上に、サブコレクタ層、コレクタ層、ベース層、およびエミッタ層からなる素子部を形成する工程と、
   前記第２金属層および前記第１金属層をパターニングしてコレクタ電極を形成する工程と、
   前記エミッタ層の上にエミッタ電極を形成する工程と、
   前記エミッタ層の周囲の前記ベース層の上にベース電極を形成する工程と
   を備え、
   平面視で前記コレクタ層と前記ベース層とは同一の面積として平面視で重なる状態に形成し、
   前記サブコレクタ層は、平面視で前記コレクタ層より小さい面積で前記コレクタ層の内側に形成し、
   前記エミッタ層は、平面視で前記サブコレクタ層より小さい面積で前記サブコレクタ層の内側に形成する
   ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
5. 化合物半導体からなる成長基板の上にエミッタ層となる化合物半導体からなるエミッタ形成層を形成する工程と、
   前記エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層を前記エミッタ形成層の上に形成する工程と、
   前記ベース形成層の上にコレクタ層となる化合物半導体からなるコレクタ形成層を形成する工程と、
   前記コレクタ形成層の上に第１金属層を形成する工程と、
   放熱基板の上に第２金属層を形成する工程と、
   前記成長基板と前記放熱基板とを前記第１金属層と前記第２金属層とを接合することで貼り合わせる工程と、
   前記成長基板を除去する工程と、
   前記コレクタ形成層、前記ベース形成層、および前記エミッタ形成層をパターニングして、前記第１金属層の上にコレクタ層、ベース層、およびエミッタ層からなる素子部を形成する工程と、
   前記第２金属層および前記第１金属層をパターニングしてコレクタ電極を形成する工程と、
   前記エミッタ層の上にエミッタ電極を形成する工程と、
   前記エミッタ層の周囲の前記ベース層の上にベース電極を形成する工程と
   を備え、
   平面視で前記コレクタ層と前記ベース層とは同一の面積として平面視で重なる状態に形成し、
   前記コレクタ電極は、平面視で前記コレクタ層より小さい面積で前記コレクタ層の内側に形成し、
   前記エミッタ層は、平面視で前記コレクタ電極より小さい面積で前記コレクタ電極の内側に形成する
   ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。