JP2017204516A - 半導体装置 - Google Patents

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Abstract

【課題】ノイズ耐性とＥＳＤ耐性とを両立することが可能な半導体装置を提供する。【解決手段】半導体装置は、第１および第２デジタル回路と、第１および第２デジタル回路にそれぞれ対応して設けられた第１および第２接地電位線と、第１および第２アナログ回路と、第１および第２アナログ回路にそれぞれ対応して設けられた第３および第４接地電位線と、第１接地電位線と第２接地電位線との間に設けられた第１双方向ダイオード群と、第３接地電位線と第４接地電位線との間に設けられた第２双方向ダイオード群と、第１接地電位線と第３接地電位線との間に設けられた第３双方向ダイオード群とを備える。第３双方向ダイオード群は、第１および第２双方向ダイオード群がそれぞれ有する双方向ダイオード段数よりも多い。【選択図】図３

Description

本開示は、半導体装置に関し、特に、ＥＳＤ（Electro Static Discharge：静電気放電）保護に関する。
半導体装置において、静電気による内部回路の破壊を防止するために、静電保護素子を設けることが行われている。例えば、電源電位が供給される配線（電源電位線）と接地電位が供給される配線（接地電位線）との間に、ダイオード又はサイリスタ（ＳＣＲ：Silicon Controlled Rectifier）等によって構成される静電保護素子が接続される。電源電位線と接地電位線との間に静電気が印加されると、静電保護素子を介して静電気が放電されて、内部回路に過大な電圧が印加されることがないので、内部回路の破壊を防止することができる。
さらに、電源系統が分離された半導体装置においては、接地電位線も複数の系統に分離されており、分離された接地電位線の間に所定数のダイオードが逆並列接続される場合がある。
この点で、特開２０１０−８０４７２号公報（特許文献１）においては、分離した接地電位線間に双方向ダイオードを設けて、放電経路を確保する構成が示されている。
特開２０１０−８０４７２号公報
一方で、ノイズ伝搬に対しては、ダイオードの段数分の電位差障壁しか確保されていないため、ノイズ耐性を向上させるためには、複数段のダイオードを設けることが好ましい。
しかしながら、複数段のダイオードを一様に配置した場合には放電経路のインピーダンスが高くなるため内部回路の電圧破壊が発生しやすくなり、内部回路におけるＥＳＤ保護対策が必要となる。この点で、ＥＳＤ保護対策が必要な内部回路のノードが多数出現するため、チップ設計検証に多大な時間を要することにもなる。また、チップ面積も大きくなる可能性がある。
本開示は、上記の課題を解決するためになされたものであって、ノイズ耐性とＥＳＤ耐性とを両立することが可能な半導体装置を提供することを目的とする。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施例によれば、半導体装置は、第１および第２デジタル回路と、第１および第２デジタル回路にそれぞれ対応して設けられた第１および第２接地電位線と、第１および第２アナログ回路と、第１および第２アナログ回路にそれぞれ対応して設けられた第３および第４接地電位線と、第１接地電位線と第２接地電位線との間に設けられた第１双方向ダイオード群と、第３接地電位線と第４接地電位線との間に設けられた第２双方向ダイオード群と、第１接地電位線と第３接地電位線との間に設けられた第３双方向ダイオード群とを備える。第３双方向ダイオード群は、第１および第２双方向ダイオード群がそれぞれ有する双方向ダイオード段数よりも多い。
一実施例によれば、ノイズ耐性とＥＳＤ耐性とを両立することが可能である。
実施形態に基づく半導体装置１の全体を説明する図である。 実施形態に基づく半導体装置１の接地電位線の構成を説明する図である。 実施形態に基づく各回路領域の構成の概念を示す図である。 実施形態の変形例１に従う各回路領域の構成の概念を示す図である。 実施形態の変形例２に従う各回路領域の構成の概念を示す図である。
本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。また、本実施形態において半導体装置とは、電子回路が集積して形成された半導体ウェハ、それを個片化した半導体チップ個々、及び、単一または複数の半導体チップが樹脂等でパッケージされたもの、のいずれをも指す。
図１は、実施形態に基づく半導体装置１の全体を説明する図である。
図１に示されるように、半導体装置１は、外周領域に設けられる入出力回路（ＩＯ）領域２と、内側領域に配置され、所定の機能を有するＡＳＩＣ（application specific integrated circuit）として構成されるコアロジック領域３と、ＩＯ領域２の外側に設けられたパッド５とを備える。
ＩＯ領域２は、信号の入出力インターフェイスとなる回路が設けられる。本例においては、アナログＩＯ回路と、デジタルＩＯ回路とがそれぞれ設けられる。
また、コアロジック領域３についても、アナログ系とデジタル系とそれぞれ設けられており、本例においてはアナログコア回路と、デジタルコア回路とがそれぞれ設けられる。
図２は、実施形態に基づく半導体装置１の接地電位線の構成を説明する図である。
図２に示されるように、各領域にそれぞれ独立に接地電位線が設けられている。
本例においては、コアロジック領域３について、デジタルコア回路が設けられるデジタルコア回路領域６と、アナログコア回路が設けられるアナログコア回路領域８とが示されている。
また、ＩＯ領域２について、デジタルＩＯ回路が設けられるデジタルＩＯ回路領域７と、アナログＩＯ回路が設けられるアナログＩＯ回路領域９とが示されている。
デジタルコア回路領域６には、デジタルコア回路に対して接地電圧を供給するための複数の接地電位線ＤＶＳＳ１が設けられる場合が示されている。
アナログコア回路領域８には、アナログコア回路に対して接地電圧を供給するための複数の接地電位線ＡＶＳＳ１が設けられる場合が示されている。
デジタルＩＯ回路領域７には、デジタルＩＯ回路に対して接地電圧を供給するための複数の接地電位線ＤＶＳＳ２が設けられる場合が示されている。
アナログＩＯ回路領域９には、アナログＩＯ回路に対して接地電圧を供給するための複数の接地電位線ＡＶＳＳ２が設けられる場合が示されている。
そして、それぞれ分離された接地電位線間に双方向ダイオード素子が設けられる。
本例においては、デジタル系同士の接地電位線ＤＶＳＳ１と、接地電位線ＤＶＳＳ２との間には、１段の双方向ダイオード素子１０が設けられる。
また、アナログ系同士の接地電位線ＡＶＳＳ１と、接地電位線ＡＶＳＳ２との間には、１段の双方向ダイオード素子１３が設けられる。
一方、デジタル系とアナログ系とを接続する際、例えば、接地電位線ＡＶＳＳ１と、接地電位線ＤＶＳＳ１との間には、２段の双方向ダイオード素子１４，１５が設けられる。また、接地電位線ＡＶＳＳ２と、ＤＶＳＳ２との間には、２段の双方向ダイオード素子１１，１２が設けられる。
図３は、実施形態に基づく各回路領域の構成の概念を示す図である。
図３に示されるように、デジタルＩＯ回路領域７には、一例として、入力信号を受けて動作するインバータが２段設けられている。
一例として、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２と、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２とが設けられている。
ＰチャネルＭＯＳトランジスタＰＴ１と、ＮチャネルＭＯＳトランジスタＮＴ１は、電源電位線ＤＶＤＤ２と接地電位線ＤＶＳＳ２との間に設けられ、入力信号の入力を受ける。また、ＰチャネルＭＯＳトランジスタＰＴ２と、ＮチャネルＭＯＳトランジスタＮＴ２とは、電源電位線ＤＶＤＤ２と接地電位線ＤＶＳＳ２との間に設けられ、ＰチャネルＭＯＳトランジスタＰＴ１と、ＮチャネルＭＯＳトランジスタＮＴ１との接続ノードの入力を受ける。
他の回路領域にも同様のインバータが設けられている場合が示されている。
本例においては、それぞれが独立した接地電位線に関して、放電経路を設ける必要があるため双方向ダイオード素子を設けている。たとえば、接地電位線ＤＶＳＳ１と、接地電位線ＤＶＳＳ２との間には、双方向ダイオード素子１０が設けられている。
一方で、ノイズ発生し易いデジタル回路がノイズの影響を受け易いアナログ回路の近傍に設けられる場合に、同じ段数の双方向ダイオード素子の段数であるとノイズ耐性が不十分になる可能性がある。
したがって、本例においては、デジタルコア回路領域６に設けられた接地電位線ＤＶＳＳ１と、アナログコア回路領域８に設けられた接地電位線ＡＶＳＳ１との間には、２段の双方向ダイオード素子１４，１５を設けた構成としている。
すなわち、デジタル系回路とデジタル系回路およびアナログ系回路とアナログ系回路との間に設けられる双方向ダイオード素子の段数よりも、デジタル系回路とアナログ系回路との間に設けられる双方向ダイオード素子の段数を多くする。なお、当該図には示されていないが、デジタルＩＯ回路領域７に設けられた接地電位線ＤＶＳＳ２と、アナログＩＯ回路領域９に設けられた接地電位線ＡＶＳＳ２との間には、２段の双方向ダイオード素子１１，１２を設けた構成としている。
当該構成により、デジタル系回路とアナログ系回路との間におけるノイズ耐性を高めつつ、ＥＳＤ耐性を確保することが可能である。
また、デジタル系回路とアナログ系回路との間に複数段の双方向ダイオード素子を設けた構成であるため放電経路のインピーダンスが高くなる箇所が容易に把握可能であり、チップ設計検証も容易である。また、チップ面積の増加も抑制することが可能である。
また、ＣＤＭ（Charged Device Model）試験に対してもＥＳＤ耐性を向上させることが可能である。
（変形例１）
図４は、実施形態の変形例１に従う各回路領域の構成の概念を示す図である。
図４に示されるように、図３の構成と比較して、クランプ回路を設けた点が異なる。
具体的には、インバータの入力ゲートに対して、ＥＳＤ破壊防止用のＮチャネルＭＯＳトランジスタ５０をクランプ回路として設けた点が異なる。
ＮチャネルＭＯＳトランジスタ５０は、入力ゲートと接地電位線ＡＶＳＳ１との間に設けられ、そのゲートは接地電位線ＡＶＳＳ１と接続される。
当該構成により放電経路のインピーダンスが高くなって電圧破壊が生じる可能性のある箇所にクランプ回路を設けることによりさらなるＥＳＤ耐性の向上を図ることが可能である。
（変形例２）
図５は、実施形態の変形例２に従う各回路領域の構成の概念を示す図である。
図５に示されるように、図３の構成と比較して、複数のクランプ回路を設けた点が異なる。
具体的には、電圧破壊が生じる可能性のあるインバータの入力ゲートに対して、ＥＳＤ破壊防止用のＮチャネルＭＯＳトランジスタ５０＃，５１，５２をクランプ回路として設けた点が異なる。
ＮチャネルＭＯＳトランジスタ５１は、入力ゲートと接地電位線ＡＶＳＳ２との間に設けられ、そのゲートは接地電位線ＡＶＳＳ２と接続される。
ＮチャネルＭＯＳトランジスタ５２は、入力ゲートと接地電位線ＤＶＳＳ１との間に設けられ、そのゲートは接地電位線ＤＶＳＳ１と接続される。
ＮチャネルＭＯＳトランジスタ５０＃は、入力ゲートと接地電位線ＡＶＳＳ１との間に設けられ、そのゲートは接地電位線ＡＶＳＳ１と接続される。
当該構成により、各回路の入力ゲートについて、クランプ回路を設けることによりさらなるＥＳＤ耐性の向上を図ることが可能である。
また、本例においては、ＮチャネルＭＯＳトランジスタ５０＃は、他のＮチャネルＭＯＳトランジスタ５１および５２と比較して、素子サイズを変更することが可能である。
ＮチャネルＭＯＳトランジスタ５０＃を他のＮチャネルＭＯＳトランジスタ５１および５２の素子サイズよりも大きくすることにより、よりＥＳＤ耐性を向上させることが可能である。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ 半導体装置、２ ＩＯ領域、３ コアロジック領域、５ パッド、６ デジタルコア回路領域、７ デジタルＩＯ回路領域、８ アナログコア回路領域、９ アナログＩＯ回路領域、１０〜１５ 双方向ダイオード素子。

Claims (7)

  1. 第１および第２デジタル回路と、
    前記第１および第２デジタル回路にそれぞれ対応して設けられた第１および第２接地電位線と、
    第１および第２アナログ回路と、
    前記第１および第２アナログ回路にそれぞれ対応して設けられた第３および第４接地電位線と、
    前記第１接地電位線と前記第２接地電位線との間に設けられた第１双方向ダイオード群と、
    前記第３接地電位線と前記第４接地電位線との間に設けられた第２双方向ダイオード群と、
    前記第１接地電位線と前記第３接地電位線との間に設けられた第３双方向ダイオード群とを備え、
    前記第３双方向ダイオード群は、前記第１および第２双方向ダイオード群がそれぞれ有する双方向ダイオード段数よりも多い、半導体装置。
  2. 前記第１および第２双方向ダイオード群は、１段で構成され、前記第３双方向ダイオード群は、２段以上で構成される、請求項１記載の半導体装置。
  3. 前記第１双方向ダイオード群は、前記第１デジタル回路が設けられるデジタルコア領域と、前記第２デジタル回路が設けられるデジタル入出力領域との間に設けられ、
    前記第２双方向ダイオード群は、前記第１アナログ回路が設けられるアナログコア領域と、前記第２アナログ回路が設けられるアナログ入出力領域との間に設けられ、
    前記第３双方向ダイオード群は、前記デジタルコア領域と、前記アナログコア領域との間に設けられる、請求項１記載の半導体装置。
  4. 前記第２接地電位線と前記第４接地電位線との間に設けられ、前記第１および第２双方向ダイオード群がそれぞれ有する双方向ダイオード段数よりも多い第４双方向ダイオード群をさらに備え、
    前記第４双方向ダイオード群は、前記デジタル入出力領域と前記アナログ入出力領域との間に設けられる、請求項３記載の半導体装置。
  5. 前記第１アナログ回路は、入力ゲートを含む第１トランジスタ素子と、前記入力ゲートと前記第３接地電位線との間に設けられる第１クランプ素子とをさらに含む、請求項１記載の半導体装置。
  6. 前記第２アナログ回路は、入力ゲートを含む第２トランジスタ素子と、前記入力ゲートと前記第４接地電位線との間に設けられる第２クランプ素子とをさらに含み、
    前記第１クランプ素子のサイズは、前記第２クランプ素子よりも大きい、請求項５記載の半導体装置。
  7. 前記第１クランプ素子は、前記入力ゲートと前記第３接地電位線との間に接続され、ゲートが前記第３接地電位線と接続されたＮチャネルＭＯＳトランジスタで構成される、請求項５記載の半導体装置。
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