JP2017204829A - 伝送装置及び受信方法 - Google Patents

Abstract

【課題】 誤り訂正符号の使用または不使用によらず信号を正常に受信できる伝送装置及び受信方法を提供する。【解決手段】 伝送装置は、信号を受信する受信部と、前記受信部が受信した信号のうち、誤り訂正符号が付与された信号の同期を確立する第１同期処理部と、前記受信部が受信した信号のうち、前記誤り訂正符号が付与されていない信号の同期を確立する第２同期処理部と、前記受信部が受信した信号の出力先を、前記第１同期処理部及び前記第２同期処理部のうち、同期を確立した同期処理部とする制御部とを有する。【選択図】図１２

Description

本件は、伝送装置及び受信方法に関する。

通信の需要の増加に伴い、例えば１００ＧｂＥ（Gigabit Ethernet(登録商標、以下同様)）などの高速伝送方式が普及している。例えばＩＥＥＥ（the Institute of Electrical and Electronics Engineers, Inc.）８０２．３ｂａには、１００ＧＢＡＳＥ−ＳＲ１０／ＬＲ１０／ＥＲ１０／ＳＲ４／ＬＲ４／ＥＲ４／ＥＲ４−Ｌｉｔｅなどの各種の規格が定められている。

各規格の１００ＧｂＥは、光インターフェースの種類、光ファイバの種類、及び伝送距離などが相違し、各規格に応じた光送受信モジュール、いわゆるＣＦＰ（100 Gigabit Form-factor Pluggable）が存在する。通信速度が高速になるとエラーの発生頻度は増加するため、一部の規格のＣＦＰには、例えばＦＥＣ（Forward Error Correction）などの誤り訂正符号（例えば特許文献１及び２参照）による誤り訂正機能が設けられている。

特開２００１−２４５２２号公報 特開２００７−２２１６７６号公報

例えば１００ＧＢＡＳＥ−ＥＲ４−ＬｉｔｅのＣＦＰは、設定によりＦＥＣの使用または不使用を切り替えることができる。ＦＥＣを使用する場合とＦＥＣを使用しない場合とでは信号処理方式が相違するため、例えば人為的なミスにより送信側の装置と受信側の装置の間でＦＥＣの設定が一致していなければ、受信側の装置は正常にイーサネット（登録商標、以下同様）フレームを受信することができない。なお、この問題は、ＦＥＣに限らず、他の誤り訂正符号についても存在する。

そこで本件は上記の課題に鑑みてなされたものであり、誤り訂正符号の使用または不使用によらず信号を正常に受信できる伝送装置及び受信方法を提供することを目的とする。

本明細書に記載の伝送装置は、信号を受信する受信部と、前記受信部が受信した信号のうち、誤り訂正符号が付与された信号の同期を確立する第１同期処理部と、前記受信部が受信した信号のうち、前記誤り訂正符号が付与されていない信号の同期を確立する第２同期処理部と、前記受信部が受信した信号の出力先を、前記第１同期処理部及び前記第２同期処理部のうち、同期を確立した同期処理部とする制御部とを有する。

本明細書に記載の他の伝送装置は、信号を受信する受信部と、前記受信部が受信した信号のうち、誤り訂正符号が付与された信号の同期を確立する第１同期処理部と、前記受信部が受信した信号のうち、前記誤り訂正符号が付与されていない信号の同期を確立する第２同期処理部と、信号に所定の信号処理を行う信号処理部と、前記信号処理部への信号の入力元を、前記第１同期処理部及び前記第２同期処理部のうち、同期を確立した同期処理部とする制御部とを有する。

本明細書に記載の受信方法は、信号を受信し、該受信した信号の出力先を、誤り訂正符号が付与された信号の同期を確立する第１同期処理部及び前記誤り訂正符号が付与されていない信号の同期を確立する第２同期処理部のうち、同期を確立した同期処理部とする方法である。

本明細書に記載の他の受信方法は、信号を受信し、該信号に所定の信号処理を行う信号処理部への信号の入力元を、誤り訂正符号が付与された信号の同期を確立する第１同期処理部及び前記誤り訂正符号が付与されていない信号の同期を確立する第２同期処理部のうち、同期を確立した同期処理部とする方法である。

誤り訂正符号の使用または不使用によらず信号を正常に受信することができる。

伝送システムの一例を示す構成図である。 ＦＥＣを使用しない場合のＰＣＳ（Physical Coding Sublayer）機能部の比較例を示す構成図である。 ＦＥＣを使用しない場合の伝送方式の一例を示す図である。 ブロック同期処理部の一例を示す構成図である。 同期状態及び非同期状態の制御の一例を示すフローチャートである。 ＦＥＣを使用する場合のＰＣＳ機能部の比較例を示す構成図である。 コード変換処理の一例を示す図である。 ＦＥＣを使用する場合の伝送方式の一例を示す図である。 アライメントマーカーに含まれる識別コードの一例を示す図である。 アライメントロック／デスキュー部の一例を示す構成図である。 アライメントロック状態及びアライメントロック解除状態の制御の一例を示すフローチャートである。 実施例の伝送装置を示す構成図である。 実施例の伝送装置の動作の一例を示すフローチャートである。 伝送システムのＦＥＣ設定の変更動作の一例を示す図である。 伝送システムのＦＥＣ設定の変更動作の一例を示す図である。 伝送システムのＦＥＣ設定の変更動作の一例を示す図である。 伝送システムのＦＥＣ設定の変更動作の一例を示す図である。 他の実施例の伝送装置を示す構成図である。 他の実施例の伝送装置の動作の一例を示すフローチャートである。

図１は、伝送システムの一例を示す構成図である。伝送システムは、一対の光ファイバＦで接続された一組の伝送装置６を有する。各伝送装置６は、一例としてＩＥＥＥ８０２．３ｂａに規定された伝送方式に従い信号Ｓを送受信する。なお、各伝送装置６間の伝送速度は例えば１００（Gbps）である。また、信号Ｓの形態としては、一例としてイーサネットフレームが挙げられるが、これに限定されない。

各伝送装置６は、ＰＣＳ機能部１、ＰＭＡ（Physical Medium Attachment）機能部２，４、及びＰＭＤ（Physical Medium Dependent）機能部５を有する。ＰＣＳ機能部１は、信号Ｓを分けて伝送するための２０本の伝送レーンを有し、信号Ｓのコード変換処理などを行う。

ＰＭＡ機能部２は、ＣＡＵＩ（100 Gigabit Attachment Unit Interface）３を介してＰＭＡ機能部４と接続されている。ＰＭＡ機能部２は、信号Ｓをシリアル−パラレル変換することにより信号Ｓのパラレル数を変換する。より具体的には、ＰＭＡ機能部２は、信号Ｓのパラレル数が、ＰＣＳ機能部１側で２０本となり、ＣＡＵＩ３側で１０本となるようにシリアル−パラレル変換を行う。

ＰＭＤ機能部５は、信号Ｓの光電変換を行い、光ファイバＦを介して他方の伝送装置６との間で信号Ｓを送受信する。より具体的には、ＰＭＤ機能部５は、例えば、信号Ｓを電気信号から光信号に変換する送信器、所定数の光信号を波長多重する合波器、波長多重された光信号を波長ごとに分波する分波器、及び信号Ｓを光信号から電気信号に変換する受光器を有する。送信器としては例えばレーザーダイオードが挙げられ、受光器としては例えばフォトダイオードが挙げられる。また、合波器及び分波器としては例えば光カプラや波長選択スイッチなどが挙げられる。なお、ＰＭＤ機能部５は、信号Ｓを受信する受信部の一例である。

ＰＭＤ機能部５は、規格に応じた波長数の光信号を波長多重して伝送する。例えば１００ＧＢＡＳＥ−ＳＲ１０／ＬＲ１０／ＥＲ１０の場合、ＰＭＤ機能部５は１０波の光信号を波長多重する。このため、ＰＭＡ機能部４は、信号Ｓのパラレル数が、ＰＭＤ機能部５側で１０本となり、ＣＡＵＩ３側で１０本となるように伝送処理を行う。この場合、１波の光信号の伝送速度は１０（Gbps）となる。

また、１００ＧＢＡＳＥ−ＳＲ４／ＬＲ４／ＥＲ４／ＥＲ４−Ｌｉｔｅの場合、ＰＭＤ機能部５は４波の光信号を波長多重する。このため、ＰＭＡ機能部４は、信号Ｓのパラレル数が、ＰＭＤ機能部５側で４本となり、ＣＡＵＩ３側で１０本となるようにシリアル−パラレル変換を行う。この場合、１波の光信号の伝送速度は２５（Gbps）となる。

ＰＣＳ機能部１、ＰＭＡ機能部２，４、及びＰＭＤ機能部５は、例えば光学部品や電気回路などにより構成される。ＰＭＡ機能部４及びＰＭＤ機能部５は、例えばＣＦＰの内部に実装されてもよく、この場合、ＣＡＵＩ３に対応する電気コネクタを介してＰＭＡ機能部２と接続される。

各伝送装置６は、送信側及び受信側の信号ＳにＦＥＣを使用するか否かを選択するＦＥＣ設定を有する。ＰＣＳ機能部１は、送信側のＦＥＣ設定がオン（ＯＮ）である場合、信号ＳにＦＥＣを付与して送信し、送信側のＦＥＣ設定がオフ（ＯＦＦ）である場合、信号ＳにＦＥＣを付与せずに送信する。また、受信側のＦＥＣ設定は、後述するように、受信された信号Ｓに応じて自動的に切り替えられる。なお、本例では、誤り訂正符号の一例としてＦＥＣを挙げるが、他の誤り訂正符号が用いられてもよい。

ＦＥＣを使用する場合及びＦＥＣを使用しない場合のＰＣＳ機能部１の構成について、以下に比較例を挙げて説明する。

図２は、ＦＥＣを使用しない場合のＰＣＳ機能部１の比較例を示す構成図である。ＰＣＳ機能部１は、信号Ｓの送信処理を行う送信処理部１０及び信号Ｓの受信処理を行う受信処理部を有する。

送信処理部１０は、６４／６６Ｂコーディング部１００、スクランブル部１０１、レーン分配部１０２、及びマーカー付与部１０３を有する。６４／６６Ｂコーディング部１００は、ＣＧＭＩＩ（100 Gigabit Media Independent Interface）から入力された信号Ｓを６４／６６Ｂブロックにコード変換する。スクランブル部１０１は、６４／６６Ｂブロックのデータをスクランブル処理する。

レーン分配部１０２は、スクランブル処理された６４／６６Ｂブロックを２０本の伝送レーンに分配する。レーン分配部１０２は、６４／６６Ｂブロックを２０本の伝送レーンに対し、例えば所定の順序で出力する。

マーカー付与部１０３は、伝送レーンごとに一定の間隔でアライメントマーカーを６４／６６Ｂブロックに付与する。アライメントマーカーには、６４／６６Ｂブロックの伝送レーンを識別する識別コードが含まれている。アライメントマーカー及び６４／６６ＢブロックはＰＭＡ機能部２に出力される。

図３は、ＦＥＣを使用しない場合の伝送方式の一例を示す図である。６４／６６Ｂブロックには、ブロックごとの同期処理を行うための２（bit）のヘッダと、６４（bit）のデータとが含まれる。

６４／６６Ｂブロック＃１，＃２・・・は、レーン分配部１０２により各伝送レーン＃０〜＃１９に均等に分配される。また、マーカー付与部１０３は、各伝送レーン＃０〜＃１９に対して、１６３８３個の６４／６６Ｂブロックごとに１個のアライメントマーカー＃１〜＃２０を挿入する。

再び図２を参照すると、受信処理部１１は、６４／６６Ｂデコーディング部１１０、デスクランブル部１１１、マーカー除去部１１２、アライメントロック／デスキュー部１１３、及びブロック同期処理部１１４を有する。ブロック同期処理部１１４は、ＰＭＡ機能部２から入力された６４／６６Ｂブロックのヘッダによりブロック同期を行う。

アライメントロック／デスキュー部１１３は、アライメントマーカーの識別コードに基づき伝送レーン＃０〜＃１９ごとにアライメントマーカーの同期を行うとともに、伝送レーン＃０〜＃１９間におけるスキューの調整を行う。マーカー除去部１１２は、アライメントマーカーを検出して除去する。デスクランブル部１１１は６４／６６Ｂブロックのスクランブル処理を解除する。６４／６６Ｂデコーディング部１１０は、スクランブル処理を解除された６４／６６Ｂブロックを元の信号Ｓにコード変換する。コード変換で得られた信号Ｓは、ＣＧＭＩＩに出力される。

このように、信号ＳにＦＥＣが付与されていない場合、信号Ｓの受信後、ブロック同期処理部１１４により６４／６６Ｂブロックの同期が行われる。

図４は、ブロック同期処理部１１４の一例を示す構成図である。ブロック同期処理部１１４は、フリップフロップ（FF: Flip Flop）１８０、複数のＸＯＲ１８１、及び複数の保護回路１８２を有する。

ＦＦ１８０には、６４／６６Ｂブロックが１０個単位で入力される。ＦＦ１８０は、各６４／６６Ｂブロックの先頭に位置する２（bit）のヘッダを保持し、所定のトリガ信号の入力を契機として複数のＸＯＲ１８１に出力する。ＸＯＲ１８１は、ヘッダの２（bit）の排他論理和を演算して、その演算結果を保護回路１８２に出力する。

ヘッダは、正常である場合、‘０１’または‘０１’（２進数）である。このため、ＸＯＲ１８１は、ヘッダが正常であれば‘１’（２進数）を出力し、ヘッダが異常であれば‘０’（２進数）を出力する。

保護回路１８２は、６４／６６Ｂブロックの同期検出の保護処理を行う。より具体的には、保護回路１８２は、ＸＯＲ１８１の演算値に基づき６４／６６Ｂブロックの同期状態及び非同期状態を制御し、同期状態の場合、同期信号ＳＹＮＣａ＃１〜＃１０を出力する。

図５は、同期状態及び非同期状態の制御の一例を示すフローチャートである。保護回路１８２は、ｒ回連続（ｒ：２以上の整数）でＸＯＲ１８１の演算値が‘１’である場合（ステップＳｔ２１のＹｅｓ）、同期状態となる（ステップＳｔ２２）。その後、保護回路１８２は、再びステップＳｔ２１の処理を実行する。

また、保護回路１８２は、ｒ回連続でＸＯＲ１８１の演算値が‘１’ではない場合（ステップＳｔ２１のＮｏ）、ｐ回連続（ｐ：２以上の整数）でＸＯＲ１８１の演算値が‘０’であるとき（ステップＳｔ２３のＹｅｓ）、非同期状態となる（ステップＳｔ２４）。その後、保護回路１８２は、再びステップＳｔ２１の処理を実行する。

また、保護回路１８２は、ｐ回連続（ｐ：２以上の整数）でＸＯＲ１８１の演算値が‘０’ではないとき（ステップＳｔ２３のＮｏ）、再びステップＳｔ２１の処理を実行する。このようにして、同期状態及び非同期状態の制御は行われる。

図６は、ＦＥＣを使用する場合のＰＣＳ機能部１の比較例を示す構成図である。図６において図２と共通する構成については同一の符号を付し、その説明を省略する。

ＰＣＳ機能部１は、送信処理部１０、送信変換処理部１２、受信処理部１１、及び受信変換処理部１３を有する。すなわち、本例のＰＣＳ機能部１は、図２のＰＣＳ機能部１の構成に送信変換処理部１２及び受信変換処理部１３を追加したものである。送信処理部１０及び送信変換処理部１２は互いに直列に接続され、受信処理部１１及び受信変換処理部１３は互いに直列に接続されている。

送信変換処理部１２は、ブロック同期処理部１２０、アライメントロック部１２１、マーカー除去部１２２、コード変換部１２３、マーカー付与部１２４、ＦＥＣコーディング部１２５、及びレーン分配部１２６を有する。ブロック同期処理部１２０は、送信処理部１０から入力された６４／６６Ｂブロックのヘッダによりブロック同期を行う。なお、ブロック同期の手段については、受信処理部１１のブロック同期処理部１１４と同様である。

アライメントロック部１２１は、アライメントマーカーの識別コードに基づき伝送レーン＃０〜＃１９ごとに同期を行う。マーカー除去部１２２は、アライメントマーカーを検出して除去する。コード変換部１２３は、６４／６６Ｂブロックを２５７Ｂブロックに変換する。

図７は、コード変換処理の一例を示す図である。２５７Ｂブロックは、４個の６４／６６Ｂブロックの各データＤＡ〜ＤＢと、１（bit）のヘッダとを含む。つまり、６４／６６Ｂブロックを２５７Ｂブロックに変換する場合、４個の６４／６６Ｂブロックのヘッダのうち、７（bit）分が除去され、１（bit）のヘッダと各データＤＡ〜ＤＢが２５７Ｂブロックに収容される。

再び図６を参照すると、マーカー付与部１２４は、伝送レーンごとに一定の間隔でアライメントマーカーを６４／６６Ｂブロックに付与する。ＦＥＣコーディング部１２５は、２５７ＢブロックのＦＥＣを演算し、２５７Ｂブロックに付与する。レーン分配部１０２は、ＦＥＣが付与された２５７Ｂブロックを２０本の伝送レーンに分配する。２５７ＢブロックはＰＭＡ機能部２に出力される。

図８は、ＦＥＣを使用する場合の伝送方式の一例を示す図である。２５７Ｂブロック及びＦＥＣはＦＥＣフレームに収容されて伝送される。ＦＥＣフレームには、アライメントマーカーが付与されたもの（「アライメントマーカー付きＦＥＣフレーム」参照）とアライメントマーカーが付与されていないもの（「通常ＦＥＣフレーム」参照）とが存在する。

アライメントマーカー付きＦＥＣフレームは、４０９５個のＦＥＣフレームごとに挿入される。アライメントマーカー付きＦＥＣフレームには、１２８０（bit）のアライメントマーカー、５（bit）のパディングデータ、１５個の２５７Ｂブロック、及び１４０（bit）のＦＥＣが含まれる。一方、通常ＦＥＣフレームには、２０個の２５７Ｂブロック及び１４０（bit）のＦＥＣが含まれる。なお、アライメントマーカー付きＦＥＣフレーム及び通常ＦＥＣフレームのデータ長は、６４／６６Ｂブロックの８０個分に相当する。

再び図６を参照すると、受信変換処理部１３は、アライメントロック／デスキュー部１３６、レーン分配部１３５、ＦＥＣデコーディング部１３４、マーカー除去部１３３、コード復元部１３２、レーン分配部１３１、及びマーカー付与部１３０を有する。アライメントロック／デスキュー部１３６は、アライメントマーカーの識別コードに基づき伝送レーン＃０〜＃１９ごとにアライメントマーカーの同期を行うとともに、伝送レーン＃０〜＃１９間におけるスキューの調整を行う。

レーン分配部１３５は、スキュー調整されたＦＥＣフレームを２０本の伝送レーンに分配する。ＦＥＣデコーディング部１３４は、ＦＥＣのデコーディングを行うことによりＦＥＣフレームのデータの誤り訂正を行う。マーカー除去部１３３は、アライメントマーカーを検出して除去する。コード復元部１３２は、ＦＥＣフレーム内の２５７Ｂブロックを６４／６６Ｂブロックに復元する。なお、２５７Ｂブロックと６４／６６Ｂブロックの間の変換については図７を参照して述べた通りである。

レーン分配部１３１は、６４／６６Ｂブロックを２０本の伝送レーンに分配する。マーカー付与部１３０は、伝送レーンごとに一定の間隔でアライメントマーカーを６４／６６Ｂブロックに付与する。アライメントマーカーが付与された６４／６６Ｂブロックは、受信処理部１１のブロック同期処理部１１４に出力される。

このように、信号ＳにＦＥＣが付与されていない場合、信号Ｓの受信後、アライメントロック／デスキュー部１３６によりアライメントマーカーの同期が行われる。アライメントマーカーに含まれる識別コードは、伝送レーン＃０〜＃１９ごとに異なる。

図９は、アライメントマーカーに含まれる識別コードの一例を示す図である。図９において、「０ｘ」は１６進数表記を示す。

アライメントマーカーは、識別コードＭ０〜Ｍ２，Ｍ４〜Ｍ６を含む。識別コードＭ０〜Ｍ２，Ｍ４〜Ｍ６の値は、伝送レーン＃０〜＃１９ごとに相違する。このため、識別コードＭ０〜Ｍ２，Ｍ４〜Ｍ６のパタンを検出することによりレーン番号（＃０〜＃１９）を判別することが可能である。なお、アライメントマーカーには、識別コードＭ０〜Ｍ２，Ｍ４〜Ｍ６以外に、ビット誤りを検出するためのＢＩＰ（Bit Interleaved Parity）などが含まれる。

図１０は、アライメントロック／デスキュー部１３６の一例を示す構成図である。より具体的には、図１０には、アライメントロック／デスキュー部１３６のうち、同期処理を行う構成が示されている。

アライメントロック／デスキュー部１３６は、コード検出回路１９０と、複数の保護回路１９１とを有する。保護回路１９１は伝送レーン＃０〜＃１９ごとに設けられている。コード検出回路１９０は、アライメントマーカーから識別コードのパタンを検出し、そのパタンに応じた伝送レーン＃０〜＃１９に検出を通知する。

保護回路１９１は、アライメントマーカーの同期検出の保護処理を行う。より具体的には、保護回路１９１はアライメントロック状態及びアライメントロック解除状態を制御し、アライメントロック状の場合、同期信号ＳＹＮＣｂ＃０〜＃１９を出力する。

図１１は、アライメントロック状態及びアライメントロック解除状態の制御の一例を示すフローチャートである。保護回路１９１は、該当する伝送レーン＃０〜＃１９の識別コードＭ０〜Ｍ２，Ｍ４〜Ｍ６のパタンがｉ回連続（ｉ：２以上の整数）で検出された場合（ステップＳｔ３１のＹｅｓ）、アライメントロック状態となる（ステップＳｔ３２）。その後、保護回路１９１は、再びステップＳｔ３１の処理を実行する。

また、保護回路１９１は、該当する伝送レーン＃０〜＃１９の識別コードＭ０〜Ｍ２，Ｍ４〜Ｍ６のパタンがｉ回連続で検出されていない場合（ステップＳｔ３１のＮｏ）、そのパタンがｊ回連続（ｊ：２以上の整数）で未検出であるとき（ステップＳｔ３３のＹｅｓ）、アライメントロック解除状態となる（ステップＳｔ３４）。その後、保護回路１９１は、再びステップＳｔ３１の処理を実行する。

また、保護回路１９１は、パタンがｊ回連続で未検出ではないとき（ステップＳｔ３３のＮｏ）、再びステップＳｔ３１の処理を実行する。このようにして、アライメントロック状態及びアライメントロック解除状態の制御は行われる。

上述したように、ＦＥＣを使用する場合とＦＥＣを使用しない場合の間において、信号Ｓを受信した後の同期処理の手法が相違する。つまり、ＦＥＣを使用する場合、アライメントロック／デスキュー部１３６により同期処理が実行され、ＦＥＣを使用しない場合、ブロック同期処理部１１４により同期処理が実行される。

そこで、実施例の伝送装置６は、ブロック同期処理部１１４とアライメントロック／デスキュー部１３６のうち、信号Ｓの同期を確立した方に応じて受信側のＦＥＣ設定を切り替える。このため、伝送装置６は、ＦＥＣの使用または不使用によらず信号Ｓを正常に受信することができる。

図１２は、実施例の伝送装置６を示す構成図である。図１２において、図２及び図６と共通する構成については同一の符号を付し、その説明を省略する。

より具体的には、図１２には、ＰＣＳ機能部１のうち、受信側の回路構成が示されている。ＰＣＳ機能部１は、第１受信回路ＲＡと、第２受信回路ＲＢと、スイッチ部１４とを有する。第１受信回路ＲＡは、受信処理部１１を含み、ＦＥＣを使用しない場合に用いられる。第２受信回路ＲＢは、受信処理部１１及び受信変換処理部１３を含み、ＦＥＣを使用する場合に用いられる。つまり、第１受信回路ＲＡは、図２に示された受信側の回路構成に一致し、第２受信回路ＲＢは、図６に示された受信側の回路構成に一致する。

スイッチ部１４は、例えば、所定の論理により信号Ｓの出力先の接続が切り替えられる物理的なスイッチである。スイッチ部１４は、ＰＭＡ機能部４から入力された信号Ｓの出力先を第１受信回路ＲＡと第２受信回路ＲＢの間で切り替える。より具体的には、スイッチ部１４は、信号Ｓの出力先を、第１受信回路ＲＡのブロック同期処理部１１４の入力端子ＴＡ及び第２受信回路ＲＢのアライメントロック／デスキュー部１３６の入力端子ＴＢの間で周期的に切り替える。

上述したように、第１受信回路ＲＡのブロック同期処理部１１４は、受信した信号Ｓのうち、ＦＥＣが付与されていない信号Ｓの同期を確立し、第２受信回路ＲＢのアライメントロック／デスキュー部１３６は、受信した信号Ｓのうち、ＦＥＣが付与された信号Ｓの同期を確立する。なお、アライメントロック／デスキュー部１３６は第１同期処理部の一例であり、ブロック同期処理部１１４は第２同期処理部の一例である。

スイッチ部１４は、信号Ｓの出力先を、ブロック同期処理部１１４とアライメントロック／デスキュー部１３６のうち、信号Ｓの同期を確立した方とする。このため、受信された信号Ｓは、ＦＥＣが付与されている場合、第２受信回路ＲＢに出力され、ＦＥＣが付与されていない場合、第１受信回路ＲＡに出力される。なお、スイッチ部１４は制御部の一例である。

より具体的には、スイッチ部１４は、ブロック同期処理部１１４から同期信号ＳＹＮＣａ＃１〜＃１０が入力された場合、信号Ｓの出力先を端子ＴＡに固定し、アライメントロック／デスキュー部１３６から同期信号ＳＹＮＣｂ＃０〜＃１９が入力された場合、信号Ｓの出力先を端子ＴＢに固定する。これにより、伝送装置６の受信側のＦＥＣ設定が自動的に切り替えられる。

したがって、伝送装置６は、ＦＥＣの使用または不使用によらず信号Ｓを正常に受信することができる。

図１３は、実施例の伝送装置６の動作の一例を示すフローチャートである。まず、ＰＭＤ機能部５は他の伝送装置６からの信号Ｓの受信を開始する（ステップＳｔ１）。

次に、スイッチ部１４は、ＰＭＤ機能部５及びＰＭＡ機能部４から入力された信号Ｓの出力先を端子ＴＡ，ＴＢの間で周期的に切り替える（ステップＳｔ２）。このため、信号Ｓは、第１受信回路ＲＡのブロック同期処理部１１４と第２受信回路ＲＢのアライメントロック／デスキュー部１３６に対して交互に出力される。

次に、スイッチ部１４は、ブロック同期処理部１１４から同期信号ＳＹＮＣａ＃１〜＃１０を受信したか否かを判定する（ステップＳｔ３）。これにより、スイッチ部１４は、ブロック同期処理部１１４が同期を確立したか否かを判定する。

スイッチ部１４は、同期信号ＳＹＮＣａ＃１〜＃１０を受信した場合（ステップＳｔ３のＹｅｓ）、つまりブロック同期処理部１１４が同期を確立した場合、信号Ｓの出力先を端子ＴＡに固定する（ステップＳｔ４）。これにより、信号Ｓの出力先が第１受信回路ＲＡに決定される。この場合、信号ＳにはＦＥＣが付与されていないため、受信側のＦＥＣ設定はオフとなる。

また、スイッチ部１４は、同期信号ＳＹＮＣａ＃１〜＃１０を受信していない場合（ステップＳｔ３のＮｏ）、アライメントロック／デスキュー部１３６から同期信号ＳＹＮＣｂ＃０〜＃１９を受信したか否かを判定する（ステップＳｔ５）。これにより、スイッチ部１４は、アライメントロック／デスキュー部１３６が同期を確立したか否かを判定する。

スイッチ部１４は、同期信号ＳＹＮＣｂ＃０〜＃１９を受信した場合（ステップＳｔ５のＹｅｓ）、つまりアライメントロック／デスキュー部１３６が同期を確立した場合、信号Ｓの出力先を端子ＴＢに固定する（ステップＳｔ６）。これにより、信号Ｓの出力先が第２受信回路ＲＢに決定される。この場合、信号ＳにはＦＥＣが付与されているため、受信側のＦＥＣ設定はオンとなる。

また、スイッチ部１４は、同期信号ＳＹＮＣｂ＃０〜＃１９を受信していない場合（ステップＳｔ５のＮｏ）、再びステップＳｔ１の処理が実行される。この場合、ブロック同期処理部１１４及びアライメントロック／デスキュー部１３６の何れも同期を確立できていないため、信号Ｓに異常があるものとして信号Ｓの受信のやり直しが行われる。このようにして、伝送装置６は動作する。

上記の受信方法では、信号Ｓを受信し、その受信した信号Ｓの出力先を、ＦＥＣが付与された信号Ｓの同期を確立するアライメントロック／デスキュー部１３６及びＦＥＣが付与されていない信号Ｓの同期を確立するブロック同期処理部１１４のうち、同期を確立した方とする。このため、伝送装置６は、ＦＥＣの使用または不使用によらず信号Ｓを正常に受信することができる。

上述したように、伝送装置６は、受信した信号ＳのＦＥＣの有無に応じて受信側のＦＥＣ設定をスイッチ部１４で切り替えることができる。このため、伝送装置６は、送信側のＦＥＣ設定を受信側のＦＥＣ設定に合わせて変更してもよい。

図１４〜図１７は、伝送システムのＦＥＣ設定の変更動作の一例を示す図である。本例の伝送システムにおいて、対向する一組の伝送装置６のうち、一方はノード＃１に設けられ、他方はノード＃２に設けられている。

図１４に示されるように、初期状態において、各伝送装置６の送信側のＦＥＣ設定及び受信側のＦＥＣ設定はオフ（「ＯＦＦ」参照）である。このため、ノード＃１からノード＃２に向かう伝送方向及びード＃２からノード＃１に向かう伝送方向の何れにおいても、信号Ｓの送受信は正常に行われる（「ＯＫ」参照）。

次に、図１５に示されるように、ノード＃１の伝送装置６で送信側及び受信側の各ＦＥＣ設定がオン（「ＯＮ」参照）になると、各伝送方向において信号Ｓの送受信が正常に行われなくなる（「ＮＧ」参照）。

次に、図１６に示されるように、ノード＃２の伝送装置６において、スイッチ部１４の動作により受信側のＦＥＣ設定がオンに切り替えられる。このため、ノード＃１からノード＃２に向かう伝送方向において、信号Ｓの送受信が正常となる。このとき、受信側のＦＥＣ設定は、矢印で示されるように送信側のＦＥＣ設定に反映される。

受信側のＦＥＣ設定を送信側のＦＥＣ設定に反映すると、図１７に示されるように、ノード＃２の伝送装置６において送信側のＦＥＣ設定がオンに切り替えられる。このため、各伝送方向において信号Ｓの送受信が正常となる。

このように、実施例の伝送装置６は、対向する他の伝送装置６のＦＥＣ設定が変更されても、受信側のＦＥＣ設定を送信側のＦＥＣ設定に反映することにより正常に信号Ｓを送受信可能な状態に復旧することができる。

図１２の構成では、第１受信回路ＲＡと第２受信回路ＲＢの間において受信処理部１１が共通であるが、別々に設けられている。このため、以下の構成のように、ＰＣＳ機能部１において受信処理部１１の一部を共通化することにより回路規模を低減してもよい。

図１８は、他の実施例の伝送装置６を示す構成図である。図１８において、図２及び図６と共通する構成については同一の符号を付し、その説明を省略する。

より具体的には、図１８には、ＰＣＳ機能部１のうち、受信側の回路構成が示されている。ＰＣＳ機能部１は、共通処理部ＲＣ、ブロック同期処理部１１４、スイッチ部１５、及び受信変換処理部１３を有する。共通処理部ＲＣは、受信処理部１１の構成の一部であり、６４／６６Ｂデコーディング部１１０、デスクランブル部１１１、マーカー除去部１１２、アライメントロック／デスキュー部１１３を有する。

ブロック同期処理部１１４は、ＦＥＣを使用しない場合に用いられ、受信変換処理部１３は、ＦＥＣを使用する場合に用いられる。また、共通処理部ＲＣは、ＦＥＣの使用または不使用によらず使用される。すなわち、共通処理部ＲＣは、信号処理部の一例であり、ＦＥＣが付与された信号Ｓ及びＦＥＣが付与されていない信号Ｓに対する共通の信号処理を行う。

ＰＭＡ機能部４から入力された信号Ｓは、ブロック同期処理部１１４と受信変換処理部１３のアライメントロック／デスキュー部１３６にそれぞれ出力される。ブロック同期処理部１１４は、信号Ｓの同期を確立すると、同期信号ＳＹＮＣａ＃１〜＃１０をスイッチ部１５に出力し、アライメントロック／デスキュー部１３６は、信号Ｓの同期を確立すると、同期信号ＳＹＮＣｂ＃０〜＃１９をスイッチ部１５に出力する。

スイッチ部１４は、例えば、所定の論理により信号Ｓの入力元の接続が切り替えられる物理的なスイッチである。スイッチ部１５は、制御部の他例であり、共通処理部ＲＣへの信号Ｓの入力元を、ブロック同期処理部１１４と受信変換処理部１３のアライメントロック／デスキュー部１３６のうち、同期を確立した方とする。

このため、受信された信号Ｓは、ＦＥＣが付与されている場合、受信変換処理部１３のアライメントロック／デスキュー部１３６から共通処理部ＲＣに出力され、ＦＥＣが付与されていない場合、ブロック同期処理部１１４から共通処理部ＲＣに出力される。

より具体的には、スイッチ部１５は、信号Ｓの入力元をブロック同期処理部１１４の出力端子ＴＡ’と受信変換処理部１３の出力端子ＴＢ’から選択する。スイッチ部１５は、ブロック同期処理部１１４から同期信号ＳＹＮＣａ＃１〜＃１０が入力された場合、信号Ｓの入力元を出力端子ＴＡ’に固定し、アライメントロック／デスキュー部１３６から同期信号ＳＹＮＣｂ＃０〜＃１９が入力された場合、信号Ｓの入力元を出力端子ＴＢ’に固定する。これにより、伝送装置６の受信側のＦＥＣ設定が自動的に切り替えられる。

したがって、伝送装置６は、ＦＥＣの使用または不使用によらず信号Ｓを正常に受信することができる。

また、信号Ｓは、ブロック同期処理部１１４と受信変換処理部１３のアライメントロック／デスキュー部１３６に同時に出力されるため、スイッチ部１５は入力元を迅速に選択することができる。これに対し、図１２の例の場合、スイッチ部１４は、信号Ｓをブロック同期処理部１１４とアライメントロック／デスキュー部１３６に交互に出力した後、出力先を選択するため、選択の所要時間が本例より長くなる。

また、本例では受信処理部１１の一部が、ＦＥＣの使用または不使用に関わらず使用されるため、回路規模が図１２の例の場合より低減される。

図１９は、本例の伝送装置６の動作の一例を示すフローチャートである。まず、ＰＭＤ機能部５は他の伝送装置６からの信号Ｓの受信を開始する（ステップＳｔ１１）。

次に、スイッチ部１５は、ブロック同期処理部１１４から同期信号ＳＹＮＣａ＃１〜＃１０を受信したか否かを判定する（ステップＳｔ１２）。これにより、スイッチ部１５は、ブロック同期処理部１１４が同期を確立したか否かを判定する。

スイッチ部１５は、同期信号ＳＹＮＣａ＃１〜＃１０を受信した場合（ステップＳｔ１２のＹｅｓ）、つまりブロック同期処理部１１４が同期を確立した場合、信号Ｓの入力元を端子ＴＡ’に固定する（ステップＳｔ１３）。これにより、共通処理部ＲＣへの信号Ｓの入力元がブロック同期処理部１１４に決定される。この場合、信号ＳにはＦＥＣが付与されていないため、受信側のＦＥＣ設定はオフとなる。

また、スイッチ部１５は、同期信号ＳＹＮＣａ＃１〜＃１０を受信していない場合（ステップＳｔ１２のＮｏ）、アライメントロック／デスキュー部１３６から同期信号ＳＹＮＣｂ＃０〜＃１９を受信したか否かを判定する（ステップＳｔ１４）。これにより、スイッチ部１５は、アライメントロック／デスキュー部１３６が同期を確立したか否かを判定する。

スイッチ部１５は、同期信号ＳＹＮＣｂ＃０〜＃１９を受信した場合（ステップＳｔ１４のＹｅｓ）、つまりアライメントロック／デスキュー部１３６が同期を確立した場合、信号Ｓの入力元を端子ＴＢ’に固定する（ステップＳｔ１５）。これにより、共通処理部ＲＣへの信号Ｓの入力元が受信変換処理部１３に決定される。この場合、信号ＳにはＦＥＣが付与されているため、受信側のＦＥＣ設定はオンとなる。

また、スイッチ部１５が同期信号ＳＹＮＣｂ＃０〜＃１９を受信していない場合（ステップＳｔ１４のＮｏ）、再びステップＳｔ１の処理が実行される。この場合、ブロック同期処理部１１４及びアライメントロック／デスキュー部１３６の何れも同期を確立できていないため、信号Ｓに異常があるものとして信号Ｓの受信のやり直しが行われる。このようにして、伝送装置６は動作する。

上記の受信方法では、信号Ｓを受信し、その受信した信号Ｓのアライメントロック／デスキュー部１１３への入力元を、ＦＥＣが付与された信号Ｓの同期を確立するアライメントロック／デスキュー部１３６及びＦＥＣが付与されていない信号Ｓの同期を確立するブロック同期処理部１１４のうち、同期を確立した方とする。このため、伝送装置６は、ＦＥＣの使用または不使用によらず信号Ｓを正常に受信することができる。

上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。

１ ＰＣＳ機能部
２，４ ＰＭＡ機能部
５ ＰＭＤ機能部
６ 伝送装置
１４，１５ スイッチ部
１１４ ブロック同期処理部
１３６ アライメントロック／デスキュー部
ＲＣ 共通処理部

Claims (4)

1. 信号を受信する受信部と、
   前記受信部が受信した信号のうち、誤り訂正符号が付与された信号の同期を確立する第１同期処理部と、
   前記受信部が受信した信号のうち、前記誤り訂正符号が付与されていない信号の同期を確立する第２同期処理部と、
   前記受信部が受信した信号の出力先を、前記第１同期処理部及び前記第２同期処理部のうち、同期を確立した同期処理部とする制御部とを有することを特徴とする伝送装置。
2. 信号を受信する受信部と、
   前記受信部が受信した信号のうち、誤り訂正符号が付与された信号の同期を確立する第１同期処理部と、
   前記受信部が受信した信号のうち、前記誤り訂正符号が付与されていない信号の同期を確立する第２同期処理部と、
   信号に所定の信号処理を行う信号処理部と、
   前記信号処理部への信号の入力元を、前記第１同期処理部及び前記第２同期処理部のうち、同期を確立した同期処理部とする制御部とを有することを特徴とする伝送装置。
3. 信号を受信し、
   該受信した信号の出力先を、誤り訂正符号が付与された信号の同期を確立する第１同期処理部及び前記誤り訂正符号が付与されていない信号の同期を確立する第２同期処理部のうち、同期を確立した同期処理部とすることを特徴とする受信方法。
4. 信号を受信し、
   該信号に所定の信号処理を行う信号処理部への信号の入力元を、誤り訂正符号が付与された信号の同期を確立する第１同期処理部及び前記誤り訂正符号が付与されていない信号の同期を確立する第２同期処理部のうち、同期を確立した同期処理部とすることを特徴とする受信方法。

Images