JP2017228570A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

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Abstract

【課題】ゲート絶縁層の耐圧の向上が可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１及び第２の面を有する炭化珪素層と、第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間の第２導電型の第２及び第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間の第１導電型の第４の炭化珪素領域と、第３の炭化珪素領域と第１の面との間の第１導電型の第５の炭化珪素領域と、第２の炭化珪素領域と第３の炭化珪素領域との間のゲート電極と、第２及び第３の炭化珪素領域とゲート電極との間のゲート絶縁層と、第１の炭化珪素領域と第２の炭化珪素領域との間に位置し、第２の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第６の炭化珪素領域と、第１の炭化珪素領域と第３の炭化珪素領域との間に位置し、第３の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第７の炭化珪素領域と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。ＳｉＣはシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
しかし、例えば、炭化珪素を用いてＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成する場合、炭化珪素の耐圧が高いため、シリコンを用いたＭＩＳ構造と比較して、ゲート絶縁層の耐圧が、半導体の耐圧に比べて低くなる恐れがある。特に、素子の集積度をあげるため、トレンチ内にＭＩＳ構造を形成する場合、トレンチ底部での電界集中により、ゲート絶縁層の耐圧が低くなるという問題がある。
特開２００９−２８３５４０号公報
本発明が解決しようとする課題は、ゲート絶縁層の耐圧の向上が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と第２の面を有する炭化珪素層と、前記炭化珪素層内に位置する第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置する第２導電型の第２の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置する第２導電型の第３の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第４の炭化珪素領域と、前記第３の炭化珪素領域と前記第１の面との間に位置する第１導電型の第５の炭化珪素領域と、少なくとも一部が、前記第２の炭化珪素領域と前記第３の炭化珪素領域との間に位置するゲート電極と、少なくとも一部が、前記第２の炭化珪素領域と前記ゲート電極との間、及び、前記第３の炭化珪素領域と前記ゲート電極との間に位置するゲート絶縁層と、前記第１の炭化珪素領域と前記第２の炭化珪素領域との間に位置し、前記ゲート絶縁層との間に前記第２の炭化珪素領域を挟み、前記第２の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第６の炭化珪素領域と、前記第１の炭化珪素領域と前記第３の炭化珪素領域との間に位置し、前記ゲート絶縁層との間に前記第３の炭化珪素領域を挟み、前記第３の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第７の炭化珪素領域と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の変形例の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。 第７の実施形態の半導体装置の模式断面図。 第８の実施形態の駆動装置の模式図。 第９の実施形態の車両の模式図。 第１０の実施形態の車両の模式図。 第１１の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面を有する炭化珪素層と、炭化珪素層内に位置する第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置する第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置する第２導電型の第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置する第１導電型の第４の炭化珪素領域と、第３の炭化珪素領域と第１の面との間に位置する第１導電型の第５の炭化珪素領域と、少なくとも一部が、第２の炭化珪素領域と第３の炭化珪素領域との間に位置するゲート電極と、少なくとも一部が、第２の炭化珪素領域とゲート電極との間、及び、第３の炭化珪素領域とゲート電極との間に位置するゲート絶縁層と、第１の炭化珪素領域と第２の炭化珪素領域との間に位置し、ゲート絶縁層との間に第２の炭化珪素領域を挟み、第２の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第６の炭化珪素領域と、第１の炭化珪素領域と第３の炭化珪素領域との間に位置し、ゲート絶縁層との間に第３の炭化珪素領域を挟み、第３の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第７の炭化珪素領域と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、例えば、ウェル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、ゲート絶縁層及びゲート電極がトレンチ内に設けられたトレンチゲート型のＭＯＳＦＥＴである。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、ＳｉＣ層（炭化珪素層）１０、ソース電極１２、ドレイン電極１４、ゲート絶縁層１６、ゲート電極１８、層間絶縁膜２０、トレンチ５０を備えている。ＳｉＣ層１０は、ドレイン領域（ＳｉＣ基板）２２、ドリフト領域（第１の炭化珪素領域）２４、第１のｐウェル領域（第２の炭化珪素領域）２６ａ、第２のｐウェル領域（第３の炭化珪素領域）２６ｂ、第１のソース領域（第４の炭化珪素領域）２８ａ、第２のソース領域（第５の炭化珪素領域）２８ｂ、第１の高濃度ｐ領域（第６の炭化珪素領域）３２ａ、第２の高濃度ｐ領域（第７の炭化珪素領域）３２ｂ、第１のコンタクト領域（第１１の炭化珪素領域）３４ａ、第２のコンタクト領域（第１２の炭化珪素領域）３４ｂを備えている。
ＳｉＣ層１０は、例えば、４Ｈ−ＳｉＣの単結晶である。
ＳｉＣは、複数の結晶形をとり得る。例えば、六方晶系の４Ｈ−ＳｉＣ、六方晶系の６Ｈ−ＳｉＣ、立方晶系の３Ｃ−ＳｉＣ等である。ＳｉＣの結晶形は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で原子の配列を観察することにより同定することが可能である。また、ＳｉＣの結晶形は、例えば、ＸＲＤ（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により同定することが可能である。
ＳｉＣ層１０は、第１の面と第２の面を有する。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。以下、第１の面を表面、第２の面を裏面とも称する。
第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ドレイン領域２２は、ｎ型のＳｉＣである。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドレイン電極１４とドレイン領域２２との間のコンタクト抵抗を低減する観点から、ドレイン領域２２の第２の面におけるｎ型不純物濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、ドレイン領域２２上にエピタキシャル成長により形成されたｎ−型のＳｉＣである。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物濃度は、ドレイン領域２２のｎ型不純物濃度よりも低い。ドリフト領域２４のｎ型不純物濃度は、例えば、１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。
第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂは、ドリフト領域２４と第１の面との間に設けられる。第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂは、ｐ型のＳｉＣである。
第１のｐウェル領域２６ａは、第１のソース領域２８ａとドリフト領域２４との間に設けられる。第２のｐウェル領域２６ｂは、第２のソース領域２８ｂとドリフト領域２４との間に設けられる。第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂは、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂは、ｐ型のＳｉＣである。第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂのｐ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。
第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂの深さは、例えば、０．４μｍ以上０．９μｍ以下である。なお、本明細書中、「深さ」とは、ＳｉＣ層１０の表面からの距離を意味する。
第１のソース領域２８ａは、第１のｐウェル領域２６ａと第１の面との間に設けられる。第２のソース領域２８ｂは、第２のｐウェル領域２６ｂとＳｉＣ層１０の第１の面との間に設けられる。
第１のソース領域２８ａ及び第２のソース領域２８ｂは、ｎ＋型のＳｉＣである。第１のソース領域２８ａ及び第２のソース領域２８ｂは、例えば、窒素（Ｎ）をｎ型不純物として含む。
第１のソース領域２８ａ及び第２のソース領域２８ｂのｎ型不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高い。第１のソース領域２８ａ及び第２のソース領域２８ｂのｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ソース電極１２と第１のソース領域２８ａ及び第２のソース領域２８ｂとの間のコンタクト抵抗を低減する観点から、第１のソース領域２８ａ及び第２のソース領域２８ｂの第１の面におけるｎ型不純物濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
第１のソース領域２８ａ及び第２のソース領域２８ｂの深さは、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂの深さよりも浅く、例えば、０．１μｍ以上０．４μｍ以下である。
ＳｉＣ層１０には、ＳｉＣ層１０の第１の面から第２の面に向かって伸長するトレンチ５０を有する。トレンチ５０の深さは、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂの深さよりも深い。
トレンチ５０の内部にゲート絶縁層１６が設けられる。トレンチ５０の内部のゲート絶縁層１６上にゲート電極１８が設けられる。
ゲート電極１８の少なくとも一部は、第１のｐウェル領域２６ａと第２のｐウェル領域２６ｂとの間に位置する。ゲート絶縁層１６の少なくとも一部は、第１のｐウェル領域２６ａとゲート電極１８との間に設けられる。ゲート絶縁層１６の少なくとも一部は、第２のｐウェル領域２６ｂとゲート電極１８との間に設けられる。
ゲート絶縁層１６は、例えば、酸化シリコン又は酸窒化シリコンを含む。ゲート絶縁層１６は、例えば、酸化シリコン膜である。ゲート絶縁層１６の厚さは、例えば、４０ｎｍ以上１００ｎｍ以下である。
ゲート電極１８は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶質のシリコンである。
第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂは、第１の面に接して設けられる。第１のコンタクト領域３４ａはゲート絶縁層１６との間に、第１のソース領域２８ａを挟む。第２のコンタクト領域３４ｂはゲート絶縁層１６との間に、第２のソース領域２８ｂを挟む。
第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂは、ｐ＋型のＳｉＣである。第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。
第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂのｐ型不純物濃度は、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂのｐ型不純物濃度よりも高い。第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂのｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂの深さは、第１のｐウェル領域２６ａと第２のｐウェル領域２６ｂの深さよりも浅く、例えば、０．１μｍ以上０．４μｍ以下である。
第１の高濃度ｐ領域３２ａは、ドリフト領域２４と第１のｐウェル領域２６ａとの間に位置する。第１の高濃度ｐ領域３２ａは、ゲート絶縁層１６との間に第１のｐウェル領域２６ａを挟む。
第２の高濃度ｐ領域３２ｂは、ドリフト領域２４と第２のｐウェル領域２６ｂとの間に位置する。第２の高濃度ｐ領域３２ｂは、ゲート絶縁層１６との間に第２のｐウェル領域２６ｂを挟む。
第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂは、ｐ型のＳｉＣである。第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。
第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂのｐ型不純物濃度は、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂのｐ型不純物濃度よりも高い。第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂのｐ型不純物濃度は、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂのｐ型不純物濃度よりも、例えば、一桁以上高い。第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂのｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上１×１０２０ｃｍ−３以下である。
第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂの深さ方向の厚さは、例えば、０．０５μｍ以上０．２μｍ以下である。
第１の高濃度ｐ領域３２ａとゲート絶縁層１６との距離（図１中“Ｔ”）は、例えば、０．０５μｍ以上０．７μｍ以下である。第２の高濃度ｐ領域３２ｂとゲート絶縁層１６との距離は、例えば、０．０５μｍ以上０．７μｍ以下である。
第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂと、ドリフト領域２４との距離は、例えば、０．１μｍ以下である。
なお、第１の高濃度ｐ領域３２ａと、第１の高濃度ｐ領域に隣接する領域との境界は、第１の高濃度ｐ領域３２ａの最大不純物濃度に対し半分の濃度の等濃度線と定義する。また、第２の高濃度ｐ領域３２ｂと、第２の高濃度ｐ領域３２ｂに隣接する領域との境界は、第２の高濃度ｐ領域３２ｂの最大不純物濃度に対し半分の濃度の等濃度線と定義する。
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、酸化シリコン膜である。
ソース電極１２は、ＳｉＣ層１０の表面に設けられる。ソース電極１２は、第１のソース領域２８ａ、第２のソース領域２８ｂ、第１のコンタクト領域３４ａ、及び、第２のコンタクト領域３４ｂに電気的に接続される。ソース電極１２は、１のソース領域２８ａ、第２のソース領域２８ｂ、第１のコンタクト領域３４ａ、及び、第２のコンタクト領域３４ｂに接する。ソース電極１２は、第１のソース領域２８ａ、第２のソース領域２８ｂ、第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂに電位を与える機能を備える。
ソース電極１２は、金属である。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２を形成する金属は、ＳｉＣ層１０と反応して金属シリサイドや金属カーバイドを形成しても構わない。
ドレイン電極１４は、ＳｉＣ層１０の裏面に設けられる。ドレイン電極１４は、ドレイン領域２２と電気的に接続される。
ドレイン電極１４は、金属である。ドレイン電極１４を形成する金属は、例えば、ニッケルシリサイドである。
なお、ＳｉＣ層１０に含有される不純物の濃度及び分布は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｒｏｓｃｏｐｙ：ＳＩＭＳ）により測定することが可能である。また、不純物の濃度の相対的な高低は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物を含む領域の深さ、領域間の距離等は、例えば、ＳＩＭＳで求めることが可能である。また。不純物を含む領域とゲート絶縁層の距離等は、例えば、ＳＣＭ像と原子間力顕微鏡（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）像との合成画像から求めることが可能である。
本実施形態の半導体装置の製造方法は、第１導電型の第１の領域を有し、第１の面と第２の面とを有する炭化珪素層の第１の面上に第１のマスク材を形成し、第１のマスク材の両側の炭化珪素層の内部に、第１のマスク材をマスクに第２導電型の不純物をイオン注入して第２導電型の第２の領域を形成し、第１の面上及び第１のマスク材上に第２のマスク材を堆積し、第１のマスク材上の第２のマスク材を除去し、第１のマスク材を第２のマスク材に対して選択的に除去し、第２のマスク材の側面に第３のマスク材を形成し、第２のマスク材及び第３のマスク材をマスクに、炭化珪素層の内部に、第２の領域と離間したトレンチを形成し、トレンチ内にゲート絶縁層を形成し、トレンチ内のゲート絶縁層上にゲート電極を形成する。
以下、本実施形態の半導体装置の製造方法の一例について説明する。図２−図１１は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
最初に、シリコン面である第１の面と、カーボン面である第２の面を有するｎ型のＳｉＣ基板を準備する。ＳｉＣ基板はドレイン領域２２となる。ｎ型のＳｉＣ基板は、４Ｈ−ＳｉＣである。
次に、ｎ型のＳｉＣ基板の第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト領域（第１の領域）２４を形成する（図２）。ＳｉＣ基板とｎ−型のドリフト領域２４がＳｉＣ層１０を構成する。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ｐ型のｐウェル領域（第３の領域）２６を形成する。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をウェル領域２６に選択的にイオン注入する。このイオン注入により、第１のコンタクト領域３４ａ及び第２のコンタクト領域３４ｂを形成する。
次に、フォトリソグラフィーとイオン注入法により、ｎ型不純物である窒素（Ｎ）をウェル領域２６に選択的にイオン注入する。このイオン注入により、ｎ＋型のソース領域（第４の領域）２８を形成する（図３）。
次に、第１の面上に第１のマスク材６０を形成する。第１のマスク材６０は、例えば、気相成長法による膜の堆積、リソグラフィー、及び、ドライエッチングで形成する。第１のマスク材６０は、例えば、酸化シリコン膜である。
次に、第１のマスク材６０をマスクに、ｐ型不純物であるアルミニウムをＳｉＣ層１０に選択的にイオン注入する。第１のマスク材６０の両側のＳｉＣ層１０内に、ｐ型の第１の高濃度ｐ領域（第２の領域）３２ａ及びｐ型の第２の高濃度ｐ領域（第２の領域）３２ｂを形成する（図４）。
次に、第１の面上、及び、第１のマスク材６０上に第２のマスク材６２を堆積する（図５）。第２のマスク材６２は、例えば、気相成長法による膜の堆積により形成される。第２のマスク材６２は、例えば、窒化シリコン膜である。
次に、第１のマスク材６０上の第２のマスク材６２を除去する（図６）。第１のマスク材６０上の第２のマスク材６２は、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、第１のマスク材６０をストッパーとして、選択的に除去される。
次に、第１のマスク材６０を第２のマスク材６２に対して選択的に除去する（図７）。第１のマスク材６０は、例えば、ウェットエッチングにより除去される。
次に、第１の面上、及び、第２のマスク材６２上に第３のマスク材６４を堆積する（図８）。第３のマスク材６４は、例えば、気相成長法による膜の堆積により形成される。第３のマスク材６４は、例えば、窒化シリコン膜である。
次に、第２のマスク材６２上の第３のマスク材６４を除去し、第２のマスク材６２の側面に第３のマスク材６４を残す（図９）。第３のマスク材６４は、例えば、異方性の高いドライエッチングにより第２のマスク材６２の側面にのみ残るよう加工される。
次に、第２のマスク材６２及び第３のマスク材６４をマスクに、ＳｉＣ層１０内にトレンチ５０を形成する（図１０）。トレンチ５０は、第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂと離間して形成される。トレンチ５０は、第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂに対し、自己整合的（セルフアライン）に形成される。
なお、ｐウェル領域（第３の領域）２６は、トレンチ５０により分断され、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂとなる。また、ソース領域（第４の領域）２８は、トレンチ５０により分断され、第１のソース領域２８ａ及び第２のソース領域２８ｂとなる。
次に、ＳｉＣ層１０内にイオン注入で導入されたｐ型不純物及びｎ型不純物を活性化する熱処理を行う。熱処理は、例えば、非酸化性の雰囲気中で行う。
次に、第２のマスク材６２及び第３のマスク材６４を除去する。次に、公知のプロセス技術により、ゲート絶縁層１６、ゲート電極１８、層間絶縁膜２０を形成する（図１１）。
次に、公知のプロセス技術により、ＳｉＣ層１０の表面にソース電極１２を形成する。また、ＳｉＣ層１０の裏面にドレイン電極１４を形成する。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
以下、本実施形態の半導体装置の作用及び効果について説明する。図１２−１７は、本実施形態の半導体装置の作用及び効果の説明図である。
トレンチゲート型のＭＯＳＦＥＴでは、ＭＯＳＦＥＴのオフ状態において、トレンチ底部での電界集中により、ゲート絶縁膜の耐圧が低くなるという問題がある。特に、トレンチの角部での電界集中により、ゲート絶縁層の耐圧が低下し、ＭＯＳＦＥＴの耐圧が低下する。
本実施形態のＭＯＳＦＥＴ１００は、第１の高濃度ｐ領域（第６の炭化珪素領域）３２ａ、及び、第２の高濃度ｐ領域（第７の炭化珪素領域）３２ｂを備えることにより、トレンチの角部の電界集中を緩和する。したがって、ゲート絶縁層１６中の最大電界強度が低減する。
ＭＯＳＦＥ１００においては、第１のｐウェル領域２６ａと第２のｐウェル領域２６ｂ、第１のソース領域２８ａと第２のソース領域２８ｂ、第１の高濃度ｐ領域３２ａと第２の高濃度ｐ領域３２ｂ、及び、第１のコンタクト領域３４ａと第２のコンタクト領域３４ｂは、それぞれがトレンチ５０を挟んで対称に配置される。そして、それぞれが同様の構成と作用を備える。したがって、以下の説明において、第１のｐウェル領域２６ａと第２のｐウェル領域２６ｂを単に「ｐウェル領域」、第１のソース領域２８ａと第２のソース領域２８ｂを単に「ソース領域」、第１の高濃度ｐ領域３２ａと第２の高濃度ｐ領域３２ｂを単に「高濃度ｐ領域」、第１のコンタクト領域３４ａと第２のコンタクト領域３４ｂを単に「コンタクト領域」とも称する。
図１２は、高濃度ｐ領域を備えないＭＯＳＦＥＴのオフ時の電界強度分布及び電位分布のシミュレーション結果を示す図である。図１２（ａ）は、電界強度分布を等電界強度線で示す。図１２（ｂ）は、電位分布を等電位線で示す。図１２（ａ）、図１２（ｂ）共に、トレンチの角部を拡大して示している。
図１２（ａ）に示すように、ＭＯＳＦＥＴのオフ時の最大電界強度は、トレンチの角部のゲート絶縁層（図１２（ａ）中、破線で囲む領域）で発生する。図１２（ｂ）に示すように、ＭＯＳＦＥＴのオフ時に等電位線がドリフト領域からｐウェル領域に大きく入り込んでいる。言い換えれば、電位が０Ｖとなる位置が、ｐウェル領域では大きく表面側にシフトし、電位が０Ｖとなるトレンチ底部のゲート電極の位置と上下に乖離している。
このため、トレンチの角部のゲート絶縁層内で、等電位線の間隔が密になることが図１２（ｂ）より明らかである。言い換えれば、等電位線がウェル領域に大きく入り込むことにより、トレンチの角部のゲート絶縁層内で、電界が集中し電界強度が高くなる
図１３は、本実施形態のＭＯＳＦＥＴ１００のオフ時の電位分布のシミュレーション結果を示す図である。図１３（ａ）は、比較のための高濃度ｐ領域を備えないＭＯＳＦＥＴの場合である。図１３（ａ）は、図１２（ｂ）と同じ図である。
図１３（ｂ）は、本実施形態のＭＯＳＦＥＴ１００の場合である。図１３（ａ）と図１３（ｂ）の比較から明らかなように、ＭＯＳＦＥＴ１００では、高濃度ｐ領域を設けることにより、等電位線のドリフト領域からｐウェル領域への入り込みが、ほぼ完全に抑制されている。したがって、トレンチの角部のゲート絶縁層内で、等電位線の間隔が図１３（ａ）に比べ粗となる。
図１４は、本実施形態のＭＯＳＦＥＴ１００のオフ時の電界強度分布のシミュレーション結果を示す図である。図１４（ａ）は、比較のための高濃度ｐ領域を備えないＭＯＳＦＥＴの場合である。図１４（ｂ）が本実施形態のＭＯＳＦＥＴ１００の場合である。
高濃度ｐ領域を備えないＭＯＳＦＥＴでは、ゲート絶縁層内の最大電界強度が９．６ＭＶ／ｃｍである。これに対し、本実施形態のＭＯＳＦＥＴ１００では、ゲート絶縁層内の最大電界強度が７．３ＭＶ／ｃｍである。高濃度ｐ領域を設けることにより、トレンチの角部のゲート絶縁層内での最大電界強度が低減されることが明らかである。
図１５は、本実施形態のＭＯＳＦＥＴ１００の高濃度ｐ領域のｐ型不純物濃度とゲート絶縁層中の最大電界強度の関係のシミュレーション結果を示す図である。ｐウェル領域のｐ型不純物濃度は、１×１０１７ｃｍ−３に固定している。また、高濃度ｐ領域とゲート絶縁層との距離（図１中の“Ｔ”）は、０．７μｍに固定している。
図１５中の黒丸は、高濃度ｐ領域が無い場合の最大電界強度を示す。図１５に示すように、高濃度ｐ領域のｐ型不純物濃度が５×１０１７ｃｍ−３以上で最大電界強度の低減効果が見られる。したがって、高濃度ｐ領域のｐ型不純物濃度は、５×１０１７ｃｍ−３以上であることが望ましく、１×１０１８ｃｍ−３以上であることがより望ましく、４×１０１８ｃｍ−３以上であることが更に望ましい。
ゲート絶縁層１６中の最大電界強度を低減する観点から、第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂのｐ型不純物濃度は、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂのｐ型不純物濃度よりも、一桁以上高いことが望ましい。
図１６は、本実施形態のＭＯＳＦＥＴ１００の高濃度ｐ領域とゲート絶縁層との距離（図１中の“Ｔ”）と、オン抵抗及び最大電界強度のシミュレーション結果を示す図である。図中、黒四角印がオン抵抗、白丸が最大電界強度を示す。
ｐウェル領域のｐ型不純物濃度は、１×１０１７ｃｍ−３に固定している。また、高濃度ｐ領域のｐ型不純物濃度は、１×１０１８ｃｍ−３に固定している。
なお、高濃度ｐ領域が無い場合のオン抵抗は１．２ｍΩｃｍ２である。また、高濃度ｐ領域が無い場合の最大電界強度は、９．６ＭＶ／ｃｍである。
図１６から明らかなように、高濃度ｐ領域とゲート絶縁層との距離が小さくなると、オン抵抗が増大する。これは、ゲート絶縁層近傍のｐ型不純物濃度が上昇し、ＭＯＳＦＥＴ１００のチャネル抵抗が大きくなるためである。
高濃度ｐ領域とゲート絶縁層との距離が０．０５μｍ以上になると、オン抵抗は急激に下がり、高濃度ｐ領域が無い場合とほぼ同等となる。したがって、高濃度ｐ領域とゲート絶縁層との距離は０．０５μｍ以上であることが望ましく、０．１μｍ以上であることがより望ましい。
また、図１６から明らかなように、高濃度ｐ領域とゲート絶縁層との距離が大きくなると、ゲート絶縁層中の最大電界強度が大きくなる。これは、高濃度ｐ領域とゲート絶縁層との間のｐウェル領域に等電位線が入りこむことによる。しかしながら、高濃度ｐ領域とゲート絶縁層との距離が０．７μｍ以下であれば、高濃度ｐ領域が無い場合より最大電界強度は小さくなる。したがって、高濃度ｐ領域とゲート絶縁層との距離は０．７μｍ以下であることが望ましく、０．４μｍ以下であることがより望ましい。
図１７は、本実施形態のＭＯＳＦＥＴ１００の高濃度ｐ領域とドリフト領域との距離と、ゲート絶縁層中の最大電界強度との関係のシミュレーション結果を示す図である。図１７（ａ）は、シミュレーションのパラメータの説明図である。図１７（ｂ）はシミュレーション結果を示す図である。
シミュレーションにおいて、ｐウェル領域のｐ型不純物濃度は、１×１０１７ｃｍ−３に固定している。また、高濃度ｐ領域のｐ型不純物濃度は、１×１０１８ｃｍ−３に固定している。また、高濃度ｐ領域とゲート絶縁層との距離（図１７（ａ）中の“Ｔ”）は、０．７μｍに固定している。高濃度ｐ領域とドリフト領域との距離（図１７（ａ）中の“Ｓ”）を変数としている。
図１７（ｂ）から明らかなように、高濃度ｐ領域とドリフト領域との距離が大きくなると、ゲート絶縁層中の最大電界強度が大きくなる。これは、高濃度ｐ領域とドリフト領域との間のｐウェル領域に入り込む等電位線の影響を受けるためである。
高濃度ｐ領域とドリフト領域との距離が０．１μｍ以下になると、高濃度ｐ領域が無い場合に比べ最大電界強度が十分小さくなる。したがって、高濃度ｐ領域とドリフト領域との距離は０．１μｍ以下であることが望ましく、０．０５μｍ以下であることがより望ましい。
なお、高濃度ｐ領域の深さ方向の厚さが大きくなりすぎると、チャネル抵抗が増大し、オン抵抗が高くなりすぎる恐れがある。したがって、高濃度ｐ領域の深さ方向の厚さは、０．２μｍ以下であることが望ましく、０．１５μｍ以下であることがより望ましい。
一方、高濃度ｐ領域の深さ方向の厚さが小さくなりすぎると、等電位線のｐウェル領域への入り込みの抑制効果が十分でなくなる恐れがある。したがって、高濃度ｐ領域の深さ方向の厚さは、０．０５μｍ以上であることが望ましく、０．１μｍ以上であることがより望ましい。
図１６を用いて説明したように、本実施形態のＭＯＳＦＥＴ１００では、高濃度ｐ領域とゲート絶縁層との距離（図１中の“Ｔ”）が揺らぐと、オン抵抗及び最大電界強度が変化する。したがって、ＭＯＳＦＥＴ１００の特性を安定させるためには、製造時に、高濃度ｐ領域とゲート絶縁層との距離のばらつきを抑制することが望ましい。
本実施形態のＭＯＳＦＥＴ１００の製造方法では、高濃度ｐ領域とゲート絶縁層との距離、言い換えれば、高濃度ｐ領域とトレンチとの距離が自己整合的に決定される。したがって、高濃度ｐ領域とゲート絶縁層との距離のばらつきが抑制される。よって、特性の安定したＭＯＳＦＥＴ１００が実現される。
図１８は、本実施形態の半導体装置の変形例の模式断面図である。変形例のＭＯＳＦＥ１１０は、第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂの横幅が、ＭＯＳＦＥＴ１００よりも狭い点でのみ、ＭＯＳＦＥＴ１００と異なる。ＭＯＳＦＥ１１０においても、ＭＯＳＦＥＴ１００と同様の作用効果が得られる。
以上、本実施形態によれば、ゲート絶縁層１６中の最大電界強度が低減され、ゲート絶縁層の耐圧の向上が可能なＭＯＳＦＥＴ１００が実現される。また、本実施形態によれば、特性の安定したＭＯＳＦＥＴ１００が製造可能となる。
（第２の実施形態）
本実施形態の半導体装置は、第２の面と第６の炭化珪素領域との距離が、第２の面と第２の炭化珪素領域との距離よりも小さく、第２の面と第７の炭化珪素領域との距離が、第２の面と第３の炭化珪素領域との距離よりも小さい点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、記述を省略する。
図１９は、本実施形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ２００は、トレンチゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、第２の面と第１の高濃度ｐ領域（第６の炭化珪素領域）３２ａとの距離（図１９中の“ｄ１”）が、第２の面と第１のｐウェル領域（第２の炭化珪素領域）２６ａとの間の距離（図１９中の“ｄ２”）よりも小さい。言い換えれば、ｄ２−ｄ１が正の値である。また、言い換えれば、第１の高濃度ｐ領域３２ａは、第１のｐウェル領域２６ａよりも深い。
また、第２の面と第２の高濃度ｐ領域（第７の炭化珪素領域）３２ｂとの距離が、第２の面と第２のｐウェル領域２６ｂとの間の距離よりも小さい。言い換えれば、第２の高濃度ｐ領域３２ｂは、第２のｐウェル領域２６ｂよりも深い。
図２０は、本実施形態の半導体装置の作用及び効果の説明図である。図２０は、本実施形態のＭＯＳＦＥＴ１００の高濃度ｐ領域とｐウェル領域の深さの差（ｄ２−ｄ１）とオン抵抗の関係のシミュレーション結果を示す図である。
図２０から明らかなように、高濃度ｐ領域とｐウェル領域の深さの差（ｄ２−ｄ１）が大きくなるに従い、オン抵抗が増大する。これは、高濃度ｐ領域とゲート絶縁層との間に挟まれるドリフト領域の面積（又は体積）が大きくなり、ＭＯＳＦＥＴ２００の寄生抵抗が大きくなるからである。
図２０から明らかなように、高濃度ｐ領域とｐウェル領域の深さの差（ｄ２−ｄ１）が０．１μｍ以下であれば、オン抵抗の増分は１０％以下である。したがって、第１の高濃度ｐ領域３２ａと第１のｐウェル領域２６ａの深さの差（ｄ２−ｄ１）、言い換えれば、第２の面と第１のｐウェル領域２６ａとの距離と、第２の面と第１の高濃度ｐ領域３２ａとの距離（ｄ２−ｄ１）との差が０．１μｍ以下であることが望ましく、０．０５μｍ以下であることがより望ましい。
第２の高濃度ｐ領域３２ｂと第２のｐウェル領域２６ｂの深さの差、言い換えれば、第２の面と第２のｐウェル領域２６ｂとの距離と、第２の面と第２の高濃度ｐ領域３２ｂとの距離との差が０．１μｍ以下であることが望ましく、０．０５μｍ以下であることがより望ましい。
また、高濃度ｐ領域とゲート絶縁層との間に挟まれるドリフト領域の面積を抑制する観点から、第２の面と第１の高濃度ｐ領域３２ａとの距離（図１９中“ｄ１”）は、第２の面とゲート絶縁層１６との距離（図１９中“ｄ３”）よりも大きいことが望ましい。言い換えれば、第１の高濃度ｐ領域３２ａの深さは、ゲート絶縁層１６の深さよりも浅いことが望ましい。第１の高濃度ｐ領域３２ａの深さは、トレンチ５０の深さよりも浅いことが望ましい。
同様に、第２の面と第２の高濃度ｐ領域３２ｂとの距離は、第２の面とゲート絶縁層１６との距離よりも大きいことが望ましい。言い換えれば、第２の高濃度ｐ領域３２ｂの深さは、ゲート絶縁層１６の深さよりも浅いことが望ましい。第２の高濃度ｐ領域３２ｂの深さは、トレンチ５０の深さよりも浅いことが望ましい。
以上、本実施形態によれば、第１の実施形態同様、ゲート絶縁層１６中の最大電界強度が低減され、ゲート絶縁層の耐圧の向上が可能なＭＯＳＦＥＴ２００が実現される。
（第３の実施形態）
本実施形態の半導体装置は、第１１の炭化珪素領域が第６の炭化珪素領域と接し、第１２の炭化珪素領域が第７の炭化珪素領域と接する以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、記述を省略する。
図２１は、本実施形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ３００は、トレンチゲート型のＭＯＳＦＥＴである。
第１のコンタクト領域（第１１の炭化珪素領域）３４ａが第１の高濃度ｐ領域（第６の炭化珪素領域）３２ａに接する。また、第２のコンタクト領域（第１２の炭化珪素領域）３４ｂが第２の高濃度ｐ領域（第７の炭化珪素領域）３２ｂに接する。
ＭＯＳＦＥＴ３００は、高濃度のコンタクト領域が高濃度ｐ型領域に接している。したがって、アバランシェ降伏が生じた際に、正孔をソース電極１２から引き抜く経路の抵抗が低減する。よって、寄生バイポラートランジスタのオン動作が抑制され、ＭＯＳＦＥＴ３００の二次降伏に対する耐性が向上する。
以上、本実施形態によれば、第１の実施形態同様、ゲート絶縁層１６中の最大電界強度が低減され、ゲート絶縁層の耐圧の向上が可能なＭＯＳＦＥＴ３００が実現される。更に、二次降伏に対する耐性が向上したＭＯＳＦＥＴ３００が実現できる。
（第４の実施形態）
本実施形態の半導体装置は、第２の面との距離が第２の面と第６の炭化珪素領域との距離よりも小さく、ゲート絶縁層との距離がゲート絶縁層と第６の炭化珪素領域との距離よりも大きく、第２の炭化珪素領域又は第６の炭化珪素領域と接し、第２導電型の不純物濃度が第６の炭化珪素領域よりも低い第２導電型の第８の炭化珪素領域と、第２の面との距離が第２の面と第７の炭化珪素領域との距離よりも小さく、ゲート絶縁層との距離がゲート絶縁層と第７の炭化珪素領域との距離よりも大きく、第３の炭化珪素領域又は第７の炭化珪素領域と接し、第２導電型の不純物濃度が第７の炭化珪素領域よりも低い第２導電型の第９の炭化珪素領域と、を更に備える以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、記述を省略する。
図２２は、本実施形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ４００は、トレンチゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ４００は、ＳｉＣ層１０内に、第１のディープｐ領域（第８の炭化珪素領域）３６ａ、第２のディープｐ領域（第９の炭化珪素領域）３６ｂを備える。
第２の面と第１のディープｐ領域３６ａの距離（図２２中の“ｄ４”）は、第２の面と第１の高濃度ｐ領域３２ａの距離（図２２中の“ｄ１”）よりも小さい。言い換えれば、第１のディープｐ領域３６ａの深さは第１の高濃度ｐ領域３２ａの深さよりも深い。
第１のディープｐ領域３６ａとゲート絶縁層１６との距離は、第１の高濃度ｐ領域３２ａとゲート絶縁層１６との距離よりも大きい。言い換えれば、第１のディープｐ領域３６ａは第１の高濃度ｐ領域３２ａよりもトレンチ５０から離れて設けられる。
第１のディープｐ領域３６ａは、第１のｐウェル領域２６ａ又は第１の高濃度ｐ領域３２ａと接して設けられる。
第２の面と第２のディープｐ領域３６ｂの距離は、第２の面と第２の高濃度ｐ領域３２ｂの距離よりも小さい。言い換えれば、第２のディープｐ領域３６ｂの深さは第２の高濃度ｐ領域３２ｂの深さよりも深い。
第２のディープｐ領域３６ｂとゲート絶縁層１６との距離は、第２の高濃度ｐ領域３２ｂとゲート絶縁層１６との距離よりも大きい。言い換えれば、第２のディープｐ領域３６ｂは第２の高濃度ｐ領域３２ｂよりもトレンチ５０から離れて設けられる。
第２のディープｐ領域３６ｂは、第２のｐウェル領域２６ｂ又は第２の高濃度ｐ領域３２ｂと接して設けられる。
第１のディープｐ領域３６ａ及び第２のディープｐ領域３６ｂは、ｐ型のＳｉＣである。第１のディープｐ領域３６ａ及び第２のディープｐ領域３６ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。
第１のディープｐ領域３６ａ及び第２のディープｐ領域３６ｂのｐ型不純物濃度は、第１の高濃度ｐ領域３２ａ及び第２の高濃度ｐ領域３２ｂのｐ型不純物濃度よりも低い。第１のディープｐ領域３６ａ及び第２のディープｐ領域３６ｂのｐ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。
第１のディープｐ領域３６ａ及び第２のディープｐ領域３６ｂの深さは、例えば、０．６μｍ以上２．０μｍ以下である。
ＭＯＳＦＥＴ４００のオフ時に、第１のディープｐ領域３６ａとドリフト領域２４との境界部、及び、第２のディープｐ領域３６ｂとドリフト領域２４との境界部に電界強度の高い箇所が形成される。このため、トレンチの角部での電界集中が緩和され、ゲート絶縁層１６中の最大電界強度が低減する。したがって、第１の実施形態よりも更に、ゲート絶縁層１６中の最大電界強度が低減される。
シミュレーションによれば、第１のディープｐ領域３６ａ及び第２のディープｐ領域３６ｂに、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂを組み合わせない場合のゲート絶縁層１６中の最大電界強度は、３．７ＭＶ／ｃｍである。これに対し、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂを組み合わせた場合のゲート絶縁層１６中の最大電界強度は、３．３ＭＶ／ｃｍである。
なお、ゲート絶縁層１６中の最大電界強度を低減する観点から、第２の面と第１のディープｐ領域３６ａの距離（図２２中の“ｄ４”）は、第２の面とゲート絶縁層１６の距離（図２２中の“ｄ３”）よりも小さいことが望ましい。言い換えれば、第１のディープｐ領域３６ａの深さはトレンチ５０の深さよりも深いことが望ましい。
同様に、第２の面と第２のディープｐ領域３６ｂの距離は、第２の面とゲート絶縁層１６の距離（図２２中の“ｄ３”）よりも小さいことが望ましい。言い換えれば、第２のディープｐ領域３６ｂの深さはトレンチ５０の深さよりも深いことが望ましい。
以上、本実施形態によれば、第１の実施形態よりも、更にゲート絶縁層１６中の最大電界強度が低減され、更なるゲート絶縁層の耐圧の向上が可能なＭＯＳＦＥＴ４００が実現される。
（第５の実施形態）
本実施形態の半導体装置は、第８の炭化珪素領域と第１１の炭化珪素領域、及び、第９の炭化珪素領域と第１２の炭化珪素領域が、それぞれコンタクト用のトレンチ底部に位置する以外は、第４の実施形態と同様である。以下、第１の実施形態及び第４の実施形態と重複する内容については、記述を省略する。
図２３は、本実施形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ５００は、トレンチゲート型のＭＯＳＦＥＴである。ＭＯＳＦＥＴ５００は、いわゆる、ダブルトレンチ型のＭＯＳＦＥＴである。
第１のコンタクト領域（第１１の炭化珪素領域）３４ａ及び第１のディープｐ領域３６ａは、第１のコンタクト用トレンチ５２ａの底部に設けられる。また、第２のコンタクト領域（第１２の炭化珪素領域）３４ｂ及び第２のディープｐ領域３６ｂは、第２のコンタクト用トレンチ５２ｂの底部に設けられる。
ＭＯＳＦＥＴ５００は、第１のディープｐ領域３６ａ及び第２のディープｐ領域３６ｂを備えることにより、第４の実施形態同様、第１の実施形態よりも、更にゲート絶縁層１６中の最大電界強度が低減され、更なるゲート絶縁層の耐圧の向上が可能となる。
また、ＭＯＳＦＥＴ５００は、第１のコンタクト用トレンチ５２ａ及び第２のコンタクト用トレンチ５２ｂを備えることにより、第１のディープｐ領域３６ａ及び第２のディープｐ領域３６ｂを形成するための、高加速エネルギーのイオン注入が不要となる。また、イオン注入回数も減少させることができる。よって、第４の実施形態と比較して製造が容易となる。
（第６の実施形態）
本実施形態の半導体装置は、第１の炭化珪素領域とゲート絶縁層との間に位置し、第２の炭化珪素領域及び第３の炭化珪素領域と離間した第２導電型の第１０の炭化珪素領域を更に備える以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、記述を省略する。
図２４は、本実施形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ６００は、トレンチゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ６００は、トレンチボトムｐ領域３８を備える。トレンチボトムｐ領域（第１０の炭化珪素領域）３８は、ドリフト領域２４とゲート絶縁層１６との間に位置する。言い換えれば、トレンチボトムｐ領域３８はトレンチ５０の底部に設けられる。トレンチボトムｐ領域３８は、第１のｐウェル領域（第２の炭化珪素領域）２６ａ及び第２のｐウェル領域（第３の炭化珪素領域）２６ｂと離間して設けられる。
トレンチボトムｐ領域３８は、ｐ型のＳｉＣである。トレンチボトムｐ領域３８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。トレンチボトムｐ領域３８のｐ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１８ｃｍ−３以下である。
ＭＯＳＦＥＴ６００のオフ時に、トレンチボトムｐ領域３８との境界部に電界強度の高い箇所が形成される。このため、トレンチの角部での電界集中が緩和され、ゲート絶縁層１６中の最大電界強度が低減する。したがって、第１の実施形態よりも更に、ゲート絶縁層１６中の最大電界強度が低減される。
シミュレーションによれば、トレンチボトムｐ領域３８に、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂを組み合わせない場合のゲート絶縁層１６中の最大電界強度は、２．６ＭＶ／ｃｍである。これに対し、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂを組み合わせた場合のゲート絶縁層１６中の最大電界強度は、１．８ＭＶ／ｃｍである。
以上、本実施形態によれば、第１の実施形態よりも、更にゲート絶縁層１６中の最大電界強度が低減され、更なるゲート絶縁層の耐圧の向上が可能なＭＯＳＦＥＴ６００が実現される。
（第７の実施形態）
本実施形態の半導体装置は、第１の炭化珪素領域とゲート電極との間のゲート絶縁層の厚さが、第２の炭化珪素領域とゲート電極との間のゲート絶縁層の厚さ、及び、第３の炭化珪素領域とゲート電極との間のゲート絶縁層の厚さよりも厚い以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については、記述を省略する。
図２５は、本実施形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ７００は、トレンチゲート型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ７００では、ドリフト領域（第１の炭化珪素領域）２４とゲート電極１８との間のゲート絶縁層１６の厚さが、第１のｐウェル領域（第２の炭化珪素領域）２６ａとゲート電極１８との間のゲート絶縁層１６の厚さよりも厚い。また、ドリフト領域（第１の炭化珪素領域）２４とゲート電極１８との間のゲート絶縁層１６の厚さが、第２のｐウェル領域（第３の炭化珪素領域）２６ｂとゲート電極１８との間のゲート絶縁層１６の厚さよりも厚い。
言い換えれば、トレンチ５０の底面に接するゲート絶縁層１６の厚さが、トレンチ５０の側面に接するゲート絶縁層１６の厚さよりも厚い。
ＭＯＳＦＥＴ７００のオフ時に、トレンチ５０の底面のゲート絶縁層１６が厚いことで、トレンチの角部での電界集中が緩和され、ゲート絶縁層１６中の最大電界強度が低減する。したがって、第１の実施形態よりも更に、ゲート絶縁層１６中の最大電界強度が低減される。
以上、本実施形態によれば、第１の実施形態よりも、更にゲート絶縁層１６中の最大電界強度が低減され、更なるゲート絶縁層の耐圧の向上が可能なＭＯＳＦＥＴ７００が実現される。
（第８の実施形態）
本実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図２６は、本実施形態の駆動装置の模式図である。駆動装置８００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置８００の特性が向上する。
（第９の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２７は、本実施形態の車両の模式図である。本実施形態の車両９００は、鉄道車両である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両９００の特性が向上する。
（第１０の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２８は、本実施形態の車両の模式図である。本実施形態の車両１０００は、自動車である。車両１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１０００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１０００の特性が向上する。
（第１１の実施形態）
本実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図２９は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機１１００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１１００の特性が向上する。
第１乃至第７の実施形態では、ＭＯＳＦＥＴを例に説明したが、本発明を、ＩＧＢＴ（Ｉｎｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に適用することも可能である。
第１乃至第７の実施形態では、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１乃至第７の実施形態では、ＳｉＣ層として４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形を用いることも可能である。
第１乃至第７の実施形態では、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
例えば、ゲート絶縁層１６中の最大電界強度を低減する観点から、第１乃至第７の実施形態に記載された構成要件を、組み合わせることも可能である。
また、第９乃至第１１の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ層（炭化珪素層）
１６ ゲート絶縁層
１８ ゲート電極
２４ ドリフト領域（第１の炭化珪素領域、第１の領域）
２６ ｐウェル領域（第３の領域）
２６ａ 第１のｐウェル領域（第２の炭化珪素領域）
２６ｂ 第２のｐウェル領域（第３の炭化珪素領域）
２８ ソース領域（第４の領域）
２８ａ 第１のソース領域（第４の炭化珪素領域）
２８ｂ 第２のソース領域（第５の炭化珪素領域）
３２ａ 第１の高濃度ｐ領域（第６の炭化珪素領域、第２の領域）
３２ｂ 第２の高濃度ｐ領域（第７の炭化珪素領域、第２の領域）
３４ａ 第１のコンタクト領域（第１１の炭化珪素領域）
３４ｂ 第２のコンタクト領域（第１２の炭化珪素領域）
３６ａ 第１のディープｐ領域（第８の炭化珪素領域）
３６ｂ 第２のディープｐ領域（第９の炭化珪素領域）
３８ トレンチボトムｐ領域（第１０の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１１０ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
６００ ＭＯＳＦＥＴ（半導体装置）
７００ ＭＯＳＦＥＴ（半導体装置）
８００ 駆動装置
９００ 車両
１０００ 車両
１１００ 昇降機

Claims (19)

  1. 第１の面と第２の面を有する炭化珪素層と、
    前記炭化珪素層内に位置する第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置する第２導電型の第２の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置する第２導電型の第３の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第４の炭化珪素領域と、
    前記第３の炭化珪素領域と前記第１の面との間に位置する第１導電型の第５の炭化珪素領域と、
    少なくとも一部が、前記第２の炭化珪素領域と前記第３の炭化珪素領域との間に位置するゲート電極と、
    少なくとも一部が、前記第２の炭化珪素領域と前記ゲート電極との間、及び、前記第３の炭化珪素領域と前記ゲート電極との間に位置するゲート絶縁層と、
    前記第１の炭化珪素領域と前記第２の炭化珪素領域との間に位置し、前記ゲート絶縁層との間に前記第２の炭化珪素領域を挟み、前記第２の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第６の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第３の炭化珪素領域との間に位置し、前記ゲート絶縁層との間に前記第３の炭化珪素領域を挟み、前記第３の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第７の炭化珪素領域と、
    を備える半導体装置。
  2. 前記第２の面と前記第６の炭化珪素領域との距離が、前記第２の面と前記ゲート絶縁層との距離よりも大きく、
    前記第２の面と前記第７の炭化珪素領域との距離が、前記第２の面と前記ゲート絶縁層との距離よりも大きい請求項１記載の半導体装置。
  3. 前記第６の炭化珪素領域の第２導電型の不純物濃度が５×１０１７ｃｍ−３以上であり、
    前記第７の炭化珪素領域の第２導電型の不純物濃度が５×１０１７ｃｍ−３以上である請求項１又は請求項２記載の半導体装置。
  4. 前記第６の炭化珪素領域の第２導電型の不純物濃度が前記第２の炭化珪素領域の第２導電型の不純物濃度よりも一桁以上高く、
    前記第７の炭化珪素領域の第２導電型の不純物濃度が前記第３の炭化珪素領域の第２導電型の不純物濃度よりも一桁以上高い請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第６の炭化珪素領域と前記ゲート絶縁層との距離が、０．０５μｍ以上０．７μｍ以下であり、
    前記第７の炭化珪素領域と前記ゲート絶縁層との距離が、０．０５μｍ以上０．７μｍ以下である請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第２の面と前記第２の炭化珪素領域との距離と、前記第２の面と前記第６の炭化珪素領域との距離との差が０．１μｍ以下であり、
    前記第２の面と前記第３の炭化珪素領域との距離と、前記第２の面と前記第７の炭化珪素領域との距離との差が０．１μｍ以下である請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記第２の面との距離が前記第２の面と前記第６の炭化珪素領域との距離よりも小さく、前記ゲート絶縁層との距離が前記ゲート絶縁層と前記第６の炭化珪素領域との距離よりも大きく、前記第２の炭化珪素領域又は前記第６の炭化珪素領域と接し、第２導電型の不純物濃度が前記第６の炭化珪素領域よりも低い第２導電型の第８の炭化珪素領域と、
    前記第２の面との距離が前記第２の面と前記第７の炭化珪素領域との距離よりも小さく、前記ゲート絶縁層との距離が前記ゲート絶縁層と前記第７の炭化珪素領域との距離よりも大きく、前記第３の炭化珪素領域又は前記第７の炭化珪素領域と接し、第２導電型の不純物濃度が前記第７の炭化珪素領域よりも低い第２導電型の第９の炭化珪素領域と、を更に備える請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記第１の炭化珪素領域と前記ゲート絶縁層との間に位置し、前記第２の炭化珪素領域及び前記第３の炭化珪素領域と離間した第２導電型の第１０の炭化珪素領域、を更に備える請求項１乃至請求項６いずれか一項記載の半導体装置。
  9. 前記第１の炭化珪素領域と前記ゲート電極との間の前記ゲート絶縁層の厚さが、前記第２の炭化珪素領域と前記ゲート電極との間の前記ゲート絶縁層の厚さ、及び、前記第３の炭化珪素領域と前記ゲート電極との間の前記ゲート絶縁層の厚さよりも厚い請求項１乃至請求項６いずれか一項記載の半導体装置。
  10. 前記第１の面に接し、前記ゲート絶縁層との間に前記第４の炭化珪素領域を挟み、第２導電型の不純物濃度が前記第２の炭化珪素領域よりも高い第２導電型の第１１の炭化珪素領域と、
    前記第１の面に接し、前記ゲート絶縁層との間に前記第５の炭化珪素領域を挟み、第２導電型の不純物濃度が前記第３の炭化珪素領域よりも高い第２導電型の第１２の炭化珪素領域と、を更に備える請求項１乃至請求項９いずれか一項記載の半導体装置。
  11. 前記第１１の炭化珪素領域が前記第６の炭化珪素領域と接し、前記第１２の炭化珪素領域が前記第７の炭化珪素領域と接する請求項１０記載の半導体装置。
  12. 前記ゲート絶縁層は酸化シリコンである請求項１乃至請求項１１いずれか一項記載の半導体装置。
  13. 請求項１乃至請求項１２いずれか一項記載の半導体装置を備えるインバータ回路。
  14. 請求項１乃至請求項１２いずれか一項記載の半導体装置を備える駆動装置。
  15. 請求項１乃至請求項１２いずれか一項記載の半導体装置を備える車両。
  16. 請求項１乃至請求項１２いずれか一項記載の半導体装置を備える昇降機。
  17. 第１導電型の第１の領域を有し、第１の面と第２の面とを有する炭化珪素層の第１の面上に第１のマスク材を形成し、
    前記第１のマスク材の両側の前記炭化珪素層の内部に、前記第１のマスク材をマスクに第２導電型の不純物をイオン注入して第２導電型の第２の領域を形成し、
    前記第１の面上及び前記第１のマスク材の上に第２のマスク材を堆積し、
    前記第１のマスク材の上の前記第２のマスク材を除去し、
    前記第１のマスク材を前記第２のマスク材に対して選択的に除去し、
    前記第２のマスク材の側面に第３のマスク材を形成し、
    前記第２のマスク材及び前記第３のマスク材をマスクに、前記炭化珪素層の内部に、前記第２の領域と離間したトレンチを形成し、
    前記トレンチ内にゲート絶縁層を形成し、
    前記トレンチ内の前記ゲート絶縁層の上にゲート電極を形成する半導体装置の製造方法。
  18. 前記トレンチを形成する前に、前記第２の領域と前記第１の面との間の部分に、前記第２の領域よりも第２導電型の不純物濃度の高い第２導電型の第３の領域を形成し、
    前記トレンチを形成する前に、前記第３の領域と前記第１の面との間の部分に、前記第１の領域よりも第１導電型の不純物濃度の高い第１導電型の第４の領域を形成する請求項１７記載の半導体装置の製造方法。
  19. 前記第２の領域と前記トレンチとの距離が、０．０５μｍ以上０．７μｍ以下である請求項１７又は請求項１８記載の半導体装置の製造方法。

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