JP2017228761A - 半導体装置および製造方法 - Google Patents

Abstract

【課題】ＳＥＧＲ耐量等の放射線耐量が高い半導体装置を提供する。【解決手段】半導体基板と、半導体基板の上面側に設けられた第１のボディ領域および第２のボディ領域と、第１のボディ領域および第２のボディ領域の間に設けられたネック部と、第１のソース領域および第２のソース領域と、第１のソース領域およびネック部との間の第１のボディ領域と対向する第１のゲート電極、ならびに、第２のソース領域およびネック部との間の第２のボディ領域と対向する第２のゲート電極と、ネック部と対向して設けられ、且つ、第１のゲート電極および第２のゲート電極と分離して設けられた分離電極とを備える半導体装置を提供する。【選択図】図１

Description

本発明は、半導体装置および製造方法に関する。

ＭＯＳ型半導体装置を宇宙または原子力施設等の放射線環境下で使用する場合、放射線が半導体装置に影響を与える場合がある。放射線が半導体装置に与える影響として、ＴＩＤ（Ｔｏｔａｌ Ｉｏｎｉｚｉｎｇ Ｄｏｓｅ）およびＳＥＧＲ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｇａｔｅ Ｒａｐｔｕｒｅ）等が知られている。関連する先行技術文献として、下記の文献がある。
［先行技術文献］
［特許文献］
特許文献１ 特開２００８−１８２１９１号公報

半導体装置は、ＳＥＧＲ耐量等の放射線耐量が高いことが好ましい。

本発明の第１の態様においては、半導体装置を提供する。半導体装置は、第１の導電型の半導体基板を有してよい。半導体装置は、第２の導電型を有し、半導体基板の上面側に設けられた第１のボディ領域および第２のボディ領域を有してよい。半導体装置は、第１のボディ領域および第２のボディ領域の間に設けられた、第１の導電型のネック部を有してよい。半導体装置は、第１の導電型を有し、第１のボディ領域内に形成された第１のソース領域、および、第２のボディ領域内に形成された第２のソース領域を有してよい。半導体装置は、第１のソース領域およびネック部との間の第１のボディ領域と対向する第１のゲート電極を有してよい。半導体装置は、第２のソース領域およびネック部との間の第２のボディ領域と対向する第２のゲート電極を有してよい。半導体装置は、ネック部と対向して設けられた分離電極を有してよい。分離電極は、第１のゲート電極および第２のゲート電極と分離して設けられてよい。

半導体装置は、半導体基板の上面の上方に形成されたソース電極を備えてよい。分離電極は、ソース電極と電気的に接続されていてよい。

半導体装置は、分離電極の上方に形成され、第１のゲート電極および第２のゲート電極を電気的に接続するゲート接続部を備えてよい。ゲート接続部に、ソース電極と分離電極とを電気的に接続するための開口部が形成されていてよい。

分離電極は、分離電極と第１のゲート電極との間隙を覆うように、第１のゲート電極の上方に向かって延伸して形成された第１の延長部を有してよい。分離電極は、分離電極と第２のゲート電極との間隙を覆うように、第２のゲート電極の上方に向かって延伸して形成された第２の延長部を有してよい。第１の延長部は、第１のゲート電極を覆うように形成されてよい。第２の延長部は、第２のゲート電極を覆うように形成されてよい。ソース電極は、第１の延長部および第２の延長部と接触してよい。

半導体基板の上面において、第１のボディ領域の端部と、第１のゲート電極の端部とが対向する位置に設けられてよい。半導体基板の上面において、第２のボディ領域の端部と、第２のゲート電極の端部とが対向する位置に設けられてよい。

第１のボディ領域および第２のボディ領域は、半導体基板の上面における端部よりも、ネック部側に突出する突出部を有してよい。分離電極の端部は、突出部の先端よりもゲート電極側に配置されていてよい。半導体装置は、第２の導電型を有し、半導体基板の上面側に設けられた第３のボディ領域を更に備え、第１のボディ領域および第２のボディ領域は、第３のボディ領域に接続していてよい。

本発明の第２の態様においては、半導体装置の製造方法を提供する。製造方法は、第１の導電型の半導体基板の上面側に第２の導電型の不純物を注入して、第２の導電型の第１のボディ領域および第２のボディ領域、ならびに、第１のボディ領域および第２のボディ領域の間に設けられた、第１の導電型のネック部を形成する段階を備えてよい。製造方法は、第１のボディ領域内に第１の導電型の第１のソース領域を形成する段階を備えてよい。製造方法は、第２のボディ領域内に第１の導電型の第２のソース領域を形成する段階を備えてよい。製造方法は、半導体基板の上面に絶縁膜を形成する段階を備えてよい。製造方法は、絶縁膜の上面側に、第１のソース領域およびネック部との間の第１のボディ領域と対向する第１のゲート電極を形成する段階を備えてよい。製造方法は、第２のソース領域およびネック部との間の第２のボディ領域と対向する第２のゲート電極を形成する段階を備えてよい。製造方法は、ネック部と対向し、第１のゲート電極および第２のゲート電極と分離した分離電極とを形成する段階を備えてよい。

第１のゲート電極および第２のゲート電極を形成する段階において、それぞれのボディ領域の半導体基板の上面における端部よりも、ボディ領域の内側にそれぞれのゲート電極の端部を形成してよい。第１のゲート電極、第２のゲート電極および分離電極を形成した後に、半導体基板の上面を酸化して、それぞれのゲート電極および分離電極に覆われていない絶縁膜に、ボディ領域の不純物を吸収させる段階を備えてよい。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の第１実施例に係る半導体装置１００の一例を示す断面図である。 半導体装置１００の他の断面例を示す図である。 ゲート絶縁膜２７における、Ｘ軸方向の電界強度分布の一例を示す図である。 比較例のゲート絶縁膜における電界強度の一例を示す。 半導体装置１００のゲート絶縁膜２７における電界強度の一例を示す。 比較例のゲート絶縁膜における電界強度の一例を示す。 半導体装置１００のゲート絶縁膜２７における電界強度の一例を示す。 本発明の第２実施例に係る半導体装置２００の一例を示す断面図である。 本発明の第３実施例に係る半導体装置３００の一例を示す断面図である。 半導体装置３００の他の断面例を示す図である。 本発明の第４実施例に係る半導体装置４００の一例を示す断面図である。 半導体装置１００の製造方法の一例を示す図である。 半導体装置１００の製造方法の他の例を示す図である。 半導体装置１００の製造方法の他の例を示す図である。 半導体装置２００の製造方法の一例を示す図である。 本発明の第５実施例に係る半導体装置５００の一例を示す断面図である。 半導体装置５００におけるボディ領域１２の周辺を拡大した拡大断面図である。 半導体装置５００の製造方法の一例を示す図である。 半導体装置５００の製造方法の他の例を示す図である。 半導体装置１００のＡ−Ａ'断面を示す平面図である。 半導体装置１００のＡ−Ａ'断面を示す平面図の他の例である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

（第１実施例）
図１は、本発明の第１実施例に係る半導体装置１００の一例を示す断面図である。図１においては、半導体装置１００の一例としてＭＯＳＦＥＴを示しているが、半導体装置１００は、ゲート構造を有する他の半導体装置であってもよい。より具体的な例として、半導体装置１００は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。

本例の半導体装置１００は、第１の導電型の半導体基板１０を備える。本例においては、第１の導電型をＮ型、第２の導電型をＰ型として説明するが、第１の導電型がＰ型、第２の導電型がＮ型であってもよい。半導体基板１０は、例えば所定のＮ型不純物が添加されたシリコン基板である。半導体基板１０は、炭化珪素または窒化物半導体等の化合物半導体であってもよい。

半導体基板１０の一方の主面側にはドレイン電極２４が設けられ、他方の主面側にはソース電極２６が設けられる。なお、半導体装置１００が、ＩＧＢＴ等のバイポーラ素子の場合、ソース電極２６はエミッタ電極として機能してよく、ドレイン電極２４は、コレクタ電極として機能してよい。

本明細書では、ソース電極２６およびドレイン電極２４を結ぶ方向をＹ軸方向とする。本明細書においてはＹ軸方向を深さ方向と称する場合がある。また、Ｙ軸方向における一方の側を「上」、他方の側を「下」と称する場合がある。本明細書では、ドレイン電極２４からソース電極２６に向かう方向をＹ軸正方向として、Ｙ軸における相対的な正側を「上」、相対的な負側を「下」と称する。例えば、半導体基板１０の主面のうち、ドレイン電極２４側の面を下面、ソース電極２６側の面を上面と称する。

ドレイン電極２４は、半導体基板１０の下面における所定の活性領域全体に接して形成される。また、ソース電極２６は、半導体基板１０の上面における活性領域のうちの一部に選択的に接して形成される。例えばソース電極２６は、半導体基板１０の上面における活性領域のうち、ソース領域１４に接するように形成される。ソース電極２６は、後述するボディ領域１２にも接していてよい。ドレイン電極２４およびソース電極２６は、アルミニウム等の金属で形成される。

本例の半導体基板１０は、下面側から順番に、ドレイン領域２２、中間領域２０およびドリフト領域１６を有する。本例のドレイン領域２２は、Ｎ＋＋型の領域である。本例の中間領域２０は、ドレイン領域２２よりも不純物濃度が低く、ドリフト領域１６よりも不純物濃度が高いＮ＋型の領域である。本例のドリフト領域１６は、中間領域２０よりも不純物濃度が低いＮ型の領域である。なお、本例の半導体基板１０は中間領域２０を備えているが、中間領域２０を備えていなくてもよい。

ドリフト領域１６の半導体基板１０上面側には第１のボディ領域１２−１および第２のボディ領域１２−２が形成されている。本例において、それぞれのボディ領域１２はＰ型の領域である。また、それぞれのボディ領域１２は、半導体基板１０の上面と垂直な断面において互いに離間して設けられる。本明細書では、第１のボディ領域１２−１および第２のボディ領域１２−２を結ぶ方向をＸ軸方向とする。それぞれのボディ領域１２は、半導体基板１０の上面に露出している。

また、本明細書では、Ｘ軸およびＹ軸の双方と垂直な方向をＺ軸方向とする。図１ではＸＹ断面を示しているが、当該断面に示すそれぞれの構成は、Ｚ軸方向に延伸して形成されてよい。また、当該断面に示すそれぞれの構成が、ＸＺ面において環状に形成されていてもよい。また、図１の断面に示す構成が、Ｘ軸方向に繰り返し形成されてよい。

第１のボディ領域１２−１および第２のボディ領域１２−２の間には、ドリフト領域１６のＮ型の領域が残存する。本明細書では、第１のボディ領域１２−１および第２のボディ領域１２−２の間におけるＮ型領域をネック部１８と称する。

第１のボディ領域１２−１内には、第１のソース領域１４−１が形成される。第２のボディ領域１２−２内には、第２のソース領域１４−２が形成される。それぞれのソース領域１４は、半導体基板１０の上面に露出する。また、半導体基板１０の上面以外では、ソース領域１４は、ボディ領域１２に覆われている。本例においてソース領域１４はＮ型である。ソース領域１４の不純物濃度は、ドリフト領域１６の不純物濃度より高い。

半導体基板１０の上面の上方には、第１のゲート電極３０−１および第２のゲート電極３０−２が設けられる。第１のゲート電極３０−１は、第１のソース領域１４−１とネック部１８との間の第１のボディ領域１２−１と対向して設けられる。第１のゲート電極３０−１は、第１のソース領域１４−１とネック部１８との間の全長に渡って形成されることが好ましい。

第２のゲート電極３０−２は、第２のソース領域１４−１とネック部１８との間の第２のボディ領域１２−２と対向して設けられる。第２のゲート電極３０−２は、第２のソース領域１４−２とネック部１８との間の全長に渡って形成されることが好ましい。それぞれのゲート電極３０と、半導体基板１０との間には、ゲート絶縁膜２７が設けられる。

それぞれのゲート電極３０−２と対向するボディ領域１２は、チャネルとして機能する。それぞれのゲート電極３０に所定の電圧を印加することで、ゲート電極３０に対向するボディ領域１２の表面に反転領域が形成される。これによりソース領域１４とネック部１８とが電気的に接続される。ソース電極２６およびドレイン電極２４間に所定の電圧を印加した状態で、ゲート電極３０に所定の電圧を印加することで、ソースドレイン間に電流が流れる。

半導体基板１０の上面の上方には、分離電極６０が更に設けられる。分離電極６０は、ゲート絶縁膜２７を挟んで、ネック部１８と対向して設けられる。分離電極６０は、半導体基板１０の上面においてネック部１８が露出する領域全体を覆うように形成されることが好ましい。ただし、一部のネック部１８は、分離電極６０に覆われていなくともよい。分離電極６０は、半導体基板１０の上面におけるネック部１８の半分以上を覆っていてよく、３／４以上を覆っていてもよい。

分離電極６０は、第１のゲート電極３０−１および第２のゲート電極３０−２の両方から分離している。分離電極６０は、ゲート電極３０と同一の導電材料で形成されてよく、異なる導電材料で形成されてもよい。

分離電極６０には、ゲート絶縁膜２７の下面と、ドレイン電極２４とが電気的に接続された場合に、ネック部１８上のゲート絶縁膜２７に印加される電界を緩和するような電圧が印加される。例えば半導体基板１０に重粒子が入射すると、重粒子が通過した経路に沿ってプラズマフィラメント（電子正孔対）が生じる。このため、ネック部１８に重粒子が入射すると、Ｎ型領域に生じたプラズマフィラメントを介して、ネック部１８上のゲート絶縁膜２７の下面と、ドレイン電極２４とが電気的に接続される。

ネック部１８と対向する位置にゲート電極３０が設けられていると、ネック部１８上のゲート絶縁膜２７に、ドレイン・ゲート間電圧が印加される。ドレイン・ゲート間電圧は初期段階で比較的大きな電圧なので、重粒子が入射した際にネック部１８上のゲート絶縁膜２７が破壊される場合がある。

これに対して半導体装置１００によれば、ネック部１８と対向する領域に、分離電極６０が設けられている。分離電極６０に、ゲート電圧の変動範囲の下限値（または上限値）と、ドレイン電圧との間の電圧を印加すれば、ネック部１８上のゲート絶縁膜２７に印加される電界を緩和することができる。

例えば、ソース電極２６を接地し、ドレイン電極２４に数十から数百Ｖ程度のドレイン電圧を印加し、オン時に１０Ｖ〜１５Ｖ程度のゲート電圧をゲート電極３０に印加し、オフ時にゲート電極３０を接地する半導体装置について説明する。ターンオフ時に、ゲート電圧は一時的に負の電圧となる場合がある。このとき、ドレイン・ゲート間電圧は、比較的に大きくなってしまう。

これに対して、分離電極６０に、ドレイン電圧と、当該負の電圧との間の電圧を印加しておくことで、ネック部１８上のゲート絶縁膜２７に印加される電圧を低減することができる。このため、ネック部１８上のゲート絶縁膜２７が破壊されることを抑制でき、ＳＥＧＲ耐量を向上させることができる。

なお、分離電極６０には、通常時に半導体装置１００がオンオフ動作できる電圧を印加する。一例として、分離電極６０にはソース電極２６に電気的に接続されてよい。つまり、分離電極６０には、接地電位が印加されてよい。これにより、ネック部１８上のゲート絶縁膜２７には、一定のドレイン・ソース間電圧が印加されるので、ゲート電圧が一時的に負の電圧に変動した場合でも、ネック部１８上のゲート絶縁膜２７に印加される電界を緩和することができる。

また、分離電極６０には、ソース電圧と、ゲート電圧の下限値との間の電圧を印加してもよい。また、分離電極６０には、半導体装置１００がオンオフ動作できることを条件として、ソース電位よりも大きい正の電圧を印加してもよい。

本例において分離電極６０の下には、ゲート絶縁膜２７が形成されている。つまり、分離電極６０の下方の絶縁膜と、ゲート電極３０の下方の絶縁膜の厚みは等しい。他の例では、分離電極６０の下方の絶縁膜と、ゲート電極３０の下方の絶縁膜の厚みが異なっていてもよい。

ソース−ドレイン間の耐圧を向上させる場合、分離電極６０の下方の絶縁膜を、ゲート絶縁膜２７の下方の絶縁膜よりも厚くしてよい。ゲート・ソース間の耐圧を向上させる場合、ゲート絶縁膜２７の下方の絶縁膜を、分離電極６０の下方の絶縁膜よりも厚くしてよい。

また、本例の半導体装置１００は、分離電極６０の上方に形成され、第１のゲート電極３０−１および第２のゲート電極３０−２を電気的に接続するゲート接続部６２を更に備える。ゲート接続部６２と分離電極６０との間には絶縁膜２９が形成されている。

ゲート接続部６２は、ゲート電極３０と同一の導電材料で形成されてよく、異なる導電材料で形成されてもよい。本例のゲート接続部６２およびゲート電極３０は、不純物がドープされたポリシリコン等で形成される。

本例のゲート接続部６２は、第１のゲート電極３０−１から第２のゲート電極３０−２まで、分離電極６０を覆うように形成されている。また、ゲート接続部６２は、分離電極６０とそれぞれのゲート電極３０との間の間隙６４を覆うように形成されている。間隙６４には、絶縁膜が形成されている。

ゲート接続部６２を設けることで、半導体装置１００の上方から入射するイオン等が、間隙６４を通過して半導体基板１０に到達することを抑制できる。これにより、半導体装置１００を保護することができる。

絶縁膜２９は、ゲート絶縁膜２７と同一の厚みを有してよく、異なる厚みを有してもよい。絶縁膜２９には、比較的に小さい電圧が印加されるので、ゲート絶縁膜２７よりも薄くてよい。ゲート接続部６２にはゲート電圧が印加される。しかし、ゲート接続部６２と半導体基板１０との間には分離電極６０が設けられている。このため、絶縁膜２９には、例えばゲート・ソース間電圧が印加されることになる。また、間隙６４のＸ軸方向における幅も、ゲート絶縁膜２７のＹ軸方向における厚みよりも小さくてよい。

また、本例の半導体装置１００は、ゲート電極３０およびゲート接続部６２を覆う層間絶縁膜２８を更に備える。層間絶縁膜２８は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）またはＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を堆積して形成してよい。

以上説明したように、第１実施例の半導体装置１００によれば、ＳＥＧＲ耐量を向上させることができる。また、ＴＩＤ耐量とＳＥＧＲ耐量とのトレードオフも改善することができる。

放射線がゲート絶縁膜２７に入射すると、ゲート絶縁膜２７中に電子正孔対が発生する。ゲート絶縁膜２７中の移動度は、正孔のほうが電子よりも小さく、例えば、ゲート絶縁膜２７がシリコン酸化膜の場合は６桁以上小さい。ゲート電極３０と半導体基板１０の間において、ゲート絶縁膜２７中の欠陥に正孔が捕えられると固定電荷が生じる。また、界面に到達した正孔によって界面準位が生成される。固定電荷および界面準位により、ＭＯＳトランジスタの閾値が変動する。このような現象をＴＩＤと称する。

これに対して、低温プロセスでゲート絶縁膜２７を生成することで、ゲート絶縁膜２７中の欠陥生成を抑制することができる。ゲート絶縁膜２７は、例えば１０００度以下で半導体基板１０の表面を酸化することで形成する。酸化温度は、９００度以下であってもよい。これにより、ＴＩＤ耐量を向上させることができる。

また、半導体基板１０に重粒子が入射すると、重粒子が通過した経路に沿ってプラズマフィラメント（電子正孔対）が生じる。このため、ネック部１８に重粒子が入射すると、Ｎ型領域に生じたプラズマフィラメントを介して、ゲート絶縁膜２７の裏面とドレイン電極２４とが電気的に接続される。ネック部１８と対向する位置にゲート電極３０が設けられていると、ネック部１８に対向するゲート絶縁膜２７の表面と裏面との間に大きなドレイン電圧が印加され、ゲート絶縁膜２７が破壊されてしまう。このような現象を、ＳＥＧＲと称する。

ＳＥＧＲ耐量を大きくするには、ゲート絶縁膜２７の厚みを大きくすればよい。しかし、ゲート酸化膜として機能するゲート絶縁膜２７の厚みを大きくすると、ゲート絶縁膜２７に電子放射線が照射されたときに発生する電荷量が増大してしまい、ＴＩＤ耐量が劣化する。

これに対して半導体装置１００は、分離電極６０を設けることで、ＴＩＤ耐量を劣化させることなく、または、ＴＩＤ耐量の劣化を抑制しつつ、ＳＥＧＲ耐量を向上させることができる。

図２は、半導体装置１００の他の断面例を示す図である。図２に示す断面は、図１に示した断面とは、Ｚ軸方向における位置が異なる。半導体装置１００は、図１に示した構造をＺ軸方向に延伸して有しており、Ｚ軸方向の一部の領域において、図２に示した構造を有する。図２に示した構造は、半導体基板１０のＺ軸方向における端部に設けられていることが好ましい。

当該断面において、ゲート接続部６２には、ソース電極２６と分離電極６０とを電気的に接続するための開口部６６が形成されている。ソース電極２６は、開口部６６を貫通して分離電極６０に接続するソース接続部６８を有する。ソース接続部６８は、ソース電極２６と同一の材料で形成されてよく、異なる材料で形成されてもよい。ソース接続部６８は、タングステンを含む材料で形成されてよい。

ソース接続部６８は、ゲート接続部６２とは電気的に絶縁されている。本例のソース接続部６８とゲート接続部６２の間には絶縁膜が形成される。

このような構造により、分離電極６０にソース電位を容易に印加することができる。このため、ＳＥＧＲ耐量を向上させることができる。

図３は、ゲート絶縁膜２７における、Ｘ軸方向の電界強度分布の一例を示す図である。図３は、重粒子等が入射していない状態における電界強度分布を示す。Ｘ軸方向における原点は、ネック部１８の中央位置に対応している。また、ドレイン・ソース間電圧として定格電圧を印加して、ゲート・ソース間電圧として−１５Ｖを印加している。

また、図３においては、分離電極６０を有さずにネック部１８上にもゲート電極３０を形成した比較例における電界強度分布と、半導体装置１００における電界強度分布を示している。本例の半導体装置１００の分離電極６０には、ソース電位を印加している。

図３に示すように、分離電極６０を設けることで、重粒子等の入射前から、ネック部１８における電界強度を緩和できている。初期段階においてネック部１８上のゲート絶縁膜２７における電界を緩和できているので、重粒子が入射した場合でも、ネック部１８上のゲート絶縁膜２７における電界を緩和できる。このため、ＳＥＧＲ耐量が向上する。

図４Ａは、比較例のゲート絶縁膜における電界強度の一例を示す。図４Ｂは、半導体装置１００のゲート絶縁膜２７における電界強度の一例を示す。図４Ａおよび図４Ｂの例では、ゲート−ソース電圧を変化させて、電界強度を算出した。ドレイン・ソース電圧は定格電圧である。また、図４Ａおよび図４Ｂは、ネック部１８上のゲート絶縁膜と、ボディ領域１２上のゲート絶縁膜のそれぞれの電界強度を示している。

ボディ領域上のゲート絶縁膜における電界強度特性は、図４Ａおよび図４Ｂの２つの例においてほぼ同一である。図４Ａに示す比較例では、ネック部の上方にもゲート電極が設けられている。このため、ゲート・ソース間電圧ＶＧＳの絶対値が大きくなるに従って、ネック部上のゲート絶縁膜における電界強度が上昇している。

これに対して、図４Ｂに示す半導体装置１００の例では、ネック部１８の上方には分離電極６０が設けられている。このため、ゲート・ソース間電圧ＶＧＳの絶対値を大きくしても、ネック部１８上のゲート絶縁膜２７における電界強度はほとんど変化しない。このため、ＳＥＧＲ耐量が向上する。

図５Ａは、比較例のゲート絶縁膜における電界強度の一例を示す。図５Ｂは、半導体装置１００のゲート絶縁膜２７における電界強度の一例を示す。図５Ａおよび図５Ｂの例では、ドレイン・ソース電圧を変化させて、電界強度を算出した。ゲート・ソース電圧は−１５Ｖである。

図５Ａに示す比較例、および、図５Ｂに示す半導体装置１００の双方において、ドレイン・ソース電圧ＶＤＳを変化させても、ゲート絶縁膜における電界強度（ボディ領域における電界強度）はほとんど変化しない。ただし、図５Ａに示す比較例では、ネック部に対応するゲート絶縁膜、および、ボディ領域に対応するゲート絶縁膜のいずれにも、ＶＤＳに加えてゲート電圧−１５Ｖ分の電界が印加されている。よって、図５Ａに示す比較例において、ネック部の電界強度がボディ部より高くなっている。

これに対して、図５Ｂに示す半導体装置１００においては、ボディ領域１２に対応するゲート絶縁膜２７にはドレイン・ソース電圧ＶＤＳに加えてゲート電圧−１５Ｖ分の電界が印加されているが、ネック部１８上のゲート絶縁膜２７にはドレイン・ソース電圧ＶＤＳ分の電界だけが印加されている。よって、図５Ｂに示す半導体装置１００において、ネック部の電界強度がボディ領域より低くなっており、ネック部上のゲート絶縁膜の電界強度が緩和されている。このため、重粒子が入射した場合に、ドレイン電極２４と半導体基板１０の上面との間にプラズマフィラメントが生じて絶縁膜に印加される電界が高くなりやすいネック部１８において、ゲート絶縁膜２７に印加される電界を緩和することができる。このため、ＳＥＧＲ耐量が向上する。

（第２実施例）
図６は、本発明の第２実施例に係る半導体装置２００の一例を示す断面図である。半導体装置２００は、半導体装置１００に対して、ゲート接続部６２の構造が異なる。他の構造は、半導体装置１００と同一であってよい。図６に示す断面は、図１に示す断面に対応する。つまり、半導体装置２００は、図６に示す構造をＺ軸方向に延伸して有し、且つ、半導体基板１０の端部において、図２と同様の構造を有してよい。

本例のゲート接続部６２は、開口部７０を有する。開口部７０により、ゲート接続部６２は、第１のゲート電極３０−１に接続される部分と、第２のゲート電極３０−２に接続される部分に分割されている。開口部７０は、図２に示した開口部６６と同一の形状を有し、Ｘ軸における位置も開口部６６と同一であってよい。これにより、半導体装置２００を容易に製造することができる。

なお、開口部７０は、間隙６４と対向する位置には形成されないことが好ましい。つまり、分離電極６０の両側におけるそれぞれの間隙６４は、対応するゲート接続部６２により覆われていることが好ましい。これにより、半導体装置２００の製造を容易にしつつ、間隙６４を介してイオン等が半導体基板１０に入射することを抑制できる。

（第３実施例）
図７は、本発明の第３実施例に係る半導体装置３００の一例を示す断面図である。半導体装置３００は、半導体装置１００に対して、ゲート接続部６２を有さない点、および、分離電極６０の形状が異なる。他の構造は、半導体装置１００と同一であってよい。図７に示す断面は、図１に示す断面に対応する。

本例の第１のゲート電極３０−１および第２のゲート電極３０−２は、互いに分離して設けられている。第１のゲート電極３０−１および第２のゲート電極３０−２は、板状であってよい。

分離電極６０は、第１のゲート電極３０−１の上方に向かって延伸して形成された第１の延長部７２−１と、第２のゲート電極３０−２の上方に向かって延伸して形成された第２の延長部７２−２とを有する。なお分離電極６０は、第１の延長部７２−１および第２の延長部７２−２の一方だけを有していてもよい。

それぞれの延長部７２は、分離電極６０と同一の材料で形成されてよい。それぞれの延長部７２と、ゲート電極３０とは絶縁膜で絶縁されている。また、それぞれの延長部７２は、層間絶縁膜２８により覆われている。

第１の延長部７２−１は、分離電極６０と第１のゲート電極３０−１との間隙６４を覆うように形成される。第１の延長部７２−１は、第１のゲート電極３０−１の一部を覆う位置まで延伸してよく、第１のゲート電極３０−１の全体を覆う位置まで延伸していてもよい。

第２の延長部７２−２は、分離電極６０と第２のゲート電極３０−２との間隙６４を覆うように形成される。第２の延長部７２−２は、第２のゲート電極３０−２の一部を覆う位置まで延伸してよく、第２のゲート電極３０−２の全体を覆う位置まで延伸していてもよい。

このような構成によっても、半導体基板１０へのイオン等の入射を抑制することができる。また、半導体装置３００によれば、分離電極６０の延長部７２が、ゲート電極３０の上方に形成されるので、ソース電極２６と分離電極６０とを容易に接続することができる。

図８は、半導体装置３００の他の断面例を示す図である。図８に示す断面は、図７に示した断面とは、Ｚ軸方向における位置が異なる。図８に示す断面は、図２に示す断面に対応する。つまり、半導体装置３００は、図７に示す構造をＺ軸方向に延伸して有し、且つ、半導体基板１０の端部において、図８に示す構造を有してよい。

当該断面において、層間絶縁膜２８には、ソース電極２６と延長部７２とを電気的に接続するための開口が形成されている。ソース電極２６は、当該開口を貫通して分離電極６０に接触するソース接続部６８を有する。

本例では、ゲート接続部６２に開口部６６を形成しなくともよいので、分離電極６０にソース電位を容易に印加することができる。なお、半導体装置３００の他の例では、Ｚ軸方向の全体に渡って、図８に示す構造を有していてもよい。つまり、ソース接続部６８が、分離電極６０のＺ軸方向における全体に渡って形成されていてもよい。

（第４実施例）
図９は、本発明の第４実施例に係る半導体装置４００の一例を示す断面図である。半導体装置４００は、半導体装置１００に対して、ゲート接続部６２を有さない点で相違する。他の構造は、半導体装置１００と同一であってよい。

半導体装置４００においては、ゲート接続部６２を設けていない。このような構成であっても、分離電極６０を有しているので、ネック部１８上のゲート絶縁膜２７における電界を緩和して、ＳＥＧＲ耐量を向上させることができる。

ゲート電極３０および分離電極６０は板状の電極であってよい。ゲート電極３０および分離電極６０は、同一の厚みを有してよい。ゲート電極３０および分離電極６０は同一の材料で形成されてよい。ただし、ゲート電極３０および分離電極６０の形状、厚みおよび材料は上記の例に限定されない。

図１０Ａは、半導体装置１００の製造方法の一例を示す図である。まずステップＳ１０００において、ドレイン領域、中間領域およびドリフト領域１６を有する半導体基板を準備する。半導体基板は、Ｎ＋＋型の基板（ドレイン領域として機能する）に、Ｎ＋型のエピタキシャル層（中間領域として機能する）およびＮ型のエピタキシャル層（ドリフト領域１６として機能する）を形成した基板であってよい。他の例では、半導体基板は、Ｎ型の基板（ドリフト領域として機能する）であってもよい。この場合、基板の下面側に不純物を注入して中間領域およびドレイン領域を形成する。

次に、半導体基板の上面側からホウ素等のＰ型の不純物を選択的に注入して、Ｐ型の第１および第２のボディ領域１２を形成する。一例として、Ｐ型不純物のドープ量は、１．０×１０^１３／ｃｍ^２以上、４．０×１０^１４／ｃｍ^２以下である。不純物を注入した後に、半導体基板を熱処理してＰ型不純物を所定の深さまで拡散させてボディ領域１２を形成する。本例のボディ領域１２の深さは、２μｍ以上、６μｍ以下である。第１および第２のボディ領域１２の間に残存するドリフト領域１６がネック部１８となる。

また、第１および第２のボディ領域１２の内側に砒素等のＮ型の不純物を選択的に注入して、Ｎ＋型の第１および第２のソース領域１４を形成する。一例として、Ｎ型不純物のドープ量は、１．０×１０^１４／ｃｍ^２以上、１．０×１０^１６／ｃｍ^２以下である。不純物を注入した後に、半導体基板を熱処理してソース領域１４を形成する。

次にステップＳ１００２において、半導体基板の上面に絶縁膜７４を形成する。絶縁膜７４は、半導体基板を熱酸化して形成してよい。一例として、８００度以上、９５０度以下の熱酸化により、６００Å以上、１５００Å以下の絶縁膜７４を形成する。

次に、絶縁膜７４の上に導電層７７を形成する。導電層７７は、不純物を添加したポリシリコン等の導電材料をＣＶＤ法等で形成してよい。

次にステップＳ１００４において、導電層７７および絶縁膜７４を所定の形状にパターニングする。本例では、導電層７７上にフォトレジストを塗布して、それぞれのゲート電極３０および分離電極６０に応じた形状にフォトレジストを露光して現像する。これによりフォトレジストに所定の形状の開口を形成する。フォトレジストに覆われていない導電層７７および絶縁膜７４をエッチングにより除去して、ゲート電極３０および分離電極６０を形成する。

次にステップＳ１００６において、ＣＶＤ法等によりＳｉＯ_２等の絶縁膜７６を１０００Å以上、４０００Å以下の厚みで堆積させる。次にステップＳ１００８において、絶縁膜７６を所定の形状にパターニングする。本例では絶縁膜７６上にフォトレジストを塗布して、露光および現像する。また、フォトレジストに覆われていない絶縁膜７６をエッチングにより除去する。これにより、それぞれのゲート電極３０の少なくとも一部を露出させる。なお分離電極６０は絶縁膜７６で覆われている。Ｓ１００８においては、ゲート電極３０の全体を露出させてよい。

次にステップＳ１０１０において、絶縁膜７６およびゲート電極３０上に導電層７８を形成する。導電層７８は、不純物を添加したポリシリコン等の導電材料をＣＶＤ法等で形成してよい。次にステップＳ１０１２において、導電層７８上を所定の形状にパターニングする。Ｓ１０１２では、導電層７８上にフォトレジストを塗布して、ゲート接続部６２に応じた形状にフォトレジストをパターニングする。フォトレジストに覆われていない導電層７８をエッチングにより除去してゲート接続部６２を形成する。図１０Ａでは、同一の厚みのゲート電極３０および分離電極６０を示している。他の例では、Ｓ１０１０においてゲート電極３０上に更に導電層７８を形成するので、ゲート電極３０は分離電極６０よりも厚く形成されてよい。

次にステップＳ１０１４においてゲート電極３０およびゲート接続部６２を覆う層間絶縁膜２８を形成する。また、ソース電極２６およびドレイン電極２４等を形成する。これにより半導体装置１００が完成する。

図１０Ｂは、半導体装置１００の製造方法の他の例を示す図である。本例の製造方法においては、まず、図１０Ａの例と同様のステップＳ１０００およびステップＳ１００２を行う。

次にステップＳ１０１６において、導電層７７および絶縁膜７４を、分離電極６０に応じた形状にパターニングする。パターニングの方法は、図１０Ａの例におけるステップＳ１００４と同様である。これにより、分離電極６０が形成される。

次にステップＳ１０１８において、半導体基板１０上、および、分離電極６０上に絶縁膜７６を堆積させる。絶縁膜７６は、図１０Ａの例における絶縁膜７６と同様の方法で形成する。

次にステップＳ１０２０において、絶縁膜７６上に導電層７８を形成する。これにより、ボディ領域１２の上方、および、分離電極６０の上方に導電層７８が形成される。導電層７８は、図１０Ａの例における導電層７８と同様の方法で形成する。

次にステップＳ１０２２において、導電層７８および絶縁膜７６を所定の形状にパターニングする。これにより、ゲート電極３０、ゲート接続部６２およびゲート絶縁膜２７を形成する。

次にステップＳ１０２４においてゲート電極３０およびゲート接続部６２を覆う層間絶縁膜２８を形成する。また、ソース電極２６およびドレイン電極２４等を形成する。これにより半導体装置１００が完成する。

図１０Ｃは、半導体装置１００の製造方法の他の例を示す図である。本例では、まずステップＳ１０２６において、半導体基板１０上に絶縁膜７４および導電層７７を形成する。絶縁膜７４および導電層７８は、図１０Ａの例における絶縁膜７４および導電層７７と同一の方法で形成する。

次にステップＳ１０２８において、導電層７７および絶縁膜７４を、分離電極６０に応じた形状にパターニングする。パターニングの方法は、図１０Ａの例におけるステップＳ１００４と同様である。これにより、分離電極６０が形成される。

次にステップＳ１０３０において、分離電極６０をマスクとして半導体基板１０にホウ素等のＰ型不純物を注入し、注入後に熱処理する。これにより選択的にボディ領域１２を形成する。次に、ボディ領域１２上にフォトレジスト等で、ソース領域１４に対応する部分が開口したマスクを形成する。そして、砒素等のＮ型不純物を注入し、注入後に熱処理する。これにより選択的にソース領域１４を形成する。

Ｓ１０３０より後の工程は、図１０Ｂに示したステップＳ１０１８以降の工程と同様である。このような方法によっても半導体装置１００を製造することができる。

図１１は、半導体装置２００の製造方法の一例を示す図である。まず、図１０Ａの例におけるステップＳ１０００〜Ｓ１００６と同様のステップＳ１１００〜ステップＳ１１０６を行う。次にステップＳ１１０８において、絶縁膜７６の一部をエッチングして、分離電極６０の上面の一部を露出させる。

次にステップＳ１１１０において、絶縁膜７６上、および、絶縁膜７６の開口内に導電層８０をＣＶＤ法等で形成する。導電層８０は、分離電極６０と同一の材料であってよい。

次にステップＳ１１１２において、導電層８０および絶縁膜７６をエッチングする。これにより延長部７２−１および延長部７２−２を形成する。

次にステップＳ１１１４において、延長部７２を覆う層間絶縁膜２８を形成する。また、ソース電極２６およびドレイン電極２４等を形成する。これにより半導体装置２００が完成する。

（第５実施例）
図１２は、本発明の第５実施例に係る半導体装置５００の一例を示す断面図である。本例の半導体装置５００は、図１から図１２において説明したいずれかの実施例に係る半導体装置に対して、ボディ領域１２の形状が異なる。他の構造は、図１から図１２において説明したいずれかの半導体装置と同一であってよい。図１２においては、第１実施例に係る半導体装置１００におけるボディ領域１２の形状を変化させた例を示している。

本例では、半導体基板１０の上面において、第１のボディ領域１２−１の端部３８と、第１のゲート電極３０−１の端部３６とが、対向する位置に設けられる。また、第２のボディ領域１２−２の端部３８と、第２のゲート電極３０−２の端部３６とが、対向する位置に設けられる。ボディ領域１２の端部３８およびゲート電極３０の端部３６は、ネック部１８側の端部を指す。また、ボディ領域１２の端部３８およびゲート電極３０の端部３６は、半導体基板１０の上面に最も近い層における端部を指す。

また、端部が対向するとは、半導体基板１０の上面と平行な面内における端部３８および端部３６の位置がほぼ同一であることを指す。一例として、当該面内における端部３８および端部３６の位置の誤差が０．２μｍ以内の場合、端部３８および端部３６が対向するとみなしてよい。

ただし、上述した位置の誤差を有する場合、ゲート電極３０の端部３６は、ボディ領域１２の端部３８よりもネック部１８側に突出していることが好ましい。ボディ領域１２の端部３８およびゲート電極３０の端部３６を対向して配置することで、ボディ領域１２におけるチャネルの制御性を確保しつつ、ＳＥＧＲ耐量を向上することができる。

また、それぞれのボディ領域１２は、半導体基板１０の上面における端部３８よりも、ネック部１８側に突出する突出部３２を有する。突出部３２と半導体基板１０の上面との間には、Ｎ型のネック部１８が延在している。

突出部３２を設けることで、ゲート電極３０の端部３６とボディ領域１２の端部３８との位置の誤差が０より大きく０．２μｍまでの範囲で形成された場合（すなわち、端部３６が端部３８よりも先端３４側にずれた場合）に、ネック部１８と対向するゲート電極３０に挟まれたゲート絶縁膜２７が突出部３２によって保護される。このため、重粒子が入射してプラズマフィラメントが形成されても、ゲート電極３０とネック部１８とに挟まれたゲート絶縁膜２７に大きなドレイン電圧が印可されることを抑制することができる。また、突出部３２を設けることで、ネック部１８を細くすることができる。このため、半導体基板１０に重粒子が入射した場合に、Ｎ型の領域を貫通するプラズマフィラメントの経路が形成されにくくなる。従って、ＳＥＧＲ耐量を向上させることができる。

図１３は、半導体装置５００におけるボディ領域１２の周辺を拡大した拡大断面図である。図１３では第１のボディ領域１２−１の周辺を示しているが、第２のボディ領域１２−２の周辺の構造も同様である。

突出部３２は、半導体基板１０の上面における端部３８よりもネック部１８側に位置する先端３４を、半導体基板１０の内部に有する。先端３４は、突出部３２のうち、半導体基板１０の上面と平行な面内において最もネック部１８側の部分を指す。

本例の分離電極６０の端部６１は、突出部３２の先端３４よりも、ゲート電極３０側に配置されている。分離電極６０の端部６１は、分離電極６０のうち半導体基板１０の上面に最も近い層における端部を指す。つまり、分離電極６０は、突出部３２の上方で終端している。また、分離電極６０の一部は、突出部３２と重なる位置に配置されている。

このような構造により、第１のボディ領域１２−１の先端３４と、第２のボディ領域１２−２の先端３４との間を、分離電極６０で覆うことができる。このため、重粒子が入射した場合にドレイン電極２４と半導体基板１０の上面とが導通しやすい領域を、分離電極６０で覆うことができる。

ただし、分離電極６０の端部６１は、ボディ領域１２の先端３４よりも、ゲート電極３０とは逆側に配置されていてもよい。また、分離電極６０の端部６１は、ボディ領域１２の先端３４と重なる位置に配置されていてもよい。

図１４は、半導体装置５００の製造方法の一例を示す図である。まず図１０ＡのステップＳ１０００およびＳ１００２と同様の工程で、半導体基板１０内にボディ領域１２およびソース領域１４を形成して、半導体基板１０上に絶縁膜７４および導電層７７を形成する。

次にステップＳ１４０４において、導電層７７および絶縁膜７４を所定の形状にパターニングする。パターニングの方法は、図１０ＡのステップＳ１００４と同様である。ただし、半導体基板１０の上面と平行な面内において、それぞれのゲート電極３０の分離電極６０側の端部が、それぞれのボディ領域１２の半導体基板１０の上面における端部よりも、ボディ領域１２の内側に配置されるように、導電層７７および絶縁膜７４をパターニングする。これにより、２つのゲート電極３０および分離電極６０が形成される。

次にステップＳ１４０５において半導体基板１０の上面を熱酸化する。Ｓ１４０５においては、主にゲート電極３０および分離電極６０で覆われていない領域で酸化膜が形成される。本例では、主に間隙６４の下方において酸化膜が成長する。図１４では、絶縁膜７４と当該酸化膜とを合わせて絶縁膜７５としている。ステップＳ１４０５における酸化温度は、例えば９００度より低い。一例として酸化温度は８５０度程度である。

絶縁膜７５が形成されるときに、ゲート電極３０および分離電極６０で覆われていないボディ領域１２に含まれる不純物が絶縁膜７５に吸収される。このため、ボディ領域１２の形状は、半導体基板１０の上面近傍において、ネック部１８との境界部分がゲート電極３０側（すなわちソース領域１４側）に巻き込まれた形状になる。ボディ領域１２には、半導体基板１０を酸化した場合に絶縁膜７５に吸い出される種類の不純物を注入する。本例において半導体基板１０はシリコンであり、ボディ領域１２に注入する不純物はボロンである。

ステップＳ１４０５においては、それぞれのボディ領域１２の端部３８と、それぞれのゲート電極３０の端部３６とが対向する位置となるまで、それぞれのボディ領域１２の不純物を絶縁膜７５に吸収させる。ただし、ゲート電極３０で覆われている領域では、ボディ領域１２に含まれる不純物は絶縁膜７５にほとんど吸収されない。ボディ領域１２の端部３８は、ゲート電極３０の端部３６と対向する位置まで移動すると、更に酸化を進めても、ソース領域１４側にはほとんど移動しない。

このため、ゲート電極３０の端部３６に対して、ボディ領域１２の端部３８の位置をセルフアラインで揃えることができる。また、それぞれのボディ領域１２の端部３８の位置を、ゲート電極３０の端部３６の位置に、同一の工程で精度よく合わせることができる。

ステップＳ１４０５の後の工程は、例えば図１０ＡにおけるステップＳ１００６以降と同様である。また、ステップＳ１４０５の後の工程は、図１１におけるステップＳ１１０６以降と同様であってもよい。

図１４に示した例では、分離電極６０の端部６１も、ボディ領域１２の内側に配置されている。これにより、分離電極６０の端部６１を、ボディ領域１２の先端３４よりも、ゲート電極３０側に配置することができる。

ただし、分離電極６０に覆われるボディ領域１２の面積が大きくなりすぎると、分離電極６０に覆われている領域の不純物を効率よく吸い出すことができない場合がある。このため、分離電極６０の端部６１と、ボディ領域１２の先端３４との距離は、０．２μｍ以下程度であることが好ましい。

また、間隙６４の幅が小さすぎると、間隙６４の位置にバラツキが生じた場合に、ボディ領域１２の端部の不純物を効率よく吸い出すことができない場合がある。一方で、間隙６４の幅を大きくしすぎると、分離電極６０の幅が小さくなってしまうので、分離電極６０でカバーできるネック部１８の面積が小さくなってしまう。このため、間隙６４の幅は、０．２μｍ以上、０．８μｍ以下程度が好ましい。間隙６４の幅は、０．３μｍ以上であってもよい。また、間隙６４の幅は、０．５μｍ以下であってもよい。

図１５は、半導体装置５００の製造方法の他の例を示す図である。本例の製造方法は、図１４に示した製造方法のステップＳ１４０５の工程に代えて、ステップＳ１５０５の工程を有する。他の工程は、図１４に示した製造方法と同様である。

ステップＳ１５０５においては、第１のゲート電極３０−１、第２電極３０−２および分離電極６０をマスクとして、半導体基板１０の上面に第１の導電型のカウンタ不純物を注入する。本例では、間隙６４から第１の導電型のカウンタ不純物を注入する。カウンタ不純物は、ボディ領域１２とは逆の導電型の不純物である。つまり、ボディ領域１２にＰ型の不純物が既に注入されている場合、カウンタ不純物はＮ型不純物である。カウンタ不純物は、ボディ領域１２の一部を第１の導電型にできる程度のドーズ量で注入される。

一例として、半導体装置１００がシリコンのＮチャネルＭＯＳトランジスタの場合、カウンタ不純物は砒素イオンまたはリンイオンであってよい。一例としてカウンタ不純物のドーズ量は、１．０×１０^１４／ｃｍ^２以上、１．０×１０^１６／ｃｍ^２以下程度である。また、半導体装置１００がシリコンのＰチャネルＭＯＳトランジスタの場合、カウンタ不純物はボロンイオンであってよい。

ステップＳ１５０５においては、カウンタ不純物を注入する前にレジストを半導体基板１０の表面に形成してよい。レジストは、間隙６４で露出する領域以外の半導体基板１０の上面を覆う。

ステップＳ１５０５においては、カウンタ不純物を注入した後、半導体基板１０を熱処理する。これにより、注入したカウンタ不純物を活性化させる。熱処理温度は８００度以上、９５０度以下程度である。活性化したカウンタ不純物により、半導体基板１０の上面におけるボディ領域１２の端部が、ゲート電極３０の端部と対向する位置まで後退する。なお、ボディ領域１２の端部は、カウンタ不純物の拡散長に応じて、ゲート電極３０の端部よりもソース領域１４側に配置されてもよい。

なお、半導体装置１００がシリコンのＰチャネルＭＯＳトランジスタの場合、図１３に示した方法では、ボディ領域１２の不純物を吸い出すことが困難な場合も考えられる。これに対して本例の製造方法によれば、半導体装置１００がシリコンのＰチャネルＭＯＳトランジスタの場合であっても、ボディ領域１２に突出部３２を容易に形成することができる。

（第６実施例）
図１６は、図１に示す半導体装置１００のＡ−Ａ'断面と平行な面における平面図の一例である。第１のボディ領域１２−１および第２のボディ領域１２−２の平面形状はストライプ状である。第１のボディ領域１２−１および第２のボディ領域１２−２の間には、ストライプ状のネック部１８が設けられる。本例においても、分離電極６０が、ネック部１８の上方に配置される。本例の分離電極６０は、ネック部１８と同様の平面形状を有する。例えば分離電極６０は、ストライプ状の平面形状を有する。第１のボディ領域１２−１および第２のボディ領域１２−２は、第３のボディ領域１２−３に接続している。また、第１のボディ領域１２−１および第２のボディ領域１２−２は、第３のボディ領域１２−３に囲まれ、第３のボディ領域１２−３の外周には耐圧構造部９０を配置してもよい。耐圧構造部９０には、例えばガードリング、フィールドプレート等が配置される。

本例は半導体装置１００のＡ−Ａ'断面における平面図の一例であるが、半導体装置２００、３００、４００、５００に適用してもよい。本例の第１のボディ領域１２−１および第２のボディ領域１２−２の平面形状はストライプ状としたが、第１のボディ領域１２−１および第２のボディ領域１２−２の平面形状は格子状にしてもよい。また、本例の第１のボディ領域１２−１および第２のボディ領域１２−２は、第３のボディ領域１２−３に接続しているが、第１のボディ領域１２−１および第２のボディ領域１２−２は第３のボディ領域１２−３に接続していなくてもよい。半導体装置１００は、第３のボディ領域１２−３を有さなくともよい。

（第７実施例）
図１７は、半導体装置１００のＡ−Ａ'断面と平行な面における平面図の他の例である。本例では、複数の第１のボディ領域１２−１が、Ｘ軸方向およびＺ軸方向に沿って離散的に配置されている。同様に、複数の第２のボディ領域１２−２が、Ｘ軸方向およびＺ軸方向に沿って離散的に配置されている。また、Ｘ軸方向およびＺ軸方向のそれぞれにおいて、第１のボディ領域１２−１および第２のボディ領域１２−２が交互に配置されている。

本例のネック部１８は、それぞれの第１のボディ領域１２−１と、それぞれの第２のボディ領域１２−２の周囲に形成されている。つまり、ネック部１８の平面形状は格子状である。

Ｘ軸方向において隣接する第１のボディ領域１２−１および第２のボディ領域１２−２のＺ軸方向における位置は、同一であってよく、異なっていてもよい。また、Ｚ軸方向において隣接する第１のボディ領域１２−１および第２のボディ領域１２−２のＸ軸方向における位置は、同一であってよく、異なっていてもよい。図１７の例では、それぞれの第１のボディ領域１２−１は、Ｘ軸方向において隣接する２つの第２のボディ領域１２−２のＺ軸方向における位置の中間に配置される。また、それぞれの第１のボディ領域１２−１は、Ｚ軸方向において隣接する２つの第２のボディ領域１２−２のＸ軸方向における位置の中間に配置される。

第３のボディ領域１２−３は、複数の第１のボディ領域１２−１および複数の第２のボディ領域１２−２を囲むように配置されている。第３のボディ領域１２−３は、第１のボディ領域１２−１および第２のボディ領域１２−２とは分離していてよい。第３のボディ領域１２−３の外周には耐圧構造部９０を配置してもよい。半導体装置１００は、第３のボディ領域１２−３を有さなくともよい。

本例においても、分離電極６０が、ネック部１８の上方に配置される。本例の分離電極６０は、ネック部１８と同様の平面形状を有する。例えば分離電極６０は、それぞれの第１のボディ領域１２−１と、それぞれの第２のボディ領域１２−２を囲む格子状の平面形状を有してよい。ゲート電極３０、ゲート接続部６２等の構造は、半導体装置１００、２００、３００、４００、５００のいずれかと同様である。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した方法における各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・半導体基板、１２・・・ボディ領域、１４・・・ソース領域、１６・・・ドリフト領域、１８・・・ネック部、２０・・・中間領域、２２・・・ドレイン領域、２４・・・ドレイン電極、２６・・・ソース電極、２７・・・ゲート絶縁膜、２８・・・層間絶縁膜、２９・・・絶縁膜、３０・・・ゲート電極、３２・・・突出部、３４・・・先端、３６・・・端部、３８・・・端部、６０・・・分離電極、６１・・・端部、６２・・・ゲート接続部、６４・・・間隙、６６・・・開口部、６８・・・ソース接続部、７０・・・開口部、７２・・・延長部、７４・・・絶縁膜、７５・・・絶縁膜、７６・・・絶縁膜、７７・・・導電層、７８・・・導電層、８０・・・導電層、９０・・・耐圧構造部、１００、２００、３００、４００、５００・・・半導体装置

Claims (14)

1. 第１の導電型の半導体基板と、
   第２の導電型を有し、前記半導体基板の上面側に設けられた第１のボディ領域および第２のボディ領域と、
   前記第１のボディ領域および前記第２のボディ領域の間に設けられた、前記第１の導電型のネック部と、
   前記第１の導電型を有し、前記第１のボディ領域内に形成された第１のソース領域、および、前記第２のボディ領域内に形成された第２のソース領域と、
   前記第１のソース領域および前記ネック部との間の前記第１のボディ領域と対向する第１のゲート電極、ならびに、前記第２のソース領域および前記ネック部との間の前記第２のボディ領域と対向する第２のゲート電極と、
   前記ネック部と対向して設けられ、且つ、前記第１のゲート電極および前記第２のゲート電極と分離して設けられた分離電極と
   を備える半導体装置。
2. 前記半導体基板の上面の上方に形成されたソース電極を更に備え、
   前記分離電極は、前記ソース電極と電気的に接続されている
   請求項１に記載の半導体装置。
3. 前記分離電極の上方に形成され、前記第１のゲート電極および前記第２のゲート電極を電気的に接続するゲート接続部を更に備える
   請求項２に記載の半導体装置。
4. 前記ゲート接続部に、前記ソース電極と前記分離電極とを電気的に接続するための開口部が形成されている
   請求項３に記載の半導体装置。
5. 前記分離電極は、前記分離電極と前記第１のゲート電極との間隙を覆うように、前記第１のゲート電極の上方に向かって延伸して形成された第１の延長部を有する
   請求項２に記載の半導体装置。
6. 前記分離電極は、前記分離電極と前記第２のゲート電極との間隙を覆うように、前記第２のゲート電極の上方に向かって延伸して形成された第２の延長部を更に有する
   請求項５に記載の半導体装置。
7. 前記第１の延長部は、前記第１のゲート電極を覆うように形成され、
   前記第２の延長部は、前記第２のゲート電極を覆うように形成されている
   請求項６に記載の半導体装置。
8. 前記ソース電極は、前記第１の延長部および前記第２の延長部と接触する
   請求項７に記載の半導体装置。
9. 前記半導体基板の上面において、前記第１のボディ領域の端部と、前記第１のゲート電極の端部とが、対向する位置に設けられ、前記第２のボディ領域の端部と、前記第２のゲート電極の端部とが、対向する位置に設けられる
   請求項１から８のいずれか一項に記載の半導体装置。
10. 前記第１のボディ領域および前記第２のボディ領域は、前記半導体基板の上面における端部よりも、前記ネック部側に突出する突出部を有する
    請求項９に記載の半導体装置。
11. 前記分離電極の端部は、前記突出部の先端よりもゲート電極側に配置されている
    請求項１０に記載の半導体装置。
12. 半導体装置は、第２の導電型を有し、前記半導体基板の上面側に設けられた第３のボディ領域を更に備え、
    前記第１のボディ領域および前記第２のボディ領域は、第３のボディ領域に接続している
    請求項１に記載の半導体装置。
13. 半導体装置の製造方法であって、
    第１の導電型の半導体基板の上面側に第２の導電型の不純物を注入して、第２の導電型の第１のボディ領域および第２のボディ領域、ならびに、前記第１のボディ領域および前記第２のボディ領域の間に設けられた、前記第１の導電型のネック部を形成する段階と、
    前記第１のボディ領域内に第１の導電型の第１のソース領域、および、前記第２のボディ領域内に第１の導電型の第２のソース領域を形成する段階と、
    前記半導体基板の上面に絶縁膜を形成する段階と、
    前記絶縁膜の上面側に、前記第１のソース領域および前記ネック部との間の前記第１のボディ領域と対向する第１のゲート電極と、前記第２のソース領域および前記ネック部との間の前記第２のボディ領域と対向する第２のゲート電極と、前記ネック部と対向し、前記第１のゲート電極および前記第２のゲート電極と分離した分離電極とを形成する段階と
    を備える製造方法。
14. 前記第１のゲート電極および前記第２のゲート電極を形成する段階において、それぞれのボディ領域の前記半導体基板の上面における端部よりも、前記ボディ領域の内側にそれぞれのゲート電極の端部を形成し、
    前記第１のゲート電極、前記第２のゲート電極および前記分離電極を形成した後に、前記半導体基板の上面を酸化して、それぞれのゲート電極および前記分離電極に覆われていない前記絶縁膜に、前記ボディ領域の不純物を吸収させる段階を更に備える
    請求項１３に記載の製造方法。

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