JP2017506432A - 半導体チップの端子を有するｄｃ−ｄｃコンバータ - Google Patents

Abstract

記載される例において、電力供給システム（２００）が、リード及びパッド（２０１）を備えたＱＦＮリードフレームを有する。回路基板に面するパッド表面が、同期ＦＥＴ（２１０）及び制御ＦＥＴ（２２０）半導体チップを隣り合って取り付けるために適した深さ（２７０）及びアウトラインを備えた窪んだ部分を有する。制御ＦＥＴ（２２０）の入力端子（２２０ａ）及び同期ＦＥＴ（２１０）の接地された出力端子（２１０ａ）が、全ての端子が回路基板のコンタクトに直接的に取り付けられ得るように、パッド（２０１）スイッチノード端子の窪んでいない部分と共面である。ドライバとコントローラのチップが、反対のパッド表面に垂直にスタックされ、パッケージング化合物に封止される。

Description

本願は、概して半導体デバイス及びプロセスに関し、更に具体的には、薄いパッケージングされた同期バックコンバータの構造及び製造方法に関連する。

電力供給回路の中でも広く広まっているファミリは、ＤＣ電圧を別のＤＣ電圧に変換するためのパワースイッチングデバイスである。増大しつつある電力搬送要件に特に適しているのが、直列に接続され、共通スイッチノードにより共に結合される、２つのパワーＭＯＳ電界効果トランジスタ（ＦＥＴ）を備えた電力ブロックである。このようなアッセンブリは、ハーフブリッジと呼ぶこともある。レギュレートドライバ及びコントローラが付加される場合、こういったアッセンブリは、パワー段と称され、又は、より一般的には同期バックコンバータと称される。同期バックコンバータにおいて、ハイサイドスイッチと呼ぶこともある制御ＦＥＴチップは、供給電圧Ｖ_ＩＮとＬＣ出力フィルタとの間に接続され、ローサイドスイッチと呼ぶこともある同期（ｓｙｎｃ）ＦＥＴチップは、ＬＣ出力フィルタと接地電位との間に接続される。制御ＦＥＴチップ及び同期ＦＥＴチップのゲートは、コンバータ及びコントローラのドライバのための回路要素を含み、半導体チップに接続される。チップは接地電位にも接続される。

今日のパワースイッチングデバイスの多くでは、パワーＭＯＳＦＥＴのチップ及びドライバとコントローラのＩＣチップは、個別の構成要素として水平に隣り合ってアセンブルされる。各チップは、典型的に、金属性リードフレームの矩形又は方形のパッドに取り付けられる。パッドは、入力／出力端子としてリードによって囲まれる。他のパワースイッチングデバイスにおいて、パワーＭＯＳＦＥＴチップ及びドライバとコントローラのＩＣは、単一のリードフレームパッド上に水平に隣り合ってアセンブルされ、単一のリードフレームパッドは、デバイス出力端子として働くリードによって全ての４面で囲まれる。リードは、カンチレバーエクステンションなしに共通に整形され、クワッドフラットノーリード（ＱＦＮ）又はスモールアウトラインノーリード（ＳＯＮ）デバイスの方式で配される。チップからリードへの電気的接続は、ボンディングワイヤによって提供され得、ボンディングワイヤは、（それらの長さ及び抵抗のため）著しい寄生インダクタンスをパワー回路に導入する。

幾つかの最近導入されたアドバンストアッセンブリにおいて、クリップが多くの接続配線の代わりとなる。これらのクリップは、幅が広く、厚い金属でつくられ、そのため、導入する寄生インダクタンスが最小である。各アセンブリは典型的にプラスチック封止にパッケージングされ、パッケージングされた構成要素は、電力供給システムの基板（board）アッセンブリのためのディスクリート構成ブロックとして用いられる。

他の最近導入された方式において、制御ＦＥＴチップ及び同期ＦＥＴチップが、リードフレームパッドの上のスタックとして互いの頂部上に垂直にアセンブルされる。制御ＦＥＴチップ又は同期ＦＥＴチップ（それらのいずれが、物理的に一層大きなエリアを有してもよい）が、リードフレームパッドに取り付けられる。クリップが、スイッチノード及びスタック頂部への接続を提供する。物理的サイズとは関係なく、同期ＦＥＴチップは、デューティサイクル及び導通損失の考慮に起因して、制御ＦＥＴチップの能動エリアより大きな能動エリアを必要とする。同期チップ及び制御チップの両方がソースダウンアセンブルされるとき、（物理的に且つ能動エリアが）一層大きな同期チップがリードフレームパッド上にアセンブルされ、（物理的に且つ能動エリアが）一層小さな制御チップが、同期チップのドレインに結び付けられたソースを有して、スイッチノードを形成し、そのドレインが入力サプライＶ_ＩＮに接続される。第１のクリップが、２つのチップ間のスイッチノードに接続される。スタック頂部の伸長された第２のクリップが、入力サプライＶ_ＩＮに結び付けられる。パッドは、接地電位にあり、動作において生成される熱のスプレッダとして機能する。ドライバとコントローラのＩＣチップは、チップ及びクリップのスタック近くに水平に隣り合ってアセンブルされ、ボンディングワイヤによってＦＥＴゲート及びリードフレームリードと接続される。それらの形状及び材料のため、クリップ及びワイヤボンドは抵抗及びインダクタンスを有し、これらはシステムの寄生容量に寄与する。

概して１００で示される典型的なコンバータを図１Ａに示す。制御ＭＯＳ電界効果トランジスタ（ＦＥＴ）１１０が、同期（ｓｙｎｃ）ＭＯＳＦＥＴ１２０上にスタックされる。この例示のモジュールの制御ＦＥＴチップ１１０は、同期ＦＥＴチップ１２０と比べて小さな面積を有する。ＱＦＮ金属リードフレームが矩形の平坦パッド１０１を有し、矩形の平坦パッド１０１は、出力端子として機能し、パッケージのヒートスプレッダとなることが予定されている。リード１０２ａ及び１０２ｂが、パッドの２つの対向する側に沿って列状に配置される。ＦＥＴチップのスタックは、いわゆるソースダウン構成によって成される。同期ＦＥＴ１２０のソースは、はんだ層１２１によりリードフレームパッド１０１にはんだ付けされる。はんだ層１２２により同期ＦＥＴ１２０のドレインにはんだ付けされるローサイドクリップ１４０が、はんだ層１１１によって取り付けられる制御ＦＥＴ１１０のソースを有する。従って、ローサイドクリップ１４０は、コンバータのスイッチノード端子として機能する。ハイサイドクリップ１６０が、はんだ層１１２により制御ＦＥＴ１１０のドレインに接続される。ハイサイドクリップ１６０は、リードフレームのリード１０２ｂに取り付けられ、そのため、入力サプライＶ_ＩＮに接続される。ローサイドクリップ１４０及びハイサイドクリップ１６０は、まとまって配置される。ドライバ及びコントローラチップ１３０が、はんだ層１３２によってパッド１０１に取り付けられる。配線１３３が、チップ端子及びＦＥＴゲート端子（１１０ｂ、１２０ｂ、１２０ｄ）の接続を提供する。図１のコンバータは、１．５ｍｍの高さ１９１と、６ｍｍの長さ１９２及び５ｍｍの幅１９３を備えた矩形のフットプリントとを有する。より小さなチップを備えた他の既知のコンバータにおいて、ドライバチップは、基板面積を節約するため第２のクリップの頂部に置かれ得るが、ボンディングワイヤは、封止プロセスの間のワイヤ流れ及び電気的短絡の著しいリスクのある、過剰な長さである必要がある。図１Ｂは、１Ｂ−１Ｂで記される想像線に沿った切取図を示す。

更に別の最近導入された電力システムにおいて、ドライバとコントローラのチップは、第２のクリップの頂部上の垂直スタックに含まれる。このアセンブリ構造は、リードフレームパッド及び印刷回路基板の占有面積を節約するが、非常に長い下方ボンディングワイヤのリスクがあり、それにより、封止プロセスの間のワイヤ流れ及びその後の電気的短絡のリスクがある。

記載される例において、ＤＣ−ＤＣコンバータが、リード及びパッドを備えたＱＦＮリードフレームを用いる。回路基板に面するパッド表面が、同期ＦＥＴチップ及び制御ＦＥＴチップを隣り合って取り付けるために適した深さ及びアウトラインを有する窪んだ部分を有する。制御ＦＥＴの入力端子及び同期ＦＥＴの接地された出力端子は、パッドの窪んでいない部分と共面であり、これは、スイッチノード端子に結び付けられる。この共面性のため、全ての端子が、回路基板のコンタクトに直接的に及び同時に取り付けられ得る。この直接取り付けは、熱抵抗を著しく低減し、回路基板のヒートシンクへの熱放散を改善する。そのため、コンバータの動作周波数が（１ＭＨｚより大きく）高められる。ドライバとコントローラのチップが、対向するパッド表面に垂直にスタックされ、パッケージング化合物に封止される。

電力供給システムを製造する方法の記載される例において、ＱＦＮリードフレームのパッドが第１及び第２の表面を有する。第１のパッド表面は、半導体チップを取り付けるために適した深さ及びアウトラインを有する窪んだ部分を有するように事前コイニング（pre-coined）されている。ドライバとコントローラのチップが、第２のパッド表面に取り付けられ、それぞれのリードにワイヤボンディングされ、封止されていない第１のパッド表面を残してパッケージング化合物に封止される。第１のＦＥＴチップ（ｓｙｎｃＦＥＴチップ）が、第１のＦＥＴチップのソース及びゲート端子が第１のパッド表面の窪んでいない部分と共面であるように、第１のパッド表面の窪んだ部分にそのドレイン端子で取り付けられる。また、第２のＦＥＴチップ（制御ＦＥＴチップ）が、第２のＦＥＴチップのドレイン及びゲート端子が第１のパッド表面の窪んでいない部分と共面であるように、そのソース端子で第１のパッド表面の窪んだ部分に取り付けられる。

リードフレームパッド上の垂直にスタックされるＦＥＴチップ及び２つのクリップに近接してアセンブルされるドライバとコントローラのチップを備えた、従来のパッケージングされたＤＣ−ＤＣ同期バックコンバータの概略上面図である。

図１Ａの従来のパッケージングされたスタックされたＦＥＴチップ及びクリップの断面である。

例示の実施例に従ったパッケージングされたＤＣ−ＤＣ同期バックコンバータの概略上面図であり、ドライバとコントローラのチップがリードフレームパッドの頂部側に取り付けられ、パッケージ化合物がチップ及びワイヤボンドを封止している。

図２ＡのＤＣ−ＤＣコンバータの概略底部図であり、隣接するＦＥＴチップ両方がリードフレームパッドの底部側に取り付けられ、共面であるＦＥＴ端子が、回路基板に取り付け可能であるよう封止されていない。

図２Ａ及び２Ｂのパッケージングされたコンバータの断面であり、隣接するＦＥＴチップの端子が回路基板のそれぞれのコンタクトに取り付けられている。

図２Ａ及び２Ｂの同期バックコンバータの回路図を示し、クリップを回避することに起因して電気的寄生容量がなくなることが確認される。

打ち抜き及びコイニングされたリードフレームの概略底部図であり、リード及び残りのパッド部分と比較して窪んだパッド部を示す。

ドライバとコントローラのチップがリードフレームパッドの頂部側に取り付けられた後の、ドライバとコントローラのチップの端子のそれぞれのリードへのワイヤボンディングの概略上面図である。

ドライバとコントローラのチップを封止した後のリードフレームの底部図の概略であり、リードフレームパッドの事前コイニングされた窪み部を示す。

同期及び制御ＦＥＴチップを取り付けるため接着剤重合体層を堆積した後の図７の底部図概略である。

米国出願番号ＵＳ１４／１７３，１４７は、関連する主題を記載しており、参照により本願に組み込まれる。
米国出願番号 ＵＳ１４／１７３，１４７

出願人は、オートモーティブ製品などの新たな用途においてＤＣ−ＤＣコンバータを用いる最近のトレンドにより、小型化、一層低い電力、一層高い周波数、及び低減されたコストに向かう長年の動因が加速されることを認識していた。このトレンドの兆候は、コンバータの高さを低減すること及び電気的寄生容量を低減することを押し進めることである。

出願人は更に、クリップの機能をなくすことなく従来のコンバータにおいて用いられる金属性クリップがなくされ得る場合、ＤＣ−ＤＣコンバータの高さを低減する際の段階的機能改善が達成され得ることを認識していた。出願人は、リードフレームパッドの事前コイニングされた窪みにおいて同期及び制御ＦＥＴチップを隣り合ってアセンブルすることによりそれらの機能を保持する一方で両方のクリップをなくすための方法を見つけたとき、製品の高さを低減すると同時に、電気的寄生抵抗及びインダクタンスを低減する問題を解決した。予期していなかった副次的な利点として、その結果、ＦＥＴ端子を回路基板に直接的に取り付ける新たな能力が、コンバータの寄生容量を低減するだけでなく、能動コンバータオペレーションから回路基板のヒートシンクへの熱放散も実質的に増大させることが分かった。その結果、電力処理及びコンバータの動作周波数が改善される。

図２Ａ及び図２Ｂは、図２Ａを上面図とし、図２Ｂを底面図として、例示の実施例として概して２００で示す電力供給モジュールの斜視図である。説明の目的のため、モジュール２００は、透明の封止２９０を備えて示されている。好ましい実際の封止は、トランスファモールド技術に適した黒色エポキシ配合を用いる。図２Ａ及び図２Ｂの例示のモジュールは、０．７〜０．８ｍｍの範囲内の厚み２９１と、４．８ｍｍのモジュール長さ２９２及び３．０ｍｍの幅２９３を備えた矩形のフットプリントとを有する。他のパッドは正方形とし得る。

透明の封止を介して見ることができるのは、クワッドフラットノーリード（ＱＦＮ）及びスモールアウトラインノーリード（ＳＯＮ）タイプモジュールに概して適した金属リードフレームである。リードフレームは、矩形のパッド２０１、及びリード２０２及び２０３を含む。図２Ｂにおいて見ることができるパッド表面は第１の表面２０１ａであり、図２Ａにおいて見ることができるパッド表面は第２の表面２０１ｂである。リードフレームは、銅又は銅合金でつくられることが好ましい。代替の金属選択肢には、アルミニウム、鉄ニッケル合金、及びＫｏｖａｒ（商標）が含まれる。リードフレームの両方の表面は、粗化された表面などにより、エポキシ接着剤取り付けを促進するように準備され得る。他の実施例が取り付けとしてはんだを用い得る場合、リードフレーム表面準備は、錫の層、又は、ニッケル、パラジウム、及び金の一連のめっきされた層を含み得る。また、少なくとも一つの表面は、銀のめっきされた層などにより、熱伝導率を高めるように堆積された金属層を有し得る。図２Ａ及び図２Ｂに示す例示の実施例のための開始金属の好ましい厚みは、０．２ｍｍ〜０．４ｍｍの範囲内であるが、他の実施例は、より厚い又は薄いリードフレーム金属を用い得る。低コスト及びバッチ処理の観点から、シート金属で開始し、スタンピング又はエッチングによりリードフレームをストリップとして製造し、封止プロセスの後、ストリップをトリミングすることによりモジュールのためにリードフレームをシンギュレートすることが好ましい。電気的に、パッド２０１は、電力供給システムのスイッチノード端子Ｖ_ＳＷに結び付けられる。

図２Ｂに示すように、第１のパッド表面２０１は、部分２０１ｄに対してステップ（段差）２７０によりオフセットされる部分２０１ｃを有する。また、部分２０１ｃは、半導体チップを取り付けるために適したアウトライン（長さ２７１及び幅２７２）を有する。パッドをオフセットするプロセスは、リードフレームの製造プロセスの間のコイニング（coining）より達成されることが好ましい。代替として、エッチングプロセスが用いられ得る。例えば、酸化された金属又は非常に薄い金層により保護されない、それらの表面（銅又はアルミニウムなど）のみが侵食される（attacked）ように、化学的エッチングプロセスが実施され得る。

図２Ｂの例において、２つの半導体電界効果トランジスタ（ＦＥＴ）のチップは、リードフレームパッドの窪んだ部分２０１ｃに取り付けられる。第１のチップ２１０はドレインダウンＦＥＴであり、これは同期バックコンバータの同期ＦＥＴ（ローサイドＦＥＴ）を表す。第２のチップ２２０はソースダウンＦＥＴであり、これは同期バックコンバータの制御ＦＥＴ（ハイサイドＦＥＴ）を表す。

図２Ｂは同期ＦＥＴ（ローサイドＦＥＴ）チップ２１０を示し、ＦＥＴチップのドレイン端子が、第１のパッド表面２０１ａの窪んだ部分２０１ｃに取り付けられる。この記載において、同期チップ２１０は第１のＦＥＴチップと称される。図２Ｂに示す実施例では、第１のチップ２１０は、約３．５×２．８４ｍｍのサイズ及び約０．１ｍｍの厚みを有する。他の実施例では、チップサイズ及びチップ厚みは、これより著しく大きな又は小さな値を有し得る。取り付けは、重合され（硬化され）得る導電性接着剤（エポキシ）の層２１１によって達成されることが好ましいが、代替はｚ軸導電性ポリマーである。接着層の好ましい厚みは少なくとも２５μｍである。導電性接着剤は、それが金属性（好ましくは、銀）粒子で充填されるため、熱を拡散するために高い熱伝導率を提供する。好ましくは、導電性接着剤は、デバイス２００の全ての取り付けプロセスに対して同じであり、そのため、重合プロセスが全ての取り付けに対して同時に単一のプロセスにより実施され得る。取り付け後、ソース端子２１０ａ及びゲート端子２１０ｂは、第１のパッド表面の窪んでいない部分の表面２０１ａと共面である。ソース端子２１０ａは、完成したデバイスをフリップした後、回路基板上の接地された出力端子Ｖ_ＯＵＴ（Ｐ_ＧＮＤ）に（はんだ又は導電性接着剤により）取り付けられるように利用可能となる。この取り付けアクションはまた、同期ＦＥＴゲート端子２１０ｂを基板上のそれぞれの端子に結びつける。

第１のＦＥＴチップ２１０に近接して、図２Ｂは、制御ＦＥＴ（ハイサイドＦＥＴ）チップ２２０を示し、ＦＥＴチップのソース端子が、第１のパッド表面２０１ａの窪んだ部分２０１ｃに取り付けられる。この記載において、制御ＦＥＴチップ２２０は第２のＦＥＴチップと称される。図２Ｂに示す実施例では、第２のチップ２２０は、約２．５×１．８ｍｍのサイズ及び０．１ｍｍの厚みを有する。他の実施例では、チップサイズ及びチップ厚みは、これよりも著しく大きな又は小さな値を有し得る。取り付けは、重合され（硬化され）得る導電性接着剤（エポキシ）の層２１１によって達成されることが好ましいが、代替はｚ軸導電性ポリマーである。接着層の好ましい厚みは少なくとも２５μｍである。導電性接着剤は、それが金属性（好ましくは、銀）粒子で充填されるため、熱を拡散するために高い熱伝導率を提供する。取り付け後、ドレイン端子２２０ａ及びゲート端子２２０ｂは、第１のパッド表面の窪んでいない部分の表面２０１ａと共面である。ドレイン端子２２０ａは、完成したデバイスをフリップした後、回路基板上の入力端子Ｖ_ＩＮに（はんだ又は導電性接着剤により）取り付けられるように利用可能となる。この取り付けアクションはまた、制御ＦＥＴゲート端子２１０ｂを基板上のそれぞれの端子に結びつける。

図２Ａに示すように、集積回路（ＩＣ）チップ２３０は、リードフレームパッド２０１の第２の表面２０１ｂに取り付けられ、電力供給システムのためのドライバ及びコントローラ機能を提供する。チップ２３０は、好ましくは、重合され（硬化され）得る約２５μｍの厚みの導電性接着剤（エポキシ）の層２３１により、パッド２０１の第２の表面２０１ｂに取り付けられるが、導電性接着剤の代替はｚ軸導電性ポリマーである。導電性接着剤は、それが金属性（好ましくは、銀）粒子で充填されるため、チップ２３０からパッド２０１に熱を拡散するために高い熱伝導率を提供する。チップ２３０は、矩形で０．２ｍｍ厚みであり得、又は、正方形であってもよい。他の実施例が、より小さな又は大きな、及びより厚い又は薄いチップを有し得る。図２Ａに示すように、チップ２３０の端子は、それぞれのリード２０３にワイヤボンディングされる。ボンディングワイヤ２３３の好ましい直径は約２５μｍであるが、より小さく又は大きくし得る。このボンディング構成は、いわゆる下方ボンディングオペレーションを含み、これは、ワイヤ及びチップ２３０のワイヤ流れ及び相関接触を避けるためモールディングオペレーションの間、注意を必要とするが、図２Ａにおけるボンディングは、実際には、伸長された配線及び小さな高度差に起因してリスクはわずかしかない。

図３は、コンバータの薄さが重要であるか、又はコンバータの冷却がオペレーションの高周波数に達するために最大化される必要がある、といった用途のための例示の実施例の技術的利点を示す。この実施例において、ドライバとコントローラのチップは、図２Ａにあるようにリードフレームの頂部上にアセンブルされ、パッケージの高さは０．７ｍｍ〜０．８ｍｍの範囲内にある。ローサイドＦＥＴ２１０及びハイサイドＦＥＴ２２０両方が、リードフレームパッドの窪んだ部分の表面２０１ａに取り付けられる。パッドに対向するＦＥＴ端子２１０ａ及び２２０ａは、パッド表面の窪んでいない部分の表面２０１ａと共面である。端子２１０ａ及び２２０ａが露出され、そのため、それらは、回路基板（ＰＣ基板）３００の、それぞれ、パッド３１０及び３２０に容易に取り付けられ得る。同時に、パッドの窪んでいない部分及びリードは、回路基板３００のパッド３０１に取り付けられる。この取り付けは、導電性ポリマーにより及びはんだにより実施され得る。図３が示すように、これらの基板パッドの少なくとも幾つかは、ヒートスプレッダとして拡張され、又はＰＣ基板におけるヒートシンクに接続される。ＦＥＴ端子の回路（ＰＣ）基板への直接取り付け、及びＰＣ基板におけるヒートスプレッダ及びヒートシンクの効率的な冷却は、良好な冷却、及びそのため、ＦＥＴの低接合温度、及びコンバータの高効率及び高周波数オペレーション（１ＭＨｚ及びそれを超える）を可能とする。

図２Ａ及び図２Ｂに従って同期バックコンバータをアセンブルすることは、従来のアセンブリにおいて一般的である寄生インダクタンスを低減する。図４は、図１に示す従来のアセンブリに対する改善を特定する。電気的改善は、従来のアセンブリの垂直のスタックにおいて必要とされる両方のクリップを省くことから生じる。

ハイサイドクリップ（図１Ａにおいて１６０で示される）をなくすことにより、ハイサイドＦＥＴ２１０のドレイン端子２２０ａは、基板のＶ_ＩＮ端子３３０上に直接的に取り付けられる。ハイサイドクリップ抵抗がなくなり、ハイサイドソース抵抗は殆ど無視し得る。そのため、省かれたクリップからの約０．５ｍΩの寄生抵抗及び約０．６ｎＨの寄生インダクタンスが回避される。入力端子Ｖ_ＩＮが有する寄生抵抗及びインダクタンスは実際上なくなっている。

ローサイドクリップ（図１Ａにおいて１４０で示される）をなくすことにより、ローサイドＦＥＴのソース端子２１０ａは、ボードの接地されたＶ_ＯＵＴ端子３１０上に直接的に取り付けられる。ローサイドクリップ抵抗がなくなり、ローサイドソース抵抗は殆ど無視し得る。そのため、省かれたクリップからの約０．５ｍΩの寄生抵抗及び約０．６ｎＨの寄生インダクタンスが回避される。出力端子Ｖ_ＯＵＴが有する寄生抵抗及びインダクタンスは実質的になくなっている。

同時に、パッドの窪んでいない部分２０１ａは、基板３００のパッド３０１に取り付けられる。従って、リードフレームのパッドは、図４において３０１で示されるスイッチノード端子Ｖ_ＳＷに結び付けられる。この接続の抵抗及びインダクタンスは、それぞれ、約０．２ｍΩ及び約０．４５ｎＨｙなどと小さい。好ましくは、同じ取り付け材料（導電性接着剤又ははんだ）が、端子の取り付けに用いられる。同じように、リード２０３は、低抵抗接続により基板パッド３０３に取り付けられる。

別の実施例が、両方の半導体チップがアセンブルされた電力供給ＤＣ−ＤＣコンバータシステムを製造する方法であり、両方のチップの端子が回路基板に直接的に取り付け可能であるようになっている。他の手法に比べると、これらのチップは、リードフレームパッドの外側の窪みに埋め込まれ、リードフレームパッドはスイッチノード端子としても機能する。このようにして、従来の２つのクリップがなくされ、処理工程数が低減され、そのため、この方法は、他の手法に比べて低コストであり、小さい高さ及び小さい面積のデバイスを生成する。

図５、図６、及び図７は、アッセンブリプロセスフローの或る工程を示す。プロセスフローは、概してＱＦＮ及びＳＯＮデバイスに適した、リードフレームを提供することにより図５において始まる。図５の図は、リードフレームの第１の表面２０１ａを示す。第２の表面２０１ｂを図６に示す。図５の例示のリードフレームは矩形のパッド２０１を有する。他のデバイスでは、リードフレームは正方形のパッドを有し得る。パッド２０１はスイッチ端子Ｖ_ＳＷに結び付けられ得る。リードフレームは銅又は銅合金でつくられることが好ましいが、代替の金属選択肢には、アルミニウム、鉄ニッケル合金、及びＫｏｖａｒ（商標）が含まれる。リードフレームの両方の表面は、ニッケル、パラジウム、及び金の一連のめっきされた層などにより、はんだ取り付けを促進するように準備され得る。リードフレーム金属の開始厚みは０．２ｍｍ〜０．４ｍｍの範囲内である。リードフレームをスタンピング又はエッチングによりストリップとして製造するため、及び封止プロセス後ストリップをトリミングすることによりモジュールのためにリードフレームをシンギュレートするため、シート金属で開始することが好ましい。図４の上面図は第２の表面２０１ｂを示す。第１の表面２０１ａは、デバイスパッケージ外側に露出されたままであることが意図されている。

第１のパッド表面２０１ａは、部分２０１ｄに対してステップ２７０によりオフセットされる部分２０１ｃを有する。部分２０１ｄのエリアが基準平面として用いられる場合、部分２０１ｃのエリアは、部分２０１ｄのエリアと比較して窪んで見える。また、部分２０１ｃは、少なくとも２つの半導体チップを取り付けるために適したアウトライン（長さ２７１及び幅２７２）を有する。パッドのオフセットは、リードフレームの製造プロセスの間、コイニング手法により達成されることが好ましい。ステップ２７０は、開始金属厚みより小さく、開始金属厚みに等しく、又は開始金属厚みより大きくし得る。ステップ２７０の高さは、それが、取り付けられるべき半導体チップの高さと、接着剤取り付け層の高さとの合計に等しくなるように選択される。

代替としてエッチングプロセスが用いられ得る。例えば、それらの表面（銅又はアルミニウムなど）のみが侵食され、これらが、酸化された金属又は非常に薄い金層により保護されないように、化学的エッチングプロセスが実施され得る。幾つかの用途では、エッチングされたステップは、パッド厚みの約半分であり得る。従って、このような窪みの部分を備えたリードフレームは、ハーフエッチングされた又は部分的にエッチングされたリードフレームと称されることもある。

図６は、リードフレームの第２の表面２０１ｂの上面図である。図６は、ドライバ及びコントローラＩＣを備えたチップ２３０を、リードフレームパッドの第２の表面２０１ｂに取り付けるプロセス、及びチップ端子をボンディングワイヤによってそれぞれのリードフレームリードに接続するプロセスを示す。取り付けプロセスでは、好ましくは、約２５μｍの厚みの導電性接着剤（エポキシ）の層２３１が用いられ、これは重合され（硬化され）得るが、代替はｚ軸導電性ポリマーである。

図７（底部図）に示す次のプロセスは、好ましくはモールディング化合物２９０であるパッケージング材料に、ドライバとコントローラのチップ２３０を封止することを含む。図７の底部図は、第１のパッド表面２０１ａが封止されないままであることを示す。この封止されていない第１の表面２０１ａは、オフセット部分２０１ｃを含み、これは、部分２０１ｄからの或る深さ２７０と、半導体チップを取り付けるために適した横方向寸法とを有する。

図８は、重合され（硬化され）得る導電性接着剤（エポキシ）の層２１１及び２２１のディスペンス又はスクリーンプリントである次のプロセスを示す。代替はｚ軸導電性ポリマーである。好ましい層厚みは約２５μｍである。接着剤は、その材料が製品の全ての取り付け接合に適するように選択される。従って、全ての接着層が、共通の硬化工程の間、同時に高温での重合のプロセスを受け得る。

ＦＥＴチップの取り付けである次のプロセスの結果を図２Ｂに示す。同期又はローサイドＦＥＴと呼ぶこともある第１のＦＥＴチップ２１０が、接着層２１１に、及びそのため、第１のパッド表面２０１ａのオフセット部分２０１ｃ上に取り付けられる。ローサイドＦＥＴは、ドレインダウン設計を有し、そのドレイン端子が接着層上に取り付けられる。ソース及びゲート端子は、パッド表面２０１ａから離れて面する。取り付け後、ＦＥＴチップ２１０のソース端子２１０ａ及びゲート端子２１０ｂは、部分２０１ｄのパッド表面と共面であり、及びそのため、リード２０２及び２０３とも共面である。この共面性のため、ソース端子２１０ａは、システムへの入力Ｖ_ＯＵＴとして機能するＰＣ基板端子に（例えば、はんだにより又は導電性接着剤により）取り付けられ得る。第１のチップの基板へのこの直接取り付けは、寄生抵抗及びインダクタンスをなくし、また、システムオペレーションの間システムから直接的に基板のヒートシンクへの熱放散を高める利点を有する。

次に、制御又はハイサイドＦＥＴと呼ぶこともある第２のＦＥＴチップ２２０が、接着層２２１に、及びそのため、第１のパッド表面２０１ａのオフセット部分２０１ｃ上に取り付けられる。ハイサイドＦＥＴは、ソースダウン設計を有し、そのソース端子が接着層上に取り付けられる。ドレイン及びゲート端子は、パッド表面２０１ａから離れて面する。取り付け後、ＦＥＴチップ２２０のドレイン端子２２０ａ及びゲート端子２２０ｂは、部分２０１ｄのパッド表面と共面であり、そのため、リード２０２及び２０３とも共面である。この共面性のため、ドレイン端子２２０ａは、システムへの入力Ｖ_ＯＵＴとして機能するＰＣ基板端子に（例えば、はんだにより又は導電性接着剤により）取り付けられ得る。第２のチップの基板へのこの直接取り付けは、寄生抵抗及びインダクタンスをなくし、また、システムオペレーションの間システムから直接的に基板のヒートシンクへの熱放散を高める利点を有する。

デバイス２００の構造、及び製造プロセスフローは、アッセンブリのために導電性（金属充填された）重合体化合物のみを用いる、及び全ての化合物層を同時に重合化させる機会を提供する。また、ＦＥＴの端子の回路基板への直接取り付けもまた導電性ポリマーを用いて実施される場合、はんだのための鉛（Ｐｂ）の利用が完全に省かれる。

例示の実施例は、電界効果トランジスタにだけでなく、他の適切なパワートランジスタにも適用可能である。

別の例として、パッケージの頂部表面にヒートスプレッダを付加することによって、電力供給モジュールの高電流能力が更に拡張され得、効率性が更に高められる。この構成において、モジュールは二重に冷却され、その熱を両方の表面側からヒートシンクへ放散させ得る。

説明される例は、クリップがなく、リードフレームの事前コイニングされた窪みにおいてパッケージの外に埋め込まれるチップを有する。電力供給システムの従来の構造及び製造方法に比べて、例示の実施例は、それらの機能を放棄することなく両方のクリップをなくし、それにより、アセンブルされるシステムの高さを節約する。例示の実施例は更に、対応するクリップアッセンブリ工程をなくし、アッセンブリプロセスフローにおける時間及びコストを節約する。完成したデバイスの高さは、部分的に薄くされたリードフレームパッド内に両方のＦＥＴチップを隣り合って埋め込むことにより更に低減される。アッセンブリＦＥＴチップの端子が、パッド端子のリードフレームと共面であるため、全ての端子が同時に及び直接的に回路基板に取り付けられ得る。熱抵抗を回避することにより、回路基板におけるヒートシンクへの熱放散は劇的に改善され、コンバータオペレーションの周波数が１ＭＨｚを超えて高められる。

本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

Claims (10)

1. 電力供給システムであって、
   複数のリードと、第１及び第２のパッド表面を有するパッドとを備えたクワッドフラットノーリード（ＱＦＮ）タイプのリードフレームであって、前記第１のパッド表面が、窪んだ部分及び窪んでいない部分を有し、前記窪んだ部分が、複数の半導体チップを取り付けるために適した深さ及びアウトラインを有し、前記パッドが、前記電力供給システムのスイッチノード端子に結びつけられ得る、前記ＱＦＮタイプのリードフレーム、
   第１の電界効果トランジスタ（ＦＥＴ）チップであって、前記第１のＦＥＴチップが、前記第１のパッド表面の前記窪んだ部分に取り付けられる前記第１のＦＥＴチップのドレイン端子を有し、更に、前記第１のＦＥＴチップのソース端子、及び前記第１のパッド表面の前記窪んでいない部分と共面であるゲート端子を有し、前記第１のＦＥＴチップの前記ソース端子が、前記電力供給システムの接地された出力端子としてボード端子に結びつけられ得る、前記第１のＦＥＴチップ、及び
   第２のＦＥＴチップであって、前記第２のＦＥＴチップが、前記第１のパッド表面の前記窪んだ部分に取り付けられる前記第２のＦＥＴチップのソース端子を有し、更に、前記第２のＦＥＴチップのドレイン端子、及び前記第１のパッド表面の前記窪んでいない部分と共面であるゲート端子を有し、前記第２のＦＥＴチップの前記ドレイン端子が、前記電力供給システムの入力端子としてボード端子に結びつけられ得る、前記第２のＦＥＴチップ、
   を含む、電力供給システム。
2. 請求項１に記載の電力供給システムであって、更に、前記第２のパッド表面に取り付けられるドライバとコントローラのチップを含む、電力供給システム。
3. 請求項２に記載の電力供給システムであって、前記ドライバとコントローラのチップが、ボンディングワイヤによって前記リードフレームのそれぞれのリードに結びつけられる複数の端子を有する、電力供給システム。
4. 請求項３に記載の電力供給システムであって、更に、前記ドライバとコントローラのチップ、前記ボンディングワイヤ、及び前記パッドとリードの前記第２の表面を封止する一方で、前記第１のパッド表面及び前記複数のリードの少なくとも幾つかを封止されないまま残す、パッケージを含む、電力供給システム。
5. 請求項１に記載の電力供給システムであって、前記第１のＦＥＴチップが、ローサイドトランジスタとして機能するドレインＦＥＴを含む、電力供給システム。
6. 請求項５に記載の電力供給システムであって、前記第２のＦＥＴチップが、ハイサイドトランジスタとして機能するソースダウンＦＥＴを含む、電力供給システム。
7. 電力供給システムを製造する方法であって、前記方法が、
   リードと第１及び第２の表面を備えたパッドとを有するリードフレームを提供することであって、前記第１の表面が、半導体チップを取り付けるために適した深さ及びアウトラインを有する窪んだ部分を有すること、
   前記パッドの前記第２の表面上にドライバとコントローラのチップを取り付けること、
   ボンディングワイヤを用いて前記ドライバとコントローラのチップの端子をそれぞれのリードへ接続すること、
   前記ドライバとコントローラのチップ、前記ボンディングワイヤ、及び前記第２のパッド表面をパッケージング化合物に封止する一方、前記第１のパッド表面を封止されないまま残すこと、
   その後、第１の電界効果トランジスタ（ＦＥＴ）チップを、前記第１のＦＥＴチップのソース端子及びゲート端子が、前記第１のパッド表面の窪んでいない部分と共面であるように、そのドレイン端子で前記第１のパッド表面の前記窪んだ部分に取り付けること、及び
   第２のＦＥＴチップを、前記第２のＦＥＴチップのドレイン端子及びゲート端子が前記第１のパッド表面の前記窪んでいない部分と共面であるように、そのソース端子で前記第１のパッド表面の前記窪んだ部分に取り付けること、
   を含む、方法。
8. 請求項７に記載の方法であって、更に、前記パッドを前記電力供給システムのスイッチノード端子に接続するプロセス、前記第１のＦＥＴチップの前記ソース端子を前記電力供給システムの接地された出力端子としてボード端子に接続するプロセス、及び前記第２のＦＥＴチップの前記ドレイン端子を前記電力供給システムの入力端子としてボード端子に接続するプロセスを含む、方法。
9. 請求項７に記載の方法であって、前記取り付けるプロセスが、導電性接着材、及びｚ軸導体を備えた重合体の化合物を含むグループから選択される取り付け材料を用いる、方法。
10. 請求項７に記載の方法であって、前記リードフレームが、クワッドフラットノーリード（ＱＦＮ）又はスモールアウトラインノーリード（ＳＯＮ）タイプの構成を有する、方法。

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