JP2017508266A - 異種半導体材料集積化技術 - Google Patents

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Abstract

初期基板上への格子不整合の半導体材料の層のヘテロエピタキシャル成長、及び、集積化のための、ハンドルウェハ又は他の適切な基板への、その層の無欠陥部分の移動のための複数の技術が開示される。いくつかの実施形態によると、移動は、それぞれが、その上側表面内に埋め込まれる格子不整合の半導体材料の無欠陥の島を有する、ハンドルウェハ／基板上の複数の島状酸化物構造の存在をもたらし得る。各無欠陥の半導体島は、１又は複数の結晶性ファセットエッジを有し得、その付随する酸化物構造と共に、集積化のための平坦な表面を提供し得る。いくつかの場合において、第２の異なる半導体材料の層は、ハンドルウェハ／基板の上にヘテロエピタキシャル成長させられて、複数の移動させられた島の周りの複数の領域を埋め得る。いくつかの他の場合において、ハンドルウェハ／基板自体が、ホモエピタキシャル成長させられて、複数の移動させられた島の周りの複数の領域を埋め得る。

Description

複数のディープサブミクロンプロセスノード（例えば、３２ｎｍ及びそれ以降）における集積回路設計は、いくつかのささいでない課題を含み、複数の異種半導体材料の集積化に関する複数の特定の複雑な事態に直面している。
本開示の実施形態による、基板及びパターン化された誘電体層を含む集積回路の断面図である。 本開示の実施形態による、半導体層の形成後の図１のＩＣの断面図である。 半導体層の例示的な構成要素である半導体構造を示す、図２のＩＣの一部の拡大図である。 本開示の実施形態による、図２のＩＣの平坦化後のその断面図である。 本開示の実施形態による、酸化物層の形成後の図３のＩＣの断面図である。 本開示の実施形態による、水素イオン注入中及び注入後の図４のＩＣの断面図である。 本開示の実施形態による、別のＩＣを形成すべく図５のＩＣを移動構造と接合した後のその断面図である。 本開示の実施形態による、図６の結果として得られたＩＣの平坦化後のその断面図である。 本開示の実施形態による、図７のＩＣのエッチング後のその断面図である。 本開示の実施形態による、追加の異なる半導体層を含む図８のＩＣの断面図である。 図９ＡのＩＣの一部の拡大図である。 本開示の実施形態による、拡張基板（ｅｘｔｅｎｄｅｄ ｓｕｂｓｔｒａｔｅ）を含む図８のＩＣの断面図である。 図９ＢのＩＣの一部の拡大図である。 一例示的実施形態による複数の開示された技術を使用して形成される集積回路の複数の構造又は複数のデバイスで実現されるコンピューティングシステムを示す。
複数の本実施形態のこれらの、及び他の複数の特徴は、本明細書において記載される複数の図と併せて以下の詳細な説明を読むことによって、より良く理解されるであろう。複数の図面中、様々な図において図示される各同一又はほぼ同一の構成要素は、同様の符号で表されることがある。明確性を目的として、全ての図面において、全ての構成要素がラベル付けされるとは限らないこともある。更に、理解される通り、複数の図は、必ずしも縮尺通りには描かれていない、又は、記載された複数の実施形態を、図示される特定の複数の構成に限定することを意図されていない。例えば、いくつかの図が直線、直角、及び平滑な表面を概して示す一方で、開示された技術の実際の実装は、完全とは言えない直線、直角等を有することがあり、現実の製造プロセスの限定を考えると、いくつかの特徴は、表面トポグラフィを有するか、さもなければ平滑ではないこともある。要するに、複数の図は、複数の例示的構造を示すためだけに提供される。
初期基板上での格子不整合の半導体材料の層のヘテロエピタキシャル成長、及び、集積化のための、ハンドルウェハ又は他の適切な基板へのその層の無欠陥部分の移動についての複数の技術が開示される。いくつかの実施形態によると、移動は、それぞれが、その上側表面内に埋め込まれる格子不整合の半導体材料の無欠陥の島を有する、ハンドルウェハ／基板上の複数の島状酸化物構造の存在をもたらし得る。各無欠陥の半導体島は、１又は複数の結晶性ファセットエッジ（ｆａｃｅｔｅｄ ｅｄｇｅ）を有し得、その付随する酸化物構造と共に、（例えば、追加の層及び／又はコンポーネントが配置（ｐｏｐｕｌａｔｅ）され得る、）集積化のための平坦な表面を提供し得る。いくつかの場合において、第２の異なる半導体材料の層は、複数の移動させられた島の周りの複数の領域を埋めるべく、ハンドルウェハ／基板の上にヘテロエピタキシャル成長させられ得る。いくつかの他の場合においては、ハンドルウェハ／基板自体が、複数の移動させられた島の周りの複数の領域を埋めるべく、ホモエピタキシャル成長させられ得る。多数の構成及び変更が、当該開示に照らせば明らかであろう。
概要
より高い移動度のｐ型及びｎ型の金属酸化膜半導体（ＰＭＯＳ及びＮＭＯＳ）デバイスに使用され得る多くの材料は、シリコンとは格子不整合である。結果的に、シリコン上への直接的なそのような材料のヘテロエピタキシャル成長は、通常、不整合な物質界面において核形成する高密度の複数の転位欠陥をもたらす。異種半導体集積化のための、複数のそのような欠陥を減少させる既存の複数の手法は、厚いバッファ層上への格子不整合の半導体材料のヘテロエピタキシャル成長を使用する。しかしながら、このバッファ層は、意図されるデバイス層に先立って成長させられなくてはならず、必要な厚さにまで成長させるには通常より長い時間がかかり、頻繁なチャンバ／ツールのクリーニングメンテナンスを必要として、集積化にとってバッファ層を問題を含んだものにし、コストを増大させる。更に、バッファ層がウェハの上部において成長させられる場合、結果として得られたトポグラフィ不整合は、リソグラフィの複数の問題をもたらし得る。更に、バッファ層は、高アスペクト比のエッチングされた複数のトレンチでの使用に対して、容易にスケーリングされない。
従って、本開示のいくつかの実施形態によると、初期基板上への格子不整合の半導体材料の層のヘテロエピタキシャル成長、及び、集積化のための、ハンドルウェハ又は他の適切な基板へのその層の無欠陥部分の移動のための複数の技術が開示される。いくつかの実施形態によると、移動は、それぞれが、その上側表面内に埋め込まれる格子不整合の半導体材料の無欠陥の島を有する、ハンドルウェハ／基板上の１又は複数の島状酸化物構造の存在をもたらし得る。いくつかの場合において、所与の無欠陥の半導体島は、１又は複数の結晶性ファセットエッジを有し得る。また、いくつかの場合において、酸化物構造及びその対応する半導体島は、一体となって、（例えば、追加の層及び／又はコンポーネントが配置され得る、）集積化のための平坦な表面を提供し得る。いくつかの例において、第２の異なる半導体材料の層は、１又は複数の移動させられた島の周りの複数の領域を埋めるべく、ハンドルウェハ／基板の上にヘテロエピタキシャル成長させられ得る。いくつかの他の例においては、ハンドルウェハ／基板自体が、移動させられた１又は複数の島の周りの複数の領域を埋めるべく、ホモエピタキシャル成長させられ得る。
本明細書において記載されるように、いくつかの実施形態によると、格子不整合の半導体材料は、初期基板上にパターン化される１又は複数のウェル内でそのエピタキシャル成長を開始し得る。例えば、エピタキシャル・ラテラル・オーバーグロース（ＥＬＯ）を使用して、パターン化された複数のウェルからの格子不整合の半導体層の継続的な成長が提供され得る。いくつかの実施形態によると、それらのウェルは、例えば、その中に複数の転位欠陥のアスペクト比トラッピング（ＡＲＴ）を提供するのに十分なアスペクト比を有するものであってよい。従って、それらのウェルから延出する格子不整合の半導体層の複数の部分は、完全に、さもなければ十分に無欠陥であり得、本明細書において記載されるように、集積化のために、ハンドルウェハ／基板へと少なくとも部分的に移動させられ得る。本明細書において使用されるとき、無欠陥とは、半導体材料の層が、所与の対象とする用途又は最終用途に対して、欠陥を有さない、又は任意の他の許容可能なレベルの欠陥しか有さないことを指し得ることに留意されたい。
その後、格子不整合の半導体層は平坦化されて平面を形成し得、接合に使用すべく、酸化物層が、結果として得られたトポグラフィの上に堆積され、ハンドルウェハ／基板に移動させられ得る。そのような移動を容易にすべく、格子不整合の半導体材料は水素（Ｈ＋）イオン注入、及び、その後の水素を利用した層剥離を受けて、所望の無欠陥部分をハンドルウェハ／基板に移動させ得る。剥離後、移動させられた無欠陥部分及び酸化物層は、平面を形成すべく平坦化され得、当該酸化物層は、例えば、下にあるハンドルウェハ／基板を露出させるべく、エッチングされ得る。
いくつかの実施形態によると、結果として得られた集積回路（ＩＣ）は、下にあるハンドルウェハ／基板の上に形成される対応する量の酸化物構造の上側表面内に少なくとも部分的に埋め込まれる格子不整合の半導体材料の１又は複数の島を含み得る。前もって指摘されたように、各半導体島は、１又は複数の結晶性ファセットエッジを示し得、半導体及び酸化物は、一体となって、集積化のための実質的に平坦な表面を提供し得る。いくつかの場合において、下にあるハンドルウェハ／基板を露出させるべく酸化物層をエッチングした後、異なる半導体材料の層は、ハンドルウェハ／基板の上でヘテロエピタキシャル成長させられて、複数の移動させられた島の周の複数の領域を埋め得る。当該開示に照らせば理解されるように、これにより、同じハンドルウェハ／基板上でのＰＭＯＳ及びＮＭＯＳデバイスの集積化が可能となり得る。しかしながら、本開示はそのように限定されるものではなく、いくつかの他の場合に示すように、下にあるハンドルウェハ／基板を露出させるべく、酸化物層をエッチングした後、ハンドルウェハ／基板自体がホモエピタキシャル成長させられて、複数の移動させられた島の周りの複数の領域を埋め得る。いくつかの実施形態によると、いずれの集積化の選択肢が進められたとしても、結果として得られたＩＣは実質的に平坦な上側表面を有し得、１又は複数の結晶性ファセットエッジを有する埋め込まれた不整合の半導体層を含み得る。
いくつかの実施形態は、例えば、既存の複数の手法の文脈において前もって説明されたものと同様に、厚いバッファ層を形成する必要性を除去するか、さもなければ減少させ得る。いくつかの実施形態は、シリコンを有する多種多様な格子不整合の半導体材料の集積化を提供し得、それにより、機能を追加し、及び／又は、ＮＭＯＳ／ＰＭＯＳデバイスの性能を改善する。また、いくつかの実施形態によると、複数の開示された技術の使用は、本明細書において記載されるように、例えば、所与の集積回路、又は、複数の結晶性ファセットエッジを含む、三次元（例えば、島状）の複数の半導体構造を有する他デバイスの目視検査又は（例えば、透過電子顕微鏡法、すなわちＴＥＭなどの）他の検査によって検出され得る。
方法論
本開示のいくつかの実施形態に従って、図１−図８は、集積回路（ＩＣ）の製造プロセスフローを示し、図９Ａ−図９Ｂは、いくつかの例示的な後段における異種集積化の選択肢を示す。本明細書において記載されるように、開示された複数のプロセスは、例えば、図９ＡのＩＣ３００ａ及び／又は図９ＢのＩＣ３００ｂなどの多種多様なＩＣ構造のうち何れかを形成すべく使用され得る。複数の開示された技術を使用して形成され得る複数の他のＩＣ構造は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
プロセスは図１に示すように開始され得る。図１は、本開示の実施形態による、基板１０２及びパターン化された誘電体層１０４を含む集積回路１００の断面図である。基板１０２は、シリコン（Ｓｉ）及び／又はシリコンゲルマニウム（ＳｉＧｅ）などの、任意の好適な材料（又は複数の材料の組み合わせ）から形成され得る。また、基板１０２は、例えば、バルク基板、シリコンオンインシュレータ（ＳＯＩ）構造、ウェハ、及び／又は、多層構造を含む多様な形状のうち何れかを有し得る。更に、基板１０２の複数の寸法は、所与の対象とする用途又は最終用途についてカスタマイズされ得る。基板１０２の複数の他の好適な材料、構成、及び寸法は、所与の用途に依存し、当該開示に照らせば明らかであろう。
基板１０２の上に形成される誘電体層１０４は、任意の好適な絶縁体又は誘電材料（又は複数のそのような材料の組み合わせ）から形成され得る。例えば、いくつかの場合において、誘電体層１０４は、窒化シリコン（Ｓｉ３Ｎ４）などの窒化物、二酸化シリコン（ＳｉＯ２）若しくは酸化アルミニウム（Ａｌ２Ｏ３）などの酸化物、及び／又は、先述された複数の材料の任意の１又は複数のものの組み合わせから形成され得る。いくつかの場合において、誘電体層１０４は層間絶縁膜（ＩＬＤ）であり得る。当該開示に照らせば理解されるように、いくつかの例においては、誘電体層１０４上への半導体層１０８の成長の可能性を防ぐ、さもなければ減少させるよう（例えば、誘電体層１０４上への半導体層１０８の核形成の機会を最小にするよう）に、誘電体層１０４の材料を選択することが望ましいこともある。誘電体層１０４の複数の他の好適な材料は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
また、誘電体層１０４は、任意の適切な技術（又は複数の技術の組み合わせ）を使用して基板１０２の上に形成され得る。例えば、いくつかの場合において、誘電体層１０４は、化学気相成長（ＣＶＤ）プロセス及び／又はスピンオン堆積（ＳＯＤ）プロセスを使用して、ＩＣ１００の上に形成され得る。誘電体層１０４を形成するための複数の他の好適な技術は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
更に、誘電体層１０４の複数の寸法がカスタマイズされ得る。例えば、いくつかの場合において、誘電体層１０４は、約１００−５００ｎｍ（例えば、約２５０±５０ｎｍ、又は約１００−５００ｎｍの範囲の任意の他の副範囲）の範囲の厚さを有し得る。いくつかの例において、誘電体層１０４は、下にある基板１０２によって提供されるトポグラフィにわたって実質的に均一な厚さを有し得る。誘電体層１０４の複数の他の好適な寸法は所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
更に図示されるように、誘電体層１０４は１又は複数の開口部１０６でパターン化され得る。誘電体層１０４の当該１又は複数の開口部１０６は、任意の適切な技術（又は複数の技術の組み合わせ）を使用して形成され得る。例えば、いくつかの場合において、誘電体層１０４の１又は複数の開口部１０６は、任意の好適なリソグラフィ技術（例えば、通常行われるようなビア／トレンチパターン、エッチング、研磨、洗浄等）を使用してパターン化され得る。いくつかの場合においては、例えば、所望の程度の異方性を保証すべく、１又は複数の開口部１０６の形成においてドライエッチングプロセスが使用されることが望ましいこともある。誘電体層１０４において１又は複数の開口部１０６を形成するための複数の他の好適な技術は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
また、誘電体層１０４の１又は複数の開口部１０６の形状及び間隔はカスタマイズされ得る。例えば、いくつかの場合において、所与の開口部１０６は、（例えば、概して図１から分かるように）略長方形の断面プロファイルを有する、概してウェル状又はトレンチ状の形状を有し得る。いくつかの場合においては、所与の開口部１０６は、略鉛直な（例えば、下にある基板１０２の表面に対して略垂直な）複数の側壁を有し得る。いくつかの他の場合において、所与の開口部１０６は、湾曲した（例えば、Ｕ字形状の）断面形状又は六角形の断面形状を有し得る。いくつかの例においては、隣接した開口部１０６は互いにほぼ等距離に離間され得る（例えば、誘電体層１０４内でほぼ一定の間隔を示し得る）。しかしながら、いくつかの他の例においては、誘電体層１０４内の１又は複数の開口部１０６の間隔は望み通りに変更され得る。誘電体層１０４の１又は複数の開口部１０６の他の好適な複数の形状及び間隔は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
更に、所与の開口部１０６の複数の寸法はカスタマイズされ得る。例えば、いくつかの場合において、誘電体層１０４の所与の開口部１０６は、約１００−５００ｎｍの範囲（例えば、約２５０±５０ｎｍ、又は約１００−５００ｎｍの範囲の任意の他の副範囲）の高さ「Ｈ」を有し得る。図示されるように、いくつかの実施形態によると、所与の開口部１０６は、誘電体層１０４の厚さ全体を横切るよう構成され得る。その結果、基板１０２（又は他の下にある層）は、その領域において露出される。いくつかの場合において、所与の開口部１０６は、約５０−３００ｎｍ（例えば、約１００−１５０ｎｍ、又は、約５０−３００ｎｍの範囲の任意の他の副範囲）の範囲の幅「Ｗ」を有し得る。いくつかの例において、所与の開口部１０６の幅「Ｗ」は、その断面プロファイル全体を通してほぼ一定であり得る。すなわち、所与の開口部１０６は、その開口部１０６の複数の境界を画定するのに寄与する関連付けられる複数の側壁が、基板１０２（又は他の下にある層）の表面に対して略垂直であるように、誘電体層１０４内に形成され得る。より一般的な意味では、本明細書において記載されるように、確実に、誘電体層１０４において形成される所与の開口部１０６が、半導体層１０８の複数の欠陥１１０の所望の程度のアスペクト比トラッピング（ＡＲＴ）を提供するのに十分なアスペクト比を有するようにすることが望ましいこともある。そのようにするために、いくつかの場合において、所与の開口部１０６には、約２：１から５：１（例えば、約３：１から４：１、又は、約２：１から５：１の範囲の任意の他の副範囲）の範囲の高さ対幅（Ｈ／Ｗ）アスペクト比が設けられ得る。いくつかの他の例においては、約５：１より大きい複数のＨ／Ｗアスペクト比が望み通りに設けられ得る。誘電体層１０４の１又は複数の開口部１０６の複数の他の好適な寸法は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
本開示の実施形態によると、当該プロセスは、図２に示すように継続し得る。図２は、半導体層１０８の形成後の図１のＩＣ１００の断面図である。半導体層１０８は、任意の好適な半導体材料（又は複数の材料の組み合わせ）から形成され得る。例えば、いくつかの実施形態において、半導体層１０８は、下にある基板１０２とは格子不整合である半導体材料から形成され得る。すなわち、例えば、基板１０２がシリコン（Ｓｉ）から形成される場合、半導体層１０８は、ゲルマニウム（Ｇｅ）、及び／又は、ヒ化ガリウム（ＧａＡｓ）、ヒ化ガリウムインジウム（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）、又はリン化インジウム（ＩｎＰ）などのＩＩＩ−Ｖ族化合物から形成され得る。半導体層１０８の複数の他の好適な材料は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
半導体層１０８は、任意の適切な技術（又は複数の技術の組み合わせ）を使用してＩＣ１００の上に形成され得る。例えば、いくつかの実施形態によると、半導体層１０８は、アスペクト比トラッピング（ＡＲＴ）を含むエピタキシプロセス、及び／又は、エピタキシャル・ラテラル・オーバーグロース（ＥＬＯ）プロセスを使用してＩＣ１００の上に形成され得る。半導体層１０８を形成するための複数の他の好適な技術は所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
半導体層１０８はＩＣ１００の上に形成されるとき、その成長／堆積は、少なくとも部分的に誘電体層１０４の１又は複数の開口部１０６内において開始し得る。例えば、半導体層１０８の例示的な構成要素である半導体構造を示す図２のＩＣ１００の一部の拡大図である図２−１を考えられたい。図示されるように、その形成が進行するにつれて、半導体層１０８は、誘電体層１０４の１又は複数の開口部１０６をほぼ埋めるようになり、最終的には、１又は複数の開口部から延出して少なくとも部分的に誘電体層１０４に重なるようになり得る。従って、いくつかの実施形態によると、半導体層１０８は、例えば、全体で半導体層１０８を画定する１又は複数の三次元の島状半導体構造として、ＩＣ１００の上に形成され得る。しかしながら、いくつかの実施形態によると、複数の島状構造は、下にある、誘電体層１０４及び基板１０２（及び任意に含まれるあらゆる他の中間層）のトポグラフィの上に連続した層を形成しないように、互いに離れた状態を保ち得る。
半導体層１０８の所与の構成要素である構造の形状及び間隔は、所与の対象とする用途又は最終用途についてカスタマイズされ得、その関連付けられる開口部１０６の形状及び間隔に少なくとも部分的に依存し得る。従って、いくつかの実施形態によると、半導体層１０８の所与の構成要素である構造は、例えば、下部１０８ａ（例えば、図２−１の破線αより下に概して存在する、層１０８のその部分）と、上部１０８ｂ（例えば、図２−１の破線αの上方に概して存在する、層１０８のその部分）とを含み得る。いくつかの場合において、所与の構造の下部１０８ａは、その付随する開口部１０６の形状／プロファイルに実質的に合うように形成され得る。例えば、所与の開口部１０６に、（例えば、図１から概して分かるように）略長方形の断面プロファイルを有する概してウェル状又はトレンチ状の形状が設けられる場合、半導体層１０８の下部１０８ａは、（例えば、図２−１から概して分かるように）同様に略長方形の断面プロファイルを示し得る。いくつかの例において、半導体層１０８の所与の構成要素である構造の上部１０８ｂは、略三角形の断面プロファイルを示し得る。しかしながら、いくつかの他の例においては、上部１０８ｂは、略台形の断面プロファイルを示し得る。また、いくつかの実施形態において、半導体層１０８の隣接する複数の構造は、互いからほぼ等距離に離間され得る（例えば、ほぼ一定の間隔を示し得る）。しかしながら、いくつかの他の実施形態において、半導体層１０８の１又は複数の構成要素である構造の間隔は、望み通りに変更され得る。半導体層１０８の１又は複数の構成要素である構造の他の好適な複数の形状及び間隔は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
また、半導体層１０８の所与の構成要素である構造の複数の寸法は、所与の対象とする用途又は最終用途についてカスタマイズされ得、誘電体層１０４に中にパターン化されるその付随する開口部１０６の複数の寸法に少なくとも部分的に依存し得る。例えば、いくつかの実施形態において、半導体層１０８の所与の構造の下部１０８ａは、付随する開口部１０６の高さ「Ｈ」にほぼ等しい高さ、及び／又は、付随する開口部１０６の幅「Ｗ」にほぼ等しい幅を有し得る。いくつかの実施形態において、半導体層１０８の所与の構造の上部１０８ｂの高さは、約２００−５００ｎｍ（例えば、約４００−５００ｎｍ、又は約２００−５００ｎｍの範囲の任意の他の好適な副範囲）の範囲にあり得る。いくつかの実施形態において、上部１０８ｂの幅は、その高さにおよそ等しくてよく、従って、約２００−５００ｎｍ（例えば、約４００−５００ｎｍ、又は、約２００−５００ｎｍの範囲の任意の他の好適な副範囲）の範囲にあり得る。いくつかの例において、半導体層１０８の所与の構造の上部１０８ｂの高さ及び／又は幅は、（例えば、半導体層１０８の所与の構造の上部１０８ｂが、図２−１において概して示されるように、三角形の断面プロファイルを示す場合などにおいて）その断面プロファイルに沿って変化し得る。半導体層１０８の１又は複数の構成要素である構造の複数の他の好適な寸法は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
例えば、図２−１から更に分かるように、ＩＣ１００の上への半導体層１０８の形成中に、１又は複数の欠陥１１０（例えば、複数の転位欠陥）が、その層１０８において現れ始め得る。いくつかの場合において、複数のそのような欠陥１１０は、例えば、半導体層１０８と下にある基板１０２との間の格子不整合に起因し得る。しかしながら、いくつかの実施形態によると、アスペクト比トラッピング（ＡＲＴ）に適したアスペクト比を有する１又は複数の開口部１０６を誘電体層１０４に設けた結果、複数のそのような欠陥１１０は、例えば、半導体層１０８の所与の構成要素である構造の下部１０８ａ内にトラップされ得る。すなわち、当該１又は複数の欠陥１１０は、例えば、誘電体層１０４の上側表面の下における（例えば、破線αで概して表されるような高さ「Ｈ」における、又はそれより下における）、付随する開口部１０６の複数の境界内において、半導体層１０８の下部１０８ａ内でＡＲＴを受け得る。図示されるように、複数の欠陥１１０は、例えば、半導体層１０８と、誘電体層１０４の所与の開口部１０６の複数の側壁との界面において終了する、さもなければ抑止され得る。より一般的な意味では、１又は複数の開口部１０６から延出するよう、どのように半導体層１０８が形成され得るかによって、誘電体層１０４は、複数の開口部１０６の境界内、及び／又は、基板１０２の近く、において複数の欠陥１１０を抑制する／トラップすべく機能し、それにより、複数のそのような欠陥１１０が、ＩＣ１００を通してその上部層／アクティブ層へ移行する能力を阻止する、さもなければ減少させ得る。本明細書において記載されるように、１又は複数の欠陥１１０を示すべく複数の図に含まれる複数の実線は、複数のそのような欠陥を概して代表するものであることが意図され、ＩＣ１００の上への半導体層１０８の形成中に生じ得る、又は、ＡＲＴを受け得る複数の欠陥の複数のタイプ及び／又は特性を限定することは意図されないことに留意されたい。
ＡＲＴを使用して下部１０８ａ内に１又は複数の欠陥１１０を抑止した結果、例えばＥＬＯプロセスを使用したＩＣ１００の上への半導体層１０８の継続的な形成は、欠陥の無い（例えば、全く欠陥の無い、さもなければ、許容範囲内で実質的に欠陥の無い）結晶性の上部１０８ｂを生成し得る。いくつかの実施形態によると、この無欠陥の上部１０８ｂは、所与の開口部１０６を超え、誘電体層１０４の上側表面の上方に（例えば、破線αによって概して表されるような高さ「Ｈ」において、又は高さ「Ｈ」の上方に）、及び、誘電体層１０４の上側表面の１又は複数の隣接する領域の上に延出し得る。従って、いくつかの実施形態によると、例えば図２−１から分かるように、半導体層１０８の所与の構成要素である半導体構造の上部１０８ｂは、少なくとも部分的に誘電体層１０４の１又は複数の隣接する領域の上に延出する１又は複数の結晶性ファセットエッジ１１２を含み得る。
本開示の実施形態によると、当該プロセスは図３に示すように継続し得る。図３は、図２のＩＣ１００の平坦化後のその断面図である。ここで図示されるように、ＩＣ１００は少なくとも部分的には、半導体層１０８の厚さを減少させるべく（例えば半導体層１０８の複数の構成要素である半導体構造の寸法を減少させるべく）、平坦化を受け得る。特に、平坦化は半導体層１０８の所与の構成要素である半導体構造の上部１０８ｂの複数の寸法を減少させ得る。そのようにするために、いくつかの実施形態によると、ＩＣ１００は、当該開示に照らせば明らかなように、例えば、化学機械研磨（ＣＭＰ）プロセス、エッチング及び洗浄プロセス、又は、任意の他の好適な平坦化／研磨プロセスを受け得る。結果として得られた半導体層１０８'は、略平面／平坦な上側表面を示す１又は複数の構成要素である半導体構造を、下にある誘電体層１０４の上側表面の上で無傷の状態を保つ、これらの１又は複数の結晶性ファセットエッジ１１２'（複数の寸法が減少させられているが）を保持しながら含み得る。半導体層１０８'を提供すべく半導体層１０８が減少させられ得る量は、所与の対象とする用途又は最終用途について望み通りにカスタマイズされ得る。例えば、いくつかの場合において、所与の構成要素である構造の上部１０８ｂは、約２００−４００ｎｍ（例えば、約３００±５０ｎｍ、又は約２００−４００ｎｍの範囲の任意の他の副範囲）の範囲の高さにまで減少させられ得る。半導体層１０８'を提供すべく半導体層１０８を平坦化するための複数の他の好適な技術は、所与の用途に依存し、当該開示に照らせば明らかであろう。
本開示の実施形態によると、当該プロセスは図４に示すように継続し得る。図４は酸化物層１１４の形成後の図３のＩＣ１００の断面図である。酸化物層１１４は任意の好適な酸化物材料（又は複数のそのような材料の組み合わせ）から形成され得る。例えば、いくつかの実施形態において、酸化物層１１４は、二酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、及び／又はそれらの任意の１又は複数のものの組み合わせから形成され得る。酸化物層１１４の複数の他の好適な材料は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
また、酸化物層１１４は、任意の適切な技術（又は複数の技術の組み合わせ）を使用して、ＩＣ１００の上に形成され得る。例えば、いくつかの実施形態において、酸化物層１１４は、スパッタリングなどの物理的気相成長（ＰＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）などの化学気相成長（ＣＶＤ）プロセス、及び／又は、スピンオン堆積（ＳＯＤ）プロセスを使用してＩＣ１００の上に形成され得る。酸化物層１１４を形成するための複数の他の好適な技術は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
更に、酸化物層１１４の複数の寸法はカスタマイズされ得る。例えば、いくつかの実施形態において、酸化物層１１４は約３０−１００ｎｍ（例えば、約５０±１０ｎｍ、又は約３０−１００ｎｍの範囲の任意の他の副範囲）の範囲の厚さを有し得る。いくつかの例において、酸化物層１１４は、例えば、下にある半導体層１０８'及び誘電体層１０４によって提供されるトポグラフィにわたって実質的に均一な厚さを有し得る。いくつかの例において、酸化物層１１４は、そのようなトポグラフィにわたる実質的にコンフォーマルな層として提供され得る。酸化物層１１４の複数の他の好適な寸法は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
本開示の実施形態によると、当該プロセスは図５に示すように継続し得る。図５は、水素イオン注入中、又は水素イオン注入後の図４のＩＣ１００の断面図である。ＩＣ１００内への複数の水素イオン（Ｈ＋イオン）の埋め込みは、任意の好適なイオン注入技術（又は複数の技術の組み合わせ）を使用して実行され得る。注入プロセスの結果、Ｈ＋イオンは、例えば、概して点線１１８によって示されるような半導体層１０８'の上部１０８ｂ内に、及び／又は、概して点線１１６によって示されるような誘電体層１０４内（例えば、誘電体層１０４の上側表面付近）に埋め込まれることになり得る。当該開示に照らせば理解されるように、ＩＣ１００によって示される、結果として得られた注入は、それぞれ所与の対象とする用途又は最終用途についてカスタマイズされ得る、注入量、注入エネルギー、及び／又は注入期間に少なくとも部分的に依存し得る。例えば、いくつかの場合において、注入量は約５×１０１６−３×１０１７Ｈ＋イオン／ｃｍ２の範囲にあり得る。いくつかの場合において、注入エネルギーは、約３０−１００ｋｅＶ（例えば、約８０±１０ｋｅＶ、又は約３０−１００ｋｅＶの範囲の任意の他の副範囲）の範囲にあり得る。水素イオン注入の複数の他の好適な注入量の範囲及び注入エネルギーの範囲は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
本開示の実施形態によると、当該プロセスは、図６に示すように継続し得る。図６は、ＩＣ３００を形成すべく、移動構造２００と図５のＩＣ１００を接合した後のその断面図である。図示されるように、ＩＣ１００が接合させられ得る移動構造２００は、例えば、基板２０２と、基板２０２の上に形成される酸化物層２０４とを含み得る。基板２０２は、任意の好適な材料（又は複数の材料の組み合わせ）から形成され得る。例えば、いくつかの実施形態において、基板２０２は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、サファイア（Ａｌ２Ｏ３）などの酸化物、誘電材料、及び／又は、それらの任意の１又は複数の組み合わせから形成され得る。また、基板２０２は、例えば、バルク基板、シリコンオンインシュレータ（ＳＯＩ）構造、ウェハ、及び／又は多層構造を含む多様な形状のうち何れかを有し得る。更に、基板２０２の複数の寸法は、所与の対象とする用途又は最終用途についてカスタマイズされ得る。基板２０２の複数の他の好適な材料、形状、及び寸法は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
酸化物層２０４は、任意の好適な酸化物材料（又は複数の材料の組み合わせ）から形成され得る。例えば、いくつかの実施形態において、酸化物層２０４は、二酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、及び／又はそれらの任意の１又は複数のものの組み合わせから形成され得る。酸化物層２０４の複数の他の好適な材料は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
また、酸化物層２０４は、任意の適切な技術（又は複数の技術の組み合わせ）を使用してＩＣ１００の上に形成され得る。例えば、いくつかの実施形態において、酸化物層２０４は、スパッタリングなどの物理的気相成長（ＰＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）などの化学気相成長（ＣＶＤ）プロセス、及び／又はスピンオン堆積（ＳＯＤ）プロセスを使用してＩＣ１００の上に形成され得る。酸化物層２０４を形成するための複数の他の好適な技術は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
更に、酸化物層２０４には任意の所望の厚さが設けられ得る。例えば、いくつかの実施形態において、酸化物層２０４は、約３０−１００ｎｍ（例えば、約５０±１０ｎｍ、又は約３０−１００ｎｍの範囲の任意の他の副範囲）の範囲の厚さを有し得る。いくつかの例において、酸化物層２０４は、例えば、下にある基板２０２によって提供されるトポグラフィにわたって実質的に均一な厚さを有し得る。いくつかの例において、酸化物層２０４は、そのようなトポグラフィにわたる実質的にコンフォーマルな層として設けられ得る。酸化物層２０４の複数の他の好適な寸法は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
いくつかの実施形態によると、接合プロセス中、ＩＣ１００の酸化物層１１４及び移動構造２００の酸化物層２０４は、例えばそれらの間の（例えば、図６に含まれる細い破線２０６によって概して表されるような）物理的界面の１又は複数の場所において、互いとの酸化物融着（ｏｘｉｄｅ ｆｕｓｉｏｎ ｂｏｎｄｉｎｇ）を受け得る。いくつかの実施形態によると、接合プロセスの結果、移動構造２００は、一般的には、ＩＣ１００のハンドルウェハになりうる。
いくつかの実施形態によると、ＩＣ１００の移動構造２００との接合の後、結果として得られたＩＣ３００は、例えば、水素導入層の剥離によってイオン劈開を引き起こすべく、熱処理を受け得る。そのようなイオン劈開は、例えば、Ｈ＋イオンが誘電体層１０４内に埋め込まれる複数の領域内で、及び、半導体層１０８'内で（例えば、図６の点線１１６と点線１１８との組み合わせによって概して示される輪郭に沿って）、起こり得る。イオン劈開の結果、半導体層１０８'の一部（以下、半導体層１０８''とする）は、ＩＣ１００からＩＣ３００の移動構造２００に効果的に移動させられ得る。また、イオン劈開の結果、誘電体層１０４の一部（以下、誘電体層１０４'とする）は、ＩＣ１００からＩＣ３００の移動構造２００に効果的に移動させられ得る。ＩＣ３００の分離に際して、移動構造２００と接合されない、ＩＣ１００の残りは、破棄される、さもなければ除去／排除され得る。
水素導入層の剥離によってイオン劈開を引き起こすための熱処理の温度範囲及び／又は期間は、所与の対象とする用途又は最終用途についてカスタマイズされ得る。例えば、いくつかの実施形態によると、熱処理を受ける間、ＩＣ３００は、約一時間、約３５０−４００℃の範囲の温度に曝され得る。いくつかのそのような場合において、暴露温度は、ほぼ一定を保ち得る。ＩＣ３００の熱処理の他の好適な複数の温度の範囲及び期間の範囲は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
本開示の実施形態によると、当該プロセスは、図７に示すように継続し得る。図７は、図６のＩＣ３００の平坦化後のその断面図である。当該開示に照らせば理解されるように、上記の水素導入層の剥離は、（例えば、図６の点線１１６と点線１１８との組み合わせによって概して示される輪郭に沿って）略鋸歯状表面トポグラフィを有するＩＣ３００をもたらし得る。しかしながら、次の処理のために、いくつかの例において、より平滑な表面トポグラフィをＩＣ３００に提供することが望ましいこともある。そのようにするために、いくつかの実施形態によると、当該開示に照らせば明らかなように、ＩＣ３００は、例えば、化学機械研磨（ＣＭＰ）プロセス、エッチング及び洗浄プロセス、又は、任意の他の好適な平坦化／研磨プロセスを受け得る。ＩＣ３００を平坦化するための複数の他の好適な技術は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
一実施形態によると、半導体層１０８''の厚さを減少させながら（例えば、半導体層１０８''の１又は複数の構成要素である半導体構造の複数の上部１０８ｂの残りの複数の寸法を減少させながら）、及び／又は、組み合わせられた酸化物層２０８の厚さを減少させながら、ＩＣ３００の平坦化は、その表面トポグラフィの凹凸を減少させ得る。いくつかの場合において、ＩＣ３００の結果として得られた半導体層１０８''は、略平面／平坦な上側表面を示す１又は複数の構成要素である島状半導体構造を、酸化物層２０８内で無傷の状態を保つ、これらの１又は複数の結晶性ファセット１１２''（複数の寸法が減少させられているが）を保持しながら含み得る。半導体層１０８''の所与の構成要素である島状半導体構造の複数の寸法は、所与の対象とする用途又は最終用途についてカスタマイズされ得る。例えば、いくつかの場合において、半導体層１０８''の所与の構成要素である島状半導体構造は、約１００−２５０ｎｍ（例えば、約２００±２５ｎｍ、又は約１００−２５０ｎｍの範囲の任意の他の副範囲）の範囲の厚さを有し得る。半導体層１０８''の１又は複数の構成要素である島状半導体構造の複数の他の好適な寸法は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
本開示の実施形態によると、当該プロセスは図８に示すように継続し得る。図８は、図７のＩＣ３００をエッチングした後のその断面図である。いくつかの場合において、次の処理のために、例えば、基板２０２の上側表面を少なくとも部分的に露出させるのが望ましいこともある。そのようにするために、いくつかの実施形態によると、ＩＣ３００はウェットエッチングプロセス、及び／又はドライエッチングプロセスを受け得る。エッチング化学は、所与の対象とする用途又は最終用途についてカスタマイズされ得、いくつかの場合においては、例えば、酸化物層２０８において使用される１又は複数の材料をエッチング除去することに対して選択的であり得る。例えば、酸化物層２０８が二酸化シリコン（ＳｉＯ２）又は酸化アルミニウム（Ａｌ２Ｏ３）を含むいくつかの例において、フッ素（Ｆ）ベースのエッチング化学が使用され得る。酸化物層２０８をエッチングするための複数の他の好適な技術及びエッチング化学は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
酸化物層２０８'のエッチング後、（例えば、半導体層１０８''の所与の構成要素である半導体構造の下にある）それの所与の構成要素である酸化物構造は、例えば、約５０−２００ｎｍ（例えば、約１００±３０ｎｍ、又は約５０−２００ｎｍの範囲の任意の他の副範囲）の範囲の高さを有し得る。また、酸化物層２０８'のエッチング後、その所与の構成要素である酸化物構造は、（例えば、図８に概して示されるような）１又は複数のテーパー状の側壁を有する略島状の断面プロファイルを有し得る。エッチングされた酸化物層２０８'の所与の構成要素である酸化物構造の複数の他の好適な寸法及び形状は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
いくつかの実施形態によると、酸化物層２０８をエッチングして酸化物層２０８'を提供した後、図８のＩＣ３００は、その上への半導体層２１０の形成を受け得、図９Ａに示されるものなどのＩＣ３００ａがもたらされる。半導体層２１０は多種多様な半導体材料のうち何れかから形成され得、いくつかの場合においては、例えば、基板２０２、酸化物層２０８'、及び／又は半導体層１０８''とは組成が異なり得る。例えば、いくつかの場合において、半導体層２１０はシリコンゲルマニウム（ＳｉＧｅ）を含み得る。当該開示に照らせば理解されるように、いくつかの例において、確実に、半導体層２１０が、基板２０２と比較的密に（ｃｌｏｓｅｌｙ）格子整合のとれた１又は複数の材料から形成され得るようにすることが望ましいこともある。従って、いくつかの場合において、半導体層２１０は、ＩＣ３００の上に形成されるヘテロエピタキシャル層とみなされ得、ＩＣ３００ａがもたらされる。半導体層２１０のための複数の他の好適な材料は、所与の用途に依存し、当該開示に照らせば明らかであろう。
また、半導体層２１０は、任意の適切な技術（又は複数の技術の組み合わせ）を使用してＩＣ３００の上に形成され得る。例えば、いくつかの実施形態によると、半導体層２１０は、有機金属気相成長法（ＭＯＣＶＤ）などの化学気相成長（ＣＶＤ）プロセス、及び／又は、分子線エピタキシ（ＭＢＥ）又は有機金属気相エピタキシ（ＭＯＶＰＥ）などのエピタキシプロセスを使用してＩＣ３００の上に形成され得る。半導体層２１０を形成するための複数の他の好適な技術は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
更に、半導体層２１０には任意の所望の厚さが設けられ得る。例えば、いくつかの場合において、半導体層２１０は、約５０−２００ｎｍ（例えば、約１００±３０ｎｍ、又は約５０−２００ｎｍの範囲の任意の他の副範囲）の範囲の厚さを有し得る。いくつかの場合において、半導体層２１０は、酸化物層２０８'の厚さ（例えば、酸化物層２０４と酸化物層１１４'との組み合わせられた厚さ）にほぼ等しい厚さを有し得る。いくつかの例において、半導体層２１０の上側表面は、半導体層１０８''の上側表面の高さにある、又はそれより下にあり得る。いくつかの場合において、半導体層２１０は、例えば下にある基板２０２によって提供されるトポグラフィの上において実質的に均一な厚さを有し得る。いくつかの例において、半導体層２１０は、そのようなトポグラフィの上に実質的にコンフォーマルな層として提供され得る。半導体層２１０の複数の他の好適な寸法は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
いくつかの実施形態によると、例えば、図９ＡのＩＣ３００ａの一部の拡大図である図９Ａ−１から分かるように、結果として得られたＩＣ３００ａは、実質的に平坦な上側表面を示し得、酸化物層２０８'内に埋め込まれる複数の結晶性ファセットエッジ１１２''を有する不整合な半導体層１０８''を含む。当該酸化物層２０８'は、同様に半導体層２１０内に埋め込まれる。いくつかの実施形態によると、１又は複数の追加の層、及び／又はコンポーネントが、例えば、不整合な半導体層１０８''、酸化物層２０８'、及び／又は半導体層２１０によって、一体となって提供される平坦な表面上に配置され得る。
いくつかの他の実施形態によると、酸化物層２０８をエッチングして酸化物層２０８'を提供した後、図８のＩＣ３００は、基板２０２の更なる形成を受け得、図９Ｂに示されるものなどのＩＣ３００ｂがもたらされる。基板２０２は、任意の適切な技術（又は複数の技術の組み合わせ）を使用して、基板２０２'を提供すべく更なる形成（例えば、ホモエピタキシャル成長）を受け得る。例えば、いくつかの実施形態によると、基板２０２'は、化学気相成長（ＣＶＤ）プロセス及び／又は分子線エピタキシ（ＭＢＥ）プロセスを使用して形成され得る。基板２０２'を提供するための基板２０２の更なる形成のための複数の他の好適な技術は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
また、基板２０２'は任意の所望の厚さに形成され得る。例えば、いくつかの実施形態において、基板２０２'は酸化物層２０８'の厚さ（例えば、酸化物層２０４と酸化物層１１４'との組み合わせられた厚さ）にほぼ等しい厚さを有し得る。いくつかの例において、基板２０２'の上側表面は、半導体層１０８''の上側表面の高さにある、又はそれより下にあり得る。いくつかの例において、基板２０２'は、実質的に均一な厚さを有し得る。基板２０２'の複数の他の好適な寸法は、所与の用途に依存し、それらは当該開示に照らせば明らかであろう。
例えば、図９ＢのＩＣ３００ｂの一部の拡大図である図９Ｂ−１から分かるように、いくつかの実施形態によると、結果として得られたＩＣ３００ｂは、実質的に平坦な上側表面を示し得、酸化物層２０８'内に埋め込まれる複数の結晶性ファセットエッジ１１２''を有する不整合な半導体層１０８''を含む。当該酸化物層２０８'は、同様に基板２０２'内に埋め込まれる。いくつかの実施形態によると、１又は複数の追加の層、及び／又はコンポーネントが、例えば、不整合な半導体層１０８''、酸化物層２０８'、及び／又は基板２０２'によって、一体となって提供される平坦な表面上に配置され得る。
システムの例
図１０は、一例示的実施形態による複数の開示された技術を使用して形成される複数の集積回路構造又はデバイスで実現されるコンピューティングシステム１０００を示す。図示されるように、コンピューティングシステム１０００はマザーボード１００２を収容する。マザーボード１００２は、限定されないが、プロセッサ１００４及び少なくとも１つの通信チップ１００６を含むいくつかの構成要素を含む。それらの各々は、マザーボード１００２に物理的に、且つ電気的に接続されるか、さもなければマザーボード１００２に統合され得る。理解される通り、マザーボード１００２は、例えば、メインボード、メインボードに取り付けられるドーターボード、又はシステム１０００のただ１つのボード等の、任意のプリント回路基板であり得る。その複数の用途に応じて、コンピューティングシステム１０００は、マザーボード１００２に物理的に且つ電気的に接続されてもされなくてもよい１又は複数の他の構成要素を含み得る。これらの他の構成要素は、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル・バーサタイル・ディスク（ＤＶＤ）等の）大容量記憶装置を含み得る。コンピューティングシステム１０００に含まれる複数の構成要素のうちの任意のものは、一例示的実施形態による複数の開示された技術を使用して形成される１又は複数の集積回路構造又はデバイスを含み得る。いくつかの実施形態において、複数の機能は、１又は複数のチップの中に統合され得る（例えば、通信チップ１００６がプロセッサ１００４の一部であるか、さもなければそれに統合され得ることに留意されたい）。
通信チップ１００６は、コンピューティングシステム１０００との間のデータ転送のための無線通信を可能にする。「無線」という用語及びその複数の派生語は、非固体媒体を介して、変調電磁放射を使用することによってデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャネル等を記述するために使用され得る。当該用語は、複数の関連付けられるデバイスがいかなる有線も含まないことを暗示するものではないが、いくつかの実施形態においては、含まないこともある。通信チップ１００６は、限定されないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１系）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６系）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるあらゆる他の無線プロトコルを含むいくつかの無線基準又はプロトコルのうち何れかを実装し得る。コンピューティングシステム１０００は複数の通信チップ１００６を含み得る。例えば、第１の通信チップ１００６は、Ｗｉ−Ｆｉ（登録商標）及びＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離無線通信専用であり得、第２の通信チップ１００６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ，ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯなどの長距離無線通信専用であり得る。
コンピューティングシステム１０００のプロセッサ１００４は、プロセッサ１００４内にパッケージ化される集積回路ダイを含み得る。いくつかの実施形態において、プロセッサの集積回路ダイは、本明細書において様々に記載されるような複数の開示された技術を使用して形成される１又は複数の集積回路構造又はデバイスで実現されるオンボード回路を含む。「プロセッサ」という用語は、例えば、複数のレジスタ及び／又はメモリからの電子データを処理して、その電子データを複数のレジスタ及び／又はメモリに格納され得る他の電子データへと変換する任意のデバイス又はデバイスの一部を指し得る。
通信チップ１００６もまた、通信チップ１００６内にパッケージ化される集積回路ダイを含み得る。いくつかのそのような例示的実施形態によると、通信チップの集積回路ダイは、本明細書において記載されるような複数の開示された技術を使用して形成される１又は複数の集積回路構造又はデバイスを含む。当該開示に照らせば理解される通り、マルチスタンダードの無線機能が、プロセッサ１００４の中に直接統合され得る（例えば、別個の複数の通信チップを有するのではなく、あらゆるチップ１００６の機能が、プロセッサ１００４の中に統合される）ことに留意されたい。更に、プロセッサ１００４は、そのような無線機能を有するチップセットであり得ることに留意されたい。要するに、任意の数のプロセッサ１００４及び／又は通信チップ１００６が使用され得る。同様に、任意の１つのチップ、又はチップセットは、その中に統合される複数の機能を有し得る。
様々な実装において、コンピューティングデバイス１０００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー、デジタルビデオレコーダ、又はデータを処理する、又は、本明細書において様々に記載されるような複数の開示された技術を使用して形成される１又は複数の集積回路構造又はデバイスを用いる任意の他の電子デバイスであり得る。
更なる例示的実施形態
以下の複数の例は更なる複数の実施形態に関する。それらから、多数の変形及び構成が明らかになるであろう。
例１は、基板と、基板の一部の上に形成される酸化物構造と、酸化物構造上に形成され、酸化物構造の上側表面内に埋め込まれる格子不整合の半導体構造とを含む集積回路であり、当該格子不整合の半導体構造は複数の結晶性ファセットエッジを含む。
例２は、例１及び３−１３のうち何れかの主題を含み、半導体構造及び酸化物構造は、一体となって平坦な表面を提供し、追加の層及び／又はコンポーネントがその上に配置され得る。
例３は、例１−２、４−６及び９−１３のうち何れかの主題を含み、基板上に形成され、酸化物構造の１又は複数の側壁を少なくとも部分的に覆う半導体材料の層を更に含む。
例４は、例３の主題を含み、半導体層はシリコンゲルマニウム（ＳｉＧｅ）を備える。
例５は、例３の主題を含み、半導体層は約５０−２００ｎｍの範囲の厚さを有する。
例６は、例３の主題を含み、半導体構造、酸化物構造、及び半導体層は、一体となって平坦な表面を提供し、追加の層及び／又はコンポーネントがその上に配置され得る。
例７は、例１−２及び８−１３のうち何れかの主題を含み、基板は、酸化物構造の１又は複数の側壁を少なくとも部分的に覆う。
例８は、例７の主題を含み、半導体構造、酸化物構造、及び基板は、一体となって平坦な表面を提供し、追加の層及び／又はコンポーネントがその上に配置され得る。
例９は、例１−８及び１０−１３のうち何れかの主題を含み、半導体構造は、約１００−２５０ｎｍの範囲の厚さを有し、酸化物構造は、約５０−２００ｎｍの範囲の高さを有する。
例１０は、例１−９及び１１−１３のうち何れかの主題を含み、半導体構造は、転位欠陥を全く含まない。
例１１は、例１−１０及び１２−１３のうち何れかの主題を含み、基板は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、サファイア（Ａｌ２Ｏ３）、及び／又は誘電材料のうちの少なくとも１つを備える。
例１２は、例１−１１及び１３のうち何れかの主題を含み、半導体構造は、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化ガリウムインジウム（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）、及び／又はリン化インジウム（ＩｎＰ）のうちの少なくとも１つを備える。
例１３は、例１−１２のうち何れかの主題を含み、酸化物構造は、二酸化シリコン（ＳｉＯ２）及び／又は酸化アルミニウム（Ａｌ２Ｏ３）のうちの少なくとも１つを備える。
例１４は、集積回路を形成する方法である。当該方法は、第１の基板の上に第１の半導体層を形成する段階と、第１の半導体層の一部を第１の基板から第２の基板に移動させる段階と、を含み、当該第１の半導体層は第１の基板とは格子不整合であり、第１の半導体層の移動させられた部分は、複数の結晶性ファセットエッジを含む。
例１５は、例１４及び１６−２２のうち何れかの主題を含み、第１の半導体層の移動させられた部分は、第２の基板の一部の上に形成される酸化物構造の対応する量内に埋め込まれる１又は複数の島状半導体構造を備える。
例１６は、例１５の主題を含み、複数の島状半導体構造及びその対応する酸化物構造のうちの少なくとも１つは、一体となって平坦な表面を提供し、追加の層及び／又はコンポーネントがその上に配置され得る。
例１７は、例１４−１６及び１８−２２のうち何れかの主題を含み、第１の基板の上に第１の半導体層を形成する段階は、ヘテロエピタキシプロセス（ｈｅｔｅｒｏｅｐｉｔａｘｙ ｐｒｏｃｅｓｓ）を使用して、第１の基板の上に形成される誘電体層の中にパターン化される１又は複数の開口部内の第１の基板上に第１の半導体層を成長させる段階と、エピタキシャル・ラテラル・オーバーグロース（ＥＬＯ）プロセスを使用して、誘電体層の上側表面の少なくとも一部の上に第１の半導体層を更に成長させる段階と、を含む。
例１８は、例１７の主題を含み、誘電体層の中にパターン化される１又は複数の開口部は、第１の基板の、格子不整合の第１の半導体層との界面から発生する複数の転位欠陥のアスペクト比トラッピング（ＡＲＴ）を提供する高さ対幅のアスペクト比を有する。
例１９は、例１４−１８及び２０−２２のうち何れかの主題を含み、第１の半導体層の一部を第１の基板から第２の基板へと移動させる段階は、水素（Ｈ）を利用した層剥離を実行する段階を含む。
例２０は、例１４−１９及び２２のうち何れかの主題を含み、ヘテロエピタキシプロセスを使用して、第２の基板上に第２の半導体層を形成する段階を更に含む。
例２１は、例１４−１９及び２２のうち何れかの主題を含み、第２の基板を更に形成するホモエピタキシプロセス（ｈｏｍｏｅｐｉｔａｘｙ ｐｒｏｃｅｓｓ）を使用する段階を更に含む。
例２２は、例１４−２１のうち何れかの主題を含む方法を使用して形成される集積回路である。
例２３は、集積回路を形成する方法である。当該方法は、第１の基板の上に誘電体層を形成し、誘電体層の中に１又は複数の開口部をパターン化する段階と、第１の基板及びパターン化された誘電体層の上に、第１の基板とは格子不整合な第１の半導体層を形成する段階と、第１の半導体層を平坦化する段階と、平坦化された第１の半導体層及びパターン化された誘電体層によって提供されるトポグラフィの上に第１の酸化物層を形成する段階と、第１の酸化物層を第２の基板の上に形成される第２の酸化物層と接合させる段階と、結果として得られた接合させられた酸化物層及び平坦化された第１の半導体層の各々のうちの少なくとも一部を第２の基板に移動させる段階と、接合させられた酸化物層及び第１の半導体層の複数の移動させられた部分を平坦化する段階と、下にある第２の基板の上側表面を露出させるべく、結果として得られた平坦化され接合させられた酸化物層をエッチングする段階と、を含む。
例２４は、例２３及び２５−４２のうち何れかの主題を含み、誘電体層は、窒化シリコン（Ｓｉ３Ｎ４）、二酸化シリコン（ＳｉＯ２）、及び／又は酸化アルミニウム（Ａｌ２Ｏ３）のうちの少なくとも１つを備える。
例２５は、例２３−２４及び２６−４２のうち何れかの主題を含み、誘電体層は約１００−５００ｎｍの範囲の厚さを有する。
例２６は、例２３−２５及び２７−４２のうち何れかの主題を含み、誘電体層の中にパターン化される１又は複数の開口部は、第１の基板の、格子不整合の第１の半導体層との界面から発生する複数の転位欠陥のアスペクト比トラッピング（ＡＲＴ）を提供する高さ対幅のアスペクト比を有する。
例２７は、例２３−２６及び２８−４２のうち何れかの主題を含み、誘電体層の中にパターン化される１又は複数の開口部は、約２：１から５：１の範囲の高さ対幅のアスペクト比を有する。
例２８は、例２３−２７及び２９−４２のうち何れかの主題を含み、第１の基板は、シリコン（Ｓｉ）及び／又はシリコンゲルマニウム（ＳｉＧｅ）のうちの少なくとも１つを備える。
例２９は、例２３−２８及び３０−４２のうち何れかの主題を含み、第１の半導体層は、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化ガリウムインジウム（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）、及び／又はリン化インジウム（ＩｎＰ）のうちの少なくとも１つを備える。
例３０は、例２３−２９及び３１−４２のうち何れかの主題を含み、第１の基板及びパターン化された誘電体層の上に第１の半導体層を形成する段階は、ヘテロエピタキシプロセスを使用して、誘電体層の中にパターン化される１又は複数の開口部内の第１の基板上に第１の半導体層を成長させる段階と、エピタキシャル・ラテラル・オーバーグロース（ＥＬＯ）プロセスを使用して、パターン化された誘電体層の上側表面の少なくとも一部の上に第１の半導体層を更に成長させる段階とを含む。
例３１は、例２３−３０及び３２−４２のうち何れかの主題を含み、平坦化後、第１の半導体層の移動させられた部分は、約１００−２５０ｎｍの範囲の厚さを有する。
例３２は、例２３−３１及び３３−４２のうち何れかの主題を含み、第１の酸化物層及び／又は第２の酸化物層のうちの少なくとも１つは、二酸化シリコン（ＳｉＯ２）及び／又は酸化アルミニウム（Ａｌ２Ｏ３）のうちの少なくとも１つを備える。
例３３は、例２３−３２及び３４−４２のうち何れかの主題を含み、第１の酸化物層を第２の酸化物層と接合させる段階は、約３５０−４００℃の範囲の温度で集積回路を熱処理する段階を含む。
例３４は、例２３−３３及び３５−４２のうち何れかの主題を含み、接合させられた酸化物層及び平坦化された第１の半導体層の各々のうちの少なくとも一部を第２の基板に移動させる段階は、平坦化された第１の半導体層内に水素（Ｈ＋）イオンを注入する段階と、約３５０−４００℃の範囲の温度で水素を利用した層剥離を実行する段階と、を含む。
例３５は、例３４の主題を含み、Ｈ＋イオンを注入する段階は、約５×１０１６Ｈ＋イオン／ｃｍ２から３×１０１７Ｈ＋イオン／ｃｍ２の範囲の注入量を使用して実行される。
例３６は、例３４の主題を含み、Ｈ＋イオンを注入する段階は、約３０−１００ｋｅＶの範囲の注入エネルギーを使用して実行される。
例３７は、例２３−３６、３８及び４０−４２のうち何れかの主題を含み、第２の基板上で第２の半導体層をヘテロエピタキシャル成長させる段階を更に含む。
例３８は、例３７の主題を含み、第２の半導体層はシリコンゲルマニウム（ＳｉＧｅ）を備える。
例３９は、例２３−３６及び４０−４２のうち何れかの主題を含み、第２の基板をホモエピタキシャル成長させる段階を更に含む。
例４０は、例２３−３９及び４１−４２のうち何れかの主題を含み、第２の基板は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、サファイア（Ａｌ２Ｏ３）、及び／又は誘電材料のうちの少なくとも１つを備える。
例４１は、例２３−４０のうち何れかの主題を含む方法を使用して形成されるｐ型金属酸化膜半導体（ＰＭＯＳ）デバイスである。
例４２は、例２３−４０のうち何れかの主題を含む方法を使用して形成されるｎ型金属酸化膜半導体（ＮＭＯＳ）デバイスである。
複数の例示的実施形態の上述の説明は、説明及び記載の目的で提示されてきた。網羅的であること、又は、本開示を、開示された正確な複数の形態に限定することは意図されない。当該開示に照らせば、多くの変形及び変更が可能である。本開示の範囲は、この詳細な説明によってではなく、むしろそれに添付される特許請求の範囲によって限定されることが意図される。本出願に対して優先権を主張する今後なされる複数の出願は、開示された主題を異なる態様で特許請求し得、概して、本明細書において様々に開示された、さもなければ例示された１又は複数の限定の任意の組を含み得る。

Claims (25)

  1. 基板と、
    前記基板の一部の上に形成される酸化物構造と、
    前記酸化物構造上に形成され、前記酸化物構造の上側表面内に埋め込まれる格子不整合の半導体構造と、を備え、前記格子不整合の半導体構造は複数の結晶性ファセットエッジを含む
    集積回路。
  2. 前記半導体構造及び前記酸化物構造は、一体となって、追加の層及び／又はコンポーネントが配置され得る平坦な表面を提供する
    請求項１に記載の集積回路。
  3. 前記基板上に形成され、前記酸化物構造の１又は複数の側壁を少なくとも部分的に覆う半導体材料の層を更に備える
    請求項１に記載の集積回路。
  4. 前記半導体構造、前記酸化物構造、及び前記半導体層は、一体となって、追加の層及び／又はコンポーネントが配置され得る平坦な表面を提供する
    請求項３に記載の集積回路。
  5. 前記基板は、少なくとも部分的に前記酸化物構造の１又は複数の側壁を覆う
    請求項１に記載の集積回路。
  6. 前記半導体構造、前記酸化物構造、及び前記基板は、一体となって、追加の層及び／又はコンポーネントが配置され得る平坦な表面を提供する
    請求項５に記載の集積回路。
  7. 前記半導体構造は、転位欠陥を全く含まない
    請求項１から６の何れか一項に記載の集積回路。
  8. 前記基板は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、サファイア（Ａｌ２Ｏ３）、及び／又は誘電材料のうちの少なくとも１つを備える
    請求項１から６の何れか一項に記載の集積回路。
  9. 前記半導体構造は、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、ヒ化ガリウムインジウム（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）、及び／又はリン化インジウム（ＩｎＰ）のうちの少なくとも１つを備える
    請求項１から６の何れか一項に記載の集積回路。
  10. 前記酸化物構造は、二酸化シリコン（ＳｉＯ２）及び／又は酸化アルミニウム（Ａｌ２Ｏ３）のうちの少なくとも１つを備える
    請求項１から６の何れか一項に記載の集積回路。
  11. 集積回路を形成する方法であって、
    第１の基板の上に第１の半導体層を形成する段階と、
    前記第１の半導体層の一部を前記第１の基板から第２の基板へと移動させる段階と、を備え、
    前記第１の半導体層は前記第１の基板とは格子不整合であり、
    前記第１の半導体層の前記移動させられた部分は、複数の結晶性ファセットエッジを含む、
    方法。
  12. 前記第１の基板の上に前記第１の半導体層を形成する段階は、
    ヘテロエピタキシプロセスを使用して、前記第１の基板の上に形成される誘電体層の中にパターン化される１又は複数の開口部内の前記第１の基板上に前記第１の半導体層を成長させる段階と、
    エピタキシャル・ラテラル・オーバーグロース（ＥＬＯ）プロセスを使用して、前記誘電体層の上側表面の少なくとも一部の上に前記第１の半導体層を更に成長させる段階と、を有する
    請求項１１に記載の方法。
  13. 前記誘電体層の中にパターン化される前記１又は複数の開口部は、前記第１の基板の、前記格子不整合の第１の半導体層との界面から発生する複数の転位欠陥のアスペクト比トラッピング（ＡＲＴ）を提供する高さ対幅のアスペクト比を有する
    請求項１２に記載の方法。
  14. ヘテロエピタキシプロセスを使用して、前記第２の基板上に第２の半導体層を形成する段階を更に備える
    請求項１１に記載の方法。
  15. ホモエピタキシプロセスを使用して、前記第２の基板を更に形成する段階を更に備える
    請求項１１に記載の方法。
  16. 集積回路を形成する方法であって、
    第１の基板の上に誘電体層を形成し、前記誘電体層の中に１又は複数の開口部をパターン化する段階と、
    前記第１の基板及び前記パターン化された誘電体層の上に第１の半導体層を形成する段階であって、前記第１の半導体層は前記第１の基板とは格子不整合である、段階と、
    前記第１の半導体層を平坦化する段階と、
    前記平坦化された第１の半導体層及びパターン化された誘電体層によって提供されるトポグラフィの上に第１の酸化物層を形成する段階と、
    前記第１の酸化物層を、第２の基板の上に形成される第２の酸化物層と接合させる段階と、
    結果として得られた前記接合させられた酸化物層、及び、前記平坦化された第１の半導体層の各々のうちの少なくとも一部を前記第２の基板に移動させる段階と、
    前記接合させられた酸化物層及び前記第１の半導体層の複数の前記移動させられた部分を平坦化する段階と、
    下にある前記第２の基板の上側表面を露出させるべく、結果として得られた前記平坦化された接合させられた酸化物層をエッチングする段階と、を備える
    方法。
  17. 前記誘電体層の中にパターン化される前記１又は複数の開口部は、約２：１から５：１の範囲の高さ対幅のアスペクト比を有する
    請求項１６に記載の方法。
  18. 前記第１の基板及び前記パターン化された誘電体層の上に前記第１の半導体層を形成する段階は、
    ヘテロエピタキシプロセスを使用して、前記誘電体層の中にパターン化される前記１又は複数の開口部内の前記第１の基板上に前記第１の半導体層を成長させる段階と、
    エピタキシャル・ラテラル・オーバーグロース（ＥＬＯ）プロセスを使用して、前記パターン化された誘電体層の上側表面の少なくとも一部の上に前記第１の半導体層を更に成長させる段階と、を有する、
    請求項１６に記載の方法。
  19. 前記接合させられた酸化物層及び前記平坦化された第１の半導体層の各々のうちの少なくとも一部を前記第２の基板に移動させる段階は、
    前記平坦化された第１の半導体層内に複数の水素（Ｈ＋）イオンを注入する段階と、
    約３５０−４００℃の範囲の温度で水素を利用した層剥離を実行する段階と、を備える
    請求項１６に記載の方法。
  20. 前記複数のＨ＋イオンを注入する段階は、約５×１０１６Ｈ＋イオン／ｃｍ２から３×１０１７Ｈ＋イオン／ｃｍ２の範囲の注入量を使用して実行される
    請求項１９に記載の方法。
  21. 前記複数のＨ＋イオンを注入する段階は、約３０−１００ｋｅＶの範囲の注入エネルギーを使用して実行される
    請求項１９に記載の方法。
  22. 前記第２の基板上に第２の半導体層をヘテロエピタキシャル成長させる段階
    を更に備える
    請求項１６に記載の方法。
  23. 前記第２の基板をホモエピタキシャル成長させる段階
    を更に備える
    請求項１６に記載の方法。
  24. 請求項１６から２３の何れか一項に記載の方法を使用して形成されるｐ型金属酸化膜半導体（ＰＭＯＳ）デバイス。
  25. 請求項１６から２３の何れか一項に記載の方法を使用して形成されるｎ型金属酸化膜半導体（ＮＭＯＳ）デバイス。
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