JP2017520906A - 貫通ガラスバイアの作製のための接合材料のエッチバックプロセス - Google Patents

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Abstract

ガラス基板にバイアを作製するための方法は複数の孔を有するガラス基板の第1の面をガラスキャリアの第1の面に、接合層を介して、接合する工程を含む。接合層はガラス基板の第1の面とガラスキャリアの第1の面の間の厚さtを有し、ガラス基板の第1の面から複数の孔の内の少なくともいくつかに高さhまで延び込む。方法はガラス基板の複数の穴を通して接合層を深さdまでエッチバックする工程を含む。深さdは厚さtと高さhの和より小さい。方法は複数の穴を導電材料で埋め込む工程並びにガラス基板を接合層及びガラスキャリアから剥離させる工程を含むことができる。

Description

関連出願の説明
本出願は2014年4月30日に出願された米国仮特許出願第61/986370号の米国特許法第119条の下の優先権の恩典を主張する。本明細書は上記仮特許出願の明細書の内容に依存し、上記仮特許出願の明細書の内容はその全体が本明細書に参照として含められる。
本明細書は全般に貫通ガラスバイアの作製に関し、さらに詳しくは、貫通ガラスバイアを作製するために用いられるエッチングプロセスに関する。
貫通基板バイアは物理的な電気回路またはチップの層間の電気的接続を提供する。例えば、三次元積層型集積回路において、貫通基板バイアは垂直方向及び水平方向のいずれの電子コンポーネントの集積化を可能にする。従来、貫通基板バイアにはシリコン基板が用いられる。しかし、ガラスはシリコンより安価であるため、電子デバイスにおいてガラス基板がより多く用いられるようになっている。
ガラスの、低減されるコスト、自在な熱膨張係数及び本質的な絶縁特性が基板としてのガラスの選択を魅力的な選択肢とするが、ガラスの使用はいくつかの課題を提示する。特に、ガラス基板使用の一課題は適当に薄いガラス品の作製プロセス中のハンドリングである。別の課題は、食入口でガラスにクラックを生じずに、またバイアのメタライズに悪影響を与えずに、ガラス基板に高速度で孔を形成することである。
したがって、バイアの製造性を高め、信頼できるメタライズを達成する、貫通ガラスバイアを形成するための別の方法が必要とされている。
一実施形態にしたがえば、基板に複数のバイアを作製するための方法は複数の孔を有する基板の第1の面をキャリアの第1の面に接合層を用いて接合する工程を含む。接合層は基板の第1の面とキャリアの第1に面の間の厚さtを有し、複数の孔の内の少なくともいくつかにガラス基板の第1の面から高さhまで延び込む。方法は基板の複数の孔を通して接合層を深さdまでエッチングする工程も含む。深さdは厚さtと高さhの和より小さい。方法は、複数のバイアを形成するため、複数の孔を材料で埋め込む工程も含む。
別の実施形態において、基板に複数のバイアを作製するための方法は、複数の孔を有する基板の第1の面をキャリアの第1の面に接合する工程、ウエットエッチングプロセスを用い、基板の複数の孔を通して接合層を深さdまでエッチングする工程、基板に複数のバイアを形成するため、複数の穴を導電材料で埋め込む工程、及び複数のバイアを有するガラス基板を接合層及びキャリアから剥離させる工程を含む。基板の第1の面は接合層によってガラスキャリアに接合される。接合層は基板の第1の面とキャリアの第1に面の間の厚さtを有し、深さdは基板の第1の面から測定される。深さdは厚さtより小さい。導電材料は、基板が接合層及びキャリアから剥離されたときに導電材料が基板の第1の面から突き出すように深さdまで接合層に延び込む。
別の実施形態において、基板に複数のバイアを作製するための方法は、複数の孔を有する基板の第1の面をキャリアの第1の面に接合層を介して接合する工程、ドライエッチングプロセスを用いて接合層を深さdまでエッチングする工程、基板に複数のバイアを形成するため、複数の穴を導電材料で埋め込む工程、及び複数のバイアを有する基板を接合層及びキャリアから剥離させる工程を含む。接合層は基板の第1の面とキャリアの第1の面の間の厚さtを有する。深さdは基板の第1の面から測定され、厚さtに等しい。キャリアの第1の面はドライエッチングプロセスに対するストップ層である。基板が接合層及びキャリアから剥離されると、導電材料は基板の第1の表面から長さlで延びるピラーを形成し、長さlは接合層の厚さtに等しい。
さらなる特徴及び利点は以下の詳細な説明に述べられ、ある程度は、当業者にはその説明から容易に明らかであろうし、あるいは、以下の詳細な説明及び特許請求の範囲を、また添付図面も、含む本明細書に説明される実施形態を実践することによって認められるであろう。
上記の全般的説明及び以下の詳細な説明がいずれも、様々な実施形態を説明し、特許請求される主題の本質及び特質を理解するための概要または枠組みの提供が目的とされていることは当然である。添付図面は様々な実施形態のさらに深い理解を提供するために含められ、本明細書に組み入れられて本明細書の一部をなす。図面は本明細書に説明される様々な実施形態を示し、記述とともに、特許請求される主題の原理及び動作の説明に役立つ。
図1は、1つ以上の実施形態にしたがう、接合層を介してガラスキャリアに接合された複数の孔を有するガラス基板を簡略に示す。 図2は、1つ以上の実施形態にしたがう、図1に示されたガラス基板の複数の穴を通して接合層をエッチバックするプロセスの断面を簡略に示す。 図3Aは、1つ以上の実施形態にしたがう、ガラス基板の複数の孔内の接合層の遠位面の高さhに等しい深さdまで接合層をエッチバックするプロセスの断面を簡略に示す。 図3Bは、1つ以上の実施形態にしたがう、接合層に長さlで延び込む深さdまで接合層をエッチバックするプロセスの断面を簡略に示す。 図3Cは、1つ以上の実施形態にしたがう、ガラス基板の複数の孔内の接合層の遠位面の高さhと接合層内への長さlの和に等しい深さdまで接合層をエッチバックするプロセスの断面を簡略に示す。 図4Aは、1つ以上の実施形態にしたがう、導電材料がキノコ形状を有する複数のバイアを形成する金属埋込プロセスの断面を簡略に示す。 図4Bは、1つ以上の実施形態にしたがう、導電材料がピラー形状を有する複数のバイアを形成する金属埋込プロセスの断面を簡略に示す。 図4Cは、1つ以上の実施形態にしたがう、導電材料がピラー形状を有する複数のバイアを形成する金属埋込プロセスの断面を簡略に示す。 図5Aは図4Aに示される実施形態にしたがう複数のキノコ形バイアを有するガラス基板の剥離プロセスの断面を簡略に示す。 図5Bは図4Bに示される実施形態にしたがう複数のピラー形バイアを有するガラス基板の剥離プロセスの断面を簡略に示す。 図5Cは図4Cに示される実施形態にしたがう複数のピラー形バイアを有するガラス基板の剥離プロセスの断面を簡略に示す。
それらの例が添付図面に示される様々な実施形態をここで詳細に参照する。可能であれば必ず、同じ参照数字が図面全体を通して同じかまたは同様の要素を指して用いられる。本開示の方法に用いられるコンポーネントの一実施形態が図1に示され、全体を通して参照数字100で指定される。コンポーネントには一般に、接合層を介してガラスキャリアに接合された、複数の孔を有するガラス基板を含めることができる。接合層は複数の穴を通してエッチングして導電材料で埋め込むことができ、ガラス基板はガラスキャリアから剥離させることができる。
本開示の方法は、ガラス基板のハンドリングにともなう課題にもかかわらず、ガラス基板における貫通ガラスバイアの作製を可能にする。例えば、ガラス基板をガラスキャリアに接合することによって、薄いガラス基板のハンドリングにともなう課題を軽減することができる。さらに、様々な実施形態は既存の半導体プロセス及びプロセスフローを活用でき、同時に一層有効なメタライズを得ることができる。
図1に示される実施形態において、複数の孔104を有するガラス基板102が接合層108を介してガラスキャリア106に接合されている。ガラス基板102は、例えば三次元チップ内の電気接続を提供するためのインタポーザとして、用いることができる。ガラス基板102は第1の面110及び、第1の面と表裏をなす、第2の面112を有する。同様に、ガラスキャリア106は第1の面114及び、第1の面114と表裏をなす、第2の面116を有する。ガラスキャリア106は、製造業者の既存の製造プロセスまたは設備を変えずに、製造業者がガラス基板の厚さを減じることを可能にすることができる。ガラス基板102内にバイアが形成された後、ガラス基板102はガラスキャリア106から分離され、ガラスキャリア106は廃棄されるかまたは以降のガラス基板のハンドリングにおいて再使用され得る。ガラス基板102の第1の面110はガラスキャリア106の第1の面114から接合層108の厚さtだけ隔てられる。
ガラス基板102の組成及び寸法は特に限定されず、ガラス基板102の最終用途に基づいて選ばれる。ガラス基板102は、例えば、コーニング社(Corning, Inc.)で製造されるEagle XGガラスまたは製品コード2318ガラス、あるいは同様のガラスとすることができる。さらに、ガラス基板102は直径が、例えば、4インチ(101.6mm)、6インチ(152.4mm)、8インチ(203.2mm)または12インチ(304.8mm)のウエハ形状にあることができる。あるいは、ガラス基板102はその最終用途に適するいずれかの寸法を有する形状にあることができる。ガラス基板102の厚さもその最終用途に依存して変わり得る。例えば、ガラス基板102は約30μm〜約1000μm、約40μm〜約500μm、約50μm〜約200μmまたは約100μmの厚さを有することができる。様々な実施形態において、ガラス基板102は約100μm以下の厚さを有する。いくつかの実施形態において、ガラス基板102は100μmより薄い厚さを有する。適するいずれの厚さのガラス基板も用い得ることは当然である。
いずれか適する方法によって複数の孔104をガラス基板102に形成することができる。例えば、様々な実施形態において、複数の孔104はパルスレーザビームを用いてガラス基板102に孔開けされる。レーザビームは、約355nmの波長で発光する周波数3逓倍ネオジムドープオルトバナジン酸イットリウム(Nd:YVO)レーザである紫外(UV)レーザビームのような、犠牲カバー層及びガラス基板102を孔開けすることができる光特性を有するいずれかのレーザビームとすることができる。レーザビームは、ガラス基板102に複数の孔104のそれぞれを形成するため、あらかじめ定められた位置においてパルス化することができる。複数の孔は、いくつかの実施形態において、機械加工することもできる。
図1に示されるように、ガラス基板102はガラスキャリア106に接合される。ガラス基板102及びガラスキャリア106は様々な接着材料を用いて接合することができ、接着材料は、UV硬化性接着剤であってもなくても差し支えない、接着剤とすることができる。接合層は、TOK社、BS社、3M社またはデュポン(DuPont)社から市販されている、3M UV硬化性接着剤LC-3200、3M UV硬化性接着剤LC-4200または3M UV硬化性接着剤LC-5200を含むがこれらには限定されない、接着剤とすることができる。様々な実施形態において、接着剤はガラス基板102の第1の面110とガラスキャリア106の第1の面114の一方に、またはいずれにも、塗布される。ガラス基板102の第1の面110がガラスキャリア106の第1の面114と接触させられる。例えば、接着剤層はガラス基板102の第1の面110とガラスキャリア106の第1の面114の一方に、またはいずれにも、スピン塗布することができる。接合層108を介してガラス基板102とガラスキャリア106を接合するため、ガラス基板102及びガラスキャリア106に圧力及び/または熱を印加することができる。
様々な実施形態において、接合中のガラス基板102及びガラスキャリア106への圧力の印加は、複数の孔104の少なくともいくつかへの接合層108の延び込みをおこさせ、接着剤プラグ118が形成される。図1に示されるように、接着剤プラグ118は複数の孔104に、ガラス基板102の第1の面110から接着剤プラグ118の遠位面120まで測定した、高さhまで延び込む。したがって、接合層108は、ガラス基板102の第1の面110とガラスキャリア106の第1の面114の間の厚さt及び、接着剤プラグ118の遠位面120からガラスキャリア106の第1の面114までを測定した、t+hの厚さを有することができる。
ガラス基板102がガラスキャリア106に接合された後、エッチバックプロセスが接着剤プラグ118を除去するために用いられる。複数の孔104内からの接着剤プラグ118の除去は、複数の穴が導電材料で埋め込まれるときに、導電材料が孔の内面を滑らかにかつ完全に被覆し、よってガラス基板の両側の層間の有効な接続を形成できるように、樹脂及びガラス繊維状粒子を除去することで、複数の孔104の形状をさらに整えるに役立つ。
図2に示されるように、エッチャント200がガラス基板102の第2の面112から複数の孔104を通して導入される。エッチングプロセスは特に限定されず、ウエットエッチングプロセスまたはドライエッチングプロセスを含むことができる。
様々な実施形態において、ウエットエッチングプロセスが接合層108をエッチバックするために用いられる。そのような実施形態において、エッチャント200はエッチング液とすることができる。接合層108は複数の孔104を通してエッチング液にさらされ得る。ガラス基板102はエッチングプロセスに対するハードマスクとして機能する。例えば、それぞれの接着剤プラグ118及び接着剤プラグ118からガラスキャリア106の第1の面114まで延びる接合層108の領域はエッチャント200にさらされ得るが、孔が無い、ガラス基板102の第1の面110とガラスキャリア106の第1の面114の間の接合層108の領域はエッチャント200にさらされ得ない。したがって、接合層108の、複数の孔104に延び込んで(接着剤プラグ118を構成して)いる領域及び接着剤プラグ118とガラスキャリア106の第1の面114の間の領域はエッチングされて除去されるが、接合層108の他の領域はそのまま残る。
エッチング液は、フッ化水素酸、フッ化アンモニウム、硝酸、酢酸、アセトンまたはこれらの組合せの内の少なくとも1つを含むことができるが、これらには限定されない。様々な実施形態において、エッチング液は、緩衝酸化物エッチ(すなわち、BOE)、バッファードフッ酸(すなわち、BHF)またはアセトンを含むことができる。接合層内の特定の接着材料並びにガラス基板102及びガラスキャリア106の特定のガラス組成に依存して、別のエッチング液を用いることができる。特に、適するエッチング液は接合層108とガラス基板102及びガラスキャリア106の間で高い選択性を有する。エッチング液はガラス基板102上にスプレーすることができ、あるいはコンポーネント100をエッチング液に浸漬することができる。
別の実施形態において、接合層108をエッチバックするため、ドライエッチングプロセスが用いられる。そのような実施形態においては、Oまたはアルゴンを含有するガスから発生されるプラズマを用いて接合層108をエッチバックするため、プラズマエッチャを用いることができる。他のドライエッチングプロセスを用いることができる。ドライエッチングプロセスは時間で制御することができ、あるいはエッチングがガラスキャリア106に到達したときに停止させることができる。
エッチングがウエットエッチングプロセスまたはドライエッチングプロセスのいずれで実施されるかにかかわらず、複数の孔104内部の接合層108は、図2に示されるように、接着剤プラグ118が除去されるように接着剤プラグ118の遠位面120からエッチバックされていく。エッチングプロセスの所要時間に制限は無く、エッチングレート及び所望のエッチバック深さに基づいて決定され得る。
図3A〜3Cに示されるように、様々な実施形態において、接合層108は複数の孔104を通して深さdまでエッチバックされる。本明細書に用いられるように、深さdは、接着剤プラグ118の遠位面120から測定した、接合層108内への深さ(例えば、高さhと厚さtの少なくとも一部との和)を表す。例えば、エッチバックプロセスが接着剤プラグ118を構成している接着剤だけをエッチバックするために用いられ、ガラス基板102の第1の面110から先の接合層108の接着材料はエッチングしない場合、深さdは、図3Aに示されるように、接着剤プラグ118の高さhに等しい。接合層108が複数の孔104に延び込んでいない場合のような、いくつかの実施形態において、深さdは、図3Bに示されるように、接合層108の厚さt以下である。エッチバックプロセスが接着剤プラグ118をエッチバックし、さらに接合層108の厚さtにかけて少なくともある程度エッチングするために用いられる場合、深さdは、図3Cに示されるように、高さhと厚さtの一部の和に等しい。様々な実施形態において、長さlは、ガラス基板102の第1の面110から測定した、エッチングが接合層108に延び込む長さを表す。例えば、図3Bにおいては接着剤プラグが無い(例えば、高さhがゼロに等しい)から、長さlは深さdに等しい。図3Cにおいて、長さlは深さdと高さhの間の差に等しい。したがって、深さdは、もしあれば接着剤プラグの高さhと、長さlの和に等しい。
エッチングプロセスが完了すると、複数の孔104は導電材料で埋め込まれる。導電材料は、限定ではなく例として、銅、銀、アルミニウム、ニッケル、これらの合金及びこれらの組合せとすることができる。いくつかの実施形態において、複数の孔104は、銅合金のような、銅含有材料で埋め込まれる。
埋込プロセスは、フローソルダリングプロセス、複数の孔へのハンダペーストの物理的押込み、真空ソルダ法あるいは技術上既知であるかまたは用いられるその他いずれかの金属埋込法を含む、いずれか適する金属埋込プロセスとすることができる。いくつかの実施形態において、物理的気相成長(PVD、またはスパッタリング)プロセスまたは化学的気相成長プロセスを、複数の孔104を導電材料で埋め込む前に導電層を形成するため、複数の孔104の内壁を導電材料で被覆するために用いることができる。別の実施形態において、導電層の被着には無電解メッキプロセスまたは電解メッキプロセスを含めることができる。そのような実施形態においては、導電材料をメッキする前に、複数の孔104の内壁上にシード層を形成することができる。例えば、シード層を被着し、続いて、複数の孔104の内壁上に導電層を形成するために銅被着プロセスを実施することができる。いくつかの埋込プロセスは複数の孔104の埋込に先立つ導電層の形成を含み得るが、いくつかの実施形態において導電層の形成は必要ではないことがあり得る。例えば、複数の孔104の埋込に真空法が用いられる場合、導電層のメッキは排除され得る。
図4A〜4Cは導電材料による複数の孔104の埋込プロセスの断面を簡略に示す。複数の孔104が導電材料で埋め込まれるときに、導電材料は、エッチバックされた接合層108の領域及び複数の孔104を完全に埋め込むことができる。導電材料の少なくとも一部はガラス基板102の第1の面110から突き出し、接合層108に長さlまで延び込んで、ガラス基板102に複数のバイア400を形成することができる。図4Aに示されるように、いくつかの実施形態においては、ウエットエッチングプロセスが用いられる場合のように、エッチングプロセスによって形成されたキノコ形空隙を導電材料が埋め込むことができ、よってバイア400はガラス基板102の第1の面110から突き出す導電材料部分を有する。
図4B及び4Cに示される実施形態のような、別の実施形態において、エッチングプロセスは一方向性の空隙を形成することができる。例えば、ドライエッチングプロセスが用いられる場合、接合層を単方向にエッチングすることができ、よって空隙が横方向にガラス基板102の第1の面の先まで広がることはないであろう。したがって、導電材料はピラー形空隙の形になることができ、その結果、図4B及び4Cに示されるように、ピラー形バイア400が形成される。言い換えれば、バイア400はガラス基板102の第1の面に実質的に垂直な方向にガラス基板102の第1の面110から延びる実質的に平行な側面を有する円筒形状を有することができる。ドライエッチングプロセスがガラスキャリア106の第1の面114をストップ層として利用する実施形態において、接合層108は接合層108の厚さtに等しい長さlまでエッチングされ、ピラー形バイア400は、図4Bに示されるように、ガラス基板102の第1の面110から長さlで延びることができる。ドライエッチングプロセスが時間で制御される場合、接合層108は接合層108内に長さlまでエッチバックされ、ここで長さlは接合層108の厚さtより小さく、ピラー形バイア400は、図4Cに示されるように、ガラス基板102の第1の面110から長さlで延びることができる。
複数の孔104が導電材料400で埋め込まれると、ガラス基板102を、図5A〜5Cに示されるように、接合層108及びガラスキャリア106から剥離させることができる。剥離はいずれか適するプロセスを用いて実施することができる。例えば、接合層108がUV硬化性接着剤を含む実施形態において、レーザを用いて接着剤とガラス基板102の間の接合を破壊することができる。接合層108をガラス基板102から分離するため、別のレーザ法及びベーキング法を用いることができる。あるいはまたはさらに、レーザを用いてガラス基板102をガラスキャリア106から剥離するに先立ち、剥離プロセス中にガラス基板102にダイシングテープを貼り付けることができる。いくつかの実施形態において、初めに接合層108からガラスキャリア106を剥離させ、次いで複数のバイア400を含むガラス基板102から接合層108を除去することができる。
様々な実施形態において、剥離プロセスは複数のバイア400を含むガラス基板102上に接着剤残渣を実質的に全く残さない。例えば、剥離プロセスは、ガラス基板102の第1の面110から接着剤を剥ぎ取るために(3M社から入手できる)デテーピングテープが用いられる工程を含むことができる。
図5Aは剥離プロセス中の図4Aの実施形態を示す。詳しくは、ガラス基板102が剥離されると、複数のバイア400がガラス基板102の第1の面110から突き出す。接合層108が長さlまでエッチングされた実施形態において、導電材料はガラス基板102の第1の面110から長さlで突き出す。同様に、図5B及び5Cはそれぞれ、剥離プロセス中の図4B及び4Cの実施形態を示す。図5B及び5Cにおいて、複数のバイア400はピラー形につくられ、ガラス基板102の第1の面110から延び出す。接合層108が接合層108内に長さlまでエッチングされた実施形態において、ピラーはガラス基板102の第1の面110から長さlで延び出す。例えば、図5Bにおいて、長さlは接合層の厚さtに等しい。図5Cにおいて、長さlは接合層の厚さtより小さい。
本開示の実施形態が薄いガラス基板における貫通ガラスバイアの形成を可能にし、同時に半導体工業における既存の製造プロセスを活用することが今では理解されるはずである。詳しくは、様々な実施形態がハンドリングのためのガラスキャリアへのガラス基板の取り外し可能な接合を可能にする。様々な実施形態において、接合層のエッチバックはさらに、追加のマスク及び/またはストップ層の必要を減じるかまたは排除さえすることでエッチングプロセスを簡略化するために、ガラス基板及びガラスキャリアを活用する。
特許請求される主題の精神及び範囲を逸脱することなく、本明細書に説明される実施形態に様々な改変及び変形がなされ得ることが当業者には明らかであろう。したがって、本明細書に説明される実施形態の改変及び変形が添付される請求項及びそれらの等価形態の範囲内に入れば、本明細書はそのような改変及び変形を包含するとされる。
以下、本発明の好ましい実施形態を項分け記載する。
実施形態1
基板に複数のバイアを作製するための方法において、前記方法が、
複数の孔を有する前記基板の第1の面をキャリアの第1の面に接合層によって接合する工程、前記接合層は前記基板の前記第1の面と前記キャリアの前記第1の面の間の厚さtを有し、前記複数の孔の内の少なくともいくつかに延び込んで、前記ガラス基板の前記第1の面からの高さhを有する接着剤プラグを形成する、
前記基板の前記複数の孔を通して前記接合層を深さdまでエッチングする工程、前記深さdは前記厚さtと前記高さhの和以下である、及び
前記複数の孔を、前記複数のバイアを形成するため、材料で埋め込む工程、
を含む、方法。
実施形態2
パルスレーザビームを用いて孔開けすることで前記基板に前記複数の孔を形成する工程をさらに含む、実施形態1に記載の方法。
実施形態3
前記接合層をエッチングする工程がウエットエッチングプロセスを利用する工程を含む、実施形態1または2に記載の方法。
実施形態4
前記接合層をエッチングする工程がドライエッチングプロセスを利用する工程を含む、実施形態1または2に記載の方法。
実施形態5
前記材料が前記接合層に長さlで延び込む導電材料であり、前記lは前記深さdと前記高さhの間の差に等しい、及び
前記方法が前記複数のバイアを有する前記基板を前記接合層及び前記キャリアから剥離させる工程をさらに含み、前記複数のバイアを形成している前記導電材料の一部が前記基板の前記第1の面から突き出す、
実施形態1から4のいずれかに記載の方法。
実施形態6
前記深さdが前記接合層の厚さtと前記高さhの和に等しく、よって前記長さlが前記高さhに等しい、実施形態5に記載の方法。
実施形態7
基板に複数のバイアを作製するための方法において、前記方法が、
複数の孔を有する前記基板の第1の面をキャリアの第1の面に接合層によって接合する工程、前記接合層は前記基板の前記第1の面と前記キャリアの前記第1の面の間の厚さtを有する、
前記基板の前記複数の孔を通して前記接合層を、ウエットエッチングプロセスを用いて、深さdまでエッチングする工程、
前記複数の孔を、前記ガラスに前記複数のバイアを形成するため、導電材料で埋め込む工程、前記導電材料は前記接合層に長さlまで延び込み、前記長さlは前記厚さtより小さい、及び
前記複数のバイアを有する前記基板を前記接合層及び前記キャリアから剥離させる工程、前記導電材料は前記基板の前記第1の面から突き出す、
を含む、方法。
実施形態8
前記基板が100μm以下の厚さを有する、実施形態7に記載の方法。
実施形態9
前記基板の前記厚さが100μmより薄い、実施形態8に記載の方法。
実施形態10
前記ウエットエッチングプロセスが、HF及びアセトンから選ばれる溶剤に前記接合層をさらす工程を含む、実施形態7から9のいずれかに記載の方法。
実施形態11
前記基板が前記エッチングプロセスに対するハードマスクであるように、前記基板を通して前記接合層が前記溶剤にさらされる、実施形態10に記載の方法。
実施形態12
前記基板が100μm以下の厚さを有する、実施形態11に記載の方法。
実施形態13
前記導電材料が銅材料を含む、実施形態7から12のいずれかに記載の方法。
実施形態14
前記方法が前記複数のバイアを有する前記基板を三次元積層型集積回路に組み込む工程をさらに含む、実施形態7〜13に記載の方法。
実施形態15
基板に複数のバイアを作製するための方法において、前記方法が、
複数の孔を有する前記基板の第1の面をキャリアの第1の面に接合層を用いて接合する工程、前記接合層は前記基板の前記第1の面と前記キャリアの前記第1の面の間の厚さtを有する、
前記基板の前記複数の孔を通して前記接合層を、ドライエッチングプロセスを用いて、深さdまでエッチングする工程、前記深さdは前記基板の前記第1の面から前記接合層に前記エッチングが延び込んだ長さlと前記複数の孔の内の少なくともいくつかに前記接合層が延びこむことで形成された接着剤プラグの高さhの和に等しく、前記長さlは前記厚さtに等しく、前記キャリアの前記第1の面が前記ドライエッチングプロセスに対するストップ層である、
前記複数の孔を、前記基板に前記複数のバイアを形成するため、導電材料で埋め込む工程、前記導電材料は前記キャリアの前記第1の面まで前記接合層を貫通する、及び
前記複数のバイアを有する前記基板を前記接合層及び前記キャリアから剥離させる工程、前記導電材料は前記ガラス基板の前記第1の面から長さlで延びるピラーを形成する、
を含む、方法。
実施形態16
前記ドライエッチングプロセスがOまたはアルゴンを含有するガスの内の少なくとも1つから発生されるプラズマに前記接合層をさらす工程を含む、実施形態15に記載の方法。
実施形態17
前記導電材料が銅を含む、実施形態15または16に記載の方法。
実施形態18
前記ピラーのそれぞれが、前記基板の第1の面に実質的に垂直な方向に延びる、前記基板の前記第1の面から延びる円筒を含む、実施形態15から17のいずれかに記載の方法。
実施形態19
前記基板が100μm以下の厚さを有する、実施形態15から18のいずれかに記載の方法。
実施形態20
前記基板の前記厚さが100μmより薄い、実施形態19に記載の方法
100 コンポーネント
102 ガラス基板
104 孔
106 ガラスキャリア
108 接合層
110,112 ガラス基板の面
114,116 ガラスキャリアの面
118 接着剤プラグ
120 接着剤プラグの遠位面
200 エッチャント
400 バイア/導電材料

Claims (10)

  1. 基板に複数のバイアを作製するための方法において、前記方法が、
    複数の孔を有する前記基板の第1の面をキャリアの第1の面に接合層によって接合する工程、前記接合層は前記基板の前記第1の面と前記キャリアの前記第1の面の間の厚さtを有し、前記複数の孔の内の少なくともいくつかに延び込んで、前記ガラス基板の前記第1の面からの高さhを有する接着剤プラグを形成する、
    前記基板の前記複数の孔を通して前記接合層を深さdまでエッチングする工程、前記深さdは前記厚さtと前記高さhの和以下である、及び
    前記複数の孔を、前記複数のバイアを形成するため、材料で埋め込む工程、
    を含むことを特徴とする方法。
  2. 前記接合層をエッチングする工程がウエットエッチングプロセスを利用する工程を含むことを特徴とする請求項1に記載の方法。
  3. 前記接合層をエッチングする工程がドライエッチングプロセスを利用する工程を含むことを特徴とする請求項1に記載の方法。
  4. 前記材料が前記接合層に長さlで延び込む導電材料であり、前記lは前記深さdと前記高さhの間の差に等しい、及び
    前記方法が前記複数のバイアを有する前記基板を前記接合層及び前記キャリアから剥離させる工程をさらに含み、前記複数のバイアを形成している前記導電材料の一部が前記基板の前記第1の面から突き出す、
    ことを特徴とする請求項1から3のいずれかに記載の方法。
  5. 基板に複数のバイアを作製するための方法において、前記方法が、
    複数の孔を有する前記基板の第1の面をキャリアの第1の面に接合層によって接合する工程、前記接合層は前記基板の前記第1の面と前記キャリアの前記第1の面の間の厚さtを有する、
    前記基板の前記複数の孔を通して前記接合層を、ウエットエッチングプロセスを用いて、深さdまでエッチングする工程、
    前記複数の孔を、前記ガラスに前記複数のバイアを形成するため、導電材料で埋め込む工程、前記導電材料は前記接合層に長さlまで延び込み、前記長さlは前記厚さtより小さい、及び
    前記複数のバイアを有する前記基板を前記接合層及び前記キャリアから剥離させる工程、前記導電材料は前記基板の前記第1の面から突き出す、
    を含むことを特徴とする方法。
  6. 前記基板が100μm以下の厚さを有することを特徴とする請求項5に記載の方法。
  7. 前記ウエットエッチングプロセスがHF及びアセトンから選ばれる溶剤に前記接合層をさらす工程を含むことを特徴とする請求項5または6に記載の方法。
  8. 前記基板が前記エッチングプロセスに対するハードマスクであるように前記基板を通して前記接合層が前記溶剤にさらされることを特徴とする請求項7に記載の方法。
  9. 基板に複数のバイアを作製するための方法において、前記方法が、
    複数の孔を有する前記基板の第1の面をキャリアの第1の面に接合層を用いて接合する工程、前記接合層は前記基板の前記第1の面と前記キャリアの前記第1の面の間の厚さtを有する、
    前記基板の前記複数の孔を通して前記接合層を、ドライエッチングプロセスを用いて、深さdまでエッチングする工程、前記深さdは前記基板の前記第1の面から前記接合層に前記エッチングが延び込んだ長さlと前記複数の孔の内の少なくともいくつかに前記接合層が延びこむことで形成された接着剤プラグの高さhの和に等しく、前記長さlは前記厚さtに等しく、前記キャリアの前記第1の面が前記ドライエッチングプロセスに対するストップ層である、
    前記複数の孔を、前記基板に前記複数のバイアを形成するため、導電材料で埋め込む工程、前記導電材料は前記キャリアの前記第1の面まで前記接合層を貫通する、及び
    前記複数のバイアを有する前記基板を前記接合層及び前記キャリアから剥離させる工程、前記導電材料は前記ガラス基板の前記第1の面から長さlで延びるピラーを形成する、
    を含むことを特徴とする方法。
  10. 前記ドライエッチングプロセスがOまたはアルゴンを含有するガスの内の少なくとも1つから発生されるプラズマに前記接合層をさらす工程を含むことを特徴とする請求項9に記載の方法。
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