JP2018016013A

JP2018016013A - ドライバｉｃチップ、駆動装置、プリントヘッド、及び画像形成装置

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Publication number: JP2018016013A
Application number: JP2016149488A
Authority: JP
Inventors: 章南雲; Akira Nagumo
Original assignee: Oki Data Corp
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2016-07-29
Filing date: 2016-07-29
Publication date: 2018-02-01

Abstract

【課題】ドライバＩＣチップのチップ面積を小さくすることができるドライバＩＣチップ、駆動装置、プリントヘッド、及び画像形成装置を提供する。【解決手段】シフトレジスタＳＦＲａ〜ＳＦＲｄは、複数のフリップフロップをカスケード接続して成り、シフトレジスタの初段のフリップフロップのデータ入力端子は遅延回路１４３〜１４６を介してデータ入力端子に接続され、遅延回路の遅延時間は、遅延時間データメモリ回路ＭＤＭに格納されている遅延時間データＨｄに応じて制御され、駆動データの転送に先立ち、遅延時間データがシフトレジスタにより転送されて、遅延時間データメモリ回路に書き込まれ、遅延時間データの転送に先立ち、固定値のデータが、シフトレジスタにより転送されて、遅延時間データメモリ回路に書き込まれる。【選択図】図４

Description

本発明は、列を成すように配置された複数の被駆動素子を選択的に、かつサイクル毎に駆動する駆動装置、及び該駆動装置を構成するドライバＩＣチップに関する。複数の被駆動素子としては、例えば光源にＬＥＤ（発光ダイオード）を用いた電子写真プリンタにおけるＬＥＤの列、サーマルプリンタにおける発熱抵抗体の列、表示装置における表示素子の列がある。
本発明はさらに、上記の駆動装置を備えたプリントヘッド、及び該プリントヘッドを備えた画像形成装置に関する。

以下の説明において、発光ダイオードをＬＥＤ、モノリシック集積回路をＩＣ、ＮチャネルＭＯＳトランジスタをＮＭＯＳ、ＰチャネルＭＯＳトランジスタをＰＭＯＳと略称することがある。さらにチャネル型を意識せずＭＯＳトランジスタを単に「ＭＯＳ」と略称することもある。
また、信号レベルに関し、Ｈｉｇｈレベル（Ｈｉｇｈ）を論理値１に、Ｌｏｗレベル（Ｌｏｗ）を論理値０に対応させて記載することがある。
さらに、信号の論理を明確にする必要のある場合には、信号名末尾に−Ｐを付して正論理信号であることを、信号名末尾に−Ｎを付して負論理信号であることを示す。
さらに、信号を表す符号として、信号が入力または出力される端子、或いは信号が出力される素子乃至回路と同じ符号が用いられることがある。

個々の発光素子の発光により感光ドラム上に形成される静電潜像、もしくは現像後のトナー像、あるいは印刷媒体上に転写されたトナー像の各画素をドットと称することがある。
それと同様に、上記のドットと対応する個々の発光素子それぞれをドットと呼ぶことがある。
本書で取り上げているプリントヘッドとは、発光素子およびその駆動素子等を配置してなるユニットの一般名称である。上記プリントヘッドをＬＥＤプリンタ装置に限定して適用される場合にはＬＥＤプリントヘッドと称する。
以下、被駆動素子の群が電子写真プリンタに用いられる発光素子の列であるとして説明する。

従来、電子写真方式を用いたプリンタなどの画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、発光ダイオード（ＬＥＤ）のほか、有機ＥＬ、発光サイリスタなどが用いられる。

このうち、発光ダイオード、或いは発光サイリスタを用いたものでは、駆動回路と発光素子とが１対Ｎ（Ｎ＞１）に対応するように設けられ、発光素子のアノード・カソード間に電流を流すか否かにより、発光／非発光の状態を切り替えている（特許文献１）。

一般に、発光状態におけるＬＥＤの光出力はその駆動電流により決まり、駆動電流を調整することで露光部への露光エネルギー量を調整することができる。
また、一般に発光素子は化合物半導体を用いて構成されており、その結晶欠陥に起因する光量ばらつきが不可避であって、これを用いる画像形成装置に印刷濃度ムラを生じてしまう。

そのため、前述した発光素子への駆動電流値を調整するため、発光素子に対応してメモリを設けて各素子の補正量を示すデータを格納しておき、格納したデータに基づいた駆動電流値により駆動することで光量ばらつきを補正する構成が公知である。

発光素子としてＬＥＤを用いる場合の構成が特許文献２において開示されている。
特許文献２に記載の発光素子はＬＥＤであるが、ＬＥＤに代えて発光サイリスタを用いる構成が本出願人により開示されている（特許文献３、４、５）。

従来のＬＥＤヘッドに用いられるドライバＩＣチップにおいては、フリップフロップをカスケード接続して成るシフトレジスタの出力側に選択回路と出力バッファを設けており、ドライバＩＣチップをカスケード接続する場合に、
Ｔ_ＣＬＫ＞Ｔ_ＦＦ＋Ｔ_ＳＥＬ＋Ｔ_ＤＯ＋Ｔ_ＤＩ
を満足する必要があった。
ここで、Ｔ_ＣＬＫはクロック周期、Ｔ_ＦＦはフリップフロップの遅延時間、Ｔ_ＳＥＬは選択回路の遅延時間、Ｔ_ＤＯはデータ出力バッファの遅延時間、Ｔ_ＤＩはカスケード接続される後段ドライバＩＣチップのデータ入力バッファの遅延時間である。

このように、従来のＬＥＤヘッドにおいては、
Ｔ_ＦＦ＋Ｔ_ＳＥＬ＋Ｔ_ＤＯ＋Ｔ_ＤＩ
の合計値よりも短いクロック周期のもとではデータ転送を行うことができなかった。

一方、ドライバＩＣチップを搭載するＬＥＤヘッドにおいては、ＬＥＤヘッドのコネクタ端子部（入力コネクタ部）における信号タイミングとして、クロック信号に対するデータ信号のタイミングを同期のとれたものとすることが望ましく、クロック信号に対するホールド時間として大きな値が要請されたりすると、データ転送用クロック信号の周期を短く、すなわちクロック信号の周波数を高くすることが困難となる。このようにクロック信号の周波数を高くすることができないために、データ転送レートが制約されている。
この結果、印刷データの転送に長時間を要することになり、プリンタでの印刷速度が制約されてしまうという課題があった。

この課題を解決する構成として、本発明者によって特許文献６に下記の構成が開示されている。
特許文献６の構成においては、ドライバＩＣチップのカスケード接続において、初段ＩＣと２段目以降ＩＣとで、前述した遅延時間のうち、Ｔ_ＤＩを変更可能とすることで、ＬＥＤヘッドとして所望のホールド時間を満たしつつ、印刷データの転送の際のクロック周波数の最大値を増加させることを可能とした構成となっている。

ところが、特許文献６の構成においては、印刷データの転送に先立って行われる補正データの転送においてセットアップ時間やホールド時間が未確定となってしまうことを防ぐ目的で、ＩＣ内に電源電圧投入を検知してリセットを行うパワーオンリセット回路を搭載する必要があった。

上記したパワーオンリセットはＩＣ内に集積されたコンデンサへの電圧充電特性を用いてリセット時間を作成しているため、コンデンサの静電容量として大きい値を必要とすることから必然的に大きな占有面積を要し、ドライバＩＣチップのチップ面積を小さくする上での大きな制約となっており、その解決が望まれていた。

特開平３−１９４９７８号公報特開平９−１０９４５９号公報特開２０１０−４０６４１号公報特開２０１０−１１８５９４号公報特開２０１１−２２２５９０号公報特開２００８−２３５８４４号公報

以上のように、従来の駆動装置では、ドライバＩＣチップのチップ面積を小さくする上での制約があった。また、ＬＥＤ等の被駆動素子の増加に伴うヘッドの部品点数の増加を抑制することが困難であった。

以上、印刷データに応じてＬＥＤの列を駆動する駆動装置について説明したが、他の被駆動素子の列、例えば、ＬＥＤ以外の発光素子の列、サーマルプリンタで用いられる発熱抵抗体の列、表示装置における表示素子の列を、駆動データに応じて駆動する場合にも同様の駆動装置で駆動可能であり、同様の問題がある。

本発明のドライバＩＣチップは、
アレイを構成する被駆動素子を駆動する駆動回路と、
データ入力端子と、
前記被駆動素子を駆動するか否かを示す駆動データを転送するためのシフトレジスタと、
遅延回路と、
遅延時間データメモリ回路と
を有するドライバＩＣチップにおいて、
前記シフトレジスタは、複数のフリップフロップをカスケード接続して成り、
前記シフトレジスタの初段のフリップフロップのデータ入力端子は前記遅延回路を介してデータ入力端子に接続され、
前記遅延回路の遅延時間は、前記遅延時間データメモリ回路に格納されている遅延時間データに応じて制御され、
前記駆動データの転送に先立ち、前記遅延時間データが前記シフトレジスタにより転送されて、前記遅延時間データメモリ回路に書き込まれ、
前記遅延時間データの転送に先立ち、固定値のデータが、前記シフトレジスタにより転送されて、前記遅延時間データメモリ回路に書き込まれる
ことを特徴とする。

本発明によれば、ドライバＩＣチップのチップ面積を小さくすることができる。

本発明の実施の形態１の電子写真プリンタにおける制御系を示すブロック図である。図１のＬＥＤヘッドにおけるＬＥＤアレイとドライバＩＣチップの配置の概要を示す図である。図１のＬＥＤヘッドに含まれる複数のＬＥＤアレイと、ドライバＩＣチップの接続の概略を示す図である。図３のドライバＩＣチップの構成を示すブロック図である。図４の遅延回路１４３〜１４６の各々の構成を示す図である。図４のメモリ回路ＭＥＭの構成を示す図である。図４のメモリ回路ＭＤＭの構成を示す図である。図４のマルチプレクサ回路ＭＵＸの構成を示す図である。図４のＬＥＤ駆動回路ＤＲＶの構成を示す図である。図４のメモリ制御回路ＣＴＲ１の構成を示す図である。実施の形態１における補正データの転送及び書き込みを示すタイムチャートである。図４のマルチプレクサ制御回路ＣＴＲ２の構成を示す図である。実施の形態１における印刷データの転送及びＬＥＤの駆動を示すタイムチャートである。図４の制御電圧発生回路ＡＤＪの構成を示す図である。図２のＬＥＤヘッド１９の構成を概略的に示す断面図である。図１３において、ドライバＩＣチップの数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。図１１において、ドライバＩＣチップの数が１個であるものとして簡略化し、図１１における期間Ｔａ及びＴｂの部分の詳細を示すタイムチャートである。図１１において、ドライバＩＣチップの数が１個であるものとして簡略化し、図１１における期間Ｔｃ及びＴｄの部分の詳細を示すタイムチャートである。図１１において、ドライバＩＣチップの数が１個であるものとして簡略化し、図１１における期間Ｔｅ及びＴｆの部分の詳細を示すタイムチャートである。図１１において、ドライバＩＣチップの数が１個であるものとして簡略化し、図１１における期間Ｔｇ及びＴｈの部分の詳細を示すタイムチャートである。図４に示したドライバＩＣチップをカスケード接続して成る回路において、印刷データの転送における動作の概要を分かりやすくするため、第１段のドライバＩＣチップと第２段のドライバＩＣチップの要部を抜き出して記載した回路図である。図２１の回路の動作を示すタイムチャートである。実施の形態１におけるリセット処理を示すタイムチャートである。従来のドライバＩＣチップＤＩＣにおけるパワーオンリセット回路を、メモリ回路ＭＤＭとともに示すブロック図である。図２４のパワーオンリセット回路４３１の構成を示す回路図である。（ａ）〜（ｃ）は、図２５のパワーオンリセット回路の各部に現れる信号の波形を示す図である。実施の形態１の変形例におけるリセット処理を示すタイムチャートである。本発明の実施の形態２の電子写真プリンタにおける制御系を示すブロック図である。図２８の印刷制御部１、シリアライザ回路５２１及びＬＥＤヘッド５１９間の接続、並びにＬＥＤヘッド５１９の構成例を示すブロック図である。図２９の第１のＬＥＤアレイ列と、対応するドライバＩＣチップの接続の概略を示す図である。図２９の第２のＬＥＤアレイ列と、対応するドライバＩＣチップの接続の概略を示す図である。（ａ）は、図２９のアッテネータ回路５２５の構成を示す回路図で、（ｂ）は、該アッテネータ回路５２５の動作を示すタイムチャートである。実施の形態２における印刷データの転送及びＬＥＤの駆動を示すタイムチャートである。実施の形態２における補正データの転送及び書込みを示すタイムチャートである。実施の形態２における、図２１と同様の回路の動作を示すタイムチャートである。実施の形態２におけるリセット処理を示すタイムチャートである。従来の電子写真プリンタにおける制御系を示すブロック図である。本発明の実施の形態２の電子写真プリンタの変形例における制御系を示すブロック図である。タンデムカラープリンタの概略構成を示す図である。

実施の形態１．
以下、本発明を電子写真プリンタで用いられるドライバＩＣチップに適用した場合について説明する。その場合、被駆動素子は発光素子であり、ドライバＩＣチップでは、被駆動素子を駆動すべきか否かを表す駆動データとして印刷データが送信される。

［電子写真プリンタの構成］
図１は実施の形態１の電子写真プリンタの制御系を示す。
図１に示すように、電子写真プリンタは、印刷制御部１を有する。印刷制御部１は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成されており、プリンタの印刷部の内部に配設され、図示しない画像処理部を備えた上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。

上記の制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。
次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源２５をオンにし、現像部２７の帯電を行う。

そして、図示しないプリント用紙の有無（図示しない給紙部に用紙がセットされているかどうか）および種類が、それぞれ用紙残量センサ８及び用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。
用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送することができる。

印刷制御部１は、用紙が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、これに応じて上位コントローラから送信されたビデオ信号ＳＧ２を受信する。
ビデオ信号ＳＧ２は、上位コントローラにおいてページ毎に編集され、印刷制御部１に送信される印刷データである。
印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データＨＤ−ＤＡＴＡ３〜０としてＬＥＤヘッド１９に送信される。
ＬＥＤヘッド１９は複数個のＬＥＤを含む。これらのＬＥＤは、それぞれ１ドット（ピクセル）の印刷のために設けられたものであり、直線に沿って配列されている。

印刷制御部１は１ライン分のビデオ信号ＳＧ２を印刷データとして送出すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送出し（ＨＤ−ＬＯＡＤをＨｉｇｈにし）、送出された印刷データＨＤ−ＤＡＴＡ３〜０をＬＥＤヘッド１９内に保持させる。
印刷制御部１は上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持されている印刷データＨＤ−ＤＡＴＡ３〜０に基づいてＬＥＤを駆動させることができる。

クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎは、印刷データＨＤ−ＤＡＴＡ３〜０をＬＥＤヘッド１９に送信するためのものである。
クロック信号としては小振幅差動信号（ＬＶＤＳ：ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）が用いられる。
なお、特に明示する必要のない場合、上記の差動信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎを総称して、あるいはこれらのうちの一方を単に符号「ＨＤ−ＣＬＫ」、もしくは「ＨＤ−ＣＬＫＩ」で表す場合がある。

また、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ、ストローブ信号ＨＤ−ＳＴＢ−Ｎも印刷制御部１からＬＥＤヘッド１９に供給される。
さらにまた、印刷制御部１とＬＥＤヘッド１９とは電源線ＶＤＤ及びグランド線ＧＮＤで接続されている。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。ＬＥＤヘッド１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光ドラム上において電位の上昇したドットとして潜像化される。そして、現像部２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって感光ドラム上の各ドットに吸引され、トナー像（顕像）が形成される。

その後、該トナー像は転写部２８に送られ、一方、転写信号ＳＧ４に応じて転写用高圧電源２６がオンとなり、プラスの高電圧を発生し、転写部２８は感光ドラムと転写部２８との間隔を通過する用紙上にトナー像を転写する。

トナー像が転写された用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙に定着される。画像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。

印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写部２８を通過している間だけ転写用高圧電源２６からの電圧を転写部２８に印加する。印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像部２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。
各用紙について上記の動作が繰り返される。

［ＬＥＤヘッドの構成］
次に、ＬＥＤヘッド１９について説明する。

本実施の形態１の説明においては、一例としてＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドを想定する。この場合、ＬＥＤの総数は４９９２であり、これを構成するために例えば図２に示すように、各々１９２個のＬＥＤを備えた２６個のＬＥＤアレイが直線状に配列されている。２６個のＬＥＤアレイに対応して２６個のドライバＩＣチップが設けられている。以下では、このドライバＩＣチップを単に「ドライバチップ」と言う。

図３はＬＥＤヘッドにおけるＬＥＤアレイとドライバチップとの接続の概略を示す。図３では図示の簡略化のため、２６個のＬＥＤアレイのうちの２個、具体的には１番目及び２番目のＬＥＤアレイＣＨＰ１、ＣＨＰ２と、これらに対応して配置された２個のドライバチップＤＩＣ１、ＤＩＣ２のみが示されている。言い換えると、第３番目乃至２６番目のＬＥＤアレイＣＨＰ３〜ＣＨＰ２６、及び３番目乃至２６番目のドライバチップＤＩＣ３〜ＤＩＣ２６は図示が省略されている。
ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６は、互いに同一の回路により構成され、ドライバチップＤＩＣ１〜ＤＩＣ２６は、互いに同一の回路により構成され、互いにカスケード接続されている。
なお、以下の説明において、すべてのドライバチップ当てはまる説明においては、符号ＤＩＣを用いることがある。同様に、すべてのＬＥＤアレイに当てはまる説明においては、符号ＣＨＰを用いることがある。

ドライバチップＤＩＣ１〜ＤＩＣ２６により、ドライバチップの列３１が構成され、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６によりＬＥＤアレイの列３２が構成されている（図２）。

各ＬＥＤアレイＣＨＰ内のすべての奇数番目のＬＥＤ（１０１、１０３、１０５、１０７など）のカソード同士が互いに接続され、すべての偶数番目のＬＥＤ（１０２、１０４、１０６、１０８など）のカソード同士が互いに接続され、互いに隣接して配置された２個のＬＥＤ（例えば１０１と１０２）のアノード端子同士が互いに接続されており、奇数番目のＬＥＤと偶数番目のＬＥＤとは時分割に駆動される。

各ＬＥＤアレイＣＨＰには上記のように、１９２個のＬＥＤが含まれている。図３には、ＬＥＤアレイＣＨＰ１に設けられた１９２個のＬＥＤのうちのアレイの両端に位置する４個のＬＥＤが符号１０１〜１０４で示されている。同様に、ＬＥＤアレイＣＨＰ２に設けられた１９２個のＬＥＤのうちのアレイの両端に位置する４個のＬＥＤが符号１０５〜１０８で示されている。

２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６に対して、２個のＭＯＳ１０９、１１０が設けられている。これらのＭＯＳ１０９、１１０は大電流を流し得るパワーＭＯＳで構成され、それぞれ第１及び第２の共通スイッチを構成する。
ＭＯＳ１０９のドレーンは２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６のすべての奇数番目のＬＥＤ（１０１、１０３、１０５、１０７等）のカソードに、具体的にはこれらを互いに接続したコモンカソード端子に接続され、ＭＯＳ１１０のドレーンは２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６のすべての偶数番目のＬＥＤ（１０２、１０４、１０６、１０８等）のカソード、具体的にはこれらを互いに接続したコモンカソード端子に接続されている。
ＭＯＳ１０９、１１０のソースはグランドに接続される。

ＭＯＳ１０９のゲートは１番目のドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲと接続され、ＭＯＳ１１０のゲート端子は２番目のドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲと接続されている。
ドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲからＭＯＳ１０９のゲートに供給される信号（スイッチ制御信号）ＫＤＲは符号ＯＤＤで示され、
ドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲからＭＯＳ１１０のゲートに供給される信号（スイッチ制御信号）ＫＤＲは符号ＥＶＥＮで示されている。

ＯＤＤ信号は、奇数番目のＬＥＤを駆動するタイミングで出力され（Ｈｉｇｈとなり）、ＥＶＥＮ信号は、偶数番目のＬＥＤを駆動するタイミングで出力され（Ｈｉｇｈとなる）。
ＯＤＤ信号と、ＥＶＥＮ信号とで、パワーＭＯＳ１０９とパワーＭＯＳ１１０を異なるタイミングでオンさせることにより、奇数番目のＬＥＤと、偶数番目のＬＥＤを時分割駆動することができる。

図３に示す構成においては、印刷データＨＤ−ＤＡＴＡ３〜０のデータ線を４本とし、互いに隣接する８個のＬＥＤのうち、奇数番目の４個のＬＥＤ及び偶数番目の４個のＬＥＤのデータを１パルスのクロック信号毎に同時に（並行して）送出する構成としている。即ち、あるタイミングでは、上記の８個のＬＥＤのうち、奇数番目の４個のＬＥＤ（画素）に対するデータを同時に（並行して）送出し、別のタイミングでは偶数番目の４個のＬＥＤ（画素）に対するデータを同時に（並行して）送出することとしている。奇数番目のＬＥＤに対するデータの送出と、偶数番目のＬＥＤの対するデータの送出とは交互に、時分割的に行われる。

印刷制御部１から出力される印刷データＨＤ−ＤＡＴＡ３〜０はクロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力され、上記した４９９２ドット分のビットデータがドライバチップＤＩＣ１、ＤＩＣ２等の内部に設けられた、後述するシフトレジスタ中を順次転送される。
奇数番目のＬＥＤのためのデータの転送と偶数番目のＬＥＤのためのデータの転送とが時分割的に行われるため、２度に分けて２４９６ドット分ずつ転送される。
例えば、奇数番目の全ての（２４９６個の）ドット（ＬＥＤ）のためのドットデータが先に転送され、その後偶数番目の全ての（２４９６個）のドット（ＬＥＤ）のためのドットデータが転送される。

具体的には、奇数番目のすべてのドットのドットデータ（印刷データ）の転送が終わり、シフトレジスタを構成する複数段のフリップフロップに保持された状態になると、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され（ＨＤ−ＬＯＡＤがＨｉｇｈにされ）、これらのドットデータは上記のフリップフロップにそれぞれ対応して設けられたラッチ回路にラッチされる。
奇数番目のすべてのドットのドットデータがラッチされた状態となると、ドットデータとストローブ信号ＨＤ−ＳＴＢ−Ｎとによって、それぞれのＬＥＤが、対応する印刷データに応じて駆動される。

偶数番目のすべてのドットのドットデータ（印刷データ）の転送が終わり、シフトレジスタを構成する複数段のフリップフロップに保持された状態になると、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され（ＨＤ−ＬＯＡＤがＨｉｇｈにされ）、これらのドットデータは上記のフリップフロップにそれぞれ対応して設けられたラッチ回路にラッチされる。
偶数番目のすべてのドットのドットデータがラッチされた状態となると、ドットデータとストローブ信号ＨＤ−ＳＴＢ−Ｎとによって、それぞれのＬＥＤが、対応する印刷データに応じて駆動される。

基準電圧ＶｒｅｆはＬＥＤ駆動のための駆動電流値を指令するための電圧であって、ＬＥＤヘッド１９内に設けられた図示しない基準電圧発生回路により発生され、各ドライバチップの基準電圧端子ＶＲＥＦに供給される。
この基準電圧発生回路はレギュレータ回路を備え、ＬＥＤの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧Ｖｒｅｆは所定値のままとでき、ＬＥＤ駆動電流の低下は発生しない。

以上のような印刷の実行（印刷データの転送及び印刷データに基づくＬＥＤの駆動）に先立って、印刷データの転送に用いられるのと同じシフトレジスタを用いて補正データが転送され、メモリに格納されており、印刷データに基づくＬＥＤの駆動の際に、補正データに基づいて駆動電流値が補正される。

シフトレジスタで転送される補正データを、印刷データと同じ符号「ＨＤ−ＤＡＴＡ０〜３」で表す。同様に、シフトレジスタで転送される後述の固定値のデータをも、同じ符号「ＨＤ−ＤＡＴＡ０〜３」で表す。即ち、符号「ＨＤ−ＤＡＴＡ０〜３」は、シフトレジスタで転送されるデータを表すのに用いられる。

［ドライバチップ］
以下、ドライバチップについて詳細に説明する。
ＬＥＤヘッド１９内のドライバチップＤＩＣ１〜ＤＩＣ２６は、全て互いに同じ構成のものである。ドライバチップＤＩＣ１〜ＤＩＣ２６として同じ回路構成を有し、同じ製造プロセスで製造されたものを用いることにより、特性のばらつきを最小限にすることができる。

図４はドライバチップＤＩＣ１〜ＤＩＣ２６のうちの一つの詳細な構成を示すブロック図である。
データ入力端子ＤＡＴＡＩ０〜３には、データＤＡＴＡ０〜３が入力される。
初段のドライバチップＤＩＣ１のデータ入力端子ＤＡＴＡＩ０〜３には、ＬＥＤヘッド１９への入力データＨＤ−ＤＡＴＡ０〜３が入力される。
初段以外の各段のドライバチップＤＩＣ１のデータ入力端子ＤＡＴＡＩ０〜３には、前段のドライバチップのデータ出力端子ＤＡＴＡＯ０〜３から出力されるデータＤＡＴＡ０〜３が入力される。

各段のドライバチップ内において、カスケード接続されたフリップフロップＦＦＡ１〜Ａ２５、ＦＦＢ１〜Ｂ２５、ＦＦＣ１〜Ｃ２５、ＦＦＤ１〜Ｄ２５は、４つの互いに並列的なシフトレジスタＳＦＲａ〜ＳＦＲｄを構成する。
シフトレジスタＳＦＲａ〜ＳＦＲｄは、クロック信号ＣＬＫで駆動されて転送を行う。

入力回路１４１は、小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎを入力とし、小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎをドライバチップ内部で用いられる論理振幅のクロック信号ＣＬＫに変換する。

バッファ回路（以下「バッファ」と言う）１４２は、入力回路１４１の出力信号を受けて、シフトレジスタＳＦＲａ〜ＳＦＲｄを駆動するためのクロック信号ＣＫを出力する。バッファ１４２は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。

遅延回路１４３〜１４６は、小振幅差動入力回路１４１、バッファ１４２等によるクロック信号に対する遅延に略等しい遅延時間をデータ信号に与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップへのクロック信号の供給とデータ信号（データ入力端子ＤＡＴＡＩ０〜３を介して入力されるデータ信号）の供給とが適切なタイミング（位相）関係を有することになるようにしている。

シフトレジスタＳＦＲａ〜ＳＲＦｄの最後の段のフリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５以外のフリップフロップ、即ちフリップフロップＦＦＡ１〜Ａ２４、ＦＦＢ１〜Ｂ２４、ＦＦＣ１〜Ｃ２４、ＦＦＤ１〜Ｄ２４にそれぞれ対応してラッチ回路ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４が設けられている。これらのラッチ回路の群の全体により印刷データ保持回路が構成されている。
ラッチ回路ＬＴＡ１〜ＬＴＤ２４へのラッチは、ラッチ端子ＬＯＡＤに入力されるラッチ信号ＬＯＡＤ−Ｐによって制御される。

各ドライバチップ内に設けられた複数個のメモリ回路（ドット補正データメモリ回路）ＭＥＭには、対応するＬＥＤアレイ内のＬＥＤの光量ばらつき補正の補正データ（ドット補正データ）が格納される。
各メモリ回路ＭＥＭは、隣り合う１対のＬＥＤ、即ち奇数番目のＬＥＤと偶数番目のＬＥＤに対して設けられている。各メモリ回路ＭＥＭは、隣り合う１対のＬＥＤ（ドット）のそれぞれのドット補正データを格納し、２組のデータ出力端子Ｍｏ、Ｍｅから読み出し可能になっている。
各々１９２個のＬＥＤを持つＬＥＤアレイに対応する各ドライバチップ内には、９６個のメモリ回路ＭＥＭが設けられている。
ドット補正データはシフトレジスタＳＦＲａ〜ＳＦＲｄにより転送され、それぞれフリップフロップＦＦＡ１〜Ａ２４、ＦＦＢ１〜Ｂ２４、ＦＦＣ１〜Ｃ２４、ＦＦＤ１〜Ｄ２４に保持されているときに、対応するメモリ回路ＭＥＭに書き込まれる。

メモリ回路ＭＥＭに格納されたドット補正データは、ＬＥＤの駆動の際に読み出されて、ＬＥＤの駆動電流の補正に利用される。
各メモリ回路ＭＥＭは、対応するフリップフロップのＱ端子（データ出力端子）に接続された入力端子ＭＤと、奇数番目のＬＥＤのための補正データを出力する出力端子の組Ｍｏと、偶数番目のＬＥＤの補正データを出力するための出力端子の組Ｍｅとを有する。

各ドライバチップ内のメモリ回路（チップ補正データメモリ回路）ＭＣＭには、チップ補正データＨｃが格納されている。チップ補正データＨｃは、対応するＬＥＤアレイのための光量補正データもしくは当該ドライバチップの固有データである。
チップ補正データはシフトレジスタＳＦＲｄにより転送され、該データがフリップフロップＦＦＤ２５に保持されているときに、メモリ回路ＭＣＭに書き込まれる。
メモリ回路ＭＣＭに格納されたチップ補正データは、ＬＥＤの駆動の際に読み出されて、ＬＥＤの駆動電流の補正に利用される。
メモリ回路ＭＣＭは、フリップフロップＦＦＤ２５のＱ端子に接続された入力端子ＭＤと、チップ補正データを出力する出力端子の組Ｍｃとを有する。

メモリ回路（遅延時間データメモリ回路）ＭＤＭには、同じドライバチップ内の遅延回路１４３〜１４６の遅延時間を選択するための遅延時間データＨｄが記憶される。遅延時間データＨｄは、シフトレジスタＳＦＲｃを介して転送され、該データＨｄがフリップフロップＦＦＣ２５に保持されているときに、メモリ回路ＭＤＭに書き込まれる。メモリ回路ＭＤＭに格納されている遅延時間データＨｄは、遅延時間選択信号ＤＬとして、遅延回路１４３〜１４６の遅延時間選択端子ＳＸに供給される。

メモリ回路（スイッチ制御データメモリ回路）ＭＯＥには、同じドライバチップのスイッチ制御端子ＫＤＲから出力されるスイッチ制御信号の値を決めるためのデータ（スイッチ制御データ）Ｈｋが格納される。メモリ回路ＭＯＥに格納されたスイッチ制御データＨｋは、印刷データに基づきＬＥＤを駆動する際に読み出されて、スイッチ制御信号の生成に利用される。
メモリ回路ＭＯＥのデータ入力端子は、フリップフロップＦＦＢ２５のＱ端子に接続されており、スイッチ制御データＨｋは、シフトレジスタＳＦＲｂを介して転送され、該データＨｋがフリップフロップＦＦＢ２５に保持されているときに、メモリ回路ＭＯＥに書き込まれる。

９６個のメモリ回路ＭＥＭに対応して、９６個のマルチプレクサ回路ＭＵＸが設けられている。各マルチプレクサ回路ＭＵＸは、ＬＥＤの駆動の際、対応するメモリ回路ＭＥＭの２組の出力端子Ｍｏ、Ｍｅから読み出される２組の補正データＨｏ、Ｈｅを２組の入力端子Ｘｏ、Ｘｅで受けて、そのいずれかを選択して１組の出力端子ＸＱから出力する。

９６個のマルチプレクサ回路ＭＵＸに対応し、かつ９６個ラッチ回路ＬＴＡ１〜ＬＴＤ２４に対応して、９６個のＬＥＤ駆動回路ＤＲＶが設けられている。
各ＬＥＤ駆動回路ＤＲＶは、対応するラッチ回路からの印刷データ（点滅データ）と、対応するマルチプレクサ回路ＭＵＸから供給される補正データとに基づいて、ＬＥＤの駆動電流を出力する。

抵抗１５１は、ストローブ端子ＳＴＢと電源ＶＤＤとの間に接続されて、プルアップ素子を構成している。

ＮＡＮＤ回路１５４には、端子ＳＴＢに入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、ラッチ端子ＬＯＡＤに入力されるラッチ信号ＬＯＡＤ−Ｐがそれぞれインバータ回路（以下「インバータ」と言う）１５２、１５３を介して入力され、ＬＥＤ駆動回路ＤＲＶによるＬＥＤの駆動のタイミングを定める信号（駆動タイミング信号）ＤＳＴを生成する。
駆動タイミング信号ＤＳＴは、ストローブ信号ＨＤ−ＳＴＢ−Ｎとラッチ信号ＬＯＡＤ−ＰがともにＬｏｗのときに、Ｌｏｗとなり、このときＬＥＤ駆動回路ＤＲＶにより、ＬＥＤが駆動される。

第１の制御回路（メモリ制御回路）ＣＴＲ１は、シフトレジスタで転送されたデータをメモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、及びＭＯＥに書き込む際に、書き込み指令信号（メモリセル選択信号Ｗ０〜Ｗ３、及びイネーブル信号Ｅ１、Ｅ２）を発生する。
イネーブル信号Ｅ１は、メモリ回路ＭＥＭにおいて、奇数番目のドットのための補正データの書き込みの許可に用いられる。イネーブル信号Ｅ２は、メモリ回路ＭＥＭにおいて、偶数番目のドットのための補正データの書き込みの許可に用いられる。
イネーブル信号Ｅ１は、メモリ回路ＭＣＭにおいて、補正データの書き込みの許可に用いられる。
イネーブル信号Ｅ２は後述のように、選択回路ＳＥＬの制御にも用いられる。
メモリセル選択信号Ｗ０〜Ｗ３は、メモリ回路ＭＥＭ及びＭＣＭにおいて、メモリセルの選択に用いられる。
イネーブル信号Ｅ１及びメモリセル選択信号Ｗ３は、メモリ回路ＭＤＭ及びＭＯＥにおける書き込みの許可に用いられる。

第２の制御回路（マルチプレクサ制御回路）ＣＴＲ２は、マルチプレクサ回路ＭＵＸに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号Ｓ１Ｎ、Ｓ２Ｎを発生する。

第３の制御回路（共通スイッチ制御回路）ＣＴＲ３は、メモリ回路ＭＯＥに格納されているスイッチ制御データＨｋに基づいてスイッチ制御信号ＫＤＲを生成する。
第１段のドライバチップＤＩＣ１では、共通スイッチ制御回路ＣＴＲ３により制御信号ＯＤＤが生成され、スイッチ制御端子ＫＤＲから出力される。
第２段のドライバチップＤＩＣ２では、共通スイッチ制御回路ＣＴＲ３により、制御信号ＥＶＥＮが生成され、スイッチ制御端子ＫＤＲから出力される。
ドライバチップＤＩＣ３〜ＤＩＣ２６のスイッチ制御端子ＫＤＲは開放とされている。

制御電圧発生回路ＡＤＪは、基準電圧端子ＶＲＥＦに入力された基準電圧Ｖｒｅｆを受けて、ＬＥＤ駆動のための制御電圧Ｖｃｏｎｔを発生する。
制御電圧Ｖｃｏｎｔの値は、メモリ回路ＭＣＭの端子Ｍｃを介して供給される補正データに基づいて調整される。

ドライバチップのデータ入力端子ＤＡＴＡＩ０は遅延回路１４３を介して初段のフリップフロップＦＦＡ１のＤ端子（データ入力端子）に接続されている。
第２４段フリップフロップＦＦＡ２４のＱ端子及び第２５段のフリップフロップＦＦＡ２５のＱ端子は選択回路ＳＥＬの入力端子Ａ０及びＢ０に接続され、これらの入力端子Ａ０及びＢ０に対応する出力端子Ｙ０はバッファ回路（バッファ）１４７を介してドライバチップのデータ出力端子ＤＡＴＡＯ０に接続されている。

同様に、ドライバチップのデータ入力端子ＤＡＴＡＩ１〜１３は遅延回路１４４〜１４６を介してフリップフロップＦＦＢ１〜Ｄ１のＤ端子にそれぞれ接続されている。
そして、フリップフロップＦＦＢ２４及びＦＦＢ２５のＱ端子は、選択回路ＳＥＬの入力端子Ａ１、Ｂ１に接続され、フリップフロップＦＦＣ２４及びＦＦＣ２５のＱ端子は、選択回路ＳＥＬの入力端子Ａ２、Ｂ２に接続され、フリップフロップＦＦＤ２４及びＦＦＤ２５のＱ端子は、選択回路ＳＥＬの入力端子Ａ３、Ｂ３に接続されている。
さらに、入力端子Ａ１、Ｂ１に対応する出力端子Ｙ１、入力端子Ａ２、Ｂ２に対応する出力端子Ｙ２、及び入力端子Ａ３、Ｂ３に対応する出力端子Ｙ３はそれぞれバッファ回路（バッファ）１４８〜１５０を介してドライバチップのデータ出力端子ＤＡＴＡＯ１〜３に接続されている。

従って、フリップフロップＦＦＡ１〜Ａ２５、ＦＦＢ１〜Ｂ２５、ＦＦＣ１〜Ｃ２５、ＦＦＤ１〜Ｄ２５は、それぞれ２５段のフリップフロップを備えたシフトレジスタＳＦＲａ〜ＳＦＲｄを構成しており、選択回路ＳＥＬによりシフト段数を２４段と２５段のいずれかに切り替えることができる。

選択回路ＳＥＬは、イネーブル信号Ｅ２によって制御されて上記の選択動作を行う。即ち、イネーブル信号Ｅ２がＨｉｇｈのときは、入力端子Ｂ０〜Ｂ３を出力端子Ｙ０〜Ｙ３に接続して、シフトレジスタＳＦＲａ〜ＳＦＲｄを２５段のシフトレジスタとして動作させ、イネーブル信号Ｅ２がＬｏｗのときは、入力端子Ａ０〜Ａ３を出力端子Ｙ０〜Ｙ３に接続して、シフトレジスタＳＦＲａ〜ＳＦＲｄを２４段のシフトレジスタとして動作させる。
例えば、印刷データの転送の際は、２４段のシフトレジスタとして動作させ、補正データの転送の際は、２５段のシフトレジスタと動作させる。

カスケード接続された２６段のドライバチップのうちの最後の段以外の段のドライバチップＤＩＣｉ（ｉは１から２５のいずれか）のデータ出力端子ＤＡＴＡＯ０〜３は、次段のドライバチップＤＩＣ（ｉ＋１）のデータ入力端子ＤＡＴＡＩ０〜３にそれぞれ接続されている。
従って、ドライバチップＤＩＣ１〜ＤＩＣ２６のフリップフロップＦＦＡ１〜Ａ２５は、印刷制御部１から初段のドライバチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタを構成する。

同様に、ドライバチップＤＩＣ１〜ＤＩＣ２６のフリップフロップＦＦＢ１〜Ｂ２５、ＦＦＣ１〜Ｃ２５、ＦＦＤ１〜Ｄ２５は、印刷制御部１から初段のドライバチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ１〜３をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタをそれぞれ構成する。

ここで各ドライバチップの入力部に遅延回路１４３〜１４６を設ける必要性につき、より詳しく述べる。
遅延回路１４３〜１４６を設けず、代わりに遅延時間を持たないバッファを設けた場合には、小振幅差動入力回路１４１とバッファ１４２等による信号遅延の合計値が上記のバッファ（遅延回路１４３〜１４６の代わりに設けたもの）の遅延時間よりも大きくなる。

このような構成においては、データ信号を、ドライバチップのデータ入力端子ＤＡＴＡＩ０〜３に、クロック端子（ＣＬＫＰ、ＣＬＫＮ）の信号の有効な信号遷移（いまの場合ではクロックの立下りエッジ）に対して、所定のセットアップ時間とホールド時間とを与えて入力した場合、フリップフロップＦＦＡ１〜Ｄ１においては、クロック信号よりもデータ信号の方が早めに到達することになる。
このような状況においては、フリップフロップのＤ端子から見ると、セットアップ時間が増加し、ホールド時間が減少する側にタイミングのずれが生じる。

このようなタイミングのずれによる誤動作を防止するためには、印刷制御部１の側で予めクロック信号（ＣＬＫＰ、ＣＬＫＮ）に対してデータ入力端子（ＤＡＴＡＩ０〜３）側に遅延時間を与えておく必要がある。しかし、上記の遅延時間はドライバチップの製造ばらつき等により異なるので、印刷制御部１の側で適切な値を予め設定することは困難である。

そこで、ドライバチップの製造ばらつきに起因するタイミングのずれが発生しないように、クロック信号の遅延時間に応じた遅延時間をデータ信号の側にも与えることが行われる。
このようにすることで、クロック信号の遅延時間がドライバチップの製造ばらつきにより変動したとしても、データ信号側の遅延時間も同じ程度に変動することが期待できるので、ドライバチップのクロック端子とデータ入力端子に生じるタイミングのずれは相殺可能になる。

［遅延回路１４３〜１４６］
図４の遅延回路１４３〜１４６は、互いに同じ構成を有する。図５は、図４で示した遅延回路１４３〜１４６として用いられる遅延回路を示す。
図５に示される遅延回路は、インバータ回路（インバータ）１７１〜１７９と、ＡＮＤ回路１８０、１８１と、ＯＲ回路１８２とを有する。

インバータ１７１〜１７７は直列に接続されている。
１段目のインバータ１７１の入力端子は遅延回路の入力端子Ｄａに接続され、１段目〜６段目のインバータ１７１〜１７６の出力端子はそれぞれ次段のインバータ１７２〜１７７の入力端子に接続されている。
インバータ１７９の入力端子は遅延時間選択端子ＳＸに接続されている。
ＡＮＤ回路１８０の第１の入力端子はインバータ１７７の出力端子に接続され、ＡＮＤ回路１８０の第２の入力端子は遅延時間選択端子ＳＸに接続されている。
ＡＮＤ回路１８１の第１の入力端子はインバータ１７１の出力端子に接続され、ＡＮＤ回路１８１の第２の入力端子はインバータ１７９の出力端子に接続されている。
ＯＲ回路１８２の第１の入力端子はＡＮＤ回路１８０の出力端子に接続され、ＯＲ回路１８２の第２の入力端子はＡＮＤ回路１８１の出力端子に接続され、ＯＲ回路１８２の出力端子はインバータ１７８を介して遅延回路の出力端子Ｄｙと接続されている。

遅延時間選択端子ＳＸは、遅延時間選択信号ＤＬＹを受けるように接続されている。
遅延時間選択信号ＤＬＹがＨｉｇｈであると、ＡＮＤ回路１８０はインバータ１７７の出力を通過させ、ＡＮＤ回路１８１はインバータ１７１の出力を阻止する。従って、遅延回路１４３の遅延時間は、インバータ１７１〜１７７における遅延時間の合計となり、比較的長い時間となる。
遅延時間選択信号ＤＬＹがＬｏｗであると、ＡＮＤ回路１８１はインバータ１７１の出力を通過させ、ＡＮＤ回路１８０はインバータ１７７の出力を阻止する。従って、遅延回路１４３の遅延時間は、インバータ１７１における遅延時間に相当するものとなり、比較的短い時間となる。

インバータ１７９、ＡＮＤ回路１８０、１８１及びＯＲ回路１８２により、遅延時間選択信号ＤＬＹに応じて、インバータ１７１の出力とインバータ１７７のいずれか選択する選択回路が構成されている。
なお、直列接続されたインバータの数は図示の例のように７に限らず、２以上の整数であれば良い。また、図示の例では７番目のインバータ１７７の出力と、１番目のインバータ１７１の出力のいずれかを選択することとしているが、要するに、直列接続されたインバータの数がＰ個である場合に、Ｐ番目のインバータの出力と、Ｑ番目（ＱはＰよりも小さい整数）のインバータの出力のいずれかを選択することとすれば良い。

なお、インバータ１７１〜１７７の代わりに、バッファ回路を用いても良い。要するに、入力端子と出力端子との間に遅延時間を有する回路であれば良い。

［メモリ回路ＭＥＭ］
図６は図４のメモリ回路ＭＥＭの構成例を示す。
本実施の形態１の構成においては、ドット補正データは４ビットから成り、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行うものとする。

図６に示されるメモリ回路ＭＥＭは、第１のメモリセル回路２１１と、第２のメモリセル回路２１２と、バッファ回路（バッファ）２２１と、インバータ回路（インバータ）２２２と、補正データ入力端子ＭＤと、イネーブル端子Ｅ１、Ｅ２と、メモリセル選択端子Ｗ０〜Ｗ３と、補正データ出力端子の組Ｍｏ、Ｍｅとを備えている。
第１及び第２のメモリセル回路２１１及び２１２は、互いに隣接する２個のＬＥＤ（２ドット）のための補正データを記憶する。即ち、第１のメモリセル回路２１１は、奇数番目のドットのための補正データを格納する。第２のメモリセル回路２１２は、偶数番目のドットのための補正データを格納する。

補正データ入力端子ＭＤは、対応するフリップフロップのＱ端子に接続され、当該フリップフロップからドット補正データＨｏ又はＨｅを受ける。イネーブル端子Ｅ１、Ｅ２には、メモリ制御回路ＣＴＲ１からのイネーブル信号Ｅ１、Ｅ２がそれぞれ入力される。メモリセル選択端子Ｗ０〜Ｗ３には、メモリ制御回路ＣＴＲ１からのメモリセル選択信号Ｗ０〜Ｗ３が、それぞれ入力される。

補正データ出力端子の組Ｍｏ（端子Ｍｏ０〜Ｍｏ３から成る）は、奇数番目ドットのための補正データＨｏ（４ビットのデータＨｏ３、Ｈｏ２、Ｈｏ１、Ｈｏ０から成る）を出力する。
補正データ出力端子の組Ｍｅ（端子Ｍｅ０〜Ｍｅ３から成る）は、偶数番目ドットのための補正データＨｅ（４ビットのデータＨｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ０から成る）を出力する。

バッファ２２１は、補正データ入力端子ＭＤを介して入力される補正データを受け、インバータ２２２は、バッファ２２１の出力を受け、これと相補的なデータ信号を発生する。
バッファ２２１の出力端子は、インバータ２２２の入力端子に接続されているのみならず、ＮＭＯＳ２３１、２３５、２３９、２４３の第１の主端子（ソース、ドレーンの一方）に接続されている。インバータ２２２の出力端子はＮＭＯＳ２３４、２３８、２４２、２４６の第１の主端子に接続されている。

ＮＭＯＳ２３１、２３５、２３９、２４３、２３４、２３８、２４２、２４６の第２の主端子（ソース、ドレーンの他方）は、ＮＭＯＳ２３２、２３６、２４０、２４４、２３３、２３７、２４１、２４５の第１の主端子と接続されている。即ち、ＮＭＯＳ２３１とＮＭＯＳ２３２、ＮＭＯＳ２３５とＮＭＯＳ２３６、ＮＭＯＳ２３９とＮＭＯＳ２４０、ＮＭＯＳ２４３とＮＭＯＳ２４４、ＮＭＯＳ２３４とＮＭＯＳ２３３、ＮＭＯＳ２３８とＮＭＯＳ２３７、ＮＭＯＳ２４２とＮＭＯＳ２４１、ＮＭＯＳ２４６とＮＭＯＳ２４５が互いに直列に接続されている。

そして、インバータ回路（インバータ）２２３の出力及びインバータ回路（インバータ）２２４の入力がＮＭＯＳ２３２の第２の主端子に接続され、インバータ２２３の入力及びインバータ２２４の出力がＮＭＯＳ２３３の第２の主端子に接続されている。
このようにして、インバータ２２３及び２２４は各々の出力が他方の入力に接続されて、メモリセルを構成している。

同様に、インバータ回路（インバータ）２２５及び２２６、インバータ回路（インバータ）２２７及び２２８、インバータ回路（インバータ）２２９及び２３０も、それぞれＮＭＯＳ２３６及び２３７、ＮＭＯＳ２４０及び２４１、ＮＭＯＳ２４４及び２４５の第２の主端子間に接続され、各々の出力が他方の入力に接続されて、メモリセルを構成している。

ＮＭＯＳ２３２、２３３のゲート（制御端子）は、メモリセル選択端子Ｗ０に接続されている。ＮＭＯＳ２３６、２３７のゲートは、メモリセル選択端子Ｗ１に接続されている。ＮＭＯＳ２４０、２４１のゲートは、メモリセル選択端子Ｗ２に接続されている。ＮＭＯＳ２４４、２４５のゲートは、メモリセル選択端子Ｗ３に接続されている。

イネーブル端子Ｅ１はＮＭＯＳ２３１、２３４、２３５、２３８、２３９、２４２、２４３、２４６のゲートに接続されている。インバータ２２３、２２５、２２７、２２９の出力は、それぞれ補正データ出力端子Ｍｏ０、Ｍｏ１、Ｍｏ２及びＭｏ３に接続されている。

以上第１のメモリセル回路２１１について説明したが、第２のメモリセル回路２１２にも同様の構成されている。但し、イネーブル信号Ｅ１の代わりにイネーブル信号Ｅ２がＭＯＳのゲートに供給され、補正データＭｏ０〜Ｍｏ３の代わりに補正データＭｅ０〜Ｍｅ３が出力される。

［メモリ回路ＭＣＭ］
メモリ回路ＭＣＭは、例えば図６に示されるメモリ回路ＭＥＭのうちの第１のメモリセル回路２１１、バッファ２２１、及びインバータ２２２、及びこれらに接続された端子と同じもので構成することができる。但し、メモリ回路ＭＥＭの第１のメモリセル回路２１１の出力端子が符号Ｍｏ（Ｍｏ３〜Ｍｏ０）で示されているのに対し、メモリ回路ＭＣＭの出力端子は符号Ｍｃ（Ｍｃ３〜Ｍｃ０）で示されるものとなる。
メモリ回路ＭＣＭにおけるデータの書込み、読み出しはイネーブル信号Ｅ１により制御される。
メモリ回路ＭＣＭにおけるメモリセルの選択は、メモリ回路ＭＥＭの場合と同じく、メモリセル選択信号Ｗ３〜Ｗ０で行われる。メモリ回路ＭＣＭに記憶されるチップ補正データＨｃは４ビットのデータＨｃ３〜Ｈｃ０から成り、これらのデータはそれぞれ出力端子Ｍｃ３〜Ｍｃ０から出力される。

［メモリ回路ＭＤＭ］
メモリ回路ＭＤＭは図７に示されるように、ＡＮＤ回路２６１とラッチ回路２６２とを有する。ＡＮＤ回路２６１の第１及び第２の入力端子は、メモリ制御回路ＣＴＲ１から出力されるイネーブル信号Ｅ１及びメモリセル選択信号Ｗ３と接続されている。ラッチ回路２６２のＤ入力はフリップフロップＦＦＣ２５のＱ端子と接続され、Ｇ入力はＡＮＤ回路２６１の出力と接続されている。
遅延時間データＨｄは、シフトレジスタＳＦＲｃを介して転送され、該データＨｄがフリップフロップＦＦＣ２５に保持されているときに、ラッチ回路２６２にラッチされる。
ラッチ回路２６２のＱ端子から出力される信号は、遅延時間データＨｄがラッチされた後は、遅延時間データＨｄと同じ論理値を有するものであり、遅延時間選択信号ＤＬＹとして、遅延回路１４３〜１４６の遅延時間選択端子ＳＸに供給される。

［メモリ回路ＭＯＥ］
メモリ回路ＭＯＥは例えば、メモリ回路ＭＤＭと同様に構成される。その場合、例えば図７のラッチ回路２６２と同様のラッチ回路を備える。

なお、メモリ回路ＭＤＭ及びＭＯＥの各々を、図６に示されるメモリ回路ＭＥＭの一つのメモリセル、例えば、イネーブル信号Ｅ１で書き込みが許可され、メモリセル選択信号Ｗ３で選択されるメモリセルと、バッファ２２１及びインバータ２２２との組合せと同様のもので構成することとしても良い。

［マルチプレクサ回路ＭＵＸ］
図８は図４のマルチプレクサ回路ＭＵＸの構成例を示す。
マルチプレクサ回路ＭＵＸは、対応するメモリ回路ＭＥＭの２組の出力端子Ｍｏ、Ｍｅに接続された２組の入力端子Ｘｏ、Ｘｅを有し、これらの入力端子Ｘｏ、Ｘｅに供給される２組の補正データＨｏ及びＨｅのいずれかを選択し、出力端子の組ＸＱから出力する。
補正データＨｏは４ビットのデータＨｏ３〜Ｈｏ０から成り、入力端子の組Ｘｏを構成する４つの端子Ｘｏ３〜Ｘｏ０に入力される。
補正データＨｅは４ビットのデータＨｅ３〜Ｈｅ０から成り、入力端子の組Ｘｅを構成する４つの端子Ｘｅ３〜Ｘｅ０に入力される。
選択された補正データの４ビットのデータは、データ出力端子の組ＸＱを構成する４つの端子ＸＱ３〜ＸＱ０から出力される。

図８に示されるマルチプレクサ回路ＭＵＸはそれぞれ独立の４個のマルチプレクサ２８１、２８２、２８３、２８４を備える。マルチプレクサ２８１〜２８４はそれぞれｂｉｔ０〜ｂｉｔ３の選択のために用いられる。
マルチプレクサ２８１は、ＰＭＯＳ２９１及びＰＭＯＳ２９２を有する。マルチプレクサ２８２は、ＰＭＯＳ２９３及びＰＭＯＳ２９４を有する。マルチプレクサ２８３は、ＰＭＯＳ２９５及びＰＭＯＳ２９６を有する。マルチプレクサ２８４は、ＰＭＯＳ２９７及びＰＭＯＳ２９８を有する。
ＰＭＯＳ２９１、２９３、２９５、２９７のゲートはデータ選択信号端子Ｓ１Ｎと接続され、ＰＭＯＳ２９２、２９４、２９６、２９８のゲートはデータ選択信号端子Ｓ２Ｎと接続されている。
ＰＭＯＳ２９１の第１の主端子はデータ入力端子Ｘｏ０と接続され、ＰＭＯＳ２９２の第１の主端子はデータ入力端子Ｘｅ０と接続され、ＰＭＯＳ２９１及び２９２の第２の主端子はともに、データ出力端子ＸＱ０と接続されている。

同様に、ＰＭＯＳ２９３の第１の主端子はデータ入力端子Ｘｏ１と接続され、ＰＭＯＳ２９４の第１の主端子はデータ入力端子Ｘｅ１と接続され、ＰＭＯＳ２９３及びＰＭＯＳ２９４の第２の主端子はともにデータ出力端子ＸＱ１と接続されている。
同様に、ＰＭＯＳ２９５の第１の主端子はデータ入力端子Ｘｏ２と接続され、ＰＭＯＳ２９６の第１の主端子はデータ入力端子Ｘｅ２と接続され、ＰＭＯＳ２９５及び２９６の第２の主端子はともにデータ出力端子ＸＱ２と接続されている。
同様に、ＰＭＯＳ２９７の第１の主端子はデータ入力端子Ｘｏ３と接続され、ＰＭＯＳ２９８の第１の主端子はデータ入力端子Ｘｅ３と接続され、ＰＭＯＳ２９７と２９８の第２の主端子はともに、データ出力端子ＸＱ３と接続されている。

ＰＭＯＳ２９１、２９３、２９５、２９７は、奇数番目のドットのためのドット補正データＸｏ０〜Ｘｏ３を選択する回路を形成しており、ＰＭＯＳ２９２、２９４、２９６、２９８は、偶数番目のドットのためのドット補正データＸｅ０〜Ｘｅ３を選択する回路を形成している。

［ＬＥＤ駆動回路ＤＲＶ］
図９は図４のＬＥＤ駆動回路ＤＲＶの構成例を示す。
ＬＥＤ駆動回路ＤＲＶは、ＰＭＯＳ３１０〜３１４、３１６と、ＮＭＯＳ３１７と、ＮＯＲ回路３１８と、ＮＡＮＤ回路３２０〜３２２と、印刷データ入力端子Ｅと、入力端子Ｓと、制御電圧入力端子Ｖと、補正データ入力端子ＤＱ（ＤＱ０〜ＤＱ３から成る）と、駆動端子ＤＯとを備えている。
制御電圧入力端子Ｖには、図４の制御電圧発生回路ＡＤＪが出力する制御電圧Ｖｃｏｎｔが入力される。
入力端子Ｓには、図４のＮＡＮＤ回路１５４から出力される駆動タイミング信号ＤＳＴが入力される。

印刷データ入力端子Ｅには、図４におけるラッチ回路（ＬＴＡ１〜ＬＴＤ２４のいずれか）のＱＮ端子（反転データ出力端子）が接続されており、該ＱＮ端子から印刷データＰＤＮが供給される。印刷データＰＤＮは負論理のデータ（ＬＥＤを発光させるべきときにＬｏｗとなる）である。

補正データ入力端子の組ＤＱ（端子ＤＱ３〜ＤＱ０から成る）は、図４に示すマルチプレクサ回路ＭＵＸの補正データ出力端子の組ＸＱ（端子ＸＱ３〜ＸＱ０から成る）に接続されている。

駆動端子ＤＯは、図示しない配線手段により対応するＬＥＤのアノードと接続されている。
ＮＯＲ回路３１８の２つの入力端子は、それぞれ端子Ｓおよび端子Ｅに接続されている。
ＮＡＮＤ回路３２０〜３２２の第１の入力端子は、ＮＯＲ回路３１８の出力端子に接続されている。ＮＡＮＤ回路３２０〜３２２の第２の入力端子は、それぞれ補正データ入力端子ＤＱ０〜ＤＱ３に接続されている。

ＰＭＯＳ３１０〜３１３の制御端子（ゲート）は、それぞれＮＡＮＤ回路３２０〜３２２の出力端子に接続されている。
ＰＭＯＳ３１０〜３１４の第１の主端子（ソース）は電源ＶＤＤに接続され、ＰＭＯＳ３１０〜３１４の第２の主端子（ドレーン）は、駆動端子ＤＯに接続されている。

ＮＯＲ回路３１８及びＮＡＮＤ回路３２０〜３２２の電源端子は電源ＶＤＤと接続され、これら回路のグランド端子は制御電圧端子Ｖと接続され、制御電位Ｖｃｏｎｔに保たれる。

後述するように電源電位ＶＤＤと制御電位Ｖｃｏｎｔとの電位差はＰＭＯＳ３１０〜３１４がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳ３１０〜３１４のドレーン電流を調整することが可能となる。

図４の制御電圧発生回路ＡＤＪは基準電圧Ｖｒｅｆを受けて、ＰＭＯＳ３１０〜３１４等のドレーン電流が所定値となるように制御電圧Ｖｃｏｎｔを制御する。

図９に戻り、印刷データＨＤ−ＤＡＴＡがＨｉｇｈであり（端子Ｅへ入力される印刷データＰＤＮがＬｏｗであり）、ストローブ信号ＨＤ−ＳＴＢ−Ｎにより駆動オンが指令され、駆動タイミング信号ＤＳＴがＬｏｗとなっているとき、ＮＯＲ回路３１８の出力はＨｉｇｈとなる。
このとき補正データ入力端子ＤＱ３〜ＤＱ０からの補正データに従いＮＡＮＤ回路３２２〜３２０の出力信号レベルは、電源電位ＶＤＤあるいは制御電位Ｖｃｏｎｔとなる。このときＰＭＯＳ３１６とＮＭＯＳ３１７とで構成されるインバータ回路の出力は制御電位Ｖｃｏｎｔとなる。

ＰＭＯＳ３１４は、ＬＥＤに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳ３１０〜３１３は、ＬＥＤの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。

主駆動トランジスタ３１４は印刷データＰＤＮに従って駆動される。即ち、印刷データＰＤＮがＬｏｗであり、かつ駆動タイミング信号ＤＳＴがＬｏｗのときに、ＮＯＲ回路３１８の出力がＨｉｇｈなったときに、オンとなる。
補助駆動トランジスタ３１３〜３１０は、ＮＯＲ回路３１８の出力がＨｉｇｈレベルであるときに、マルチプレクサ回路ＭＵＸの出力ＸＱ３〜ＸＱ０に従って駆動される。マルチプレクサ回路ＭＵＸの出力ＸＱ３〜ＸＱ０としては、補正メモリ回路ＭＥＭに格納された、各ＬＥＤの発光ばらつきの補正するための補正データが出力される。

つまり、主駆動トランジスタ３１４とともに、補正データに従って補助駆動トランジスタ３１０〜３１３が選択的に駆動され、主駆動トランジスタ３１４のドレーン電流に、選択された補助駆動トランジスタのドレーン電流が加算された駆動電流が、駆動端子ＤＯからＬＥＤに供給される。

補助駆動トランジスタ３１０〜３１３が駆動されているとき、ＮＡＮＤ回路３２０〜３２２の出力は、Ｌｏｗレベル（すなわち、制御電位Ｖｃｏｎｔに略等しいレベル）にあるので、補助駆動トランジスタ３１０〜３１３のゲート電位は、制御電位Ｖｃｏｎｔに略等しくなる。

このとき、ＰＭＯＳ３１６はオフ状態にあり、ＮＭＯＳ３１７はオン状態にあって、主駆動トランジスタ３１４のゲート電位もまた制御電位Ｖｃｏｎｔに略等しくなる。従って、主駆動トランジスタ３１４及び補助駆動トランジスタ３１０〜３１３のドレーン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。

なお、ＮＡＮＤ回路３２０〜３２２は、電源電位ＶＤＤと制御電位Ｖｃｏｎｔを、それぞれ電源、グランド電位として動作しているので、その入力信号の電位も電源電位ＶＤＤとグランド電位（Ｖｃｏｎｔ）に即したものであって良く、そのＬｏｗレベルは０Ｖでなくても良い。

［第１の制御回路ＣＴＲ１］
図１０は図４のメモリ制御回路ＣＴＲ１の構成例を示す。
図示のメモリ制御回路ＣＴＲ１は、フリップフロップ３４１〜３４５と、ＮＯＲ回路３４６と、ＡＮＤ回路３４７、３４８、３５０〜３５３とを備える。
フリップフロップ３４１〜３４５の負論理のリセット端子ＲはドライバチップＤＩＣのラッチ端子ＬＯＡＤと接続されており、該負論理のリセット端子Ｒにはラッチ信号ＬＯＡＤ−Ｐが入力される。
フリップフロップ３４１、３４２のクロック端子はドライバチップＤＩＣのストローブ端子ＳＴＢと接続されており、該クロック端子にはストローブ信号ＳＴＢ−Ｐが入力される。
フリップフロップ３４１、３４２のＱ出力はＮＯＲ回路３４６の入力と接続され、ＮＯＲ回路３４６の出力は、フリップフロップ３４１のＤ端子と接続されている。

フリップフロップ３４３のクロック端子はフリップフロップ３４１のＱ端子と接続され、フリップフロップ３４３のＱＮ出力はフリップフロップ３４３のＤ端子と接続されている。
フリップフロップ３４３のＱ出力はＡＮＤ回路３４７の一方の入力端子と接続され、フリップフロップ３４３のＱＮ瑞子はＡＮＤ回路３４８の一方の入力端子と接続され、ＡＮＤ回路３４７及び３４８の他方の入力端子にはラッチ信号ＬＯＡＤ−Ｐが入力されている。
ＡＮＤ回路３４７及び３４８の出力はイネーブル信号Ｅ１、Ｅ２として出力される。

フリップフロップ３４４、３４５のクロック端子はＡＮＤ回路３４７の出力に接続されている。フリップフロップ３４４のＤ端子はフリップフロップ３４５のＱ端子と接続されている。フリップフロップ３４５のＤ端子はフリップフロップ３４４のＱＮ端子と接続されている。

ＡＮＤ回路３５３の第１の入力端子はフリップフロップ３４５のＱ端子と接続され、第２の入力端子はフリップフロップ３４４のＱＮ端子と接続されている。ＡＮＤ回路３５２の第１の入力端子はフリップフロップ３４５のＱ端子と接続され、第２の入力端子はフリップフロップ３４４のＱ端子と接続されている。ＡＮＤ回路３５１の第１の入力端子はフリップフロップ３４５のＱＮ端子と接続され、第２の入力端子はフリップフロップ３４４のＱ端子と接続されている。ＡＮＤ回路３５０の第１の入力端子はフリップフロップ３４５のＱＮ端子と接続され、第２の入力端子はフリップフロップ３４４のＱＮ端子と接続されている。ＡＮＤ回路３５０〜３５３の第３の入力端子はフリップフロップ３４２のＱ出力と接続されている。ＡＮＤ回路３５０〜３５３の出力はメモリセル選択信号Ｗ０〜Ｗ３として出力される。

フリップフロップ３４１及び３４２、並びにＮＯＲ回路３４６により、３進の第１のカウンタＣＮＴａが構成されている。フリップフロップ３４４及び３４５により、４進の第２のカウンタＣＮＴｂが構成されている。またフリップフロップ３４３は、２進の第３のカウンタＣＮＴｃを構成している。

第１、第２、第３のカウンタＣＮＴａ、ＣＮＴｂ、ＣＮＴｃを構成するフリップフロップのリセット端子Ｒに供給されるラッチ信号ＬＯＡＤ−Ｐは、シフトレジスタで補正データを転送する際は、Ｈｉｇｈに維持され、シフトレジスタで印刷データを転送する際には、概してＬｏｗであるが、ラッチ回路への印刷データの取込みの際にＨｉｇｈとなる。

以下、メモリ制御回路ＣＴＲ１の動作を、図１１を参照して説明する。
フリップフロップ３４１のＱ端子、フリップフロップ３４２のＱ端子、ＮＯＲ回路３４６の出力が第１のカウンタＣＮＴａの出力ＣＱ１、ＣＱ２、ＣＱ３を構成する。図１１には、出力ＣＱ１、ＣＱ２の信号レベルが示されている。

フリップフロップ３４１、３４２は、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときにリセットされ、その状態では出力ＣＱ１、ＣＱ２、ＣＱ３がＬｏｗ、Ｌｏｗ、Ｈｉｇｈとなり（時刻ｔａＵ）、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈの状態では、ストローブ信号ＳＴＢ−Ｐの立ち上がりエッジ（ＨＤ−ＳＴＢ−Ｎの立下りエッジ）をカウントする。即ち、ストローブ信号ＳＴＢ−Ｐが一度立ち上がると、出力ＣＱ１、ＣＱ２、ＣＱ３がそれぞれＨｉｇｈ、Ｌｏｗ、Ｌｏｗとなり、ストローブ信号ＳＴＢ−Ｐがもう一度立ち上がると、出力ＣＱ１、ＣＱ２、ＣＱ３がそれぞれＬｏｗ、Ｈｉｇｈ、Ｌｏｗとなり（時刻ｔａＶ）、ストローブ信号ＳＴＢ−Ｐがもう一度立ち上がると、出力ＣＱ１、ＣＱ２、ＣＱ３がそれぞれＬｏｗ、Ｌｏｗ、Ｈｉｇｈとなる。

印刷制御部１は、一連の補正データ（ＬＥＤヘッドのすべての奇数番目のドットのためのそれぞれ１ビットの補正データ、またはすべての偶数番目のドットのためのそれぞれ１ビットの補正データ）の転送が終わる毎に、３個のストローブ信号ＨＤ−ＳＴＢ−Ｎを連続して３回Ｌｏｗとする（Ｌｏｗレベルのパルスを３回発生させる）ことで、第１のカウンタＣＮＴａに上記のような一巡の動作を行わせ、信号ＣＱ１、ＣＱ２を発生させる。なお、メモリセル選択信号Ｗ３〜Ｗ０は信号ＣＱ２に同期して発生されるが、３進のカウンタＣＮＴａを用いることで、メモリセル選択信号Ｗ３〜Ｗ０の発生（従って、メモリセルへの書き込み）を、イネーブル信号Ｅ１、Ｅ２の切り替わりより少し遅らせ、イネーブル信号が安定してからメモリセル選択信号Ｗ３〜Ｗ０を発生させる。これにより異なるメモリセルへの誤書き込みをより確実に防止することとしている。

第１のカウンタＣＮＴａの出力ＣＱ１はフリップフロップ３４３のクロック端子に供給される。第１のカウンタＣＮＴａの出力ＣＱ２はＡＮＤ回路３５０〜３５３の各々の一つの入力となる。

フリップフロップ３４３のＱ端子出力が第３のカウンタＣＮＴｃの出力ＣＱ６を構成する。フリップフロップ３４３は、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときにリセットされ、その状態では、Ｑ端子出力（図１１の出力ＣＱ６）がＬｏｗであり、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈの状態では、カウンタＣＮＴａの出力ＣＱ１の立ち上がりエッジをカウントする。即ち、出力ＣＱ１が一度立ち上がると、出力ＣＱ６がＨｉｇｈとなり（時刻ｔａＷ）、出力ＣＱ１がもう一度立ち上がると、出力ＣＱ６がＬｏｗとなる。以後同様の動作を繰り返す。

このようにフリップフロップ３４３のＱ端子の出力（出力ＣＱ６）及びＱＮ端子の出力は交互にＨｉｇｈとなるものであり、ＡＮＤ回路３４７及び３４８を介してイネーブル信号Ｅ１、Ｅ２として出力される。

ドット補正データＨｏ、Ｈｅ、チップ補正データＨｃ、遅延時間データＨｄ、及びスイッチ制御データＨｋの転送及びこれらのデータのメモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、ＭＯＥへの書込みの際は、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈに維持され、従って、フリップフロップ３４３のＱ、ＱＮ端子の出力がそのままイネーブル信号Ｅ１、Ｅ２として出力される。

ラッチ信号ＬＯＡＤ−ＰがＬｏｗからＨｉｇｈに変化した後最初に信号ＣＱ１がＨｉｇｈとなるまでの期間Ｔａにおいては、イネーブル信号Ｅ１がＬｏｗ、イネーブル信号Ｅ２がＨｉｇｈであり、この期間Ｔａに奇数番目のドットのための補正データＨｏ、チップ補正データＨｃ、遅延時間データＨｄ、及びスイッチ制御データＨｋが転送される。このときイネーブル信号Ｅ２がＨｉｇｈであるので、シフトレジスタは２５段となっている。

信号ＣＱ１が立ち上がり、イネーブル信号Ｅ１がＨｉｇｈ、イネーブル信号Ｅ２がＬｏｗになってから、次に信号ＣＱ１が立ち上がり、イネーブル信号Ｅ１がＬｏｗ、イネーブル信号Ｅ２がＨｉｇｈになるまでの期間Ｔｂにおいては、メモリセル選択信号Ｗ３が比較的短い時間だけＨｉｇｈとなって（期間ｔａＹ）、そのときドット補正データＨｏ、チップ補正データＨｃ、遅延時間データＨｄ及びスイッチ制御データＨｋのメモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、ＭＯＥへの書込みが行なわれる。
さらにそれに続いてドット補正データＨｅが転送される。このときイネーブル信号Ｅ２がＬｏｗであるので、シフトレジスタは２４段となっている。

期間Ｔｂに続く、イネーブル信号Ｅ１がＬｏｗ、イネーブル信号Ｅ２がＨｉｇｈの期間Ｔｃにおいては、メモリセル選択信号Ｗ３が比較的短い時間だけＨｉｇｈとなって（期間ｔａＺ）、そのときドット補正データＨｏのメモリ回路ＭＥＭへの書込みが行なわれ、さらにそれに続いてドット補正データＨｏ、及びチップ補正データＨｃが転送される。このときイネーブル信号Ｅ２がＨｉｇｈであるので、シフトレジスタは２５段となっている。
以下、同様の動作が繰り返され、期間Ｔｊにおいては、ドット補正データＨｅのメモリ回路ＭＥＭへの書込みが行なわれる。

印刷データの転送が行われる期間Ｔｋにおいては、ラッチ信号ＬＯＡＤ−ＰがＬｏｗに維持されるので、イネーブル信号Ｅ１、Ｅ２ともにＬｏｗに維持され、シフトレジスタは２４段となっている。

フリップフロップ３４５及び３４４のＱ端子出力がカウンタＣＮＴｂの出力ＣＱ４、ＣＱ５を構成する。フリップフロップ３４５及び３４４は、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときにリセットされ、その状態では図１１に示すように、出力ＣＱ４、ＣＱ５がＬｏｗ、Ｌｏｗとなる。フリップフロップ３４５及び３４４は、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈの状態では、イネーブル信号Ｅ１の立ち上がりエッジをカウントする。即ちストローブ信号ＳＴＢ−Ｐが一度立ち上がると、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｌｏｗとなり（時刻ｔａＸ）、イネーブル信号Ｅ１がもう一度立ち上がると、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｈｉｇｈとなり、イネーブル信号Ｅ１がもう一度立ち上がると、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｈｉｇｈとなり、イネーブル信号Ｅ１がもう一度立ち上がると、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｌｏｗとなる。以後同様の動作を繰り返す。

そして、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｌｏｗである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｈｉｇｈである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｈｉｇｈである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｌｏｗである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなる。

ＡＮＤ回路３５０〜３５３は、フリップフロップ３４５、３４４の出力Ｑ、ＱＮをデコードして、メモリセル選択信号Ｗ３〜Ｗ０を順にＨｉｇｈとする。即ち、カウンタＣＮＴａの出力ＣＱ２がＨｉｇｈであることを条件として、カウンタＣＮＴｂの出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｌｏｗであれば、信号Ｗ３のみがＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｈｉｇｈであれば、信号Ｗ２のみがＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｈｉｇｈであれば、信号Ｗ１のみがＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｌｏｗであれば、信号Ｗ０のみがＨｉｇｈとなる。

この結果、イネーブル信号Ｅ１がＨｉｇｈである期間に信号ＣＱ２に同期してメモリセル選択信号Ｗ３がＨｉｇｈになり、次にイネーブル信号Ｅ２がＨｉｇｈである期間に信号ＣＱ２に同期してメモリセル選択信号Ｗ３がＨｉｇｈになる。即ち、メモリセル選択信号Ｗ３は２度続けて発生する。そして１回目の発生の際、奇数番目のドットのための補正データが書き込まれ、２回目の発生の際、偶数番目のドットのための補正データが書き込まれる。メモリセル選択信号Ｗ２、Ｗ１、Ｗ０も同様に２回ずつ発生される。

［第２の制御回路ＣＴＲ２］
図１２は図４のマルチプレクサ制御回路ＣＴＲ２の構成例を示す。
図示の制御回路ＣＴＲ２は、マルチプレクサ回路ＭＵＸの選択動作を制御するためのものであり、フリップフロップ３７１と、バッファ回路（バッファ）３７２、３７３とを備えている。
フリップフロップ３７１のクロック端子はドライバチップＤＩＣのラッチ端子ＬＯＡＤと接続されており、該クロック端子にはラッチ信号ＬＯＡＤ−Ｐが入力される。
フリップフロップ３７１の負論理のリセット端子ＲはドライバチップＤＩＣのＨＳＹＮＣ端子と接続されており、該端子には主走査同期信号ＨＳＹＮＣ−Ｎが入力される。
フリップフロップ３７１のＤ端子はそのＱＮ端子と接続され、バッファ３７２の入力端子はフリップフロップ３７１のＱ端子と接続され、バッファ３７３の入力瑞子はフリップフロップ３７１のＱＮ端子と接続されている。バッファ３７２、３７３の出力は、それぞれ、データ選択信号Ｓ２Ｎ、Ｓ１Ｎとして出力される。

以下、マルチプレクサ制御回路ＣＴＲ２の動作を、図１３を参照して説明する。
図１３で図１１と同じ時刻及び期間を、図１１と同じ符号で示す。他の同様のタイムチャートについても同様である。
図示の回路においては、図１３に示されるように、主走査同期信号ＨＳＹＮＣ−ＮがＬｏｗになると（時刻ｔａＮ）、フリップフロップ３７１がリセットされて、そのＱ、ＱＮ端子の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、データ選択信号Ｓ１Ｎ、Ｓ２ＮがそれぞれＨｉｇｈ、Ｌｏｗとなる。

奇数番目のドットのための印刷データＰＤｏの転送が終わり、ラッチ信号ＨＤ−ＬＯＡＤ−Ｐが立ち上がって（時刻ｔａＰ）、シフトレジスタＳＦＲａ〜ＳＦＲｄのデータがラッチ回路群ＬＴＡ１〜ＬＴＤ２４にラッチされると、フリップフロップ３７１が反転して、そのＱ、ＱＮ端子の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、データ選択信号Ｓ１Ｎ、Ｓ２ＮがそれぞれＬｏｗ、Ｈｉｇｈとなる。

その結果、図８に示されるマルチプレクサ回路ＭＵＸ内の、データ選択信号Ｓ１Ｎで制御されるＰＭＯＳ（信号Ｓ１ＮがＬｏｗのときオンとなる）２９１、２９３、２９５、２９７がオンとなり、データ選択信号Ｓ２Ｎで制御されるＰＭＯＳ（信号Ｓ２ＮがＬｏｗのときオンとなる）２９２、２９４、２９６、２９８がオフとなる。この結果、端子Ｘｏ３、Ｘｏ２、Ｘｏ１、Ｘｏ０から供給される補正データＨｏ３、Ｈｏ２、Ｈｏ１、Ｈｏ０が、選択されたデータＸＱ３、ＸＱ２、ＸＱ１、ＸＱ０として出力される。

次に、偶数番目のドットのための印刷データＰＤｅの転送が行なわれた後、ラッチ信号ＨＤ−ＬＯＡＤが立ち上がると（時刻ｔａＳ）、フリップフロップ３７１の状態が反転し、そのＱ端子、及びＱＮ端子の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、データ選択信号Ｓ１ＮがＨｉｇｈ、データ選択信号Ｓ２ＮがＬｏｗとなる。その結果、図８に示されるマルチプレクサ回路ＭＵＸ内の、データ選択信号Ｓ２Ｎで制御されるＰＭＯＳ２９２、２９４、２９６、２９８がオンとなり、データ選択信号Ｓ１Ｎで制御されるＰＭＯＳ２９１、２９３、２９５、２９７がオフとなる。この結果、端子Ｘｅ３、Ｘｅ２、Ｘｅ１、Ｘｅ０から供給される補正データＨｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ２が、選択されたデータＸＱ３、ＸＱ２、ＸＱ１、ＸＱ０として出力される。
以下同様の処理が繰り返される。

［制御電圧発生回路ＡＤＪ］
図１４は図４の制御電圧発生回路ＡＤＪの構成例を示す。
図１４に示される制御電圧発生回路ＡＤＪは、演算増幅器３９１と、ＰＭＯＳ３９２と、アナログマルチプレクサ回路３９３とを有する。

一方、演算増幅器３９１の反転入力端子には基準電圧Ｖｒｅｆが印加され、非反転入力端子はアナログマルチプレクサ回路３９３の出力端子Ｙと接続されている。
演算増幅器３９１の出力端子は、ＰＭＯＳ３９２にゲート及び出力端子Ｖに接続されている。端子Ｖの電位はＶｃｏｎｔとして図４のＬＥＤ駆動回路ＤＲＶに供給される。

ＰＭＯＳ３９２のソースは電源ＶＤＤに接続され、ドレーンが、抵抗Ｒ００〜Ｒ１５の直列接続の一端に接続されている。上記の直列接続の他端は、グランドに接続されている。ＰＭＯＳ３９２は図９のＰＭＯＳ３１０〜３１４とはゲート長が等しく構成されている。ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは、抵抗Ｒ０１〜Ｒ１５の直列接続を介してグランドに流れる。

アナログマルチプレクサ回路３９３は、１６個のアナログ電圧入力端子Ｐ０〜Ｐ１５と出力端子Ｙと、制御信号入力端子Ｓ０〜Ｓ４とを有する。
アナログ電圧入力端子Ｐ０〜Ｐ１５は、直列接続の上記一端、或いは直列接続された抵抗Ｒ０１〜Ｒ１５の相互接続点に接続されている。
制御信号入力端子Ｓ０〜Ｓ３は、メモリ回路ＭＣＭの出力端子Ｍｃ０〜Ｍｃ３に接続されており、４ビットのチップ補正データが、論理信号として入力される。
アナログマルチプレクサ回路３９３は、上記論理信号（チップ補正データ）で表される値（１６値のうちの一つ）に応じて、端子Ｐ０〜Ｐ１５のうちのいずれかを選択し、選択した端子の電位を出力端子Ｙから出力する。

演算増幅器３９１、抵抗列Ｒ００〜Ｒ１５、及びＰＭＯＳ３９２とで構成される回路でフィードバック制御回路を構成しており、演算増幅器３９１の非反転入力端子の電位は略Ｖｒｅｆと等しくなるように制御される。
このため、図１４のＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは、抵抗Ｒ００〜Ｒ１５のうち、アナログマルチプレクサ回路３９３により選択される部位とグランドとの間の合成抵抗値と、演算増幅器３９１に入力される基準電圧Ｖｒｅｆとから決定されることになる。

例えば、入力端子Ｓ３〜Ｓ０の論理値（チップ補正データ）が“１１１１”となっていて、補正の程度が最大と指令されているとき、アナログマルチプレクサ回路３９３の端子Ｐ１５と端子Ｙとが導通状態とされ、端子Ｐ１５の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ００
となる。

一方、入力端子Ｓ３〜Ｓ０の論理値（チップ補正データ）が“０１１１”となっていて、中程度の補正が指令されているとき、アナログマルチプレクサ回路３９３の端子Ｐ７と端子Ｙとが導通状態とされ、端子Ｐ７の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００＋Ｒ０１＋…＋Ｒ０７＋Ｒ０８）
となる。

さらに、入力端子Ｓ３〜Ｓ０の論理値（チップ補正データ）が“００００”となっていて、最小の補正が指令されているとき、アナログマルチプレクサ回路３９３の端子Ｐ０と端子Ｙとが導通状態とされ、端子Ｐ０の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００＋Ｒ０１＋…＋Ｒ１４＋Ｒ１５）
となる。

上記のように、図９のＰＭＯＳ３１０〜３１４と図１４のＰＭＯＳ３９２とはゲート長が互いに等しく構成され、これらのトランジスタは飽和領域で動作するように制御されており、カレントミラーを構成している。このため、ＰＭＯＳ３１０〜３１４がオンとなるとき上記の電流Ｉｒｅｆに比例するドレーン電流を生じる。

この結果、アナログマルチプレクサ回路３９３の入力端子Ｓ３〜Ｓ０に与える信号の論理値の組合せ（チップ補正データ）により電流Ｉｒｅｆの値を１６段階に調整することができ、図９のＰＭＯＳ３１０〜３１４のドレーン電流もまた１６段階に調整可能となる。

［ヘッド断面図］
図１５はＬＥＤヘッド１９の構成を概略的に示す断面図である。
図１５に示されるように、ＬＥＤヘッド１９は、ベース部材４１１と、ベース部材４１１にて固定されたプリント配線板４１２と、円柱状の光学素子を多数配列してなるロッドレンズアレイ４１３と、ロッドレンズアレイ４１３を保持するホルダ４１４と、ホルダ４１４とベース部材４１１とを固定するクランプ部材４１５、４１５とで構成される。
ドライバチップ４１６には前述した駆動回路等が集積されている。ＬＥＤアレイ４１７は、ドライバチップ４１６上に配置されている。

［印刷データの転送及びＬＥＤの駆動］
以下、印刷データの転送及び印刷データに基づくＬＥＤの駆動の際のドライバチップの動作を図１３及び図１６を参照して説明する。
図１３は図４の構成のドライバチップを用いて成るＬＥＤヘッドを用いて印刷動作を行う場合の駆動装置の動作を示す。
図１６は図１３におけるタイムチャートにおいて、ドライバチップの数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。
なお、図１６においては、クロック信号（図１３ではＨＤ−ＣＬＫ）は符号ＣＬＫＩで示され、転送されるデータ（図１３ではＨＤ−ＤＡＴＡ３〜０）は符号ＤＡＴＡ３〜０で示されている。

ＬＥＤの時分割駆動の開始に先立ち、時刻ｔａＮにおいて、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ（図１６では、ＨＳＹＮＣ）が入力される。
主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎは時分割駆動において奇数番目のＬＥＤを駆動するか、偶数番目のＬＥＤを駆動するかに関し初期状態を設定するための同期信号として作用する。

次いで、期間ｔａＯにおいて奇数番目のＬＥＤのための印刷データＰＤｏ（図１６では、ＤＯＴ１、ＤＯＴ３、…ＤＯＴ１９１）を転送するため、クロック信号ＨＤ−ＣＬＫ（図１６ではＣＬＫＩ）に同期してデータ信号ＨＤ−ＤＡＴＡ３〜０（図１６ではＤＡＴＡＩ３〜０）が入力され、転送される。

なお、本ＬＥＤヘッドにおいては、上記のように２６個のドライバチップがカスケードに接続され、各ドライバチップＤＩＣに９６個の駆動端子ＤＯ１〜ＤＯ９６を備えており、１パルスのクロック信号により４個のＬＥＤのための印刷データが一度に転送される。また、印刷データの転送中は、図１０を参照して説明したように、イネーブル信号Ｅ２がＬｏｗとなり、２４段のシフトレジスタが構成される。このため一度（１サイクル）のデータ転送に必要なクロックパルスの数は
（９６／４）×２６＝２４×２６＝６２４
である。

図１３には期間ｔａＯにおいて、２４×２６個のクロックパルスが供給されることを示している。一方、図１６では、ドライバチップの数が１個であるものとして簡略化しているので、期間ｔａＯにおいて、２４個のクロックパルスが供給されることを示している。

期間ｔａＯの処理で印刷データＰＤｏの転送が完了すると、時刻ｔａＰにおいて、ラッチ信号ＨＤ−ＬＯＡＤ（図１６では、ＬＯＡＤ）が入力され、シフトレジスタＳＦＲａ〜ＳＦＲｄにより転送されたデータはラッチ回路群ＬＴＡ１〜ＬＴＤ２４にラッチされる。
次いで、時刻ｔａＱにおいて、ストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１６ではＳＴＢ）が入力される（ストローブ信号ＨＴ−ＳＴＢ−ＮのレベルがＬｏｗとされる）。

また、時刻ｔａＰにおいて、制御信号ＯＤＤ、ＥＶＥＮの状態が切り替えられて、奇数番目のＬＥＤの駆動が行われる状態になっている。即ち、制御信号ＯＤＤ、ＥＶＥＮがそれぞれＬｏｗ、Ｈｉｇｈとなっている。そのため、ＭＯＳ１０９、１１０がそれぞれオン、オフとなっており、奇数番目のＬＥＤのカソード端子からグランドＧＮＤヘの流路が形成され、偶数番目のＬＥＤのカソード端子からグランドヘの流路は形成されない。

このため、ドライバチップＤＩＣ１の例えば駆動端子ＤＯ１からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０３のアノード、カソード端子を経てＭＯＳ１０９のドレーン、ソースを介してグランドヘと至る電流経路が形成される。その結果、ＬＥＤ１０３が発光して（図１においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０４には電流流路が形成されないため、ＬＥＤ１０３の発光状態に支障を与えることはない。

図１３（及び図１６）に戻り、期間ｔａＲにおいて偶数番目のＬＥＤのための印刷データＰＤｅ（図１６では、ＤＯＴ２、ＤＯＴ４、…ＤＯＴ１９２）を転送するため、クロック信号ＨＤ−ＣＬＫ（図１６ではＣＬＫＩ）に同期してデータ信号ＨＤ−ＤＡＴＡ３〜０（図１６では、ＤＡＴＡＩ３〜０）が入力され、転送される。

期間ｔａＲの処理で印刷データＰＤｅの転送が完了すると、時刻ｔａＳにおいて、ラッチ信号ＨＤ−ＬＯＡＤ（図１６では、ＬＯＡＤ）が入力され、シフトレジスタＳＦＲａ〜ＳＦＲｄにより転送されたデータはラッチ回路群ＬＴＡ１〜ＬＴＤ２４にラッチされる。
次いで、時刻ｔａＴにおいて、ストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１６ではＳＴＢ）が入力される。

また、時刻ｔａＳにおいて、制御信号ＯＤＤ、ＥＶＥＮの状態が切り替えられて、偶数番目のＬＥＤの駆動が行われる状態になっている。即ち、制御信号ＯＤＤ、ＥＶＥＮがそれぞれＨｉｇｈ、Ｌｏｗとなっている。そのため、ＭＯＳ１０９、１１０はそれぞれオフ、オンとなっており、偶数番目のＬＥＤのカソード端子からグランドＧＮＤヘの流路が形成され、奇数番目のＬＥＤのカソード端子からグランドヘの流路は形成されない。

このため、ドライバチップＤＩＣ１の例えば駆動端子ＤＯ１からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０４のアノード、カソード端子を経てＭＯＳ１１０のドレーン、ソースを介してグランドヘと至る電流経路が形成される。その結果、ＬＥＤ１０４が発光して（図１においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０３には電流経路が形成されないため、ＬＥＤ１０４の発光状態に支障を与えることはない。

このように、ＬＥＤアレイのうち、奇数番目のＬＥＤと偶数番目のＬＥＤとを交互に、時分割的に駆動することで、１ラインのＬＥＤの数の半分の数の駆動素子により、１ライン分のＬＥＤの駆動を行うことができる。

［補正データの転送及び書き込み］
上記の印刷データの転送に先立って、例えばプリンタの電源投入直後に補正データ転送及び書き込みが行われる。以下では、この際のドライバチップの動作を、図１１及び図１７〜図２０を参照して説明する。
ここで言う「補正データ」には、ドット補正データとチップ補正データとが含まれる。さらに、補正データの転送及び書き込みに合わせて、遅延時間データＨｄ及びスイッチ制御データＨｋも転送され、書き込まれるが、これらのデータを転送をも含めて単に「補正データの転送」と言うことがある。
この補正データの転送の際に、第１段のドライバチップのメモリ回路ＭＤＭには、比較的長い遅延時間を指定する遅延時間データＨｄが書き込まれ、第２段〜第２６段のドライバチップのメモリ回路ＭＤＭには、比較的短い遅延時間を指定する遅延時間データＨｄが書き込まれる。

図１７〜図２０は、図１１において、ドライバチップ数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。
図１７は図１１における期間Ｔａ及びＴｂの詳細を示し、図１８は図１１における期間Ｔｃ及びＴｄの詳細を示し、図１９は図１１における期間Ｔｅ及びＴｆの詳細を示し、図２０は図１１における期間Ｔｇ及びＴｈの詳細である。
なお、図１７〜図２０においては、差動クロックペア信号（図１１ではＨＤ−ＣＬＫ−Ｐ）は符号ＣＬＫＩで示され、転送されるデータ（図１１ではＨＤ−ＤＡＴＡ３〜０）は符号ＤＡＴＡ３〜０で示されている。

印刷制御部１は、補正データの転送及び書き込み動作の開始時に、ラッチ信号ＨＤ−ＬＯＡＤ（図１７〜図２０ではＬＯＡＤ）をＨｉｇｈレベルとして、ラッチ信号ＨＤ−ＬＯＡＤがＨｉｇｈレベルである期間中に転送されるデータが印刷データ以外のデータ、ここでは補正データであることを示す。
補正データは、データ信号ＨＤ−ＤＡＴＡ３〜０（図１７〜図２０ではＤＡＴＡＩ３〜０）として、印刷制御部１からＬＥＤヘッド１９に供給される。

上記のように、各ドットのためのドット補正データＨｏ又はＨｅは４ビットから成り、各ドライバチップのためのチップ補正データＨｃは、４ビットから成り、遅延時間データＨｄは１ビットから成り、スイッチ制御データＨｋは１ビットから成る。

補正データの転送は、以下に説明する８サイクル乃至ステップ（第１乃至第８ステップ）で行われる。各ステップにおいては、ドット補正データのうちの１ビットが転送される。
奇数番目のドットのためのドット補正データの１ビットと、偶数番目のドットのためのドット補正データの１ビットとは交互に（相前後する転送ステップで）転送される。
例えば上記の８ステップのうちの奇数番目のステップで、奇数番目ドットのためのドット補正データが転送され、偶数番目のステップで、偶数番目ドットのためのドット補正データが転送される。
チップ補正データＨｃ、遅延時間データＨｄ及びスイッチ制御データＨｋは、奇数番目のドットのためのドット補正データと同じステップで転送される。
ただし、遅延時間データＨｄ及びスイッチ制御データＨｋは、８ステップのうちの一つ、例えば最初のステップのみで転送され、それ以外の奇数番目のステップでは、代わりに無効データＤＭＹが転送される。

図４に示される例では、チップ補正データＨｃが格納されるメモリ回路ＭＣＭはシフトレジスタＳＦＲｄの最終段に接続され、遅延時間データＨｄが格納されるメモリ回路ＭＤＭは、シフトレジスタＳＦＲｃの最終段のフリップフロップＦＦＣ２５に接続され、スイッチ制御データＨｋが格納されるメモリ回路ＭＯＥは、シフトレジスタＳＦＲｂの最終段のフリップフロップＦＦＢ２５に接続されているので、各ドライバチップ内のすべての奇数番目のドットのための補正データＨｏの列の前にチップ補正データＨｃ、遅延時間データＨｄ、及びスイッチ制御データＨｋ又はこれらに代わる無効データＤＭＹを位置させて順に転送する。
そのため、奇数番目のドットのための補正データＨｏの転送時には、シフトレジスタを２５段に切り替えて、各ドライバチップＤＩＣに対して各々２５のデータビットから成る、４個のビット列を構成し、２６個のドライバチップ分を順に転送する。即ち、２６個のドライバチップに対して、各々２５×２６個のデータビットから成る、４個のビット列を転送する。
一方、偶数番目のドットのための補正データＨｅの列を転送する際は、シフトレジスタが２４段に切り替えられ、各ドライバチップに対して各々２４個の補正データビットから成る、４個のビット列を構成し、２６個のドライバチップ分を順に転送する。即ち、２６個のドライバチップに対して、各々２４×２６個のデータビットから成る、４個のビット列を転送する。

シフトレジスタの段数の切り替えは上記のように、イネーブル信号Ｅ２により選択回路ＳＥＬを制御することにより行なわれる。奇数番目のドットのための補正データＨｏの転送の際は、図１０及び図１１を参照して説明したように、イネーブル信号Ｅ２がＨｉｇｈであり、これによりシフトレジスタは２５段に切り替えられている。一方、偶数番目のドットのための補正データＨｅの転送の際は、図１０及び図１１を参照して説明したように、イネーブル信号Ｅ２がＬｏｗであり、これによりシフトレジスタは２４段に切り替えられている。

図１７〜図２０において、ＤＯＴｘ−ｂｙ（ｘ＝１〜１９２、ｙ＝０、１、２、３）は各ドライバチップにより駆動されるｘ番目のドットのための第ｙビットの補正データを意味する。

［第１ステップ］
期間Ｔｃにおいて、チップ補正データＨｃのうちのｂｉｔ３のデータＨｃ３、遅延時間データＨｄ、スイッチ制御データＨｋ、無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのうちのｂｉｔ３のデータＨｏ３を送出する。
なお、上記のように、図１７〜図２０は、図１１において、ドライバチップ数が１個であるものとして簡略化したものであり、図１７〜図２０には、第１段のドライバチップＤＩＣ１のためのデータ列のみが示されている。以下に説明する第２〜７ステップについても同様である。

より詳しく言えば、データＤＡＴＡＩ３（図１７）として、各ドライバチップのための補正データＨｃ３とそれに続く２４個の補正データＨｏ３の列を、２６個連結したものを送出する。
データＤＡＴＡＩ２として、各ドライバチップのための遅延時間データＨｄと、それに続く２４個のドット補正データＨｏ３の列を、２６個連結したものを送出する。
データＤＡＴＡＩ１として、第１段及び第２段のドライバチップの各々のためのスイッチ制御データＨｋと、それに続く２４個のドット補正データＨｏ３の列を、２個連結したものを送出し、それに続いて、第３段乃至第２６段のドライバチップの各々のための、無効データＤＭＹと、それに続く２４個のドット補正データＨｏ３の列を、２４個連結したものを送出する。
データＤＡＴＡＩ０として、無効データＤＭＹと、それに続く２４個のドット補正データＨｏ３の列を、２６個連結したものを送出する。

以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられている。
これらのデータのシフトレジスタによる転送が完了すると期間ｔａＥにおいて、３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１７ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、イネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ３が発生されて、補正データＨｃ３、遅延時間データＨｄ、スイッチ制御データＨｋ、及び補正データＨｏ３の書き込みが行われる。この際、補正データＨｃ３、Ｈｏ３はそれぞれ、メモリセル選択信号Ｗ３で選択されるメモリセルに書き込まれる。

［第２ステップ］
期間Ｔｂにおいて、偶数番目のドットのための補正データＨｅのうちのｂｉｔ３のデータＨｅ３を送出する。より詳しく言えば、データＤＡＴＡＩ３〜０の各々として、２４個のドット補正データＨｅ３の列を、２６個連結したものを送出する。

以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１７ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ３が発生されて、補正データＨｅ３の書き込みが行われる。この際、補正データＨｅ３は、メモリセル選択信号Ｗ３で選択されるメモリセルに書き込まれる。

［第３ステップ］
期間Ｔｃにおいて、チップ補正データＨｃのうちのｂｉｔ２のデータＨｃ２及び無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのうちのｂｉｔ２のデータＨｏ２を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバチップのための補正データＨｃ２と、それに続く２４個の補正データＨｏ２の列を、２６個連結したものを送出する。
データＤＡＴＡＩ２〜０の各々としては、各ドライバチップのための無効データＤＭＹと、それに続く２４個のドット補正データＨｏ２の列を、２６個連結したものを送出する。

以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１８ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ２が発生されて、補正データＨｃ２及びＨｏ２の書き込みが行われる。この際、補正データＨｃ２、Ｈｏ２はそれぞれ、メモリセル選択信号Ｗ２で選択されるメモリセルに書き込まれる。

［第４ステップ］
期間Ｔｄにおいて、偶数番目のドットのための補正データＨｅのうちのｂｉｔ２のデータＨｅ２を送出する。より詳しく言えば、データＤＡＴＡＩ３〜０の各々として、２４個のドット補正データＨｅ２の列を、２６個連結したものを送出する。

以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１８ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ２が発生されて、補正データＨｅ２の書き込みが行われる。この際、補正データＨｅ２はメモリセル選択信号Ｗ２で選択されるメモリセルに書き込まれる。

［第５ステップ］
期間Ｔｅにおいて、チップ補正データＨｃのうちのｂｉｔ１のデータＨｃ１及び無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのうちのｂｉｔ１のデータＨｏ１を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバチップのためのチップ補正データＨｃ１と、それに続く２４個のドット補正データＨｏ１の列を、２６個連結したものを送出する。
データＤＡＴＡＩ２〜０の各々としては、各ドライバチップのための無効データＤＭＹと、それに続く２４個のドット補正データＨｏ１の列を、２６個連結したものを送出する。

以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１９ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ１が発生されて、補正データＨｃ１及びＨｏ１の書き込みが行われる。この際、補正データＨｃ１、Ｈｏ１はそれぞれ、メモリセル選択信号Ｗ１で選択されるメモリセルに書き込まれる。

［第６ステップ］
期間Ｔｆにおいて、偶数番目のドットのための補正データＨｅのうちのｂｉｔ１のデータＨｅ１を送出する。より詳しく言えば、データＤＡＴＡＩ３〜０の各々として、２４個のドット補正データＨｅ１の列を、２６個連結したものを送出する。

以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１９ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ１が発生されて、補正データＨｅ１の書き込みが行われる。この際、補正データＨｅ１はメモリセル選択信号Ｗ１で選択されるメモリセルに書き込まれる。

［第７ステップ］
期間Ｔｇにおいて、チップ補正データＨｃのうちのｂｉｔ０のデータＨｃ０及び無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのうちのｂｉｔ０のデータＨｏ０を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバチップのためのチップ補正データＨｃ０と、それに続く２４個のドット補正データＨｏ０の列を、２６個連結したものを送出する。
データＤＡＴＡＩ２〜０の各々としては、各ドライバチップのための無効データＤＭＹと、それに続く２４個のドット補正データＨｏ０の列を、２６個連結したものを送出する。

以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２０ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ０が発生されて、補正データＨｃ０及びＨｏ０の書き込みが行われる。この際、補正データＨｃ０、Ｈｏ０はそれぞれ、メモリセル選択信号Ｗ０で選択されるメモリセルに書き込まれる。

［第８ステップ］
期間Ｔｈにおいて、偶数番目のドットのための補正データＨｅのうちのｂｉｔ０のデータＨｅ０を送出する。より詳しく言えば、データＤＡＴＡＩ３〜０の各々として、２４個のドット補正データＨｅ０の列を、２６個連結したものを送出する。

以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２０ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ０が発生されて、補正データＨｅ０の書き込みが行われる。この際、補正データＨｏ０はメモリセル選択信号Ｗ０で選択されるメモリセルに書き込まれる。

以上のようにして、８ステップの動作により、補正データＨｏ、Ｈｅ、Ｈｃ、遅延時間データＨｄ及びスイッチ制御データＨｋの転送とメモリ回路ヘの書き込みが完了すると印刷制御部１はラッチ信号ＨＤ−ＬＯＡＤをＬｏｗに戻し、一連のシーケンスが完了する。

クロックＨＤ−ＣＬＫＩの周波数は、補正データ転送時（図１１の時刻ｔａＭまで）と、印刷データの転送時（図１１の時刻ｔａＮ以降）では、異なり、補正データの転送時は、印刷データの転送時に比べて１／２程度とされる。これは、補正データが誤りなく転送され、メモリ回路に書き込まれるようにするためである。即ち、各ドライバチップの遅延回路の遅延時間は、補正データをメモリ回路に書き込むことで適切に定められるが、補正データの転送の際には、後述のリセット処理で一律に定められた遅延時間が用いられ、従って、初段のドライバチップ及び２段目以降のドライバチップのいずれかでは、遅延時間が最適ではなく、印刷データの転送の際と同じ周期のクロック信号ＨＤ−ＣＬＫを用いた場合には、誤動作する可能性があることを考慮したためである。なお、補正データの転送は、繰り返し行われる印刷データの転送の前に、例えば電源投入時に一度だけ行われるので、クロック信号ＨＤ−ＣＬＫの周期を長くしてもプリンタの動作速度という点であまり問題とならない。

［セットアップ時間及びホールド時間］
図２１は図４のドライバチップＤＩＣをカスケード接続して成る回路において、印刷データの転送における動作の概要を分かりやすくするため、第１段のドライバチップＤＩＣ１と第２段のドライバチップＤＩＣ２の要部を抜き出して記載した回路図である。第１段のドライバチップＤＩＣ１と第２段のドライバチップＤＩＣ２の関係を分かりやすくするため、符号を変えてある。また、各ドライバチップ内の、４つのシフトレジスタＳＦＲａ〜ＳＦＲｄのうちの１つに相当するもののみが示されている。

第１段のドライバチップＤＩＣ１のデータ入力端子がＤＡＴＡＩで示されている。
第１段及び第２段のドライバチップＤＩＣ１、ＤＩＣ２は各々２つのクロック信号端子ＣＬＫＰ及びＣＬＫＮに、相補的な差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎを受けるが、図２１には、その一方のみ、即ち正論理の信号ＣＬＫ−Ｐのみを示している。

遅延回路ＤＴＩ１は、ドライバチップＤＩＣ１のデータ入力端子に接続されており、図４の遅延回路１４３〜１４６のいずれかに相当する。同様に、遅延回路ＤＴＩ２は、ドライバチップＤＩＣ２のデータ入力端子に接続されており、図４の遅延回路１４３〜１４６のいずれかに相当する。
実施の形態１における構成においては、ドライバチップのカスケード接続の１段目ドライバチップと２段目以降のドライバチップとで遅延回路の遅延時間を異なる値に設定することが可能であり、１段目の遅延回路ＤＴＩ１の遅延時間に対して、２段目以降の遅延回路（ＤＴＩ２等）の遅延時間は小さく設定される。

バッファ回路（バッファ）ＣＫ１は、ドライバチップＤＩＣ１のクロック入力回路１４１とバッファ１４２（図４）の組合せに相当する。同様に、バッファ回路（バッファ）ＣＫ２は、ドライバチップＤＩＣ２のクロック入力回路１４１とバッファ１４２（図４）の組合せに相当する。

フリップフロップＦＦ１〜２４は、図４におけるＦＦＡ１〜Ａ２４、ＦＦＢ１〜Ｂ２４、ＦＦＣ１〜Ｃ２４、又はＦＦＤ１〜Ｄ２４に相当する。
図４には、フリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、及びＦＦＤ２５が示されているが、印刷データの転送の際には、フリップフロップＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４の出力が選択回路ＳＥＬで選択されて出力されるので、フリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５は、図２１には図示されていない。

図２１においては、バッファＣＫ１により一つのシフトレジスタの２４個のフリップフロップＦＦ１〜２４のクロック端子を駆動するように簡略化して描かれているが、４つのシフトレジスタのそれぞれ２５個のフリップフロップ、即ち全部で１００個のフリップフロップのクロック端子が、バッファＣＫ１の出力により同時に駆動される。

同様に、フリップフロップＦＦ２５〜４８は、ドライバチップＤＩＣ２に備えられたフリップフロップであって、図４におけるＦＦＡ１〜Ａ２４、ＦＦＢ１〜Ｂ２４、ＦＦＣ１〜Ｃ２４、又はＦＦＤ１〜Ｄ２４に相当する。

出力バッファ回路（出力バッファ）ＤＴＯ１はドライバチップＤＩＣ１に設けられたものであり、図４における出力バッファ１４７〜１５０のいずれかに相当する。同様に、出力バッファ回路（出力バッファ）ＤＴＯ２は、ドライバチップＤＩＣ２に設けられたものであり、図４における出力バッファ１４７〜１５０のいずれかに相当する。
図２１においては、図４における選択回路ＳＥＬを省略している。以後の説明で、出力バッファＤＴＯ１における遅延時間には、選択回路ＳＥＬにおける遅延時間をも含むものとする。出力バッファＤＴＯ２についても同様である。

次に図２１に示すカスケード接続の動作を、図２２を参照して説明する。
図２２において、ドライバチップＤＩＣ１のデータ入力信号端子ＤＡＴＡＩに、時刻ｔｃＡに、データ列中のデータｄ４８の入力が開始され、それに引き続きデータｄ４９、ｄ５０等が入力される。
上記のデータ列は、クロック信号ＣＬＫ−Ｐに同期して入力される。例えば、時刻ｔｃＢにおけるクロック立ち下がりエッジを基準として、所定のセットアップ時間とホールド時間をもってデータ信号が入力される。

ドライバチップＤＩＣ１へ入力されたデータ信号は遅延回路ＤＴＩ１により時間Ｔ_ＤＩ１遅延し（遅延後のデータ信号を符号ＤＴＩ１で示す）、フリップフロップＦＦ１へ入力される。一方、クロック信号ＣＬＫ−ＰはバッファＣＫ１によって、時間Ｔ_ＣＫだけ遅延し（遅延後のクロック信号を符号ＣＫ１で示す）、フリップフロップＦＦ１〜２４へ入力される。
このように、フリップフロップＦＦ１には、データ信号及びクロック信号として、それぞれＴ_ＤＩ１及びＴ_ＣＫ遅延したものが入力されることになり、フリップフロップＦＦ１におけるクロック信号に対するデータ信号のセットアップ時間及びホールド時間はそれぞれＴｓ１、Ｔｈ１となる。

ＬＥＤヘッド１９の入力部におけるクロック信号に対するデータ信号のセットアップ時間Ｔｓ０、ホールド時間Ｔｈ０との関係を求めるため、時刻ｔｃＡを起点として考えると、次式を得る。
Ｔｓ０＋Ｔ_ＣＫ−Ｔｓ１−Ｔ_ＤＩ１＝０
また、時刻ｔｃＢを起点として次式を得る。
Ｔｈ０＋Ｔ_ＤＩ１−Ｔｈ１−Ｔ_ＣＫ＝０

これらを整理して次式を得る。
Ｔｓ１＝Ｔｓ０＋Ｔ_ＣＫ−Ｔ_ＤＩ１
Ｔｈ１＝Ｔｈ０＋Ｔ_ＤＩ１−Ｔ_ＣＫ

一方、ドライバチップＤＩＣ１内のバッファＣＫ１の出力（ＣＫ１）の立下り（時刻ｔｃＣ）よりＴ_ＦＦ遅延してフリップフロップＦＦ１〜２４の各々の出力信号が変化する。
図２２においては、フリップフロップＦＦ１の出力データが符号ｄ４７、ｄ４８、ｄ４９、ｄ５０で示され、フリップフロップＦＦ２４の出力データが符号ｄ２４、ｄ２５、ｄ２６、ｄ２７で示されている。

上記のデータ信号はドライバチップＤＩＣ１の出力バッファＤＴＯ１により更にＴ_ＤＯ遅延して出力される。出力バッファＤＴＯ１の出力の波形はＤＴＯ１として示されている。
なお、フリップフロップＦＦ２４の出力信号は選択回路ＳＥＬにより遅延して出力されるが、上記のように、これによる遅延時間は出力バッファの遅延時間Ｔ_ＤＯに含めている。

データ信号は次段のドライバチップＤＩＣ２に入力され、ドライバチップＤＩＣ２内の遅延回路ＤＴＩ２により時間Ｔ_ＤＩ２遅延される。

一方、ドライバチップＤＩＣ２に入力されたクロック信号は、バッファＣＫ２によりＴ_ＣＫ遅延して、フリップフロップＦＦ２５〜４８へ入力される。

ドライバチップＤＩＣ２のフリップフロップＦＦ２５の入力部におけるデータのセットアップ時間Ｔｓ２を求めると、時刻ｔｃＢを起点として次式を得る。
Ｔ_ＣＫ＋Ｔ_ＦＦ＋Ｔ_ＤＯ＋Ｔ_ＤＩ２＋Ｔｓ２−Ｔ_ＣＬＫ−Ｔ_ＣＫ＝０
整理すると、
Ｔｓ２＝Ｔ_ＣＬＫ−（Ｔ_ＦＦ＋Ｔ_ＤＯ＋Ｔ_ＤＩ２）
となる。

なお、図２２におけるドライバチップＤＩＣ１、ＤＩＣ２は同一の回路構成から成る素子であり、個々の素子毎に多少の特性ばらつきを持っているものの、同一のＬＥＤヘッドユニット内ではその特性差は小さい。そのため、図２２において、簡略化のため、バッファＣＫ１、ＣＫ２の遅延時間はともにＴ_ＣＫであるとして記載している。

フリップフロップを正常動作させるためには、その入力部において所望のセットアップ時間とホールド時間を確保する必要がある。

ドライバチップＤＩＣ１からドライバチップＤＩＣ２へのデータ転送においても、ドライバチップＤＩＣ２のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要がある。
いま仮にＴｓ２＞０とすると、
Ｔ_ＣＬＫ＞Ｔ_ＦＦ＋Ｔ_ＤＯ＋Ｔ_ＤＩ２
となり、
Ｔ_ＦＦ＋Ｔ_ＤＯ＋Ｔ_ＤＩ２
の合計値よりもクロック周期が短いと正常なデータ転送が行えないことが判る。

このとき、シフトレジスタの前段に接続される遅延回路の遅延時間を、カスケード接続されたドライバチップのうちの１段目のドライバチップと２段目以降のドライバチップとで異なる値に設定できるようにしたので、１段目のドライバチップの遅延回路の遅延時間Ｔ_ＤＩ１に対し、２段目以降のドライバチップの遅延回路の遅延時間Ｔ_ＤＩ２を小さく設定することができる。

先に計算したように、シフトレジスタのクロック周期は
Ｔ_ＣＬＫ＞Ｔ_ＦＦ＋Ｔ_ＤＯ＋Ｔ_ＤＩ２
を満たすように定められるので、上記の遅延時間Ｔ_ＤＩ２を小さく設定することで、ドライバチップのカスケード接続時のクロック周期の下限値をより小さくすることができ、最大動作クロック周波数が更に増加できることになる。

各段のドライバチップの遅延時間は遅延時間選択信号ＤＬＹがＨｉｇｈであるかＬｏｗであるかによって決定され、遅延時間選択信号ＤＬＹの状態を決定する処理、例えば、メモリ回路ＭＤＭへの遅延時間データＨｄの書き込みは、印刷データ転送の開始に先立つ補正データ転送時に行われる。

このため、何らかの格別の処理をしなければ、補正データ転送の開始時点（例えば図１１の時刻ｔａＤ）においては、上記の遅延時間選択信号ＤＬＹは、そのＨｉｇｈ／Ｌｏｗ状態が確定していないことになる。このような事態となるのを避けるため、本実施の形態１では、補正データの転送に先立って、遅延時間選択信号ＤＬＹを確定させる処理を行う。この処理をリセット処理と言う。

［リセット処理］
図２３は前述した補正データ転送に先立って行われるリセット処理の動作を説明するタイムチャートである。
リセット処理は、図１１、図１７〜図２０を参照して説明した補正データの転送の開始（図２３における時刻ｔａＤ）に先立って、時刻ｔａＡから期間ｔａＣに行われる。

まず、ラッチ信号ＨＤ−ＬＯＡＤがＨｉｇｈとされる（時刻ｔａＡ）。これにより、印刷データ以外のデータ、ここでは固定値のデータが転送されることが示される。

ついで、データ信号ＨＤ−ＤＡＴＡ３〜０を固定値（Ｈｉｇｈレベル）とした状態を維持したままクロックＨＤ−ＣＬＫを所定数入力して、図４のシフトレジスタＳＦＲａ〜ＳＦＲｄにへシフト入力する（期間ｔａＢ）。

期間ｔａＢにおいては、ストローブ信号ＨＤ−ＳＴＢ−Ｎは発生せず、従って、イネーブル信号Ｅ２がＨｉｇｈの状態が維持される。そのため、各ドライバチップのシフトレジスタＳＦＲａ〜ＳＦＲｄは２５段の状態に維持される。この状態で、クロック信号ＨＤ−ＣＬＫ−Ｐのパルスを２５×２６回発生させる（Ｈｉｇｈとする）ことで、２６個のドライバチップのシフトレジスタのすべてのフリップフロップに固定値（Ｈｉｇｈレベル）のデータが書き込まれる。

このとき、各ドライバチップ内のメモリ回路ＭＤＭのデータ、従って、メモリ回路ＭＤＭから遅延回路１４３〜１４６に供給される遅延時間選択信号ＤＬＹの値が確定していないので、各ドライバチップの遅延回路の遅延時間は確定していない。しかし、この点は問題とならない。フリップフロップ間でのデータの転送に際し、データ信号ＨＤ−ＤＡＴＡ３〜０がＨｉｇｈレベルに固定されているため、フリップフロップのＤ入力に関するセットアップ時間やホールド時間の制約を受けないからである。

シフト入力が完了すると、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３×２×４＝２４パルス入力され（期間ｔａＣ）、図１１、図１７〜図２０に示したのと同様にメモリ回路ＭＥＭ、メモリ回路ＭＣＭ、メモリ回路ＭＤＭ及びメモリ回路ＭＯＥへのデータ書き込みが行われる。
即ち、図１１を参照して説明したのと同様に、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３パルス発生する毎に、イネーブル信号Ｅ１、Ｅ２が反転し、これらの反転の際に、メモリセル選択信号Ｗ３〜Ｗ０が２回ずつＨｉｇｈとなる。その結果、シフトレジスタのフリップフロップに保持されている固定値（Ｈｉｇｈレベル）のデータが、メモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、及びＭＯＥに書き込まれる。

即ちイネーブル信号Ｅ１がＨｉｇｈで、メモリセル選択信号Ｗ３がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１１内のメモリセル選択信号Ｗ３で選択されるメモリセル、メモリ回路ＭＣＭのメモリセル選択信号Ｗ３で選択されるメモリセル、ＭＤＭ、ＭＯＥに書き込まれる。
イネーブル信号Ｅ２がＨｉｇｈで、メモリセル選択信号Ｗ３がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１２内のメモリセル選択信号Ｗ３で選択されるメモリセルに書き込まれる。

イネーブル信号Ｅ１がＨｉｇｈで、メモリセル選択信号Ｗ２がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１１内のメモリセル選択信号Ｗ２で選択されるメモリセル、メモリ回路ＭＣＭのメモリセル選択信号Ｗ２で選択されるメモリセルに書き込まれる。
イネーブル信号Ｅ２がＨｉｇｈで、メモリセル選択信号Ｗ２がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１２内のメモリセル選択信号Ｗ２で選択されるメモリセルに書き込まれる。

イネーブル信号Ｅ１がＨｉｇｈで、メモリセル選択信号Ｗ１がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１１内のメモリセル選択信号Ｗ１で選択されるメモリセル、メモリ回路ＭＣＭのメモリセル選択信号Ｗ１で選択されるメモリセルに書き込まれる。
イネーブル信号Ｅ２がＨｉｇｈで、メモリセル選択信号Ｗ１がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１２内のメモリセル選択信号Ｗ１で選択されるメモリセルに書き込まれる。

イネーブル信号Ｅ１がＨｉｇｈで、メモリセル選択信号Ｗ０がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１１内のメモリセル選択信号Ｗ０で選択されるメモリセル、メモリ回路ＭＣＭのメモリセル選択信号Ｗ０で選択されるメモリセルに書き込まれる。
イネーブル信号Ｅ２がＨｉｇｈで、メモリセル選択信号Ｗ０がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１２内のメモリセル選択信号Ｗ０で選択されるメモリセルに書き込まれる。

時刻ｔａＡから期間ｔａＣにかけてのリセット処理が完了すると、ラッチ信号ＨＤ−ＬＯＡＤを一旦Ｌｏｗレベルに戻してリセット処理が完了する。

次いで、図１１に示したのと同様に時刻ｔａＤから期間ｔａＬにかけて、補正データの転送と、メモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、ＭＯＥへの補正データ、遅延時間データＨｄ、及びスイッチ制御データＨｋの転送及び書込みが行われる。
この転送に際しては、リセット処理でメモリ回路ＭＤＭに書き込まれた遅延時間設定データにより設定された遅延時間が用いられる。上記の例のように、固定値としてＨｉｇｈレベルが書き込まれた状態では、長い遅延時間が用いられる。

［従来の構成との比較］
以下、上記のようにしてリセット処理を行うことの利点を説明する。
図２４は従来例のドライバチップＤＩＣに設けられたパワーオンリセット回路４３１を、メモリ回路ＭＤＭとともに示す。
メモリ回路ＭＤＭは、実施の形態１で用いられる図７のメモリ回路ＭＤＭと概して同じである。但し、図７のラッチ回路２６２の代わりに、セット入力端子付きのラッチ回路２６３が用いられている。

パワーオンリセット回路４３１は、電源オン時にパワーオンリセット信号ＲＳＴを出力するものであり、このパワーオンリセット信号により、ラッチ回路２６３がセットされ、そのＱ端子の信号（Ｑ出力）がＨｉｇｈとなる。

ラッチ回路２６３は、セット入力端子ＳがＨｉｇｈレベルとなると、Ｄ端子入力やＧ端子入力の設定に優先してＱ出力をＨｉｇｈにすることができ、セット入力端子ＳがＬｏｗレベルに戻ったあとも、Ｄ端子入力やＧ端子入力により新たな状態値の設定が指示されるまでＱ出力を保持し続ける。

図２５は図２４のパワーオンリセット回路４３１の構成を示し、図２６（ａ）〜（ｃ）はその各部に現れる信号の波形を示す図である。

図２５に示されるパワーオンリセット回路４３１は、抵抗４３２と、コンデンサ４３３と、インバータ回路（インバータ）４３４とを有する。
抵抗４３２の一端は電源ＶＤＤと接続され、抵抗４３２の他端はコンデンサ４３３の一方の電極及びインバータ４３４の入力端子と接続されている。また、コンデンサ４３３の他方の電極はグランドと接続されている。
インバータ４３４の出力端子からパワーオンリセット信号ＲＳＴが出力される。
パワーオンリセット信号ＲＳＴは、図２４のラッチ回路２６３のセット入力端子Ｓに与えられる。

図２６（ａ）に示すように、画像形成装置の電源投入に伴い、電源電圧ＶＤＤが立ち上がると、コンデンサ４３３は抵抗４３２を介して充電されていき、図２６（ｂ）に示すようにその電位は略グランド電位から上昇していくことになる。
図２６（ｃ）に示されるパワーオンリセット信号ＲＳＴはインバータ４３４の出力端子における波形であり、コンデンサ４３３の端子電圧Ｖ４３３がインバータ４３４の入力端子閾値電圧Ｖ４３４ｔｈ未満のときはＨｉｇｈレベルを出力し、上記の閾値電圧Ｖ４３４ｔｈに達するとＬｏｗレベルに遷移する。

電源投入直後には、コンデンサ４３３は充電されていないため、その端子電圧Ｖ４３３は閾値電圧Ｖ４３４ｔｈよりも低く、従って、パワーオンリセット信号ＲＳＴは、Ｈｉｇｈレベルである。
コンデンサ４３３の充電に伴いその端子電圧Ｖ４３３が上昇して、インバータ４３４の閾値電圧Ｖ４３４ｔｈに達すると、パワーオンリセット信号ＲＳＴ端子はＬｏｗレベルに戻る。

上記のように、電源オンの直後に、パワーオンリセット信号ＲＳＴが発生することにより、図２４に示したラッチ回路２６３のセット端子Ｓにセット信号として入力され、該ラッチ回路２６３のＱ出力はＨｉｇｈレベルへと遷移する。
ラッチ回路２６３のＱ出力は、メモリ回路ＭＤＭの出力であり、遅延時間選択信号ＤＬＹとして同じドライバチップ内の遅延回路１４３〜１４６に供給される。
上記の処理がすべてのドライバチップＤＩＣ１〜ＤＩＣ２６で行われる。
その結果、初段のドライバチップＤＩＣ１においても、２段目以降のドライバチップＤＩＣ２〜ＤＩＣ２６のいずれにおいても、遅延回路１４３〜１４６の遅延時間が比較的長い値に設定される。

このように、パワーオンリセット信号ＲＳＴがラッチ回路２６３に入力されることで電源投入時における不定状態が解消されることになる。

以上の図２４及び図２５を参照した説明から明らかなように、従来の構成においては、パワーオンリセット回路４３１を設ける必要があった。

ところが、パワーオンリセットはドライバチップ内に形成されたコンデンサへの電圧充電特性を用いてリセット信号ＲＳＴ（図２６（ｃ））を作成しているため、コンデンサの静電容量として大きい値を必要とすることから必然的に大きな占有面積を要し、ドライバチップのチップ面積を小さくする上での大きな制約となっており、その解決が望まれていた。

それに対して、実施の形態１における図４の構成では図２３の時刻ｔａＡから期間ｔａＣにおいて、遅延時間データＨｄとして固定値のデータの転送及び転送した遅延時間データＨｄのメモリ回路ＭＤＭへの書き込みを行うことで、パワーオンリセット回路を不要とすることができる。

［実施の形態１の効果］
上記のように、従来のドライバチップでは、パワーオンリセット回路としてドライバチップ内に集積されたコンデンサへの電圧充電特性を用いてリセット時間を作成しており、コンデンサの静電容量として大きい値を必要とすることから必然的に大きな占有面積を要し、ドライバチップのチップ面積を小さくする上での大きな制約となっていた。これに対し、本実施の形態１の構成では補正データ転送に先立って、遅延時間データＨｄとして固定値のデータを、シフトレジスタにより転送し、メモリ回路ＭＤＭに書き込むこととしているので、前述したリセット回路を不要とできる。

なお、上記の例では、リセット処理においてＬＥＤヘッドに入力されるデータＨＤ−ＤＡＴＡが、Ｈｉｇｈレベルとされるが、要するに固定値であれば良い。特に、遅延回路１４３〜１４６の遅延時間が長くなるようにすればよい。別の見方をすれば、ＬＥＤヘッドの入力信号端子部において、データ信号のクロック信号に対するホールド時間が短くなるようにすればよい。

実施の形態１の変形例．
実施の形態１では、図２３を参照して説明したように、リセット処理に際し、メモリ回路ＭＤＭのみならず、メモリ回路ＭＥＭ、ＭＣＭ、ＭＯＥに同じ固定値のデータを書き込んでいる。
このようにすることで、メモリ回路への固定値の書き込みの処理を、メモリ回路への補正データ、遅延時間データＨｄ、スイッチ制御データＨｋの書き込みの処理と同じように行うことができる。一方、リセット処理に要する時間が長いという問題がある。
この問題の解決のため、リセット処理に当たっては、メモリ回路ＭＤＭへの固定値の書き込みが終わったら、他のメモリ回路への書き込みも終了することとしても良い。
以下、この変形例における動作を、図２７を参照して説明する。

図２７においては時刻ｔａＡ及び期間ｔａＢにおける処理は、図２３で説明したのと同じである。
図２７では、期間ｔａＣにおいて、ストローブ信号ＨＤ−ＳＴＢ−Ｎを３パルスだけ発生する。

補正データの転送及び書込みに関し説明したのと同様に、この３パルスにより、イネーブル信号Ｅ１がＨｉｇｈとなり、メモリセル選択信号Ｗ３がＨｉｇｈとなる。イネーブル信号Ｅ１がＨｉｇｈで、メモリセル選択信号Ｗ３がＨｉｇｈのとき、メモリ回路ＭＥＭのメモリセル回路２１１内のメモリセル選択信号Ｗ３で選択されるメモリセル、メモリ回路ＭＣＭのメモリセル選択信号Ｗ３で選択されるメモリセル、並びにメモリ回路ＭＤＭ、ＭＯＥに固定値が書き込まれる。

時刻ｔａＡから期間ｔａＣにかけてのリセット処理が完了すると、ラッチ信号ＨＤ−ＬＯＡＤを一旦Ｌｏｗレベルに戻してリセット処理が完了する。
ラッチ信号ＨＤ−ＬＯＡＤをＬｏｗレベルに戻すことで、制御回路ＣＴＲ１も初期状態、即ち、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３パルス入力される前の状態に戻る。

それ以降の処理は、図１１を参照して説明したのと同様である。即ち、時刻ｔａＤから期間ｔａＴにかけて、補正データ等の転送と、メモリ回路（ＭＥＭ、ＭＣＭ、ＭＤＭ、ＭＯＥ）へのデータの書き込みが行われる。

図２３では、期間ｔａＣにおいて発生されるストローブ信号ＨＤ−ＳＴＤ−Ｎのパルスの数が２４であったが、図２７では、期間ｔａＣにおいて発生されるストローブ信号ＨＤ−ＳＴＤ−Ｎのパルスの数が３である。これにより、図４におけるメモリ回路ＭＤＭへの固定値の書き込みを行うとともに、それ以降の書き込みを省略し、リセット処理に要する時間を短くしている。

上記の実施の形態では、ドット補正データ及びチップ補正データが４ビットから成り、ドット補正データメモリ回路ＭＥＭが各ドット（ＬＥＤ）について４つのメモリセルを有し、チップ補正データ回路ＭＣＭが４つのメモリセルを有するが、本発明はこれに限定されない。例えば、ドット補正データとチップ補正データとはビット数が異なっていても良い。要するに、ドット補正データ及びチップ補正データのうちのビット数が多い方がＲビット（Ｒは２以上の整数）から成り、当該補正データを格納するメモリ回路が、各ドットについてＲ個のメモリセルを有すれば良い。そして、上記Ｒ個のメモリセルを有する補正データメモリ回路への書き込みがＲサイクルで行われ、遅延時間データメモリ回路への書き込みが上記Ｒサイクルのうちの１サイクルで行われるものであれば良い。

実施の形態２．
［電子写真プリンタの構成］
図２８は、本発明の実施の形態２の電子写真プリンタの制御系を示す。
図示のように、実施の形態２の電子写真プリンタの制御系は、実施の形態１の電子写真プリンタ（図１）と概して同じである。但し、ＬＥＤヘッド１９の代わりに、ＬＥＤヘッド５１９を備え、シリアライザ回路５２１が付加されている。

ＬＥＤヘッド５１９は、図２９に示されるように、デシリアライザ回路５２３とアッテネータ回路５２５と抵抗５２６とを有する。ＬＥＤヘッド５１９はさらに、ドライバチップの列３１とＬＥＤアレイの列３２とを有する。

印刷制御部１とシリアライザ回路５２１とは配線の群５２７で接続され、シリアライザ回路５２１と、ＬＥＤヘッド５１９のデシリアライザ回路５２３とは、接続ケーブル５２８で接続され、デシリアライザ回路５２３の出力とドライバチップ列３１又はアッテネータ回路５２５とは配線の群５２９で接続されている。

シリアライザ回路５２１及びデシリアライザ回路５２３としては、ＬＳＩ化され市販されたもの、例えばザインエレクトロニクス社製のＴＨＣ６３ＬＶＤシリーズの製品が使用可能である。
シリアライザ回路５２１は、印刷制御部１から出力されたデータをパラレル−シリアル変換して、シリアル化されたデータ信号を出力するとともに、印刷制御部１から出力されたクロック信号をパラレル−シリアル変換して、シリアル化されたクロック信号を出力する。

デシリアライザ回路５２３は、シリアライザ回路５２１から出力され、接続ケーブル５２８を介して伝送された、シリアル化されたデータ信号をシリアル−パラレル変換して、パラレル化されたデータを生成するとともに、シリアライザ回路５２１から出力され、接続ケーブル５２８を介して伝送された、シリアル化されたクロック信号をシルアル−パラレル変換して、パラレル化された、相補的なクロック信号を生成する。

ドライバチップの列３１は、実施の形態１と同様に、２６個のドライバチップＤＩＣ１〜ＤＩＣ２６で構成され、ＬＥＤアレイの列３２は、実施の形態１と同様に、２６個のＬＥＤアレイＣＨＰ１〜２６で構成されている。
各ドライバチップＤＩＣ及び各ＬＥＤアレイＣＨＰの構成は、概して実施の形態１に関して説明したのと同じである。

ドライバチップの列３１を構成する２６個のドライバチップＤＩＣ１〜２６は、２つの群に分けられている。
第１の群３１Ａは、互いに連続して配置されたドライバチップＤＩＣ１〜ＤＩＣ１３から成り、第２の群３１Ｂは、互いに連続して配置されたドライバチップＤＩＣ１４〜ＤＩＣ２６から成る。第１の群３１Ａと第１のドライバチップ列とも言い、第２の群３１Ｂを第２のドライバチップ列とも言う。

ＬＥＤアレイの列３２のうち、第１のドライバチップ列３１Ａに対応する部分で、第１のＬＥＤアレイ列３２Ａが構成され、第２のドライバチップ列３１Ｂに対応する部分で、第１のＬＥＤアレイ列３２Ｂが構成されている。

ドライバチップの列が２つ群に分けられていることに対応して、印刷制御部１からＬＥＤヘッド５１９に供給される印刷データや補正データが、２つの群に分けられる。即ち、図１におけるデータＨＤ−ＤＡＴＡ３〜０の代わりに、第１の群のデータＨＤ−ＤＡＴＡ０３〜００と第２の群のデータＨＤ−ＤＡＴＡ１３〜１０がＬＥＤヘッド５１９に供給される。
第１の群のデータＨＤ−ＤＡＴＡ０３〜００は、第１のドライバチップ列に供給され、第２の群のデータＨＤ−ＤＡＴＡ１３〜１０は、第２のドライバチップ列３１Ｂに供給される。

一方、同期信号ＨＤ−ＨＳＹＮＣ−Ｎ、ラッチ信号ＨＤ−ＬＯＡＤ、クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎ、ストローブ信号ＨＤ−ＳＴＢ−Ｎとしては、互いに同じものが第１のドライバチップ列３１Ａ及び第２のドライバチップ列３１Ｂの双方に供給される。

ただし、上記のデータ及び信号はいずれも、シリアライザ回路５２１でシリアル化され、デシリアライザ回路５２３でパラレル化された後に、ドライバチップ列３１Ａ及び３１Ｂに供給される。

接続ケーブル５２８は、４対の信号を伝えるための４対の信号線ｃｈ１〜ｃｈ４と、クロック信号を伝えるための１対の信号線ｃｈＣＬＫとを有する。信号線対ｃｈ１〜ｃｈ４は、データ信号（印刷データ信号、補正データ信号）、及び制御信号（同期信号、ラッチ信号、ストローブ信号）の伝送に用いられ、信号線対ｃｈＣＬＫは、クロック信号の伝送に用いられる。
抵抗５２６は、差動クロック信号の終端に用いられる。

図３０は第１の群３１Ａに含まれるドライバチップＤＩＣ１及びＤＩＣ２、及びこれらに対応するＬＥＤアレイＣＨＰ１及びＣＨＰ２、並びにＭＯＳ１０９Ａ、１１０Ａを示す。
３番目以降のドライバチップＤＩＣ３〜ＤＩＣ１３及び対応するＬＥＤアレイＣＨＰ３〜ＣＨＰ１３は記載が省略されている。

ＭＯＳ１０９Ａのドレーンは１３個のＬＥＤアレイＣＨＰ１〜ＣＨＰ１３のすべての奇数番目のＬＥＤ（１０１Ａ、１０３Ａ、１０５Ａ、１０７Ａ等）のカソードと接続され、ＭＯＳ１１０Ａのドレーンは１３個のＬＥＤアレイＣＨＰ１〜ＣＨＰ１３のすべての偶数番目のＬＥＤ（１０２Ａ、１０４Ａ、１０６Ａ、１０８Ａ等）のカソードと接続されている。ＭＯＳ１０９Ａ、１１０Ａのソースはグランドに接続されている。
また、ＭＯＳ１０９ＡのゲートはドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲと接続され、ＭＯＳ１１０ＡのゲートはドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲと接続されている。
ドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲからＭＯＳ１０９Ａのゲートに供給される信号は符号ＯＤＤＡで示され、ドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲからＭＯＳ１１０Ａのゲートに供給される信号は符号ＥＶＥＮＡで示されている。

ＯＤＤＡ信号は、ドライバチップＤＩＣ１内の制御回路ＣＴＲ３（実施の形態１で説明したのと同様のもの）で生成され、そのスイッチ制御端子ＫＤＲから出力される。
ＥＶＥＮＡ信号は、ドライバチップＤＩＣ２内の制御回路ＣＴＲ３で生成され、そのスイッチ制御端子ＫＤＲから出力される。
ドライバチップＤＩＣ３〜ＤＩＣ１３のスイッチ制御端子ＫＤＲは開放とされている。

図３１は第２の群３１Ｂに含まれるドライバチップＤＩＣ１４及びＤＩＣ１５及びこれらに対応するＬＥＤアレイＣＨＰ１４及びＣＨＰ１５、並びにＭＯＳ１０９Ｂ、１１０Ｂを示す。
３番目以降のＬＥＤアレイＣＨＰ１６〜ＣＨＰ２６及び対応するＬＥＤアレイＣＨＰ１６〜ＣＨＰ２６は記載を省略している。

ＭＯＳ１０９Ｂのドレーンは１３個のＬＥＤアレイＣＨＰ１４〜ＣＨＰ２６のすべての奇数番目のＬＥＤ（１０１Ｂ、１０３Ｂ、１０５Ｂ、１０７Ｂ等）のカソードと接続され、ＭＯＳ１１０Ｂのドレーンは１３個のＬＥＤアレイＣＨＰ１４〜ＣＨＰ２６のすべての偶数番目のＬＥＤ（１０２Ｂ、１０４Ｂ、１０６Ｂ、１０８Ｂ等）のカソードと接続されている。ＭＯＳ１０９Ｂ、１１０Ｂのソースはグランドに接続されている。
また、ＭＯＳ１０９ＢのゲートはドライバチップＤＩＣ１４のスイッチ制御端子ＫＤＲと接続され、ＭＯＳ１１０ＢのゲートはドライバチップＤＩＣ１５のスイッチ制御端子ＫＤＲと接続されている。
ドライバチップＤＩＣ１４のスイッチ制御端子ＫＤＲからＭＯＳ１０９Ｂのゲートに供給される信号は符号ＯＤＤＢで示され、ドライバチップＤＩＣ１５のスイッチ制御端子ＫＤＲからＭＯＳ１１０Ｂのゲートに供給される信号は符号ＥＶＥＮＢで示されている。

ＯＤＤＢ信号は、ドライバチップＤＩＣ１４内の制御回路ＣＴＲ３で生成され、そのスイッチ制御端子ＫＤＲから出力される。ＥＶＥＮＢ信号は、ドライバチップＤＩＣ１５内の制御回路ＣＴＲ３で生成され、そのスイッチ制御端子ＫＤＲから出力される。
ドライバチップＤＩＣ１６〜ＤＩＣ２６のスイッチ制御端子ＫＤＲは開放とされている。

［アッテネータ回路］
次に図２８のＬＥＤヘッド５１９内に設けられたアッテネータ回路５２５について図３２（ａ）、（ｂ）を参照して説明する。図３２（ａ）はアッテネータ回路５２５の内部回路を、終端抵抗５２６とともに示す。図３２（ｂ）は、アッテネータ回路５２５の動作を示すタイムチャートである。

アッテネータ回路５２５は抵抗５３１〜５３３と、２個の入力端子Ｉ１、Ｉ２と２個の出力端子Ｏ１、Ｏ２を備えている。
入力端子Ｉ１、Ｉ２はそれぞれデシリアライザ回路５２３の端子ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎと接続されており、出力端子Ｏ１、Ｏ２はそれぞれ、配線５３５、５３６の一端に接続されている。
配線５３５は、ドライバチップ列３１に沿って延び、２６個のドライバチップＤＩＣ１〜２６の端子ＣＬＫＰに順次接続されている。配線５３５の他端は終端抵抗５２６の一端に接続されている。
配線５３６は、ドライバチップ列３１に沿って延び、２６個のドライバチップＤＩＣ１〜２６の端子ＣＬＫＮに順次接続されている。配線５３６の他端は終端抵抗５２６の他端に接続されている。

抵抗５３１の一端は端子Ｉ１と接続され、他端は端子Ｏ１と接続される。また、抵抗５３２の一端は端子Ｉ２と接続され、他端は端子Ｏ２と接続される。
抵抗５３３の一端及び他端は出力端子Ｏ１とＯ２とにそれぞれ接続されている。

図３２（ｂ）は図３２（ａ）の動作を示すタイムチャートである。クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎは例えば電源電圧２．５Ｖで動作するＣＭＯＳ回路によって生成されるものであって、そのＨｉｇｈレベルは略２．５Ｖ、Ｌｏｗレベルは略０Ｖであって、２．５Ｖの信号振幅を有する。図３２（ａ）において、抵抗５３１〜５３３の抵抗値をＲ１、Ｒ２、ＲＬ１で表し、抵抗５２６の抵抗値をＲＬ２で表す。

一例として、
ＲＬ１＝ＲＬ２＝１００Ω
Ｒ１＝Ｒ２＝１８２Ω
とするとき、図３２（ｂ）に示す端子Ｏ１、Ｏ２の信号ＣＬＫ−ＰとＣＬＫ−Ｎの差動信号振幅Ｖｄｉｆｆとコモンモード電圧Ｖｃｍは下記のように設定することができる。
Ｖｄｉｆｆ＝０．３Ｖ
Ｖｃｍ＝１．２５Ｖ

クロック信号ＣＬＫ−Ｐ、ＣＬＫ−ＮはドライバチップＤＩＣ１〜ＤＩＣ２６の端子ＣＬＫＰ、ＣＬＫＮにそれぞれ入力されることになる。

［ドライバチップ］
図２９に示されるドライバチップ列３１を構成するドライバチップＤＩＣ１〜ＤＩＣ２６の各々は、実施の形態１に関し、図４を参照して説明したのと同じである。但し、シフトレジスタＳＦＲａ〜ＳＦＲｄを構成するフリップフロップとして、クロック信号の立ち上がりエッジと立下りエッジの両方でデータの取り込みを行うものが用いられる。
また、第１の群３１Ａを構成するドライバチップＤＩＣ１〜ＤＩＣ１３の各々では、そのデータ入力端子ＤＡＴＡＩ０〜３にデータＤＡＴＡ００〜０３が入力され、第２の群３１Ｂを構成するドライバチップＤＩＣ１４〜ＤＩＣ２６の各々では、そのデータ入力端子ＤＡＴＡＩ０〜３にデータＤＡＴＡ１０〜１３が入力される。

第１の群３１Ａを構成する１３個のドライバチップＤＩＣ１〜ＤＩＣ１３の全てのフリップフロップで構成されるシフトレジスタは、印刷制御部１から第１のドライバチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ０３〜００をクロック信号に同期してシフトさせる２４×１３段あるいは２５×１３段のシフトレジスタ回路として動作する。
同様に、第２の群３１Ｂを構成する１３個のドライバチップＤＩＣ１４〜ＤＩＣ２６の全てのフリップフロップで構成されるシフトレジスタは、印刷制御部１から第１４のドライバチップＤＩＣ１４に入力されるデータ信号ＨＤ−ＤＡＴＡ１３〜１０をクロック信号に同期してシフトさせる２４×１３段あるいは２５×１３段のシフトレジスタ回路として動作する。

［印刷データの転送及びＬＥＤの駆動］
次に、図２９のＬＥＤヘッド５１９を用いて印刷を行う場合の各ドライバチップにおける処理を、図３３を参照して説明する。
図３３に示される動作は、実施の形態１に関し、図１３及び図１６を参照して説明したのと概して同じである。但し、以下の点が異なる。

即ち、データ信号が２つに分けて入力され、転送される。
第１のドライバチップ列３１Ａでは、印刷データがデータ信号ＨＤ−ＤＡＴＡ０３〜００として入力され、第２のドライバチップ列３１Ｂでは、印刷データがデータ信号ＨＤ−ＤＡＴＡ１３〜１０として入力される。

実施の形態１と同様に、奇数番目のＬＥＤのための印刷データＰＤｏの転送及び転送した印刷データに基づくＬＥＤの駆動と、偶数番目のＬＥＤのための印刷データＰＤｅの転送及び転送したデータに基づくＬＥＤの駆動とは交互に行われる。

具体的には、期間ｔａＯにおいて、奇数番目のＬＥＤの印刷データＰＤｏが、データ信号ＨＤ−ＤＡＴＡ０３〜００、ＨＤ−ＤＡＴＡ１３〜１０としてクロック信号ＨＤ−ＣＬＫに同期して入力され、転送され、
期間ｔａＲにおいて、偶数番目のＬＥＤの印刷データＰＤｅが、データ信号ＨＤ−ＤＡＴＡ０３〜００、ＨＤ−ＤＡＴＡ１３〜１０としてクロック信号ＨＤ−ＣＬＫに同期して入力され、転送される。

第１のドライバチップ列３１Ａ及び第２のドライバチップ列３１Ｂの各々は、１３個のドライバチップから構成されており、各ドライバチップに９６個の駆動端子を備えており、１パルスのクロック信号により４個のＬＥＤのための印刷データが一度に転送される。
このため一度（１サイクル）のデータ転送に必要なクロックエッジの数（期間ｔａＯ及び期間ｔａＲの各々において発生されるクロックエッジの数）は
９６／４×１３＝２４×２６＝３１２
である。

期間ｔａＯにおける奇数番目のドットのデータの転送が完了し、転送されたデータがシフトレジスタに保持された状態になると、ラッチ信号ＨＤ−ＬＯＡＤが入力され（時刻ｔａＰ）、シフトレジスタに保持されているデータはラッチ回路にラッチされる。次いでストローブ信号ＨＤ−ＳＴＢ−Ｎが入力されて（期間ｔａＱ）、ＬＥＤ駆動が指示される。

これに先立ち、制御信号ＯＤＤＡ、ＯＤＤＢ、ＥＶＥＮＡ、ＥＶＥＮＢのレベルが定められている。

第１の群３１Ａにおいては、ドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲからＯＤＤＡ信号が出力されており（Ｈｉｇｈとなっており）、ドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲからＥＶＥＮＡ信号が出力されていない。
同様に、第２の群３１Ｂにおいては、ドライバチップＤＩＣ１４のスイッチ制御端子ＫＤＲからＯＤＤＢ信号が出力されており（Ｈｉｇｈとなっており）、ドライバチップＤＩＣ１５のスイッチ制御端子ＫＤＲからはＥＶＥＮＢ信号が出力されていない。

ＯＤＤＡ信号がＨｉｇｈ、ＥＶＥＮＡ信号がＬｏｗであるとき図３０のＭＯＳ１０９Ａはオン状態となり、ＭＯＳ１１０Ａはオフ状態となり、奇数番目のＬＥＤ（１０１Ａ、１０３Ａ、１０５Ａ、１０７Ａ等）のカソード端子からグランドへの流路が形成される。
このとき、ＭＯＳ１１０Ａはオフ状態であって偶数番目のＬＥＤ（１０２Ａ、１０４Ａ、１０６Ａ、１０８Ａ等）のカソード端子からグランドへの流路は形成されない。

このため、ドライバチップＤＩＣ１の駆動端子ＤＯ１端子からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０３Ａのアノード、カソード端子を経てＭＯＳ１０９Ａのドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときＬＥＤ１０３Ａが発光して（図２８においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０４Ａには電流流路が形成されないため、ＬＥＤ１０３Ａの発光状態には何らの支障も与えることはない。

同様に、ＯＤＤＢ信号がＨｉｇｈ、ＥＶＥＮＢ信号がＬｏｗであるとき図３１のＭＯＳ１０９Ｂはオン状態となり、ＭＯＳ１１０Ｂはオフ状態となり、奇数番目のＬＥＤ（１０１Ｂ、１０３Ｂ、１０５Ｂ、１０７Ｂ等）のカソード端子からグランドへの流路が形成される。
このとき、ＭＯＳ１１０Ｂはオフ状態であって偶数番目のＬＥＤ（１０２Ｂ、１０４Ｂ、１０６Ｂ、１０８Ｂ等）のカソード端子からグランドへの流路は形成されない。
このため、ドライバチップＤＩＣ１４の駆動端子ＤＯ１からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０３Ｂのアノード、カソード端子を経てＭＯＳ１０９Ｂのドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときＬＥＤ１０３Ｂが発光して（図２９においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０４Ｂには電流流路が形成されないため、ＬＥＤ１０３Ｂの発光状態には何らの支障も与えることはない。

期間ｔａＲにおける偶数番目のドットのデータの転送が完了し、転送されたデータがシフトレジスタに保持された状態になると、ラッチ信号ＨＤ−ＬＯＡＤが入力され（時刻ｔａＳ）、シフトレジスタに保持されているデータはラッチ回路にラッチされる。次いでストローブ信号ＨＤ−ＳＴＢ−Ｎが入力されて（期間ｔａＴ）、ＬＥＤ駆動が指示される。

第１の群３１Ａにおいては、ドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲからＯＤＤＡ信号が出力されておらず、ドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲからＥＶＥＮＡ信号が出力されている（Ｈｉｇｈとなっている）。
同様に、第２の群３１Ｂにおいては、ドライバチップＤＩＣ１４のスイッチ制御端子ＫＤＲから、ＯＤＤＢ信号が出力されておらず、ドライバチップＤＩＣ１５のスイッチ制御端子ＫＤＲからＥＶＥＮＢ信号が出力されている（Ｈｉｇｈとなっている）。

ＥＶＥＮＡ信号がＨｉｇｈ、ＯＤＤＡ信号がＬｏｗであるとき図３０のＭＯＳ１１０Ａはオン状態となり、ＭＯＳ１０９Ａはオフ状態となり、偶数番目のＬＥＤ（１０２Ａ、１０４Ａ、１０６Ａ、１０８Ａ等）のカソード端子からグランドへの流路が形成される。
このとき、ＭＯＳ１０９Ａはオフ状態であって、奇数番目のＬＥＤ（１０１Ａ、１０３Ａ、１０５Ａ、１０７Ａ等）のカソード端子からグランドへの流路は形成されない。

このため、ドライバチップＤＩＣ１の駆動端子ＤＯ１からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０４Ａのアノード、カソードを経てＭＯＳ１１０Ａのドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときＬＥＤ１０４Ａが発光して（図２８においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０３Ａには電流流路が形成されないため、ＬＥＤ１０４Ａの発光状態には何らの支障も与えることはない。

同様に、ＥＶＥＮＢ信号がＨｉｇｈ、ＯＤＤＢ信号がＬｏｗであるとき図３１のＭＯＳ１１０Ｂはオン状態となり、ＭＯＳ１０９Ｂはオフ状態となり、偶数番目のＬＥＤ（１０２Ｂ、１０４Ｂ、１０６Ｂ、１０８Ｂ等）のカソード端子からグランドへの流路が形成される。
このとき、ＭＯＳ１０９Ｂはオフ状態であって奇数番目のＬＥＤ（１０１Ｂ、１０３Ｂ、１０５Ｂ、１０７Ｂ等）のカソード端子からグランドへの流路は形成されない。
このため、ドライバチップＤＩＣ１４の駆動端子ＤＯ１からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０４Ｂのアノード、カソード端子を経てＭＯＳ１１０Ｂのドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときＬＥＤ１０４Ｂが発光して（図２９においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０３Ｂには電流流路が形成されないため、ＬＥＤ１０４Ｂの発光状態には何らの支障も与えることはない。

図３３のタイムチャートにおいて、ドライバチップを１チップのみに簡略化した場合における詳細波形は、実施の形態１に関し、図１６を参照して説明したのと同じである。ただし、クロックパルスの数が異なる。立ち上がりエッジ及び立下りエッジの双方が利用されるためである。

次に、図２９のＬＥＤヘッド５１９を用いて補正データの転送及び書き込みを行う場合の各ドライバチップにおける処理を、図３４を参照して説明する。
図３４に示される補正データの転送は、図１１及び図１７〜図２０を参照して説明したのと同様である。
ただし、印刷データの転送（図３３）で述べたのと同様に、補正データも、第１のドライバチップ列３１Ａと、第２のドライバチップ列３１Ｂとでは別々に供給される。
即ち、第１のドライバチップ列３１Ａでは、補正データがデータ信号ＨＤ−ＤＡＴＡ０３〜０１として供給され、第２のドライバチップ列３１Ｂでは、補正データがデータ信号ＨＤ−ＤＡＴＡ１３〜１１として供給される。

印刷データと同様に、奇数番目のＬＥＤのための補正データの転送及び書き込みと、偶数番目のＬＥＤのための補正データの転送及び書き込みとは異なるタイミングで行われる。
また、図３３に関して述べたのと同様、１サイクル中のクロックエッジの数は、２４×１３エッジである。

［セットアップ時間及びホールド時間］
実施の形態２のＬＥＤヘッドを構成する複数のドライバチップをカスケード接続してなる回路において、印刷データ転送における動作に着目して要部を抜き出して記載すると、実施の形態１に関しての図２１と同様となる。
ただし、フリップフロップＦＦ１〜４８は、クロック信号の立ち上がりエッジ及び立下りエッジの双方でデータの取り込みを行う。

実施の形態２におけるカスケード接続の動作は、実施の形態１に関し、図２２を参照して説明したのと同様であるが、供給されるクロックの周波数が異なり、上記のようにフリップフロップがクロックの立ち上がり、立下りの双方でデータの取り込みを行う点で異なる。
以下本実施の形態２におけるカスケード接続の動作を、図３５を参照して説明する。

図３５において、ドライバチップＤＩＣ１のデータ入力信号端子ＤＡＴＡＩに、時刻ｔｄＡに、データ列中のデータｄ４８の入力が開始され、それに引き続きデータｄ４９、ｄ５０等が入力される。
上記のデータ列は、クロック信号ＣＬＫ−Ｐに同期して入力される。例えば、時刻ｔｄＡにおいてはデータ信号ｄ４８への切り替わりと同時にクロック信号ＣＬＫ−Ｐも遷移させている。
このように、入力されるデータ信号ＤＡＴＡＩはクロック信号ＣＬＫ−Ｐの遷移（立ち上がりエッジ及び立下りエッジ）と略同時に切り替わっている。

ドライバチップＤＩＣ１へ入力されたデータ信号は遅延回路ＤＴＩ１により時間Ｔ_ＤＩ１遅延し（遅延後のデータ信号を符号ＤＴＩ１で示す）、フリップフロップＦＦ１へ入力される。一方、クロック信号ＣＬＫ−ＰはバッファＣＫ１によって、時間Ｔ_ＣＫだけ遅延し（遅延後のクロック信号を符号ＣＫ１で示す）、フリップフロップＦＦ１〜２４へ入力される。
このように、フリップフロップＦＦ１には、データ信号及びクロック信号として、それぞれＴ_ＤＩ１及びＴ_ＣＫ遅延したものが入力されることになり、フリップフロップＦＦ１におけるクロック信号に対するデータ信号のセットアップ時間とホールド時間はＴｓ１、Ｔｈ１となる。

ここで、時刻ｔｄＢを起点として上記の時間Ｔｓ１、Ｔｈ１を求めると下記の通りとなる。
Ｔｓ１＝Ｔ_ＣＫ−Ｔ_ＤＩ１
Ｔｈ１＝Ｔ_ＣＬＫ２＋Ｔ_ＤＩ１−Ｔ_ＣＫ

なお、Ｔ_ＣＬＫはクロック信号ＣＬＫ−Ｐの周期であり、該信号はデューティ比５０％の波形を有し、Ｔ_ＣＬＫ２は上記の周期Ｔ_ＣＬＫの１／２の値を有し、信号ＣＬＫ−ＰのＨｉｇｈパルス幅、もしくはＬｏｗパルス幅に等しい。

一方、時刻ｔｄＢにてドライバチップＤＩＣ１内のバッファＣＫ１の出力（ＣＫ１）が遷移して、これよりＴ_ＦＦ遅延してフリップフロップＦＦ１〜２４の各々の出力信号が変化する。
図３５においては、フリップフロップＦＦ１の出力データが符号ｄ４７、ｄ４８、ｄ４９、ｄ５０で示され、フリップフロップＦＦ２４の出力データが符号ｄ２４、ｄ２５、ｄ２６、ｄ２７で示されている。

上記のデータ信号はドライバチップＤＩＣ１の出力バッファＤＴＯ１により更にＴ_ＤＯ遅延して出力される。出力バッファＤＴＯ１の出力の波形はＤＴＯ１として示されている。
なお、フリップフロップＦＦ２４の出力信号は選択回路ＳＥＬにより遅延して出力されるが、上記のように、選択回路ＳＥＬによる遅延時間は出力バッファの遅延時間Ｔ_ＤＯに含めている。

データ信号は次段のドライバチップＤＩＣ２に入力され、ドライバチップＤＩＣ２内の遅延回路ＤＴＩ２によりＴ_ＤＩ２遅延される。

ドライバチップＤＩＣ２のフリップフロップＦＦ２５の入力部におけるデータのセットアップ時間Ｔｓ２を求めると、時刻ｔｄＦを起点として次式を得る。
Ｔｓ２＝Ｔ_ＣＬＫ２−（Ｔ_ＦＦ＋Ｔ_ＤＯ＋Ｔ_ＤＩ２）

なお、図３５におけるドライバチップＤＩＣ１、ＤＩＣ２は同一の回路構成から成る素子であり、個々の素子毎に多少の特性ばらつきを持っているものの、同一のＬＥＤヘッドユニット内ではその特性差は小さい。そのため、図３５において、簡略化のため、バッファＣＫ１、ＣＫ２の遅延時間はともにＴ_ＣＫであるとして記載している。

このため、図３５において時刻ｔｄＢと時刻ｔｄＣは略同時刻であり、同様に時刻ｔｄＥと時刻ｔｄＦは略同時刻であるものとして示してある。

ドライバチップＤＩＣ１からドライバチップＤＩＣ２へのデータ転送においても、ドライバチップＤＩＣ２のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要がある。
いま仮にＴｓ２＞０とすると、
Ｔ_ＣＬＫ２＞Ｔ_ＦＦ＋Ｔ_ＤＯ＋Ｔ_ＤＩ２
となる。
ここで
Ｔ_ＣＬＫ２＝Ｔ_ＣＬＫ／２
であることに注意すると、
Ｔ_ＦＦ＋Ｔ_ＤＯ＋Ｔ_ＤＩ２
の合計値よりもＴ_ＣＬＫ２のが短いと、正常なデータ転送が行えない。

このとき、各ドライバチップ内において、シフトレジスタの前段に接続される遅延回路の遅延時間を、任意に設定できるようにしたので、その遅延回路の遅延時間Ｔ_ＤＩ２を小さく設定することができる。

これと併せて、１段目のドライバチップＤＩＣ１、ＤＩＣ１４のカスケード接続の１段目においても遅延時間を小さく設定することで、１段目のドライバチップＤＩＣ１、ＤＩＣ１４のフリップフロップＦＦ１におけるセットアップ時間Ｔｓ１もまた十分な値に設定することができる。

このため、何等かの格別の処理をしなければ、補正データ転送の開始時点（例えば図３４の時刻ｔａＤ）においては、上記の遅延時間選択信号ＤＬＹは、そのＨｉｇｈ／Ｌｏｗ状態が確定していないことになる。このような事態となるのを避けるため、本実施の形態２では、補正データの転送に先立って、遅延時間選択信号ＤＬＹを確定させる処理を行う。この処理をリセット処理と言う。

［リセット処理］
以下、リセット処理について、図３６を参照して説明する。
図３６において、図３４を参照して説明した補正データの転送（図３６におけるｔａＤ）に先立って、時刻ｔａＡから期間ｔａＣにおけるリセット処理が行われる。

ついで、データ信号ＨＤ−ＤＡＴＡ０３〜００及びＨＤ−ＤＡＴＡ１３〜１０を固定値（Ｌｏｗレベル）とした状態を維持したままクロックＨＤ−ＣＬＫを所定数入力して、ドライバチップ内のシフトレジスタＳＦＲａ〜ＳＦＲｄ中へシフト入力する（期間ｔａＢ）。

期間ｔａＢにおいては、ストローブ信号ＨＤ−ＳＴＢ−Ｎは発生せず、従って、イネーブル信号Ｅ２がＨｉｇｈの状態が維持される。そのため、各ドライバチップのシフトレジスタＳＦＲａ〜ＳＦＲｄは２５段の状態に維持される。この状態で、クロック信号ＨＤ−ＣＬＫ−Ｐのエッジを２５×１３回発生させることで、２６個のドライバチップのシフトレジスタのすべてのフリップフロップに固定値（Ｌｏｗレベル）のデータが書き込まれる。

このとき、各ドライバチップ内のメモリ回路ＭＤＭのデータ、従って、メモリ回路ＭＤＭから遅延回路１４３〜１４６に供給される遅延時間選択信号ＤＬＹの値が確定していないので、各ドライバチップの遅延回路の遅延時間は確定していない。しかし、この点は問題とならない。フリップフロップ間でのデータの転送に際し、データ信号ＨＤ−ＤＡＴＡ０３〜００、ＨＤ−ＤＡＴＡ１３〜１０がＬｏｗレベルに固定されているため、フリップフロップのＤ入力に関するセットアップ時間やホールド時間の制約を受けないからである。

シフト入力が完了すると、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３×２×４＝２４パルス入力され（期間ｔａＣ）、図３４に示したのと同様にメモリ回路ＭＥＭ、メモリ回路ＭＣＭ、メモリ回路ＭＤＭ、及びメモリ回路ＭＯＥへのデータ書き込みが行われる。
即ち、図３４を参照して説明したのと同様に、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３パルス発生する毎に、イネーブル信号Ｅ１、Ｅ２が反転し、これらの反転の際に、メモリセル選択信号Ｗ３〜Ｗ０が２回ずつＨｉｇｈとなる。その結果、シフトレジスタのフリップフロップに保持されている固定値（Ｌｏｗレベル）のデータが、メモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、及びＭＯＥに書き込まれる。

次いで、図３４に示したのと同様に時刻ｔａＤから期間ｔａＬにかけて、補正データの転送と、メモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、ＭＯＥへの補正データ、遅延時間データＨｄ、及びスイッチ制御データＨｋの転送及び書込みが行われる。
この転送に際しては、リセット処理でメモリ回路ＭＤＭに書き込まれた遅延時間設定データにより設定された遅延時間が用いられる。上記の例のように、固定値としてＬｏｗレベルが書き込まれた状態では、短い遅延時間が用いられる。

［従来の構成との比較］
以下、上記のように、アッテネータ回路を用いることの利点を説明する。
図３７は従来例の構成のうち、実施の形態２の図２９の構成に対応する部分を示す。

図３７に示す従来例では、本実施の形態２におけるアッテネータ回路の代わりに、信号レベルの変換回路５４１が用いられている。変換回路５４１は、デシリアライザ回路５２３から出力されるＣＭＯＳバッファ出力信号を小振幅差動信号に変換する。

変換回路５４１においては、その入出力端子間には信号伝達に伴う遅延時問が発生する。
これによる遅延時間によって、ドライバチップ列３１Ａ、３１Ｂのデータ信号ＨＤ−ＤＡＴＡ０３〜００、ＨＤ−ＤＡＴＡ１３〜１０とクロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎとの間に時間差を発生させることができ、フリップフロップのセットアップ時間とホールド時間を満足させるのに利用されていた。

［実施の形態２の効果］
本実施の形態２の構成とすることで、従来のドライバチップにおける次のような課題を解決することができる。
即ち、高速プリンタにおいては、ＬＥＤヘッドの接続ケーブルで伝送される信号のクロック周波数の制約から、ＬＥＤヘッドを構成する複数のＬＥＤアレイを複数の群に分け、複数の群に別個にデータを供給し、それぞれの群で別個にデータ転送を行うことで、クロック周波数を低減させることが行われていた。

また、一般によく用いられるＡ４版、Ａ３版よりも大きい、Ａ２版、Ａ１版、Ａ０版といったサイズの用紙に対応する大判プリンタ用のＬＥＤヘッドを構成するためＬＥＤヘッドの長さを長くする必要から、ＬＥＤヘッドを構成する複数のＬＥＤアレイを複数の群に分け、複数の群に別個にデータを供給し、それぞれの群で別個にデータ転送を行うこととしていた。

このようにする場合、接続ケーブルの信号線の本数が増加してしまい、必然的に接続ケーブルが太くなってその取り回しが困難となる。これを打開するために接続ケーブルの送信端にシリアライザ回路を設けるとともに、受信端にはデシリアライザ回路を設け、接続ケーブルの伝送周波数を増加させるとともに、接続ケーブルの芯数を減らす構成がとられていた。

この場合、シリアライザ回路の出力側においてはＬＥＤヘッドのデータ信号とともにクロック信号もまたシリアル化されて接続ケーブルで伝送され、伝送されたデータ信号及びクロック信号は、デシリアライザ回路によってもとの形態に復元される。

このとき、ＬＥＤヘッドのデータ信号とクロック信号は同期したタイミングとなってしまう。そこで、クロック信号に対するデータ信号のセットアップ時間やホールド時間といったタイミングを満足させるためにデシリアライザ回路に加えて遅延回路を更に設ける必要があった。

このため、ＬＥＤヘッドの部品点数が著しく増加してしまうことによるコストアップや、それら部品を搭載するプリント基板が大型化してしまうといった課題を生じ、その解決が望まれていた。

それに対して、本実施の形態２の構成においては、ドライバチップのデータ入力部に遅延回路を設け、その遅延時間を比較的小さな値に設定可能としたので、外付け部品を用いることなく所望のセットアップ時間やホールド時間を満たすことが可能となる。

それに加えて、本実施の形態２の構成では補正データ転送に先立って、リセット制御を設けることで前述した遅延時間の設定を行うことが可能となり、別途リセット回路等の搭載を不要とすることができる。

なお、上記の例では、リセット処理においてドライバチップに入力されるデータ信号ＨＤ−ＤＡＴＡが、Ｌｏｗレベルとされるが、要するに固定値であれば良い。特に、遅延回路の遅延時間が短くなるようにすればよい。
或いは、ＬＥＤヘッドの入力信号端子部において、データ信号のクロック信号に対するホールド時間が長くなるようにすればよい。

実施の形態２の変形例１．
実施の形態１について、図２７を参照して説明したのと同様の変形を実施の形態２に加えることができる。
即ち、図３６の期間ｔａＣにおいて、ストローブ信号ＨＤ−ＳＴＢ−Ｎを３パルスだけ発生することとしても良い。
このようにすることの利点は、実施の形態１に関する図２７の変形例について述べたのと同じである。

実施の形態２の変形例２．
上記の実施の形態２では、シリアライザ回路とデシリアライザ回路との間の伝送を、５対の信号線で行っているが、シリアライザ回路とデシリアライザ回路との間の伝送に用いられる信号線の対の数は５に限らない。以下では、信号線の対の数が１である場合の構成を変形例２として説明する。

図３８は実施の形態２の変形例２であって、図２９に対応する部分を示す。図２９と同じ番号は同一又は対応する回路要素を示す。

図３８の変形例では、図２８のシリアライザ回路５２１、デシリアライザ回路５２３の代わりにシリアライザ回路５５１、デシリアライザ回路５５３が用いられている。これらの回路としては、ＬＳＩ化され市販されたものが利用可能であって、たとえばザインエレクトロニクス社製のＴＨＣＶ２１３、２１４等が使用可能である。

また、接続ケーブル５２８の代わりに接続ケーブル５５８が用いられている。接続ケーブル５２８は、１対の信号線ｃｈ１のみから成る。

図２８の構成においては、４対の信号（データ信号及び制御信号）を伝えるための４対の信号線ｃｈ１〜ｃｈ４と、１対のクロック信号を伝えるための１対の信号線ｃｈＣＬＫを用いているが、図３８の構成における接続ケーブル５５８は１対の信号線ｃｈ１のみを有し、符号化されシリアライズされたデータ信号及び制御信号と、データ信号及び制御信号中に埋め込まれたクロック信号とを伝送するようにしている。

図２９と図３８を比較して明らかなように、図２９では全部で５対の信号線を要していたのに比べ、図３８では用いられる信号線の対の数が１となっており、接続ケーブルがより可とう性に富むものとなり、接続ケーブルの取り回しも良くＬＥＤヘッドに適用するうえで好ましい物理特性のものとすることができる。

［利用形態］
実施の形態１及び２において説明したＬＥＤアレイは、電子写真プリンタの露光工程で光源として利用することができる。以下その一例としてタンデムカラープリンタを取り上げ、図３９を用いて説明する。

図３９は、本発明のＬＥＤヘッドを搭載した画像形成装置を説明する概略断面図である。
図３９において、画像形成装置６００は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）およびシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット６０１〜６０４を有し、これらが記録媒体６０５の搬送経路の上流側から順に配置されている。これらプロセスユニット６０１〜６０４の内部構成は共通しているため、例えばマゼンタのプロセスユニット６０３を例に取り、これらの内部構成を説明する。

プロセスユニット６０３には、像担持体としての感光ドラム６０３ａが矢印方向に回転可能に配置され、この感光ドラム６０３ａの周囲には、その回転方向上流側から順に、感光ドラム６０３ａの表面に電荷を供給して帯電させる帯電装置６０３ｂ、及び帯電された感光ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置６０３ｃが配設される。露光装置６０３ｃとしては、前述のＬＥＤヘッド（１９）が用いられる。

更に、静電潜像が形成された感光ドラム６０３ａの表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像装置６０３ｄ、及び感光ドラム６０３ａ上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置６０３ｅが配設される。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。

また、画像形成装置６００は、その下部に、紙などの記録媒体６０５を堆積した状態で収納する用紙カセット６０６を装着し、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７が配設されている。更に、記録媒体６０５の搬送方向における、ホッピングローラ６０７の下流側にはピンチローラ６０８、６０９と共に記録媒体６０５を挟持することによって、記録媒体を搬送する搬送ローラ６１０及び、記録媒体６０５の斜行を修正し、プロセスユニット６０１に搬送するレジストローラ６１１を配設している。これらのホッピングローラ６０７、搬送ローラ６１０及びレジストローラ６１１は図示されない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット６０１〜６０４の各感光ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ６１２が配設されている。これら転写ローラ６１２には感光ドラム６０３ａ上に付着されたトナーによる顕像を記録媒体６０５に転写する転写時に、感光ドラム６０１ａ〜６０４ａの表面電位とこれら各転写ローラ６１２の表面電位に電位差を持たせるための電位が印加されている。

定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧・加熱することによって定着する。この下流の排出ローラ６１４、６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６、６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。これら定着装置６１３、排出ローラ６１４等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。

つぎに上記構成の画像形成装置の動作を説明する。
まず、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて、この記録媒体６０５は、搬送ローラ６１０、レジストローラ６１１及びピンチローラ６０８、６０９に挟持されて、プロセスユニット６０１の感光ドラム６０１ａと転写ローラ６１２の間に搬送される。その後、記録媒体６０５は、感光ドラム６０１ａ及び転写ローラ６１２に挟持され、その記録面にトナー像が転写されると同時に感光ドラム６０１ａの回転によって搬送される。

同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置６０１ｃ〜６０４ｃにより形成された静電潜像を、現像装置６０１ｄ〜６０４ｄによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。

そして、その記録面上に各色のトナー像が重ね合わせられた後、定着装置６１３によってトナー像が定着された記録媒体６０５は、排出ローラ６１４、６１５及びピンチローラ６１６、６１７に挟持されて、画像形成装置６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。

以上の様に、本実施の形態の画像形成装置によれば、前述したＬＥＤヘッドを採用するためスペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、コピー機など）を提供することができる。即ち、実施の形態のＬＥＤヘッドを用いることにより、上記説明したフルカラーの画像形成装置に限らずモノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。

以上、本発明を光源として用いられるＬＥＤに適用した場合について説明したが、本発明は、発光サイリスタをスイッチング素子として用いる構成、あるいはスイッチング素子に直列に被駆動素子、例えば有機ＥＬ素子や発熱抵抗体への電圧印加制御を行う場合にも適用可能である。

たとえば有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを備えたプリンタや発熱抵抗体の列で構成されるサーマルプリンタにおいて利用することができる。
さらに表示素子、例えば列状或いはマトリクス状に配列された表示素子の駆動（電圧印加の制御）にも適用可能である。
本発明はまた、３端子構造を備えたサイリスタのほか、第１と第２の２つのゲートを備えた４端子サイリスタＳＣＳ（ＳｉｌｉｃｏｎＳｅｍｉｃｏｎｄｕｃｔｏｒＣｏｎｔｒｏｌｌｅｄＳｗｉｔｃｈ）の場合にも適用可能であり、その形態は種々の変形が可能である。

１印刷制御部、１９ＬＥＤヘッド、３１、３１Ａ、３１ＢドライバＩＣチップ列、３２、３２Ａ、３２ＢＬＥＤアレイ列、１０１〜１０８、１０１Ａ〜１０８Ａ、１０１Ｂ〜１０８ＢＬＥＤ、１０９、１０９Ａ、１０９Ｂ、１１０、１１０Ａ、１１０Ｂ共通スイッチ、１４１入力回路、１４２バッファ回路、１４３〜１４６遅延回路、１４７〜１５０バッファ回路、１７１〜１７９インバータ回路、１８０、１８１ＡＮＤ回路、１８２ＯＲ回路、３３１〜３３４遅延回路、５１９ＬＥＤヘッド、５２１、５５１シリアライザ回路、５２３、５５３デシリアライザ回路、５２５アッテネータ回路、ＡＤＪ制御電圧発生回路、ＣＨＰ１〜ＣＨＰ２６ＬＥＤアレイ、ＣＴＲ１メモリ制御回路、ＣＴＲ２マルチプレクサ制御回路、ＣＴＲ３共通スイッチ制御回路、ＤＩＣ１〜ＤＩＣ２６ドライバＩＣチップ、ＤＲＶＬＥＤ駆動回路、ＦＦＡ１〜Ａ２５、ＦＦＢ１〜Ｂ２５、ＦＦＣ１〜Ｃ２５、ＦＦＤ１〜Ｄ２５フリップフロップ、ＬＴＡ１〜ＬＴＡ２５、ＬＴＢ１〜ＬＴＢ２５、ＬＴＣ１〜ＬＴＣ２５、ＬＴＤ１〜ＬＴＤ２５ラッチ回路、ＭＣＭチップ補正データメモリ回路、ＭＤＭ遅延時間データメモリ回路、ＭＥＭドット補正データメモリ回路、ＭＯＥスイッチ制御データメモリ回路、ＭＵＸマルチプレクサ回路、ＳＥＬ選択回路、ＳＦＲａ〜ＳＦＲｄシフトレジスタ。

Claims

アレイを構成する被駆動素子を駆動する駆動回路と、
データ入力端子と、
前記被駆動素子を駆動するか否かを示す駆動データを転送するためのシフトレジスタと、
遅延回路と、
遅延時間データメモリ回路と
を有するドライバＩＣチップにおいて、
前記シフトレジスタは、複数のフリップフロップをカスケード接続して成り、
前記シフトレジスタの初段のフリップフロップのデータ入力端子は前記遅延回路を介してデータ入力端子に接続され、
前記遅延回路の遅延時間は、前記遅延時間データメモリ回路に格納されている遅延時間データに応じて制御され、
前記駆動データの転送に先立ち、前記遅延時間データが前記シフトレジスタにより転送されて、前記遅延時間データメモリ回路に書き込まれ、
前記遅延時間データの転送に先立ち、固定値のデータが、前記シフトレジスタにより転送されて、前記遅延時間データメモリ回路に書き込まれる
ことを特徴とするドライバＩＣチップ。
前記遅延回路の各々が
互いに直列接続されたＰ個（Ｐは２以上の整数）のバッファ回路と、
前記Ｐ個のバッファ回路のうちの第Ｐ番目のバッファ回路の出力と、第Ｑ番目（ＱはＰよりも小さい整数）のバッファ回路の出力のいずれかを選択する選択回路とを有し、
前記選択回路が、前記遅延時間データメモリ回路に格納されているデータに基づいて上記の選択を行う
ことを特徴とする請求項１に記載のドライバＩＣチップ。
Ｑが１に等しいことを特徴とする請求項２に記載のドライバＩＣチップ。
前記遅延時間データが、第１の遅延時間と第２の遅延時間のいずれかを指定するものであることを特徴とする請求項１から３のいずれか１項に記載のドライバＩＣチップ。
前記シフトレジスタがクロック信号に同期して転送を行うものであり、
前記遅延時間データの転送の際及び前記固定値のデータの転送の際に前記シフトレジスタに供給されるクロック信号の周波数は、前記駆動データの転送の際に前記シフトレジスタに供給されるクロック信号の周波数よりも低い
ことを特徴とする請求項１から４のいずれかに記載のドライバＩＣチップ。
各被駆動素子の駆動の際に参照される、補正データを格納する補正データメモリ回路をさらに有し、
前記補正データが複数のビットから成り、
前記駆動データの転送に先立ち、前記補正データが前記シフトレジスタにより転送されて、前記補正データメモリ回路に書き込まれ、
前記遅延時間データは、前記補正データとともに前記シフトレジスタにより転送されて、前記遅延時間データメモリ回路に書き込まれる
ことを特徴とする請求項１から５のいずれか１項に記載のドライバＩＣチップ。
前記補正データがＲビット（Ｒは２以上の整数）から成り、
前記補正データメモリ回路が、前記ＲビットのためのＲ個のメモリセルを有し、
前記遅延時間データが１ビットから成り、
前記補正データを構成するＲビットの転送及び書き込みが、Ｒサイクルで行われ、
前記遅延時間データの転送及び書き込みが前記Ｒサイクルのうちの１サイクルで行われ、
前記固定値のデータの転送及び書込みの際は、前記固定値のデータが前記シフトレジスタに保持された状態において、前記シフトレジスタに保持されている前記固定値のデータが、前記補正データメモリ回路の前記Ｒ個のメモリセルに順次書き込まれるとともに、前記遅延時間データメモリ回路に書き込まれる
ことを特徴とする請求項６に記載のドライバＩＣチップ。
ストローブ信号に応じて前記補正データメモリ回路及び前記遅延時間データメモリ回路への書き込みを制御するメモリ制御回路をさらに有し、
前記メモリ制御回路は、前記補正データの書き込みの際には、前記ストローブ信号に応じて、前記補正データメモリ回路のうちの前記Ｒ個のメモリセルを順次選択して、選択したメモリセルへの書き込みを行わせ、
前記メモリ制御回路は、前記Ｒ個のメモリセルのうちのいずれかが選択されているときに、前記遅延時間データメモリ回路への書き込みを行わせる
ことを特徴とする請求項７に記載のドライバＩＣチップ。
前記メモリ制御回路は、前記ストローブ信号が所定回数発生される度に、選択するメモリセルを切り替えることを特徴とする請求項８に記載のドライバＩＣチップ。
前記メモリ制御回路は、前記補正データメモリ回路の前記Ｒ個のメモリセルのうちの、最初に選択されるメモリセルが選択されているときに、前記遅延時間データメモリ回路への書き込みを行わせる
ことを特徴とする請求項９に記載のドライバＩＣチップ。
前記固定値のデータの書き込みの際は、前記ストローブ信号が前記所定回数だけ発生されて、前記固定値のデータの書き込みが行われ、その後遅延時間データの転送の前に前記メモリ制御回路がリセットされて、前記ストローブ信号が発生される前の状態に戻されることを特徴とする請求項１０に記載のドライバＩＣチップ。
請求項１から１１のいずれか１項に記載のドライバＩＣチップを複数個カスケード接続して成る駆動装置。
前記駆動データ、前記遅延時間データ、及び前記固定値のデータを出力するとともに、前記シフトレジスタにおける転送の制御に用いられるクロック信号を出力する制御部と、
前記制御部から出力された前記駆動データ、前記遅延時間データ、及び前記固定値のデータをパラレル−シリアル変換して、シリアル化されたデータ信号を出力するとともに、前記制御部から出力されたクロック信号をパラレル−シリアル変換して、シリアル化されたクロック信号を出力するシリアライザ回路と、
前記シリアライザ回路から出力された、シリアル化されたデータ信号をシリアル−パラレル変換して、パラレル化されたデータを生成するとともに、前記シリアライザ回路から出力された、シリアル化されたクロック信号をシルアル−パラレル変換して、パラレル化された、クロック信号を生成するデシリアライザ回路と、
前記デシリアライザ回路で生成されたクロック信号を減衰させるアッテネータ回路とを備え、
前記ドライバＩＣチップのシフトレジスタは、前記アッテネータ回路から出力されたクロック信号に同期して、前記デシリアライザ回路で生成された、パラレル化された前記データ信号の転送を行う
ことを特徴とする請求項１２に記載の駆動装置。
前記被駆動素子と、
請求項１２又は１３に記載の駆動装置とを備え、
前記被駆動素子が印刷用被駆動素子であることを特徴とするプリントヘッド。
前記印刷用被駆動素子が、発光素子又は発熱素子であることを特徴とする請求項１４に記載のプリントヘッド。
前記印刷用被駆動素子が発光素子であり、
請求項１４に記載のプリントヘッドと、
感光ドラムに静電潜像を形成する露光装置と、
前記感光ドラム上に前記静電潜像に対応したトナー像を形成する現像部と、
前記感光ドラム上のトナー像を印刷用紙に転写する転写部と
を備えた画像形成装置。