JP2018190860A - 半導体装置およびその製造方法 - Google Patents

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森　　和久
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Abstract

【課題】通電制御用素子と逆接保護用素子とを有しつつ、構造を簡易にできる半導体装置およびその製造方法を提供する。【解決手段】半導体基板ＳＵＢは、深溝ＴＲＥ１と浅溝ＴＲＥ２とを第１面ＦＳに有する。ｎ型不純物領域ＩＲ１は、第２面ＳＳに位置し、かつ深溝ＴＲＥ１の底面に接する。ｐ型不純物領域ＩＲ２は、ｎ型不純物領域ＩＲ１とｐｎ接合を構成しかつ浅溝ＴＲＥ２の底面に接するｐ型ベース領域ＢＡと、ｐ型ベース領域ＢＡに接合されて第１面ＦＳに位置するバックゲート領域ＡＲとを有する。ｎ型不純物領域ＩＲ３は、ｐ型不純物領域ＩＲ２とｐｎ接合を構成し、かつ浅溝ＴＲＥ２の側面に接するように第１面ＦＳに配置される。ｎ+ソース領域ＳＲは、ｐ型不純物領域ＩＲ２とｐｎ接合を構成し、かつ深溝ＴＲＥ１の側面と浅溝ＴＲＥ２の側面との各々に接するように第１面ＦＳに配置される。【選択図】図７

Description

本発明は、半導体装置およびその製造方法に関するものである。
負荷に流れる大電流を制御するに際し、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体パワーデバイスが用いられている。このような半導体パワーデバイスの使用において電源の逆接続があると、パワーＭＯＳＦＥＴのソースとドレインとの間に形成された寄生ダイオードが順方向にバイアスされる。その結果、意図しない連続通電が負荷に生じ、負荷の破壊、パワーＭＯＳＦＥＴの熱破壊などが生じるおそれがある。上記負荷への連続通電を阻止するために、半導体パワーデバイスと電源との間にダイオードなどを直列に接続する技術がある。
たとえば特開２０１３−３８９０８号公報（特許文献１）には、バッテリー逆接保護機能を実現するため、通電制御用半導体素子の上流側（電源側）に電源逆接保護用半導体素子が配置されている。
特開２０１３−３８９０８号公報
しかしながら上記の通電制御用半導体素子と電源逆接保護用半導体素子とが互いに別チップで準備される場合、部品点数が増加することにより、コストが高くなるとともに不良率も増加する。
一方、上記の通電制御用半導体素子と電源逆接保護用半導体素子とを１つのチップに実装する場合、構造が複雑になる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、第１電界効果トランジスタと第１ダイオードとを含む通電制御用素子と、第２電界効果トランジスタと第２ダイオードとを含む逆接保護用素子とを有している。半導体基板は、深溝と、その深溝よりも浅い浅溝とを第１面に有する。第１導電型の第１領域は、第２面に位置し、かつ深溝の底面に接する。第２導電型の第２領域は、第１領域の第１面側に位置して第１領域とｐｎ接合を構成しかつ浅溝の底面に接する第１部分と、第１部分に接合されて第１面に位置する第２部分とを有する。第１導電型の第３領域は、第２領域とｐｎ接合を構成し、かつ浅溝の側面に接するように第１面に配置される。第１導電型の第４領域は、第３領域との間で浅溝を挟み、第２領域とｐｎ接合を構成し、かつ深溝の側面と浅溝の側面との各々に接するように第１面に配置される。第１ゲート電極は、第２領域と絶縁して対向するように深溝内に位置し、かつ第１電界効果トランジスタに含まれる。第２ゲート電極は、第２領域と絶縁して対向するように浅溝内に位置し、かつ第２電界効果トランジスタに含まれる。
前記一実施の形態によれば、通電制御用素子と逆接保護用素子とを有しつつ、構造を簡易にできる半導体装置およびその製造方法を実現することができる。
実施の形態１におけるチップ状態の半導体装置の構成を概略的に示す平面図である。 図１に示すチップ状態の半導体装置がリードフレームに実装された状態を示す平面図である。 実施の形態１における半導体装置の回路構成を示す回路図である。 実施の形態１における半導体装置の第１面におけるゲート電極用溝の配置を示す平面図である。 図４の一部を拡大して示す拡大平面図である。 図５に上層の配線層を併せて示す拡大平面図である。 図５および図６のＶＩＩ−ＶＩＩ線に沿う概略断面図である。 図５および図６のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。 実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１５工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１６工程を示す概略断面図である。 比較例において逆接保護素子をターンオンさせるのに必要な電圧に昇圧することが困難であることを説明するための回路図である。 比較例において逆接保護素子をターンオンさせるのに必要な電圧に昇圧することが困難であることを説明するための図２５の領域ＲＡの構成を示す断面図である。 実施の形態２における半導体装置の構成を、図５および図６のＶＩＩ−ＶＩＩ線に沿う断面に対応した断面で示す概略断面図である。 実施の形態２における半導体装置の構成を、図５および図６のＶＩＩＩ−ＶＩＩＩ線に沿う断面に対応した断面で示す概略断面図である。 実施の形態３における半導体装置の第１面におけるゲート電極用溝の配置を示す平面図である。 実施の形態４における半導体装置の第１面におけるゲート電極用溝の配置を示す平面図である。 実施の形態５における半導体装置の第１面におけるゲート電極用溝の配置を示す平面図である。 実施の形態６における半導体装置の第１面におけるゲート電極用溝の配置を示す平面図である。 実施の形態７における半導体装置の構成を示す平面図である。 図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う概略断面図である。 実施の形態８における半導体装置の構成を、図６のＶＩＩ−ＶＩＩ線およびＶＩＩＩ−ＶＩＩＩ線に沿う断面に対応した断面で示す概略断面図である。
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置の構成について図１〜図８を用いて説明する。
図１に示されるように、本実施の形態の半導体装置ＣＨはチップ状態である。この半導体装置ＣＨの一方表面に、第１ゲート用パッド電極ＧＰＤ１、第２ゲート用パッド電極ＧＰＤ２、ソース用パッド電極ＳＰＤおよび第２ドレイン用パッド電極ＤＰＤ２の各々が設けられている。また図示されていないが、半導体装置ＣＨの他方表面には、第１ドレイン用パッド電極が設けられている。
図１に示す半導体装置ＣＨが、図２に示されるようにリードフレームＬＦ１上に配置されている。半導体装置ＣＨの他方表面における第１ドレイン用パッド電極はリードフレームＬＦ１に電気的に接続されている。また半導体装置ＣＨの第２ドレイン用パッド電極ＤＰＤ２は、リードフレームＬＦ２にボンディングワイヤなどを介在して電気的に接続されている。
半導体装置ＣＨの一方表面には、別の半導体装置ＣＨ１が実装されている。この別の半導体装置ＣＨ１もチップ状態である。この別の半導体装置ＣＨ１のパッド電極ＰＤ１は、半導体装置ＣＨの第２ドレイン用パッド電極ＤＰＤ２にボンディングワイヤなどを介在して電気的に接続されている。別の半導体装置ＣＨ１のパッド電極ＰＤ２は、半導体装置ＣＨのソース用パッド電極ＳＰＤにボンディングワイヤなどを介在して電気的に接続されている。
別の半導体装置ＣＨ１のパッド電極ＰＤ３は、半導体装置ＣＨの第２ゲート用パッド電極ＧＰＤ２にボンディングワイヤなどを介在して電気的に接続されている。別の半導体装置ＣＨ１のパッド電極ＰＤ４は、半導体装置ＣＨの第１ゲート用パッド電極ＧＰＤ１にボンディングワイヤなどを介在して電気的に接続されている。
別の半導体装置ＣＨ１のパッド電極ＰＤ５、ＰＤ６、ＰＤ７は、それぞれリードフレームＬＦ３、ＬＦ４、ＬＦ５にボンディングワイヤなどを介在して電気的に接続されている。
なお本実施の形態の半導体装置ＣＨは、半導体チップに限定されず、樹脂封止した半導体パッケージであってもよい。また本実施の形態の半導体装置は、半導体チップ、半導体パッケージなどを有する半導体モジュールであってもよい。
図３に示されるように、本実施の形態の半導体装置ＣＨは、バッテリーなどの電源ＢＡＴと負荷ＬＯとの間に電気的に接続されている。半導体装置ＣＨは、たとえば電源ＢＡＴの正極に電気的に接続されている。
この半導体装置ＣＨは、通電制御用素子ＥＬ１と、逆接保護用素子ＥＬ２とを有している。通電制御用素子ＥＬ１は、逆接保護用素子ＥＬ２よりも電源ＢＡＴ側に配置されている。
通電制御用素子ＥＬ１は、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称する）ＴＲ１（第１電界効果トランジスタ）と、第１寄生ダイオードＤＩ１（第１ダイオード）とを有している。ｎＭＯＳトランジスタＴＲ１のドレインＤ１は、第１寄生ダイオードＤＩ１のカソードと電気的に接続されている。ｎＭＯＳトランジスタＴＲ１のソースＳ１は、第１寄生ダイオードＤＩ１のアノードと電気的に接続されている。
逆接保護用素子ＥＬ２は、ｎＭＯＳトランジスタＴＲ２（第２電界効果トランジスタ）と、第２寄生ダイオードＤＩ２（第２ダイオード）とを有している。ｎＭＯＳトランジスタＴＲ２のドレインＤ２は、第２寄生ダイオードＤＩ２のカソードと電気的に接続されている。ｎＭＯＳトランジスタＴＲ２のソースＳ２は、第２寄生ダイオードＤＩ２のアノードと電気的に接続されている。
ｎＭＯＳトランジスタＴＲ１のソースＳ１とｎＭＯＳトランジスタＴＲ２のソースＳ２とは、互いに電気的に接続されている。このソースＳ１、Ｓ２の各々にソース用パッド電極ＳＰＤが電気的に接続されている。このソース用パッド電極ＳＰＤを通じて半導体装置ＣＨの外部からソースＳ１、Ｓ２の各々に電位が与えられる。
ｎＭＯＳトランジスタＴＲ１のゲートＧ１に第１ゲート用パッド電極ＧＰＤ１が電気的に接続されている。この第１ゲート用パッド電極ＧＰＤ１を通じて半導体装置ＣＨの外部からゲートＧ１に信号が入力可能である。
ｎＭＯＳトランジスタＴＲ２のゲートＧ２に第２ゲート用パッド電極ＧＰＤ２が電気的に接続されている。この第２ゲート用パッド電極ＧＰＤ２を通じて半導体装置ＣＨの外部からゲートＧ２に信号が入力可能である。
ｎＭＯＳトランジスタＴＲ１のドレインＤ１に第１ドレイン用パッド電極ＤＰＤ１が電気的に接続されている。この第１ドレイン用パッド電極ＤＰＤ１を通じて半導体装置ＣＨの外部からｎＭＯＳトランジスタＴＲ１のドレインＤ１に電圧を入力することが可能である。この第１ドレイン用パッド電極ＤＰＤ１は、電源ＢＡＴに電気的に接続される部分である。
ｎＭＯＳトランジスタＴＲ２のドレインＤ２に第２ドレイン用パッド電極ＤＰＤ２が電気的に接続されている。この第２ドレイン用パッド電極ＤＰＤ２を通じて半導体装置ＣＨの外部へｎＭＯＳトランジスタＴＲ２のドレインＤ２から電圧を出力することが可能である。この第２ドレイン用パッド電極ＤＰＤ２は、負荷ＬＯに電気的に接続される部分である。
図４に示されるように、本実施の形態の半導体装置ＣＨにおいては、複数の単位セルＣが配置されている。複数の単位セルＣの各々は、半導体基板ＳＵＢの第１面ＦＳに形成された、ｎＭＯＳトランジスタＴＲ１のゲート電極ＧＥ１と、ｎＭＯＳトランジスタＴＲ２のゲート電極ＧＥ２とを有している。ゲート電極ＧＥ１は、第１面ＦＳに設けられた深溝ＴＲＥ１内に埋め込まれている。ゲート電極ＧＥ２は、第１面ＦＳに設けられた浅溝ＴＲＥ２内に埋め込まれている。
図４に示す平面視において、ゲート電極ＧＥ１、ＧＥ２の各々は、枠状に形成されている。複数の単位セルＣの各々において、平面視にてゲート電極ＧＥ１は、ゲート電極ＧＥ２の周囲を取り囲むように配置されている。このような単位セルＣが複数個設けられている。複数個の単位セルＣは、一直線上に並んで配置されている。複数の単位セルＣのうち平面視において互いに隣り合うセルＣの深溝ＴＲＥ１同士は互いに分離されている。
なお本明細書における平面視とは、第１面ＦＳに対して直交する方向から見た視点を意味する。
図５に示されるように、平面視においてゲート電極ＧＥ２によって取り囲まれる第１面ＦＳには、ｎ型不純物領域ＩＲ３（第３領域）が形成されている。平面視においてゲート電極ＧＥ１とゲート電極ＧＥ２とに挟まれる領域には、ｎ+ソース領域ＳＲ（第４領域）と、ｐ+バックゲート領域ＡＲ（第２領域の第２部分）とが形成されている。
平面視において複数のｎ+ソース領域ＳＲと複数のｐ+バックゲート領域ＡＲとは、ゲート電極ＧＥ１、ＧＥ２の長手方向に沿って交互に配置されている。ｎ+ソース領域ＳＲとｐ+バックゲート領域ＡＲとの各々は、深溝ＴＲＥ１の側面と浅溝ＴＲＥ２の側面との双方に接している。
平面視においてゲート電極ＧＥ１とゲート電極ＧＥ２とに挟まれる領域であってゲート電極ＧＥ１、ＧＥ２の長手方向の両端部には、ｐ+バックゲート領域ＡＲが配置されている。平面視においてゲート電極ＧＥ１の短手方向に延びる部分に、ｐ+バックゲート領域ＡＲが配置されている。
図６に示されるように、半導体基板ＳＵＢの第１面ＦＳ上には、１層目の配線層ＩＣ１、ＩＣ２、ＧＬ１、ＧＬ２が配置されている。この１層目の配線層ＩＣ１、ＩＣ２、ＧＬ１、ＧＬ２よりも上層に、２層目の配線層ＤＥ１、ＳＬが配置されている。
１層目の配線層ＩＣ１は、コンタクトホールＣＨ１ａを通じてｎ+ソース領域ＳＲに電気的に接続されている。また１層目の配線層ＩＣ１は、コンタクトホールＣＨ１ｂを通じてｐ+バックゲート領域ＡＲに電気的に接続されている。これによりｎ+ソース領域ＳＲとｐ+バックゲート領域ＡＲとは、配線層ＩＣ１を通じて互いに電気的に接続されている。
１層目の配線層ＩＣ２は、コンタクトホールＣＨ２を通じてｎ型不純物領域ＩＲ３に電気的に接続されている。１層目の配線層ＧＬ１は、コンタクトホールＣＨ３を通じてゲート電極ＧＥ１に電気的に接続されている。１層目の配線層ＧＬ２は、コンタクトホールＣＨ４を通じてゲート電極ＧＥ２に電気的に接続されている。
２層目の配線層ＤＥ１は、スルーホールＴＨ１を通じて１層目の配線層ＩＣ２と電気的に接続されている。２層目の配線層ＳＬは、スルーホールＴＨ２を通じて１層目の配線層ＩＣ１と電気的に接続されている。
図７および図８に示されるように、半導体基板ＳＵＢは、互いに対向する第１面ＦＳおよび第２面ＳＳを有している。また半導体基板ＳＵＢは、深溝ＴＲＥ１と、浅溝ＴＲＥ２とを有している。深溝ＴＲＥ１および浅溝ＴＲＥ２の各々は、半導体基板ＳＵＢの第１面ＦＳに設けられている。浅溝ＴＲＥ２の深さは、深溝ＴＲＥ１の深さよりも浅い。
半導体基板ＳＵＢの第２面ＳＳには、ｎ型不純物領域ＩＲ１（第１領域）が配置されている。ｎ型不純物領域ＩＲ１は、深溝ＴＲＥ１の底面に接している。ｎ型不純物領域ＩＲ１は、ｎ+基板領域ＳＢと、ｎ型エピタキシャル領域ＥＰとを有している。
ｎ+基板領域ＳＢは、第２面ＳＳに配置されている。ｎ型エピタキシャル領域ＥＰは、ｎ+基板領域ＳＢの第１面ＦＳ側に位置し、かつｎ+基板領域ＳＢに接合されている。ｎ型エピタキシャル領域ＥＰは、深溝ＴＲＥ１の底面に接している。ｎ型エピタキシャル領域ＥＰは、ｎ+基板領域ＳＢよりも低いｎ型不純物濃度を有している。
図８に示されるように、ｎ型不純物領域ＩＲ１の第１面ＦＳ側には、ｐ型不純物領域ＩＲ２（第２領域）が配置されている。ｐ型不純物領域ＩＲ２は、ｎ型不純物領域ＩＲ１とｐｎ接合を構成している。ｐ型不純物領域ＩＲ２は、ｐ型ベース領域ＢＡ（第１部分）と、バックゲート領域ＡＲ（第２部分）とを有している。
ｐ型ベース領域ＢＡは、ｎ型不純物領域ＩＲ１の第１面ＦＳ側に位置し、かつｎ型不純物領域ＩＲ１とｐｎ接合を構成している。ｐ型ベース領域ＢＡは、深溝ＴＲＥ１および浅溝ＴＲＥ２に挟まれる領域と、平面視において枠状を有する浅溝ＴＲＥ２によって取り囲まれる領域とに配置されている。ｐ型ベース領域ＢＡは、浅溝ＴＲＥ２の底面と接している。ｐ型ベース領域ＢＡは、深溝ＴＲＥ１の側面と浅溝ＴＲＥ２の側面との双方に接している。ｐ型ベース領域ＢＡは、第１面ＦＳを基準として深溝ＴＲＥ１よりも浅い深さを有している。
バックゲート領域ＡＲは、ｐ型ベース領域ＢＡに接合され、かつ第１面ＦＳに配置されている。バックゲート領域ＡＲは、ｐ型ベース領域ＢＡよりも高いｐ型不純物濃度を有している。バックゲート領域ＡＲは、深溝ＴＲＥ１と浅溝ＴＲＥ２とに挟まれる領域に配置されている。バックゲート領域ＡＲは、第１面にＦＳにおいて深溝ＴＲＥ１の側面と浅溝ＴＲＥ２の側面との双方に接している。
図７および図８に示されるように、ｐ型不純物領域ＩＲ２とｐｎ接合を構成するようにｎ型不純物領域ＩＲ３（第３領域）が配置されている。ｎ型不純物領域ＩＲ３は、平面視において枠状を有する浅溝ＴＲＥ２によって取り囲まれる第１面ＦＳに形成されている。ｎ型不純物領域ＩＲ３は、ｎ型不純物領域ＩＲ３を挟み込む１対の浅溝ＴＲＥ２の部分の双方の側面に接している。ｎ型不純物領域ＩＲ３は、第１面ＦＳを基準として浅溝ＴＲＥ２よりも浅い深さを有している。
ｎ型不純物領域ＩＲ３は、ｎ-領域ＬＩＲと、ｎ+領域ＨＩＲとを有している。ｎ+領域ＨＩＲは、ｎ-領域ＬＩＲよりも高いｎ型不純物濃度を有している。ｎ-領域ＬＩＲは、ｐ型ベース領域ＢＡの第１面ＦＳ側に位置し、かつｐ型ベース領域ＢＡとｐｎ接合を構成している。ｎ+領域ＨＩＲは、ｎ-領域ＬＩＲに接合され、かつ第１面ＦＳに配置されている。ｎ-領域ＬＩＲおよびｎ+領域ＨＩＲの各々は、ｎ型不純物領域ＩＲ３を挟み込む１対の浅溝ＴＲＥ２の部分の双方の側面に接している。
図７に示されるように、ｐ型ベース領域ＢＡとｐｎ接合を構成するようにｎ+ソース領域ＳＲ（第４領域）が配置されている。ｎ+ソース領域ＳＲは、深溝ＴＲＥ１と浅溝ＴＲＥ２とに挟まれる第１面ＦＳに配置されている。ｎ+ソース領域ＳＲは、深溝ＴＲＥ１の側面と浅溝ＴＲＥ２の側面との双方に接している。
図７および図８に示されるように、深溝ＴＲＥ１の壁面（側面および底面）にはゲート絶縁層ＧＩ１が配置されている。ゲート絶縁層ＧＩ１は、たとえばシリコン酸化膜よりなっている。深溝ＴＲＥ１の内部は、ゲート電極ＧＥ１により埋め込まれている。ゲート電極ＧＥ１は、たとえば不純物が導入された多結晶シリコン（以下、ドープドポリシリコンと称する）よりなっている。ゲート電極ＧＥ１は、ゲート絶縁層ＧＩ１を介在してｐ型ベース領域ＢＡの一部と絶縁しながら対向している。
浅溝ＴＲＥ２の壁面（側面および底面）にはゲート絶縁層ＧＩ２が配置されている。ゲート絶縁層ＧＩ２は、たとえばシリコン酸化膜よりなっている。浅溝ＴＲＥ２の内部は、ゲート電極ＧＥ２により埋め込まれている。ゲート電極ＧＥ２は、たとえばドープドポリシリコンよりなっている。ゲート電極ＧＥ２は、ゲート絶縁層ＧＩ２を介在してｐ型ベース領域ＢＡの一部と絶縁しながら対向している。
図７に示されるように、ｎ型不純物領域ＩＲ１は、通電制御用素子ＥＬ１を構成するｎＭＯＳトランジスタＴＲ１（図３）のドレインとして機能する。ｎ+ソース領域ＳＲは、上記ｎＭＯＳトランジスタＴＲ１のソースとして機能する。ｐ型ベース領域ＢＡは、上記ｎＭＯＳトランジスタＴＲ１のチャネルが形成される領域である。ゲート電極ＧＥ１は、上記ｎＭＯＳトランジスタＴＲ１のゲートとして機能する。ｎＭＯＳトランジスタＴＲ１は、いわゆる縦型トランジスタである。
図８に示されるように、ｎ型不純物領域ＩＲ１は、通電制御用素子ＥＬ１を構成する第１寄生ダイオードＤＩ１（図３）のカソードとして機能する。ｐ型不純物領域ＩＲ２は、上記第１寄生ダイオードＤＩ１のアノードとして機能する。
図７に示されるように、ｎ型不純物領域ＩＲ３は、逆接保護用素子ＥＬ２を構成するｎＭＯＳトランジスタＴＲ２（図３）のドレインとして機能する。ｎ+ソース領域ＳＲは、上記ｎＭＯＳトランジスタＴＲ２のソースとして機能する。ｐ型ベース領域ＢＡは、上記ｎＭＯＳトランジスタＴＲ２のチャネルが形成される領域である。ゲート電極ＧＥ２は、上記ｎＭＯＳトランジスタＴＲ２のゲートとして機能する。ｎＭＯＳトランジスタＴＲ２は、いわゆる横型トランジスタである。
図８に示されるように、ｎ型不純物領域ＩＲ３は、逆接保護用素子ＥＬ２を構成する第２寄生ダイオードＤＩ２（図３）のカソードとして機能する。ｐ型不純物領域ＩＲ２は、上記第２寄生ダイオードＤＩ２のアノードとして機能する。
図７および図８に示されるように、半導体基板ＳＵＢの第１面ＦＳ上に層間絶縁層ＩＩ１が配置されている。層間絶縁層ＩＩ１は、半導体基板ＳＵＢの第１面ＦＳを覆っている。層間絶縁層ＩＩ１には、コンタクトホールＣＨ１ａ、ＣＨ１ｂ、ＣＨ２、ＣＨ３（図５）、ＣＨ４（図５）が形成されている。
図７に示されるように、コンタクトホールＣＨ１ａは、層間絶縁層ＩＩ１の上面からｎ+ソース領域ＳＲに達している。図８に示されるように、コンタクトホールＣＨ１ｂは、層間絶縁層ＩＩ１の上面からｐ+バックゲート領域ＡＲに達している。図７および図８に示されるように、コンタクトホールＣＨ２は、層間絶縁層ＩＩ１の上面からｎ+領域ＨＩＲに達している。
図５に示されるように、コンタクトホールＣＨ３は、層間絶縁層ＩＩ１の上面からゲート電極ＧＥ１に達している。コンタクトホールＣＨ４は、層間絶縁層ＩＩ１の上面からゲート電極ＧＥ２に達している。
図７および図８に示されるように、層間絶縁層ＩＩ１上には、配線層ＩＣ１、ＩＣ２、ＧＬ１（図６）、ＧＬ２（図６）が配置されている。配線層ＩＣ１は、コンタクトホールＣＨ１ａ内を埋め込むプラグ導電層ＰＬ１を介在してｎ+ソース領域ＳＲと電気的に接続されている。また配線層ＩＣ１は、コンタクトホールＣＨ１ｂ内を埋め込むプラグ導電層ＰＬ１を介在してｐ+バックゲート領域ＡＲと電気的に接続されている。配線層ＩＣ２は、コンタクトホールＣＨ２内を埋め込むプラグ導電層ＰＬ１を介在してｎ+領域ＨＩＲと電気的に接続されている。
図６に示されるように、配線層ＧＬ１は、コンタクトホールＣＨ３内を埋め込むプラグ導電層ＰＬ１を介在してゲート電極ＧＥ１と電気的に接続されている。配線層ＧＬ２は、コンタクトホールＣＨ４内を埋め込むプラグ導電層ＰＬ１を介在してゲート電極ＧＥ２と電気的に接続されている。
図７および図８に示されるように、層間絶縁層ＩＩ１上に層間絶縁層ＩＩ２が配置されている。層間絶縁層ＩＩ２は、層間絶縁層ＩＩ１および配線層ＩＣ１、ＩＣ２、ＧＬ１、ＧＬ２上を覆っている。層間絶縁層ＩＩ２には、スルーホールＴＨ１、ＴＨ２（図６）が形成されている。
スルーホールＴＨ１は、層間絶縁層ＩＩ２の上面から配線層ＩＣ２に達している。図６に示されるように、スルーホールＴＨ２は、層間絶縁層ＩＩ２の上面から配線層ＩＣ１に達している。
図７および図８に示されるように、層間絶縁層ＩＩ２上には、配線層ＤＥ１、ＳＬ（図６）が配置されている。配線層ＤＥ１は、スルーホールＴＨ１内を埋め込むプラグ導電層ＰＬ２を介在して配線層ＩＣ２と電気的に接続されている。図６に示されるように、配線層ＳＬは、スルーホールＴＨ２内を埋め込むプラグ導電層ＰＬ２を介在して配線層ＩＣ１と電気的に接続されている。
半導体基板ＳＵＢの第２面ＳＳには配線層ＤＥ２が形成されている。この配線層ＤＥ２は、ｎ+基板領域ＳＢと接している。
次に、本実施の形態の半導体装置の製造方法について図７〜図２４を用いて説明する。なお図９〜図１７および図１９〜図２４においては、図６のＶＩＩ−ＶＩＩ線およびＶＩＩＩ−ＶＩＩＩ線の各々に対応する断面を１つの図で示している。
図９に示されるように、ｎ+基板領域ＳＢ上にｎ型エピタキシャル領域ＥＰがエピタキシャル成長により形成される。これにより、互いに対向する第１面ＦＳおよび第２面ＳＳを有する半導体基板ＳＵＢが準備される。また半導体基板ＳＵＢの第２面に、ｎ+基板領域ＳＢとｎ型エピタキシャル領域ＥＰとを有するｎ型不純物領域ＩＲ１が形成される。
この半導体基板ＳＵＢの第１面ＦＳの上に、シリコン酸化膜ＩＬ１、シリコン窒化膜ＩＬ２およびシリコン酸化膜ＩＬ３が順に形成される。シリコン酸化膜ＩＬ３の上に、通常の写真製版技術によりフォトレジストパターンＰＲ１が形成される。このフォトレジストパターンＰＲ１をマスクとしてシリコン酸化膜ＩＬ３、シリコン窒化膜ＩＬ２およびシリコン酸化膜ＩＬ１が順にエッチングされる。これによりシリコン酸化膜ＩＬ３、シリコン窒化膜ＩＬ２およびシリコン酸化膜ＩＬ１を貫通して第１面ＦＳに達する貫通孔が形成される。この後、たとえばアッシングなどによりフォトレジストパターンＰＲ１が除去される。
図１０に示されるように、シリコン酸化膜ＩＬ３をマスクとして半導体基板ＳＵＢにエッチングが行われる。これにより半導体基板ＳＵＢの第１面ＦＳに深溝ＴＲＥ１が形成される。
図１１に示されるように、深溝ＴＲＥ１を埋め込むように、シリコン酸化膜ＩＬ３上にフォトレジストＰＲ２が塗布される。このフォトレジストＰＲ２が通常の写真製版技術によりパターニングされる。このフォトレジストパターンＰＲ２をマスクとしてシリコン酸化膜ＩＬ３、シリコン窒化膜ＩＬ２およびシリコン酸化膜ＩＬ１が順にエッチングされる。これによりシリコン酸化膜ＩＬ３、シリコン窒化膜ＩＬ２およびシリコン酸化膜ＩＬ１を貫通して第１面ＦＳに達する貫通孔が形成される。この後、たとえばアッシングなどによりフォトレジストパターンＰＲ２が除去される。
図１２に示されるように、シリコン酸化膜ＩＬ３をマスクとして半導体基板ＳＵＢにエッチングが行われる。これにより半導体基板ＳＵＢの第１面ＦＳに浅溝ＴＲＥ２が形成される。また深溝ＴＲＥ１の深さが深くなる。これにより半導体基板ＳＵＢの第１面ＦＳに、深溝ＴＲＥ１と、その深溝ＴＲＥ１よりも浅い浅溝ＴＲＥ２とが形成される。
この後、シリコン酸化膜ＩＬ３、シリコン窒化膜ＩＬ２およびシリコン酸化膜ＩＬ１が順にエッチング除去される。
図１３に示されるように、上記のエッチング除去により半導体基板ＳＵＢの第１面ＦＳが露出する。この状態で、たとえば熱酸化などにより露出した第１面ＦＳが酸化される。熱酸化は、たとえば９００℃以上の温度で酸化雰囲気中にて行われる。この熱酸化により、半導体基板ＳＵＢの第１面ＦＳ、深溝ＴＲＥ１の壁面および浅溝ＴＲＥ２の壁面に熱酸化膜ＧＩが形成される。
図１４に示されるように、深溝ＴＲＥ１および浅溝ＴＲＥ２を埋め込むように第１面ＦＳ上に、たとえばドープドポリシリコンよりなる導電層ＧＥが形成される。導電層ＧＥがエッチバックされる。
図１５に示されるように、上記のエッチバックにより、第１面ＦＳ上の導電層ＧＥが除去されて、導電層ＧＥは深溝ＴＲＥ１および浅溝ＴＲＥ２内にのみ残存する。深溝ＴＲＥ１内に残存された導電層ＧＥはゲート電極ＧＥ１となり、浅溝ＴＲＥ２内に残存された導電層ＧＥはゲート電極ＧＥ２となる。
第１面ＦＳに、１０13／ｃｍ2オーダーのドープ量でボロンがイオン注入される。これにより第１面ＦＳに、ｐ型ベース領域ＢＡが形成される。ｐ型ベース領域ＢＡは、ｎ型不純物領域ＩＲ１とｐｎ接合を構成するように形成される。ｐ型ベース領域ＢＡは、第１面ＦＳを基準として深溝ＴＲＥ１よりも浅く、かつ浅溝ＴＲＥ２よりも深く形成される。これによりｐ型ベース領域ＢＡは、深溝ＴＲＥ１の底面よりも第１面ＦＳ側に位置するように形成される。ｐ型ベース領域ＢＡは、深溝ＴＲＥ１の側面に接し、かつ浅溝ＴＲＥ２の底面および側面に接するように形成される。またｎ型エピタキシャル領域ＥＰは、深溝ＴＲＥ１の底面に接した状態となる。
図１６に示されるように、通常の写真製版技術によりフォトレジストパターンＰＲ３が第１面ＦＳ上に形成される。このフォトレジストパターンＰＲ３をマスクとして浅溝ＴＲＥ２により取り囲まれた第１面ＦＳにリンがイオン注入される。この後、フォトレジストパターンＰＲ３がたとえばアッシングなどにより除去される。
図１７に示されるように、上記のイオン注入により、浅溝ＴＲＥ２により取り囲まれた第１面ＦＳにｎ-領域ＬＩＲが形成される。ｎ-領域ＬＩＲは、第１面ＦＳを基準として浅溝ＴＲＥ２の底面よりも浅く形成される。ｎ-領域ＬＩＲは、浅溝ＴＲＥ２の側面に接する。
図１８（Ａ）に示されるように、ｎ型不純物をイオン注入などすることにより、第１面ＦＳにｎ+領域ＨＩＲおよびｎ+ソース領域ＳＲが形成される。ｎ+領域ＨＩＲは、浅溝ＴＲＥ２により取り囲まれた第１面ＦＳに形成される。ｎ+領域ＨＩＲは、ｎ-領域ＬＩＲに接合されて第１面ＦＳに位置するように形成される。ｎ+領域ＨＩＲは、浅溝ＴＲＥ２の側面に接する。
ｎ+領域ＨＩＲとｎ-領域ＬＩＲとによりｎ型不純物領域ＩＲ３が形成される。上記よりｎ型不純物領域ＩＲ３は、ｐ型不純物領域ＩＲ２とｐｎ接合を構成し、かつ浅溝ＴＲＥ２の側面に接するように第１面ＦＳに形成される。
ｎ+ソース領域ＳＲは、深溝ＴＲＥ１と浅溝ＴＲＥ２とに挟まれる第１面ＦＳに形成される。ｎ+ソース領域ＳＲは、深溝ＴＲＥ１の側面と浅溝ＴＲＥ２の側面とに接するように形成される。ｎ+ソース領域ＳＲは、第１面ＦＳを基準として浅溝ＴＲＥ２より浅く形成される。
また図１８（Ｂ）に示されるように、ｐ型不純物をイオン注入などすることにより、第１面ＦＳにｐ+バックゲート領域ＡＲが形成される。ｐ+バックゲート領域ＡＲはｐ型ベース領域ＢＡに接合されて第１面ＦＳに位置するように形成される。
なおｐ+バックゲート領域ＡＲが形成された後にｎ+領域ＨＩＲおよびｎ+ソース領域ＳＲが形成されてもよく、またｎ+領域ＨＩＲおよびｎ+ソース領域ＳＲが形成された後にｐ+バックゲート領域ＡＲが形成されてもよい。
上記ｐ+バックゲート領域ＡＲとｐ型ベース領域ＢＡとによりｐ型不純物領域ＩＲ２が形成される。
図１９に示されるように、半導体基板ＳＵＢの第１面ＦＳの上に層間絶縁層ＩＩ１が形成される。層間絶縁層ＩＩ１は、たとえばＴＥＯＳ（TetraEthyl OthoSilicate）という有機化合物を原料としてオゾンを利用した減圧ＣＶＤ（Chemical Vapor Deposition）法により形成される。
図２０に示されるように、通常の写真製版技術およびエッチング技術により、層間絶縁層ＩＩ１にコンタクトホールＣＨ１ａ、ＣＨ１ｂ、ＣＨ２、ＣＨ３（図５）、ＣＨ４（図５）が形成される。これらのコンタクトホールＣＨ１ａ、ＣＨ１ｂ、ＣＨ２、ＣＨ３、ＣＨ４の各々には、プラグ導電層ＰＬ１が埋め込まれる。
図２１に示されるように、層間絶縁層ＩＩ１の上には、配線用導電層ＣＬ１が形成される。配線用導電層ＣＬ１は、たとえばアルミニウムをスパッタリングすることにより形成される。
図２２に示されるように、配線用導電層ＣＬ１が、通常の写真製版技術およびドライエッチング技術によりパターニングされる。これにより配線用導電層ＣＬ１から、配線層ＩＣ１、ＩＣ２、ＧＬ１（図６）、ＧＬ２（図６）が形成される。
図２３に示されるように、層間絶縁層ＩＩ１の上に層間絶縁層ＩＩ２が形成される。
図２４に示されるように、通常の写真製版技術およびエッチング技術により、層間絶縁層ＩＩ２にスルーホールＴＨ１、ＴＨ２（図６）が形成される。これらのスルーホールＴＨ１、ＴＨ２の各々には、プラグ導電層ＰＬ２が埋め込まれる。
図７および図８に示されるように、層間絶縁層ＩＩ２の上には、配線用導電層がたとえばアルミニウムをスパッタリングすることにより形成された後に、通常の写真製版技術およびドライエッチング技術によりパターニングされる。これにより上記配線用導電層から、配線層ＤＥ１、ＳＬ（図６）が形成される。この後、ダイシングなどによりウエハ状態からチップ状態に分割される。
以上により本実施の形態の半導体装置ＣＨが製造される。
次に、本実施の形態の半導体装置の動作について説明する。
本実施の形態においては、電源正常時に、逆接保護用素子ＥＬ２に含まれるｎＭＯＳトランジスタＴＲ２のゲート端子にソース端子基準で電圧が印加される。これによりｎＭＯＳトランジスタＴＲ２はＯＮする。また通電制御用素子ＥＬ１に含まれるｎＭＯＳトランジスタＴＲ１のゲート端子にソース端子基準で電圧が印加される。これによりｎＭＯＳトランジスタＴＲ１もＯＮする。これにより電源ＢＡＴから負荷ＬＯへ電流が流れる。
また電源正常時のオフ時には、通電制御用素子ＥＬ１に含まれるｎＭＯＳトランジスタＴＲ１をＯＦＦすることにより、ｎＭＯＳトランジスタＴＲ１の寄生ダイオードが逆バイアスされて電流は遮断される。
また電源ＢＡＴが逆接続された場合、ｎＭＯＳトランジスタＴＲ２のゲート端子がソース端子とショートすることで、ｎＭＯＳトランジスタＴＲ２がＯＦＦする。これによりｎＭＯＳトランジスタＴＲ２の寄生ダイオードが逆バイアスされて電流は遮断される。
次に、本実施の形態の作用効果について説明する。
本実施の形態においては図７および図８に示されるように、１つの半導体装置ＣＨの中に通電制御用素子ＥＬ１および逆接保護用素子ＥＬ２の双方が形成されている。通電制御用素子ＥＬ１および逆接保護用素子ＥＬ２を異なる半導体装置で準備した場合と比較して、コストの増大を抑えることができる。
また本実施の形態においては図７および図８に示されるように、深溝ＴＲＥ１がｐ型ベース領域ＢＡを貫通している。これにより通電制御用素子ＥＬ１に含まれるｎＭＯＳトランジスタＴＲ１の１対のソース／ドレイン領域の一方を第１面ＦＳに配置し、他方を第２面ＳＳに配置することができる。またｐ型ベース領域ＢＡは浅溝ＴＲＥ２の底面に接している。これにより逆接保護用素子ＥＬ２に含まれるｎＭＯＳトランジスタＴＲ２の１対のソース／ドレイン領域の各々を第１面ＦＳに配置することができる。
上記により上記ｎＭＯＳトランジスタＴＲ１のソースおよびドレインの一方と上記ｎＭＯＳトランジスタＴＲ２のソースおよびドレインの一方とを第１面ＦＳにおいて共用させることができる。このため、構造を簡易にすることが容易である。
以上より本実施の形態によれば、通電制御用素子ＥＬ１と逆接保護用素子ＥＬ２との双方を有しつつ、構造を簡易にできる半導体装置ＣＨを実現することができる。
また本実施の形態においては、図３に示されるようにｎＭＯＳトランジスタＴＲ１のドレインが電源ＢＡＴに接続され、かつｎＭＯＳトランジスタＴＲ２のドレインが負荷ＬＯに接続される。すなわち本実施の形態の半導体装置ＣＨの製品端子は２つのドレインとなる。これにより上記特許文献１（特開２０１３−３８９０８号公報）のように製品端子が２つのソースとなる場合と比較して、回路動作上の制限および経路設計上の制約が少ない。以下、そのことを上記特許文献１の構成と対比して説明する。
特許文献１において、図２５に示すようにハイサイド接続で通電制御用半導体素子ＥＬ１と電源逆接保護用半導体素子ＥＬ２との双方を駆動させるためには、両素子ＥＬ１、ＥＬ２に含まれるｎＭＯＳトランジスタＴＲ１、ＴＲ２のゲートＧ１、Ｇ２の電圧をそれぞれのソースＳ１、Ｓ２の電圧よりも高くする必要がある。通電制御用半導体素子ＥＬ１では、ドレインＤ１が高電位側（電源ＢＡＴ側）に接続され、かつソースＳ１が低電位側（出力ＯＵＴ側）に接続されている。このためソースＳ１基準でゲート昇圧回路を構成すれば通電制御用半導体素子ＥＬ１を駆動させることができる。
しかし、電源逆接保護用半導体素子ＥＬ２は、ドレインＤ２が低電位側（出力ＯＵＴ側）に接続され、かつソースＳ２が高電位側（電源ＢＡＴ側）に接続されている。またゲート昇圧回路を構成しているｎＭＯＳトランジスタＴＲＧのバックゲートは電源電圧ＶＢＡＴに接続される。
ここで昇圧回路のｎＭＯＳトランジスタＴＲＧには、図２６に示すように、ｎ型エピタキシャル領域とｐ型ウエル領域とｎ+領域とからなる寄生ｎｐｎトランジスタＰＢＴがある。このためｎＭＯＳトランジスタＴＲＧのバックゲートに電源電圧ＶＢＡＴが印加されても、寄生ｎｐｎトランジスタＰＢＴの寄生ダイオードにより矢印ＡＲＲで示すように電流が流れ、この電流が寄生ｎｐｎトランジスタＰＢＴのベース電流となり、寄生ｎｐｎトランジスタＰＢＴがオンする。
この結果、電源逆接保護用半導体素子ＥＬ２のゲートＧ２の電圧は、電源電圧ＶＢＡＴから昇圧できない。このため特許文献１の回路では、トランジスタを用いたチャージポンプ回路を使用すると、電源逆接保護用半導体素子ＥＬ２のｎＭＯＳトランジスタＴＲ２をターンオンさせるのに必要な電圧を昇圧できないという問題がある。つまり回路動作上の制限および経路設計上の制約が多いという問題がある。
これに対して本実施の形態では図３に示されるように通電制御用素子ＥＬ１のドレインＤ１が電源ＢＡＴに接続されている。このため通電制御用素子ＥＬ１のｎＭＯＳトランジスタＴＲ１をターンオンさせるのに必要な電圧を昇圧できないという問題は生じない。また逆接保護用素子ＥＬ２は通電制御用素子ＥＬ１よりも負荷ＬＯ側に配置されている。このため逆接保護用素子ＥＬ２のｎＭＯＳトランジスタＴＲ２をターンオンさせるのに必要な電圧を昇圧できないという問題も生じない。よって本実施の形態によれば、回路動作上の制限および経路設計上の制約が少ない。
また特許文献１では、図２５に示されるように通電制御用半導体素子ＥＬ１のドレインＤ１と電源逆接保護用半導体素子ＥＬ２のドレインＤ２とが互いに接続されている。このため、通電制御用半導体素子ＥＬ１と電源逆接保護用半導体素子ＥＬ２とを１つの半導体チップ内に作る場合、通電制御用半導体素子ＥＬ１のソースＳ１の端子と電源逆接保護用半導体素子ＥＬ２のソースＳ２の端子とが製品端子となる。このため半導体チップの一方表面に少なくとも２つのソース端子が必要になり、ソース端子の面積を大きく確保することが困難となる。よってソース端子に多数本のワイヤーを接続することが困難となり、ワイヤーにおける電気抵抗が大きくなる。
これに対して本実施の形態においては、ｎＭＯＳトランジスタＴＲ１のドレイン（ｎ型不純物領域ＩＲ１）が第２面ＳＳに配置され、かつｎＭＯＳトランジスタＴＲ２のドレイン（ｎ型不純物領域ＩＲ３）が第１面ＦＳに配置されている。このため、２つのドレインの各々の電極パッドが第１面ＦＳと第２面ＳＳとに分散して配置される。これにより２つの電極パッドを同じ面に配置する場合よりも、各電極パッドの面積を大きく確保することが可能となる。よって各電極パッドに多数本のボンディングワイヤを接続することが可能となり、ボンディングワイヤによる電気抵抗の増大を抑えることができる。
また特許文献１では、図２５に示されるように通電制御用半導体素子ＥＬ１と電源との間に電源逆接保護用半導体素子ＥＬ２が接続されている。このため正接続ターンオン時において、通電制御用半導体素子ＥＬ１をオンさせる前に、電源逆接保護用半導体素子ＥＬ２をオンさせておく必要がある。仮に通電制御用半導体素子ＥＬ１がオンした後に電源逆接保護用半導体素子ＥＬ２がオンする場合、電源逆接保護用半導体素子ＥＬ２のドレイン電圧が上がりきるまで通電制御用半導体素子ＥＬ１のソースとドレインとの間の電位が安定せず、その間に誤動作が生じる可能性がある。
これに対して本実施の形態では、図３に示されるように通電制御用素子ＥＬ１と電源ＢＡＴとの間に逆接保護用素子ＥＬ２は配置されていない。このため逆接保護用素子ＥＬ２のドレイン電圧が上がりきるまで通電制御用素子ＥＬ１のソースとドレインとの間の電位が安定しないという問題は生じない。
（実施の形態２）
図２７および図２８に示されるように、本実施の形態においてはｎ-領域ＬＩＲａが追加されている点において、実施の形態１の構成と異なっている。ｎ-領域ＬＩＲａは、深溝ＴＲＥ１と浅溝ＴＲＥ２とに挟まれる領域に位置している。ｎ-領域ＬＩＲａは、浅溝ＴＲＥ２の側面に接し、かつｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＡＲの各々に接合されている。ｎ-領域ＬＩＲａは、浅溝ＴＲＥ２に取り囲まれた領域に形成されたｎ-領域ＬＩＲを第１面ＦＳの延在方向に沿って延長した延長領域であって、浅溝ＴＲＥ２によってｎ-領域ＬＩＲと分断された領域である。ｎ-領域ＬＩＲａは、ｎ-領域ＬＩＲと同じ不純物濃度を有し、かつｎ+ソース領域ＳＲよりも低いｎ型不純物濃度を有している。
なお本実施の形態の上記以外の構成は、実施の形態１の構成とほぼ同じであるため、本実施の形態の要素のうち実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
このようにｎ-領域ＬＩＲａが追加された構成においても、実施の形態１と同様の効果を得ることができる。
またｎ-領域ＬＩＲａが追加されたことにより逆接保護用素子ＥＬ２に含まれるｎＭＯＳトランジスタＴＲ２のチャネル長が短くなる。このため実施の形態１よりもオン抵抗を低減することができる。
（実施の形態３）
図４に示されるように実施の形態１においては、複数の単位セルＣのうち平面視において互いに隣り合う単位セルＣの深溝ＴＲＥ１同士が互いに分離されている。
これに対して本実施の形態においては、図２９に示されるように複数の単位セルＣのうち平面視において互いに隣り合う単位セルＣの深溝ＴＲＥ１同士が互いに接合されている。
なお本実施の形態の上記以外の構成は、実施の形態１の構成とほぼ同じであるため、本実施の形態の要素のうち実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態においては、実施の形態１と同様の効果を得ることができる。
また本実施の形態においては、第１面ＦＳにおける単位面積当たりに占める逆接保護用素子ＥＬ２の平面占有面積を増やすことにより、オン抵抗を低減することができる。
（実施の形態４）
図３０に示されるように、本実施の形態の構成は、図４に示す実施の形態１の構成と比較して、単位セルＣの配置において異なっている。本実施の形態においては、複数の単位セルＣが第１面ＦＳにおいて行列状に配置されている。第１面ＦＳにおいて第１方向（図中横方向）に並んだ複数の単位セルＣにおいては、平面視において互いに隣り合う単位セルＣの深溝ＴＲＥ１同士が互いに分離されている。また第１面ＦＳにおいて第１方向に直交する第２方向（図中縦方向）に並んだ複数の単位セルＣにおいては、平面視において互いに隣り合う単位セルＣの深溝ＴＲＥ１同士が互いに接合されている。
なお本実施の形態の上記以外の構成は、実施の形態１の構成とほぼ同じであるため、本実施の形態の要素のうち実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態においては、実施の形態１と同様の効果を得ることができる。
また本実施の形態においては、通電制御用素子ＥＬ１に含まれるｎＭＯＳトランジスタＴＲ１のチャネル幅を増やすことができる。この結果として、オン抵抗を低減することができる。
（実施の形態５）
図３１に示されるように、本実施の形態の構成は、図４に示す実施の形態１の構成と比較して、単位セルＣの配置において異なっている。本実施の形態においては、複数の単位セルＣが第１面ＦＳにおいて行列状に配置されている。第１面ＦＳにおいて第１方向（図中横方向）に並んだ複数の単位セルＣにおいては、平面視において互いに隣り合う単位セルＣの深溝ＴＲＥ１同士が互いに分離されている。また第１面ＦＳにおいて第１方向に直交する第２方向（図中縦方向）に並んだ複数の単位セルＣにおいては、平面視において互いに隣り合う単位セルＣの深溝ＴＲＥ１同士が互いに分離されている。
なお本実施の形態の上記以外の構成は、実施の形態１の構成とほぼ同じであるため、本実施の形態の要素のうち実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態においては、実施の形態１と同様の効果を得ることができる。
また本実施の形態においては、通電制御用素子ＥＬ１に含まれるｎＭＯＳトランジスタＴＲ１のチャネル幅を最大限に増やすことができる。この結果として、オン抵抗を低減することができる。
（実施の形態６）
図３２に示されるように、本実施の形態の構成は、図４に示す実施の形態１の構成と比較して、単位セルＣの配置において異なっている。本実施の形態においては、複数の単位セルＣが第１面ＦＳにおいて行列状に配置されている。第１面ＦＳにおいて第１方向（図中横方向）に並んだ複数の単位セルＣにおいては、平面視において互いに隣り合う単位セルＣの深溝ＴＲＥ１同士が互いに接合されている。また第１面ＦＳにおいて第１方向に直交する第２方向（図中縦方向）に並んだ複数の単位セルＣにおいては、平面視において互いに隣り合う単位セルＣの深溝ＴＲＥ１同士が互いに接合されている。
なお本実施の形態の上記以外の構成は、実施の形態１の構成とほぼ同じであるため、本実施の形態の要素のうち実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態においては、実施の形態１と同様の効果を得ることができる。
また本実施の形態においては、第１面ＦＳにおける単位面積当たりに占める逆接保護用素子ＥＬ２の平面占有面積を増やすことにより、オン抵抗を低減することができる。
（実施の形態７）
図３３および図３４に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、ｎ+ソース領域ＳＲおよびｐ+バックゲート領域ＡＲの構成において異なっている。平面視において第１面ＦＳにおいてｐ+バックゲート領域ＡＲの周囲はｎ+ソース領域ＳＲに取り囲まれている。このためｐ+バックゲート領域ＡＲは、深溝ＴＲＥ１の側面および浅溝ＴＲＥ２の側面のいずれにも接していない。ｐ+バックゲート領域ＡＲは、コンタクトホールＣＨ１ｂの直下にのみ形成されている。
なお本実施の形態の上記以外の構成は、実施の形態１の構成とほぼ同じであるため、本実施の形態の要素のうち実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態の製造方法では、図１８（Ａ）、（Ｂ）に示す工程において、深溝ＴＲＥ１と浅溝ＴＲＥ２とに挟まれる第１面ＦＳの全面にまずはｎ+ソース領域ＳＲが形成される。この後に、ｎ+ソース領域ＳＲにおけるｎ型不純物濃度をｐ型に反転させる濃度のｐ型不純物が注入される。このｐ型不純物の注入によりｐ+バックゲート領域ＡＲが形成される。
なおこれ以外の本実施の形態の製造方法は、実施の形態１の製造方法とほぼ同じであるため、その説明は繰り返さない。
本実施の形態によれば、通電制御用素子ＥＬ１のｎ+ソース領域ＳＲと、逆接保護用素子ＥＬ２のｎ+ソース領域ＳＲとの双方を拡大できる。これにより通電制御用素子ＥＬ１に含まれるｎＭＯＳトランジスタＴＲ１のチャネル幅と、逆接保護用素子ＥＬ２に含まれるｎＭＯＳトランジスタＴＲ２のチャネル幅との各々を拡大することができる。
本実施の形態の単位セル構造を利用して、実施の形態１〜６のレイアウトをが作成されてもよい。使用用途により要求される通電制御用素子ＥＬ１のオン抵抗値および耐圧と、逆接保護用素子ＥＬ２のオン抵抗値および耐圧とから使用する単位セル、トレンチレイアウトを選択することができる。
（実施の形態８）
図３５に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、ｐ型コラム領域ＣＯＬが追加されている点において異なっている。ｐ型コラム領域ＣＯＬは、ｐ型不純物領域ＩＲ２に接合され、ｐ型不純物領域ＩＲ２からｎ型不純物領域ＩＲ１（ｎ型エピタキシャル領域ＥＰ）内に延びてｎ型不純物領域ＩＲ１（ｎ型エピタキシャル領域ＥＰ）とｐｎ接合を構成している。
ｐ型コラム領域ＣＯＬはｎ型不純物領域ＩＲ３の真下に位置していてもよい。またｐ型コラム領域ＣＯＬはｎ+ソース領域ＳＲまたはｐ+バックゲート領域ＡＲの真下に位置していてもよい。
なお本実施の形態の上記以外の構成は、実施の形態１の構成とほぼ同じであるため、本実施の形態の要素のうち実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態における製造方法は、図１５に示されるようにｐ型ベース領域ＢＡが形成された後に、第１面ＦＳの上にフォトレジストパターンが形成される。このフォトレジストパターンをマスクとして、ｐ型ベース領域ＢＡよりも第２面ＳＳ側（深溝ＴＲＥ１の底面よりも第２面ＳＳ側）に高エネルギー注入装置によりボロンが注入される。このボロンの注入により、ｐ型コラム領域ＣＯＬが形成される。ボロン注入は、注入エネルギーを変えて複数回行われる。なおボロン注入は、１回のみ行われてもよい。
なおこれ以外の本実施の形態の製造方法は、実施の形態１の製造方法とほぼ同じであるため、その説明は繰り返さない。
本実施の形態における動作は、実施の形態１の動作と同じである。
低いオン抵抗特性を要求される場合、ｎ型エピタキシャル領域ＥＰの抵抗を小さく(ｎ型エピタキシャル領域ＥＰのｎ型不純物濃度を高く)する必要がある。一般的にｎ型エピタキシャル領域ＥＰのｎ型不純物濃度を高くすると耐圧が低下する。
本実施の形態によれば、実施の形態１のｐ型ベース領域ＢＡより深い領域にコラム状に比較的濃度の高いボロンがイオン注入され、チャージバランスが確保されている。これにより、耐圧低下しない半導体装置を作製することが可能となる。
なお上記実施の形態１〜８においては、ｎ型とｐ型とが逆導電型であってもよい。また上記実施の形態１〜８における特徴部は適宜組み合わされてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＲ バックゲート領域、ＢＡ ｐ型ベース領域、ＢＡＴ 電源、Ｃ セル、ＣＨ，ＣＨ１ 半導体装置、ＣＨ１ａ，ＣＨ１ｂ，ＣＨ２，ＣＨ３，ＣＨ４ コンタクトホール、ＣＬ１ 配線用導電層、ＣＯＬ ｐ型コラム領域、Ｄ１，Ｄ２ ドレイン、ＤＥ１，ＤＥ２，ＧＬ１，ＧＬ２，ＩＣ１，ＩＣ２，ＳＬ 配線層、ＤＩ１ 第１寄生ダイオード、ＤＩ２ 第２寄生ダイオード、ＤＰＤ１ 第１ドレイン用パッド電極、ＤＰＤ２ 第２ドレイン用パッド電極、ＥＬ１ 通電制御用素子、ＥＬ２ 逆接保護用素子、ＥＰ ｎ型エピタキシャル領域、ＦＳ 第１面、ＧＥ１，ＧＥ２ ゲート電極、Ｇ１，Ｇ２ ゲート、ＧＥ 導電層、ＧＩ 熱酸化膜、ＧＩ１，ＧＩ２ ゲート絶縁層、ＧＰＤ１ 第１ゲート用パッド電極、ＧＰＤ２ 第２ゲート用パッド電極、ＨＩＲ ｎ+領域、ＬＩＲ，ＬＩＲａ ｎ-領域、ＩＩ１，ＩＩ２ 層間絶縁層、ＩＬ１，ＩＬ３ シリコン酸化膜、ＩＬ２ シリコン窒化膜、ＩＲ１，ＩＲ３ ｎ型不純物領域、ＩＲ２ ｐ型不純物領域、ＬＦ１，ＬＦ２，ＬＦ３ リードフレーム、ＬＯ 負荷、ＰＢＴ，ＴＲ１，ＴＲ２，ＴＲＧ トランジスタ、ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＤ５ パッド電極、ＰＬ１，ＰＬ２ プラグ導電層、ＰＲ１，ＰＲ２，ＰＲ３ フォトレジストパターン、Ｓ１，Ｓ２ ソース、ＳＢ ｎ+基板領域、ＳＰＤ ソース用パッド電極、ＳＲ ソース領域、ＳＳ 第２面、ＳＵＢ 半導体基板、ＴＨ１，ＴＨ２ スルーホール、ＴＲＥ１ 深溝、ＴＲＥ２ 浅溝。

Claims (16)

  1. 第１電界効果トランジスタと第１ダイオードとを含む通電制御用素子と、第２電界効果トランジスタと第２ダイオードとを含む逆接保護用素子とを有する半導体装置であって、
    互いに対向する第１面および第２面と、前記第１面に設けられた深溝と、前記第１面に設けられかつ前記深溝よりも浅い浅溝とを有する半導体基板と、
    前記第２面に位置し、かつ前記深溝の底面に接する第１導電型の第１領域と、
    前記第１領域の前記第１面側に位置して前記第１領域とｐｎ接合を構成しかつ前記浅溝の底面に接する第１部分と、前記第１部分に接合されて前記第１面に位置する第２部分とを有する第２導電型の第２領域と、
    前記第２領域とｐｎ接合を構成し、かつ前記浅溝の側面に接するように前記第１面に配置された第１導電型の第３領域と、
    前記第３領域との間で前記浅溝を挟み、前記第２領域とｐｎ接合を構成し、かつ前記深溝の側面と前記浅溝の側面との各々に接するように前記第１面に配置された第１導電型の第４領域と、
    前記第２領域と絶縁して対向するように前記深溝内に位置し、かつ前記第１電界効果トランジスタに含まれる第１ゲート電極と、
    前記第２領域と絶縁して対向するように前記浅溝内に位置し、かつ前記第２電界効果トランジスタに含まれる第２ゲート電極とを備えた、半導体装置。
  2. 前記第１領域は前記第１電界効果トランジスタのドレインであり、前記第３領域は前記第２電界効果トランジスタのドレインであり、前記第４領域は前記第１電界効果トランジスタのソースであるとともに前記第２電界効果トランジスタのソースである、請求項１に記載の半導体装置。
  3. 前記第１領域は前記第１ダイオードのカソードであり、前記第３領域は前記第２ダイオードのカソードであり、前記第２領域は前記第１ダイオードのアノードであるとともに前記第２ダイオードのアノードである、請求項２に記載の半導体装置。
  4. 前記第１面の上に配置され、かつ前記第２領域および前記第４領域に電気的に接合された第１配線層と、
    前記第１面の上に配置され、かつ前記第３領域に電気的に接合された第２配線層とをさらに備えた、請求項１に記載の半導体装置。
  5. 前記第４領域の前記第２面側において前記浅溝に接し、かつ前記第４領域よりも低い不純物濃度を有する第１導電型の延長領域をさらに備える、請求項１に記載の半導体装置。
  6. 前記深溝は、第１深溝部と、第２深溝部とを有し、
    前記浅溝は、第１浅溝部と、第２浅溝部とを有し、
    前記第１深溝部は前記第１面において前記第１浅溝部の周囲を取り囲んでおり、前記第２深溝部は前記第１面において前記第２浅溝部の周囲を取り囲んでおり、
    前記第１深溝部と前記第２深溝部とは互いに分離されている、請求項１に記載の半導体装置。
  7. 前記深溝は、第１深溝部と、第２深溝部とを有し、
    前記浅溝は、第１浅溝部と、第２浅溝部とを有し、
    前記第１深溝部は前記第１面において前記第１浅溝部の周囲を取り囲んでおり、前記第２深溝部は前記第１面において前記第２浅溝部の周囲を取り囲んでおり、
    前記第１深溝部と前記第２深溝部とは互いに接合されている、請求項１に記載の半導体装置。
  8. 前記深溝は、第１深溝部と、前記第１面において前記第１深溝部の第１方向に位置する第２深溝部と、前記第１面において前記第１深溝部の前記第１方向と直交する第２方向に位置する第３深溝部とを有し、
    前記浅溝は、第１浅溝部と、第２浅溝部と、第３浅溝部とを有し、
    前記第１深溝部は前記第１面において前記第１浅溝部の周囲を取り囲んでおり、前記第２深溝部は前記第１面において前記第２浅溝部の周囲を取り囲んでおり、前記第３深溝部は前記第１面において前記第３浅溝部の周囲を取り囲んでおり、
    前記第１深溝部と前記第２深溝部とは互いに分離されており、前記第１深溝部と前記第３深溝部とは互いに接合されている、請求項１に記載の半導体装置。
  9. 前記深溝は、第１深溝部と、前記第１面において前記第１深溝部の第１方向に位置する第２深溝部と、前記第１面において前記第１深溝部の前記第１方向と直交する第２方向に位置する第３深溝部とを有し、
    前記浅溝は、第１浅溝部と、第２浅溝部と、第３浅溝部とを有し、
    前記第１深溝部は前記第１面において前記第１浅溝部の周囲を取り囲んでおり、前記第２深溝部は前記第１面において前記第２浅溝部の周囲を取り囲んでおり、前記第３深溝部は前記第１面において前記第３浅溝部の周囲を取り囲んでおり、
    前記第１深溝部と前記第２深溝部とは互いに分離されており、前記第１深溝部と前記第３深溝部とは互いに分離されている、請求項１に記載の半導体装置。
  10. 前記深溝は、第１深溝部と、前記第１面において前記第１深溝部の第１方向に位置する第２深溝部と、前記第１面において前記第１深溝部の前記第１方向と直交する第２方向に位置する第３深溝部とを有し、
    前記浅溝は、第１浅溝部と、第２浅溝部と、第３浅溝部とを有し、
    前記第１深溝部は前記第１面において前記第１浅溝部の周囲を取り囲んでおり、前記第２深溝部は前記第１面において前記第２浅溝部の周囲を取り囲んでおり、前記第３深溝部は前記第１面において前記第３浅溝部の周囲を取り囲んでおり、
    前記第１深溝部と前記第２深溝部とは互いに接合されており、前記第１深溝部と前記第３深溝部とは互いに接合されている、請求項１に記載の半導体装置。
  11. 前記第２領域は前記第１面において前記深溝と前記浅溝との双方に接しており、
    前記第１面において前記第２領域と前記第４領域とのｐｎ接合が前記深溝から前記浅溝まで延びている、請求項１に記載の半導体装置。
  12. 前記第１面において前記第２領域の周囲は前記第４領域に取り囲まれている、請求項１に記載の半導体装置。
  13. 前記第２領域に接合され、前記第２領域から前記第１領域内に延びて前記第１領域とｐｎ接合を構成する第２導電型のコラム領域をさらに備える、請求項１に記載の半導体装置。
  14. 前記コラム領域は前記第３領域の真下に位置する、請求項１３に記載の半導体装置。
  15. 前記コラム領域は前記第４領域の真下に位置する、請求項１３に記載の半導体装置。
  16. 第１電界効果トランジスタと第１ダイオードとを含む通電制御用素子と、第２電界効果トランジスタと第２ダイオードとを含む逆接保護用素子とを有する半導体装置の製造方法であって、
    互いに対向する第１面および第２面を有する半導体基板を準備する工程と、
    前記第２面に位置する第１導電型の第１領域を形成する工程と、
    前記第１面に、深溝と、前記深溝よりも浅い浅溝とを形成する工程と、
    前記深溝内に位置するように前記第１電界効果トランジスタに含まれる第１ゲート電極を形成し、前記浅溝内に位置するように前記第２電界効果トランジスタに含まれる第２ゲート電極を形成する工程と、
    前記深溝の底面よりも前記第１面側に位置して前記第１領域とｐｎ接合を構成しかつ前記浅溝の底面および前記深溝の側面に接する第１部分と、前記第１部分に接合されて前記第１面に位置する第２部分とを有する第２導電型の第２領域を形成する工程と、
    前記第２領域とｐｎ接合を構成し、かつ前記浅溝の側面に接するように前記第１面に第１導電型の第３領域を形成する工程と、
    前記第３領域との間で前記浅溝を挟み、前記第２領域とｐｎ接合を構成し、かつ前記深溝の側面と前記浅溝の側面との各々に接するように前記第１面に第１導電型の第４領域を形成する工程とを備えた、半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023045862A (ja) * 2021-09-22 2023-04-03 株式会社東芝 半導体装置
JP2023064249A (ja) * 2021-10-26 2023-05-11 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7178184B2 (ja) * 2018-06-07 2022-11-25 ローム株式会社 半導体装置
CN115335983A (zh) * 2020-03-25 2022-11-11 罗姆股份有限公司 半导体器件及半导体器件的制造方法
US12598772B2 (en) * 2021-01-13 2026-04-07 Texas Instruments Incorporated Vertical trench gate fet with split gate

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012019093A (ja) * 2010-07-08 2012-01-26 Sharp Corp 半導体装置及びその製造方法
JP5747727B2 (ja) 2011-08-08 2015-07-15 株式会社デンソー 電源逆接保護装置
JP6190204B2 (ja) * 2012-09-25 2017-08-30 エスアイアイ・セミコンダクタ株式会社 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023045862A (ja) * 2021-09-22 2023-04-03 株式会社東芝 半導体装置
US12113126B2 (en) 2021-09-22 2024-10-08 Kabushiki Kaisha Toshiba Semiconductor device
JP7596243B2 (ja) 2021-09-22 2024-12-09 株式会社東芝 半導体装置
JP2023064249A (ja) * 2021-10-26 2023-05-11 ルネサスエレクトロニクス株式会社 半導体装置
JP7657697B2 (ja) 2021-10-26 2025-04-07 ルネサスエレクトロニクス株式会社 半導体装置

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