JP2018200936A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】フィン構造の不揮発性メモリを有する半導体装置の特性を向上させる。【解決手段】本発明の半導体装置は、フィンＦ間に配置され、かつ、その高さがフィンＦの高さより低い、素子分離部ＳＴと、フィンＦおよび素子分離部ＳＴ上に、電荷蓄積部を有するメモリゲート絶縁膜ＯＮＯを介して配置されたメモリゲート電極ＭＧと、メモリゲート電極ＭＧと並んで配置された制御ゲート電極ＣＧと、を有する。そして、メモリゲート電極ＭＧの下方の素子分離部ＳＴの高さは、制御ゲート電極ＣＧの下方の素子分離部ＳＴの高さより高い。このように、メモリゲート電極ＭＧの下方の素子分離部ＳＴの高さを、制御ゲート電極ＣＧの下方の素子分離部ＳＴの高さより高くすることで、電子とホールの注入のミスマッチが改善され、書き換え動作速度が向上し、信頼性が向上する。【選択図】図５

Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、ＦＩＮ構造の不揮発性メモリを有する半導体装置に好適に利用できるものである。
近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、ＭＩＳＦＥＴの短チャネル効果の抑制と電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型（平面型）ＭＩＳＦＥＴに代わる新規構造デバイスへの研究開発が盛んに進められている。
ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、ＦＩＮの側面をチャネルとして利用することにより、電流駆動力の向上を図るものである。
一方、不揮発性メモリの１種として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルがある。このメモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタの２つのＭＩＳＦＥＴにより構成される。これらのトランジスタにも、ＦＩＮ構造を適用することにより、メモリの特性の向上を図ることができる。
特開２００６−４１３５４号公報（特許文献１）には、スプリットゲート構造の不揮発性半導体装置において、メモリゲートが凸型基板上に形成され、その側面をチャネルとして利用する技術が開示されている。
特開２００６−４１３５４号公報
本発明者は、上記のような不揮発性メモリセルを有する半導体装置の研究開発に従事しており、上記ＦＩＮ構造の採用により、メモリセルのさらなる特性の向上を検討している。その過程において、不揮発性メモリセルにＦＩＮ構造を採用するためには、その構造や製造方法について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第１フィンと第２フィンと、これらの間に配置され、かつ、その高さが第１フィンおよび第２フィンの高さより低い、素子分離部と、を有する。そして、さらに、第１フィン、素子分離部および第２フィンの上に、電荷蓄積部を有する第１ゲート絶縁膜を介して配置された第１ゲート電極と、第１フィン、素子分離部および第２フィンの上に第２ゲート絶縁膜を介して配置され、第１ゲート電極と並んで配置された第２ゲート電極と、を有する。そして、第１ゲート電極の下方の素子分離部の高さは、第２ゲート電極の下方の素子分離部の高さより高い。
本願において開示される一実施の形態に示される半導体装置の製造方法は、（ａ）第１フィン形成領域と第２フィン形成領域との間に分離溝を形成する工程、（ｂ）分離溝の内部に分離絶縁膜を埋め込むことにより素子分離部を形成する工程、（ｃ）素子分離部の表面を後退させる工程、を有する。そして、（ｄ）電荷蓄積部を有する第１絶縁膜を形成し、さらに、第１絶縁膜上に、第１導電性膜を形成し加工することにより、第１フィン、素子分離部および第２フィンの上方に、第１フィンと交差する方向に延在する第１導電性膜を形成する工程を有する。そして、（ｅ）第２絶縁膜を形成し、さらに、第２絶縁膜上に、第２導電性膜を形成し加工することにより、第１フィン、素子分離部および第２フィンの上方に、第１フィンと交差する方向に延在する第２導電性膜を形成する工程を有する。そして、（ｅ）工程は、（ｄ）工程より後に行われ、（ｄ）工程の後において、第１導電性膜の下方の素子分離部の高さは、第２導電性膜の下方の素子分離部の高さより高い。
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置のメモリセルの構成を示す斜視図である。 実施の形態１の半導体装置のメモリセルの構成を示す断面図である。 実施の形態１の半導体装置のメモリセルの構成を示す平面図である。 比較例の半導体装置を示す図である。 実施の形態１の半導体装置を示す図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の斜視図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の斜視図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の斜視図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の斜視図である。 実施の形態１の半導体装置の形成工程中の斜視図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の斜視図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態１の半導体装置の形成工程中の断面図である。 実施の形態２の半導体装置の形成工程中の断面図である。 実施の形態２の半導体装置の形成工程中の断面図である。 実施の形態２の半導体装置の形成工程中の断面図である。 実施の形態２の半導体装置の形成工程中の断面図である。 実施の形態２の半導体装置の形成工程中の断面図である。 実施の形態２の半導体装置の形成工程中の断面図である。 実施の形態３の半導体装置の形成工程中の断面図である。 実施の形態３の半導体装置の形成工程中の断面図である。 実施の形態４の半導体装置のメモリセルの構成を示す断面図である。 実施の形態４の半導体装置のメモリセルの構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
［構造説明］
以下、図面を参照しながら本実施の形態の半導体装置（不揮発性メモリ装置、半導体記憶装置）の構造について説明する。本実施の形態の半導体装置は、スプリットゲート型のメモリセルを有する。即ち、本実施の形態のメモリセルは、制御ゲート電極ＣＧを有する制御トランジスタと、制御トランジスタに接続され、メモリゲート電極ＭＧを有するメモリトランジスタと、を有する。なお、ここで言うトランジスタは、ＭＩＳＦＥＴとも呼ばれる。
（メモリセルの構造説明）
図１は、本実施の形態の半導体装置のメモリセルの構成を示す斜視図である。図２は、本実施の形態の半導体装置のメモリセルを示す断面図であり、図３は、平面図である。図２の左の図は、図３のＡ−Ａ断面、中央の図は、図３のＢ−Ｂ断面、右の図は、図３のＣ−Ｃ断面に対応する。なお、Ｂ−Ｂ断面部は、メモリゲート電極ＭＧの形成領域であり、Ｃ−Ｃ断面部は、制御ゲート電極ＣＧの形成領域である。
図１〜図３に示すように、メモリセル（メモリ素子、素子）は、制御ゲート電極ＣＧを有する制御トランジスタと、メモリゲート電極ＭＧを有するメモリトランジスタとからなる。
具体的に、メモリセルは、半導体基板ＳＢ（フィンＦ）の上方に配置された制御ゲート電極ＣＧと、半導体基板ＳＢ（フィンＦ）の上方に配置され、制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧとを有する。例えば、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それぞれ、シリコン膜よりなる。
そして、本実施の形態においては、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、フィンＦ上にゲート絶縁膜（ＣＧＩ、ＯＮＯ）を介して配置される。フィンＦは、半導体基板ＳＢの上部よりなる。別の言い方をすれば、半導体基板ＳＢは凹凸を有し、フィンＦは、半導体基板ＳＢの凸部である。また、後述するように、フィンＦの平面形状は、一定の幅（Ｙ方向の長さ）を有するライン状（Ｘ方向に長辺を有する矩形状）である（図３参照）。
そして、制御ゲート電極ＣＧと半導体基板ＳＢ（フィンＦ）の間には、制御ゲート絶縁膜ＣＧＩが配置される。この制御ゲート絶縁膜ＣＧＩは、制御ゲート電極ＣＧと半導体基板ＳＢ（フィンＦ）との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に配置されている。この制御ゲート絶縁膜ＣＧＩは、例えば、酸化シリコン膜よりなる。
メモリセルは、さらに、メモリゲート電極ＭＧと半導体基板ＳＢ（フィンＦ）との間に配置された絶縁膜ＯＮＯ（１１、１２、１３）を有する。絶縁膜ＯＮＯは、例えば、下層絶縁膜１１と、その上の中層絶縁膜１２と、その上の上層絶縁膜１３よりなる。中層絶縁膜１２は、電荷蓄積部（トラップ膜）となる。下層絶縁膜１１は、例えば、酸化シリコン膜よりなる。中層絶縁膜１２は、例えば、窒化シリコン膜よりなる。上層絶縁膜１３は、例えば、酸窒化シリコン膜よりなる。
また、メモリセルは、さらに、半導体基板ＳＢのフィンＦ中に形成されたドレイン領域ＭＤおよびソース領域ＭＳを有する。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、絶縁膜からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷ２が形成されている。
ドレイン領域ＭＤは、ｎ＋型半導体領域ＳＤとｎ−型半導体領域ＥＸよりなる。ｎ−型半導体領域ＥＸは、制御ゲート電極ＣＧの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＳＤは、制御ゲート電極ＣＧ側のサイドウォールＳＷ２の側面に対して自己整合的に形成され、ｎ−型半導体領域ＥＸよりも接合深さが深くかつ不純物濃度が高い。
ソース領域ＭＳは、ｎ＋型半導体領域ＳＤとｎ−型半導体領域ＥＸよりなる。ｎ−型半導体領域ＥＸは、メモリゲート電極ＭＧのスペーサＳＰの側壁に対して自己整合的に形成されている。また、ｎ＋型半導体領域ＳＤは、メモリゲート電極ＭＧ側のサイドウォールＳＷ２の側面に対して自己整合的に形成され、ｎ−型半導体領域ＥＸよりも接合深さが深くかつ不純物濃度が高い。
このような、低濃度半導体領域および高濃度半導体領域よりなるソース領域（または、ドレイン領域）は、ＬＤＤ（Lightly doped Drain）構造と呼ばれる。
なお、本明細書では、ドレイン領域ＭＤおよびソース領域ＭＳを動作時を基準に定義している。後述する読み出し動作時に低電圧を印加する半導体領域をソース領域ＭＳと、読み出し動作時に高電圧を印加する半導体領域をドレイン領域ＭＤと、統一して呼ぶことにする。
また、ドレイン領域ＭＤ（ｎ＋型半導体領域ＳＤ）、ソース領域ＭＳ（ｎ＋型半導体領域ＳＤ）の上部には、金属シリサイド膜ＳＩＬが形成されている。また、メモリゲート電極ＭＧの上部には、キャップ絶縁膜ＣＰが形成されている。また、制御ゲート電極ＣＧの上部には、サイドウォールＳＷ１が形成されている。キャップ絶縁膜ＣＰおよびサイドウォールＳＷ１は、例えば、窒化シリコン膜よりなる。
また、メモリセル上には、層間絶縁膜ＩＬ１が形成されている。この膜は、例えば、酸化シリコン膜よりなる。層間絶縁膜ＩＬ１中には、プラグＰ１が形成され、プラグＰ１上には、配線Ｍ１が形成されている。
なお、図２の左の図には、一つのメモリセルの断面しか示されていないが、メモリ領域には、さらに、複数のメモリセルが配置される。例えば、図２の左の図に示すメモリセルの左にはソース領域ＭＳを共有するメモリセル（図示せず）が配置され、図２の左の図に示すメモリセルの右にはドレイン領域ＭＤを共有するメモリセル（図示せず）が配置される。このように複数のメモリセルは、ソース領域ＭＳまたはドレイン領域ＭＤを挟んでほぼ対称に配置される（図１参照）。
以下に、図３を参照しながら、メモリセルの平面レイアウトについて説明する。図３に示すように、フィンＦ（活性領域）は、Ｘ方向に延在するライン状に複数設けられている。フィンＦ間は、素子分離部ＳＴである。そして、メモリセルの制御ゲート電極ＣＧとメモリゲート電極ＭＧは、フィンＦを横切るように、Ｙ方向に延在している。別の言い方をすれば、制御ゲート電極ＣＧは、フィンＦおよびフィンＦ間の素子分離部ＳＴの上に、制御ゲート絶縁膜ＣＧＩを介して配置され、Ｙ方向に延在する。また、メモリゲート電極ＭＧは、フィンＦおよびフィンＦ間の素子分離部ＳＴの上に、メモリゲート絶縁膜ＯＮＯを介して配置され、Ｙ方向に延在する。制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、並んで配置されている。
なお、フィンＦ中のソース領域（ＭＳ、ｎ＋型半導体領域ＳＤ）とソース線とは、プラグ（コンタクトプラグ、接続部）Ｐ１を介して接続される。例えば、ソース線は、フィンＦ中のソース領域（ＭＳ、ｎ＋型半導体領域ＳＤ）を接続するように、フィンＦの上方に、フィンＦを横切るように、Ｙ方向に延在する。例えば、ソース線は、第１層目の配線Ｍ１である。フィンＦ中のドレイン領域ＭＤ（ｎ＋型半導体領域ＳＤ）とドレイン線とは、プラグＰ１と、このプラグＰ１と配線Ｍ１を介して接続されるプラグＰ２（図示せず）と、を介して接続される。それぞれのフィンＦ上において、Ｘ方向に並んで配置されるドレイン領域ＭＤ上のプラグＰ１、Ｐ２（図示せず）を接続するように、ドレイン線がＸ方向に配置されている。例えば、ドレイン線は、第２層目の配線（Ｍ２）である。このように、メモリセルは、ソース線とドレイン線との交点にアレイ状に配置される。
（メモリ動作）
次いで、メモリセルの基本的な動作の一例について説明する。メモリセルの動作として、（１）読出し、（２）消去、（３）書込みの３つの動作について説明する。但し、これらの動作の定義には種々のものがあり、特に消去動作と書込み動作については、逆の動作として定義されることもある。
メモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域ＭＳに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域ＭＤに印加する電圧Ｖｄ、およびｐ型ウエルＰＷに印加する電圧Ｖｂとする。また、本実施の形態では、メモリセルの絶縁膜ＯＮＯ（１１、１２、１３）の電荷蓄積部である窒化シリコン膜（１２）への電子の注入を「書込み」、ホール（hole：正孔）の注入を「消去」と定義する。なお、以下に示すＶｄｄは、例えば、１．５Ｖである。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）書込み方式を用いることができる。例えば、Ｖｄ＝０．５、Ｖｃｇ＝１Ｖ、Ｖｍｇ＝１２Ｖ、Ｖｓ＝６Ｖ、Ｖｂ＝０Ｖの電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの窒化シリコン膜（１２）中に電子を注入することで書込みを行う。
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の窒化シリコン膜（１２）にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、窒化シリコン膜（１２）中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。即ち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）消去方式を用いることができる。例えば、Ｖｄ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｂ＝０Ｖの電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの窒化シリコン膜（１２）中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。即ち、メモリトランジスタは消去状態となる。
読出し時には、例えば、Ｖｄ＝Ｖｄｄ、Ｖｃｇ＝Ｖｄｄ、Ｖｍｇ＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｂ＝０Ｖの電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
ここで、本実施の形態においては、図１、図２に示すように、メモリゲート電極ＭＧ下の素子分離部ＳＴの高さと、制御ゲート電極ＣＧ下の素子分離部ＳＴの高さとが、異なり、メモリゲート電極ＭＧ下の素子分離部ＳＴの高さは、制御ゲート電極ＣＧ下の素子分離部ＳＴの高さより高い。別の言い方をすれば、制御ゲート電極ＣＧ下の素子分離部ＳＴの表面（ＴＯＰ）は、メモリゲート電極ＭＧ下の素子分離部ＳＴの表面より低い（後退している）。さらに、別の言い方をすれば、メモリゲート電極ＭＧのフィンの表面（ＴＯＰ）と、制御ゲート電極ＣＧ下のフィンの表面とは同程度であり、フィンの表面と素子分離部ＳＴの表面との高低差をフィン高さとすると、メモリゲート電極ＭＧ下のフィン高さＦＨ１は、制御ゲート電極ＣＧ下のフィン高さＦＨ２より小さい。
このように、メモリゲート電極ＭＧ下の素子分離部ＳＴの高さを、制御ゲート電極ＣＧ下の素子分離部ＳＴの高さより高くすることで、電子とホールの注入のミスマッチが改善され、書き換え動作速度が向上し、信頼性が向上する。
図４は、メモリゲート電極ＭＧ下の素子分離部ＳＴの高さが、制御ゲート電極ＣＧ下の素子分離部ＳＴの高さより低い、比較例の半導体装置を示す図である。図５は、メモリゲート電極ＭＧの下方の素子分離部ＳＴの高さが、制御ゲート電極ＣＧの下方の素子分離部ＳＴの高さより高い、本実施の形態の半導体装置を示す図である。
前述したＳＳＩ書込み方式においては、電子は、制御ゲート電極ＣＧの下方のチャネルからメモリゲート電極ＭＧの下方のチャネルへ通過するときに電界によって加速されホットエレクトロンとなり、窒化シリコン膜（１２）に注入される。このため、図４に示す比較例の半導体装置においては、電子注入は、制御ゲート電極ＣＧ下のチャネルとメモリゲート電極ＭＧ下のチャネルが重なる領域である、図４のラインＬより上で、効率よく起こる。
一方、前述したＢＴＢＴ消去方式においては、メモリゲート電極ＭＧのソース領域ＭＳ側の強い電界によって発生したホールが窒化シリコン膜（１２）へ注入される。そのため、ホール注入はメモリゲート電極ＭＧのチャネル全域で起こる。
したがって、メモリゲート電極ＭＧの下方の素子分離部ＳＴの高さが、制御ゲート電極ＣＧの下方の素子分離部ＳＴの高さより低い場合（図４の場合）、電子が注入される領域が、フィンＦの上部のみにとどまり、ホールが注入される領域はフィンＦの全域となるため、書込みと消去にミスマッチが起こる。具体的には、フィンＦの全域から窒化シリコン膜（１２）へ注入されたホールのうち、フィンＦの下部のホールは、制御ゲート電極ＣＧの下方のチャネルから注入された電子により、相殺されず、十分な消去が行えない。よって、メモリトランジスタのしきい値電圧を所望の値まで低下させることができない。また、フィンＦの下部のホールは、電子の注入により効率よく相殺することができないため、消去（書き換え）に時間を要する。このように、電子とホールの注入のミスマッチにより、書き換え動作速度や信頼性が低下する恐れがある。
これに対し、本実施の形態（図５）のように、メモリゲート電極ＭＧの下方の素子分離部ＳＴの高さが、制御ゲート電極ＣＧの下方の素子分離部ＳＴの高さより高い場合には、ホールが注入される領域がフィンＦのラインＬより上部に留まり、電子が注入される領域はフィンＦの全域となる。このため、フィンＦのラインＬより上のホールは、制御ゲート電極ＣＧの下方のチャネルから注入された電子により、相殺され、十分な消去が行える。また、フィンＦの下部の電子に対応する位置には、電荷蓄積部である窒化シリコン膜（１２）がないため、制御ゲート電極ＣＧの下方のチャネルから注入された電子は、窒化シリコン膜（１２）に蓄積され難い。このように、本実施の形態によれば、書込みと消去のミスマッチが改善され、書き換え動作速度が向上し、信頼性が向上する。
［製法説明］
以下に、図６〜図３１を用いて、本実施の形態の半導体装置の製造方法について説明する。図６〜図３１は、本実施の形態の半導体装置の形成工程中の断面図または斜視図である。
（フィンの形成工程）
まず、図６〜図１７を参照しながらフィンＦの形成工程を説明する。まず、図６に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および半導体膜ＳＩ１を順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば、熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜からなり、その膜厚は、２０〜１００ｎｍ程度である。絶縁膜ＩＦ２は、例えばＣＶＤ法により形成することができる。半導体膜ＳＩ１は、例えばシリコン膜からなり、例えばＣＶＤ法により形成する。半導体膜ＳＩ１の膜厚は、例えば２０〜２００ｎｍである。
次に、図７および図８に示すように、フォトリソグラフィ技術およびエッチング法を用いて、半導体膜ＳＩ１を加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の四角柱状（直方体状）の半導体膜ＳＩ１が、Ｙ方向に並んで複数形成される。
次に、図９および図１０に示すように、複数の半導体膜ＳＩ１のそれぞれの側壁を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０〜４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方的なドライエッチングを行う。これにより絶縁膜ＩＦ２および半導体膜ＳＩ１のそれぞれの上面を露出させることで、半導体膜ＳＩ１の側壁に残った当該酸化シリコン膜からなるハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う半導体膜ＳＩ１同士の間を完全に埋め込んではいない。後述するように、このハードマスクＨＭ１は、その直下にフィンを形成するために用いられるマスクとなる。
次に、図１１および図１２に示すように、ウエットエッチング法を用いて半導体膜ＳＩ１を除去する。これにより、平面視において、略矩形の環状のハードマスクＨＭ１を形成することができる。より具体的には、ハードマスクＨＭ１は、Ｘ方向に延在する第１部と、この第１部と接続されＹ方向に延在する第２部と、この第２部と接続されＸ方向に延在する第３部と、この第３部と接続されＹ方向に延在する第４部とを有する。そして、この第４部は、第１部と接続されている。なお、この後、ウエットエッチングを行い、ハードマスクＨＭ１の表面を一部除去してもよい。これにより、ハードマスクＨＭ１の幅（例えば、Ｙ方向の長さ）を細くすることができる。
次に、図１３に示すように、ハードマスクＨＭ１のうち、Ｘ方向に延在する部位を覆い、Ｙ方向に延在する部位を露出するフォトレジスト膜ＰＲ２を形成する。
次に、図１４および図１５に示すように、フォトレジスト膜ＰＲ２をマスクとして用いてエッチングを行うことで、各ハードマスクＨＭ１のＹ方向に延在する部位を除去し、その後、フォトレジスト膜ＰＲ２を除去する。これにより、ハードマスクＨＭ１は、Ｘ方向に延在する部分のみが残る。即ち、絶縁膜ＩＦ２上には、Ｘ方向に延在する四角柱状のハードマスクＨＭ１が、Ｙ方向に複数並んで配置される。
次に、図１６および図１７に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢに対して異方的なドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、四角柱状に加工されたフィンＦを形成することができる。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの主面を１００〜２５０ｎｍ掘り下げることで分離溝を形成し、半導体基板ＳＢの主面からの高さ１００〜２５０ｎｍを有するフィンＦが形成できる。
（素子分離部の形成工程以降の工程）
次いで、図１８〜図３１を参照しながら素子分離部ＳＴの形成工程以降の工程を説明する。図１８は、図１７の状態からハードマスクＨＭ１をエッチングなどにより除去し、フィンＦ上に絶縁膜ＩＦ１およびＩＦ２が残存している状態を示す。なお、図１８に示すように、フィンＦの側面がテーパー状となっていてもよい。図１８の状態から、図１９に示すように、半導体基板ＳＢの上に、フィン間の溝（分離溝）Ｇ、フィンＦ、絶縁膜ＩＦ１およびＩＦ２を完全に埋めるように、酸化シリコン膜などからなる絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行い、絶縁膜ＩＦ２の上面を露出させる。なお、図１７の状態からハードマスクＨＭ１を除去しなかった場合においても、研磨処理によりハードマスクＨＭ１は消失する。
次に、図２０に示すように、絶縁膜ＩＦ１、ＩＦ２を除去する。続いて、イオン注入法を用いて半導体基板ＳＢの主面に不純物を導入することにより、ｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ｐ型ウエルＰＷは、各フィンＦ内の全体および各フィンＦの下部の半導体基板ＳＢの一部に広がって形成される。なお、図示しない領域に、ｎ型不純物をイオン注入することによってｎ型ウエルを形成してもよい。続いて、フィンＦ間の絶縁膜の上面に対しエッチング処理を施すことで、素子分離部ＳＴの上面を後退（下降）させる。これにより、フィンＦの側面の一部および上面を露出させる。この時のフィンＦの高さは、ＦＨ１である。フィンＦの高さは、フィンＦの上面と素子分離部ＳＴの上面との高低差である。フィンＦの高さＦＨ１は、例えば、３０〜８０ｎｍ程度である。
次いで、図２１に示すように、絶縁膜ＯＮＯ（１１、１２、１３）を形成する。まず、フィンＦおよび素子分離部ＳＴ上に、下層絶縁膜１１として、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、熱酸化法により、４ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜をＣＶＤ法などを用いて形成してもよい。次いで、下層絶縁膜１１上に、中層絶縁膜１２として、例えば、窒化シリコン膜を、ＣＶＤ法などにより、７ｎｍ程度の膜厚で堆積する。この中層絶縁膜１２が、メモリセルの電荷蓄積部となる。次いで、中層絶縁膜１２上に、上層絶縁膜１３として、例えば、酸化シリコン膜を、ＣＶＤ法などにより、９ｎｍ程度の膜厚で堆積する。
次いで、絶縁膜ＯＮＯ（１１、１２、１３）上にメモリゲート電極ＭＧとなる導電性膜を形成する。例えば、絶縁膜ＯＮＯ（１１、１２、１３）上に、導電性膜として、ＣＶＤ法などを用いて４０ｎｍ〜１５０ｎｍ程度のポリシリコン膜ＰＳ１を堆積する。続いて、ＣＭＰ法による研磨処理を行い、ポリシリコン膜ＰＳ１の上面を平坦化する。平坦化した後のポリシリコン膜ＰＳ１の上面とフィンＦの上面との高低差は４０ｎｍ〜６０ｎｍ程度である。次いで、ポリシリコン膜ＰＳ１上にキャップ絶縁膜ＣＰを形成する。例えば、ポリシリコン膜ＰＳ１上に、ＣＶＤ法などを用いて８０ｎｍ程度の窒化シリコン膜を形成する。
次いで、図２２に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜ＯＮＯ（１１、１２、１３）とポリシリコン膜ＰＳ１の積層膜をパターニングし、メモリゲート電極ＭＧを形成する。ここでは、このエッチングの際、絶縁膜ＯＮＯのうち、下層絶縁膜（酸化シリコン膜）１１を、エッチングストッパ膜として機能させ、層状に残存させている。このため、Ｃ−Ｃ断面部（制御ゲート電極ＣＧの形成領域）において、フィンＦの表面に下層絶縁膜（酸化シリコン膜）１１が残存している。
次いで、図２３に示すように、Ｃ−Ｃ断面部（制御ゲート電極ＣＧの形成領域）において、フィンＦの表面に残存している下層絶縁膜（酸化シリコン膜）１１をエッチングにより除去する。このエッチングには、ドライエッチングまたはウエットエッチングを用いることができる。この下層絶縁膜（酸化シリコン膜）１１のエッチングの際、フィン間の素子分離部ＳＴの上面が後退する。特に、下層絶縁膜（酸化シリコン膜）１１が緻密な熱酸化膜であり、素子分離部（酸化シリコン膜）ＳＴがＣＶＤ膜で構成される場合、素子分離部ＳＴの上面は、下層絶縁膜（酸化シリコン膜）１１の膜厚以上に後退する。また、下層絶縁膜（酸化シリコン膜）１１のエッチングの際には、オーバーエッチングが行われる。このオーバーエッチングは、例えば、下層絶縁膜（酸化シリコン膜）１１の膜厚の３０％の膜厚に相当するエッチング時間である。このオーバーエッチングによっても、素子分離部ＳＴの上面は、後退する。
このように、Ｃ−Ｃ断面部（制御ゲート電極ＣＧの形成領域）において、フィンＦの表面に残存している下層絶縁膜（酸化シリコン膜）１１のエッチングにより、Ｃ−Ｃ断面部（制御ゲート電極ＣＧの形成領域）の素子分離部ＳＴの上面は、Ｂ−Ｂ断面部（メモリゲート電極ＭＧの形成領域）の素子分離部ＳＴの上面より低くなる。これらの高低差はＤ１であり、メモリゲート電極ＭＧの形成領域のフィンＦの高さはＦＨ１であり、制御ゲート電極ＣＧの形成領域のフィンＦの高さはＦＨ２である（ＦＨ２＞ＦＨ１）。この高さＦＨ２中に、高さＦＨ１が位置すれば、前述の電子とホールの注入のミスマッチが改善される。
ここで、上記高低差Ｄ１は、５ｎｍ以上１０ｎｍ以下であることが好ましい。高低差Ｄ１が５ｎｍ以上あれば、前述した書込みと消去のミスマッチの改善効果を十分に確保することができる。また、上記高低差Ｄ１が１０ｎｍを超えるようなオーバーエッチングをした場合、メモリゲート電極ＭＧの下層の絶縁膜ＯＮＯ（１１、１２、１３）中にサイドエッチングが入る恐れがある。特に、ウエットエッチングを行う場合には、サイドエッチングが入り易い。このため、上記高低差Ｄ１は、１０ｎｍ以下とすることが好ましい。
次いで、図２４に示すように、半導体基板ＳＢ上に、絶縁膜１５を形成する。この絶縁膜１５は制御ゲート絶縁膜ＣＧＩとなる。例えば、半導体基板ＳＢ上に、絶縁膜１５として、４ｎｍ程度の酸化シリコン膜をＣＶＤ法などにより形成する。次いで、絶縁膜１５上に、スペーサＳＰ形成用の絶縁膜（例えば４ｎｍ程度の窒化シリコン膜など）をＣＶＤ法などを用いて形成し、このスペーサＳＰ形成用の絶縁膜を、異方的なドライエッチングによりエッチバックする。これにより、メモリゲート電極ＭＧの側壁上に絶縁膜１５を介してスペーサ（側壁絶縁膜）ＳＰが形成される。このスペーサＳＰの形成を省略することもできる。
次いで、図２５に示すように、絶縁膜１５およびスペーサＳＰ上に制御ゲート電極ＣＧ用のポリシリコン膜（導電性膜）ＰＳ２を形成する。例えば、絶縁膜１５上に、ＣＶＤ法などを用いて１５０ｎｍ〜３００ｎｍ程度のポリシリコン膜ＰＳ２を形成する。続いて、ＣＭＰ法による研磨処理を行い、ポリシリコン膜ＰＳ２の上面を平坦化する。
次いで、図２６に示すように、ポリシリコン膜ＰＳ２の上面に対しエッチング処理を施すことで、ポリシリコン膜ＰＳ２上面を後退（下降）させる。これにより、メモリゲート電極ＭＧの上面上に絶縁膜１５と、スペーサＳＰの上部が露出する。残存するポリシリコン膜ＰＳ２の上面は、メモリゲート電極ＭＧの上面より高く、キャップ絶縁膜ＣＰの上面より低い位置にある。そして、絶縁膜１５の上面とポリシリコン膜ＰＳ２の上面との間には、高低差があり、この間にはスペーサＳＰが露出する。
次いで、図２７に示すように、絶縁膜１５およびポリシリコン膜ＰＳ２上に、サイドウォールＳＷ１形成用の絶縁膜（例えば５０ｎｍ程度の窒化シリコン膜など）ＩＦ３をＣＶＤ法などを用いて形成し、エッチバックする。このエッチバック工程では、絶縁膜ＩＦ３をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、スペーサＳＰの上部の側壁部に、絶縁膜ＩＦ３をサイドウォール状に残存させ、サイドウォールＳＷ１とすることができる（図２８）。
次いで、図２９に示すように、サイドウォールＳＷ１をマスクとして、下層のポリシリコン膜ＰＳ２をエッチングすることにより、制御ゲート電極ＣＧを形成する。なお、ポリシリコン膜ＰＳ２は、メモリゲート電極ＭＧの両側に残存するが、このうちの一方（図２９においては、右側）が制御ゲート電極ＣＧとなり、他方のポリシリコン膜ＰＳ２は、フォトリソグラフィ技術およびドライエッチング技術を用いて、除去する。
次いで、ソース領域ＭＳおよびドレイン領域ＭＤを形成する。例えば、メモリゲート電極ＭＧ上の絶縁膜１５と制御ゲート電極ＣＧ上のサイドウォールＳＷ１とスペーサＳＰをマスクとして、半導体基板ＳＢ（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域ＥＸを形成する。この際、ｎ−型半導体領域ＥＸは、メモリゲート電極ＭＧの側壁のスペーサＳＰに自己整合して形成される。また、ｎ−型半導体領域ＥＸは、制御ゲート電極ＣＧの側壁に自己整合して形成される。
次いで、図３０に示すように、メモリゲート電極ＭＧと制御ゲート電極ＣＧの側壁部に、サイドウォールＳＷ２を形成する。例えば、絶縁膜１５およびサイドウォールＳＷ１上に、ＣＶＤ法などを用いて４０ｎｍ程度の膜厚の窒化シリコン膜を堆積する。この窒化シリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、サイドウォールＳＷ２を形成する。次いで、絶縁膜１５をキャップ絶縁膜ＣＰが露出するまでエッチングする。この際、ｎ−型半導体領域ＥＸ上の絶縁膜１５やサイドウォールＳＷ２の上部がエッチングされてもよい。
次いで、メモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰと、制御ゲート電極ＣＧ上のサイドウォールＳＷ１と、サイドウォールＳＷ２をマスクとして、半導体基板ＳＢ（フィンＦ）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域ＳＤを形成する。この際、ｎ＋型半導体領域ＳＤは、サイドウォールＳＷ２に自己整合して形成される。このｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高く、接合の深さが深い。この工程により、ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤからなるソース領域ＭＳ、ドレイン領域ＭＤが形成される。
なお、ｎ＋型半導体領域ＳＤの形成領域のフィンＦ上に、ｎ型不純物を含んだエピタキシャル層を形成することで、ｎ＋型半導体領域ＳＤを形成してもよい。この後、ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤのｎ型不純物など、これまでに注入した不純物を活性化させるための熱処理を行う。
次いで、ソース領域ＭＳ、ドレイン領域ＭＤ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。
例えば、ソース領域ＭＳ、ドレイン領域ＭＤ上を含む半導体基板ＳＢ（フィンＦ）に、金属膜（図示せず）を形成し、半導体基板ＳＢ（フィンＦ）に対して熱処理を施すことによって、ソース領域ＭＳ、ドレイン領域ＭＤと上記金属膜とを反応させる。これにより、金属シリサイド膜ＳＩＬが形成される。上記金属膜は、例えばニッケル（Ｎｉ）やニッケル−プラチナ（Ｐｔ）合金などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。この金属シリサイド膜ＳＩＬにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。なお、メモリゲート電極ＭＧや制御ゲート電極ＣＧ上にも、金属シリサイド膜を形成してもよい。
次いで、図３１に示すように、制御ゲート電極ＣＧやメモリゲート電極ＭＧなどの上方に、層間絶縁膜ＩＬ１として酸化シリコン膜をＣＶＤ法などを用いて堆積する。次いで、この酸化シリコン膜中に、プラグＰ１を形成し、さらに、プラグＰ１上に、配線Ｍ１を形成する。プラグＰ１は、例えば、層間絶縁膜ＩＬ１中のコンタクトホール内に導電性膜を埋め込むことにより形成することができる。また、配線Ｍ１は、例えば、層間絶縁膜ＩＬ１上に形成された導電性膜をパターニングすることにより形成することができる。この後、層間絶縁膜、プラグおよび配線の形成工程を繰り返し行ってもよい。
以上の工程により、本実施の形態の半導体装置を形成することができる。
（実施の形態２）
実施の形態１の半導体装置においては、制御ゲート電極ＣＧをポリシリコン膜ＰＳ２で構成したが、制御ゲート電極ＣＧをメタル電極膜で構成してもよい。このように、ゲート電極をメタル電極膜で構成し、さらに、ゲート絶縁膜をｈｉｇｈ−ｋ絶縁膜で構成したトランジスタを、ｈｉｇｈ−ｋ／メタル構成を適用したトランジスタと言う。ｈｉｇｈ−ｋ絶縁膜とは、例えば窒化シリコン膜よりも比誘電率が高い高誘電率膜（高誘電体膜）である。
図３２〜図３７は、本実施の形態の半導体装置の形成工程中の断面図である。図３２〜図３７のうち、最終工程断面図である図３７を参照しながら本実施の形態の半導体装置の構成を説明する。なお、実施の形態１と対応する部位については、同様の符号を付け、その説明を省略する。
［構造説明］
本実施の形態の半導体装置（図３７）においても、メモリセルは、制御ゲート電極ＣＧを有する制御トランジスタと、メモリゲート電極ＭＧを有するメモリトランジスタとからなる。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、絶縁膜からなるサイドウォールＳＷ２が形成されている。
具体的に、メモリセルは、半導体基板ＳＢ（フィンＦ）の上方に配置された制御ゲート電極ＣＧと、半導体基板ＳＢ（フィンＦ）の上方に配置され、制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧとを有する。ここで、例えば、メモリゲート電極ＭＧは、シリコン膜よりなり、制御ゲート電極ＣＧは、メタル電極膜よりなる。メタル電極膜としては、例えば、ＴｉＡｌ膜とその上のＡｌ膜との積層膜を用いることができる。この他、Ａｌ膜、Ｗ膜などを用いてもよい。
そして、制御ゲート電極ＣＧと半導体基板ＳＢ（フィンＦ）の間には、制御ゲート絶縁膜ＣＧＩが配置される。この制御ゲート絶縁膜ＣＧＩは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間および制御ゲート電極ＣＧとサイドウォールＳＷ２との間にも配置されている。この制御ゲート絶縁膜ＣＧＩは、ｈｉｇｈ−ｋ絶縁膜よりなる。ｈｉｇｈ−ｋ絶縁膜としては、例えば、酸化ハフニウム膜や酸化アルミニウム膜などを用いることができる。
メモリセルは、さらに、メモリゲート電極ＭＧと半導体基板ＳＢ（フィンＦ）との間に配置された絶縁膜ＯＮＯ（１１、１２、１３）を有する。絶縁膜ＯＮＯは、例えば、下層絶縁膜１１と、その上の中層絶縁膜１２と、その上の上層絶縁膜１３よりなる。中層絶縁膜１２は、電荷蓄積部となる。下層絶縁膜１１は、例えば、酸化シリコン膜よりなる。中層絶縁膜１２は、例えば、窒化シリコン膜よりなる。上層絶縁膜１３は、例えば、酸窒化シリコン膜よりなる。
また、メモリセルは、さらに、半導体基板ＳＢのフィンＦ中に形成されたドレイン領域ＭＤおよびソース領域ＭＳを有する。
また、ドレイン領域ＭＤ（ｎ＋型半導体領域ＳＤ）、ソース領域ＭＳ（ｎ＋型半導体領域ＳＤ）の上部には、金属シリサイド膜ＳＩＬが形成されている。また、メモリゲート電極ＭＧの上部には、金属シリサイド膜ＳＩＬが形成されている。
なお、図３７中には図示していないが、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの上方には、層間絶縁膜が形成されている。この膜は、例えば、酸化シリコン膜よりなる。層間絶縁膜中にはプラグが形成され、プラグ上には配線が形成される。
なお、メモリセルの基本的な動作については、実施の形態１で説明した（１）読出し、（２）消去、（３）書込みと同様の動作とすることができる。
ここで、本実施の形態においても、図３７に示すように、メモリゲート電極ＭＧ下の素子分離部ＳＴの高さと、制御ゲート電極ＣＧ下の素子分離部ＳＴの高さとが、異なり、メモリゲート電極ＭＧ下の素子分離部ＳＴの高さは、制御ゲート電極ＣＧ下の素子分離部ＳＴの高さより高い。
このように、メモリゲート電極ＭＧ下の素子分離部ＳＴの高さを、制御ゲート電極ＣＧ下の素子分離部ＳＴの高さより高くすることで、実施の形態１において説明したように、電子とホールの注入のミスマッチが改善され、書き換え動作速度が向上し、信頼性が向上する。
［製法説明］
以下に、図３２〜図３７を用いて、本実施の形態の半導体装置の製造方法について説明する。
まず、実施の形態１において、図６〜図１７を参照しながら説明したように、フィンＦを形成する。
次いで、実施の形態１において、図１８〜図２９を参照しながら説明したように、素子分離部ＳＴを形成し（図２０）、絶縁膜ＯＮＯ（１１、１２、１３）、メモリゲート電極ＭＧ、キャップ絶縁膜ＣＰを形成し（図２２）、さらに、制御ゲート電極ＣＧの形成領域において、フィン間の素子分離部ＳＴの上面を後退させる（図２３）。次いで、絶縁膜１５を形成し、スペーサ（側壁絶縁膜）ＳＰを形成した後、ポリシリコン膜（導電性膜）ＰＳ２を形成する。なお、本実施の形態においては、ポリシリコン膜ＰＳ２は、制御ゲート電極置換用の膜（ダミーゲートとも言う）であり、絶縁膜１５は、制御ゲート絶縁膜置換用の膜である。次いで、ポリシリコン膜ＰＳ２の上面に対しエッチング処理を施すことで、ポリシリコン膜ＰＳ２上面を後退（下降）させ、ポリシリコン膜ＰＳ２上であって、スペーサＳＰの上部の側壁部にサイドウォールＳＷ１を形成する（図２８）。次いで、サイドウォールＳＷ１をマスクとして、下層のポリシリコン膜ＰＳ２をエッチングすることにより、制御ゲート電極ＣＧを形成する。次いで、ｎ−型半導体領域ＥＸを形成する（図２９、図３２）。
次いで、図３３に示すように、メモリゲート電極ＭＧと制御ゲート電極ＣＧの側壁部に、サイドウォールＳＷ２を形成する。例えば、絶縁膜１５およびサイドウォールＳＷ１上に、ＣＶＤ法などを用いて４０ｎｍ程度の膜厚の窒化シリコン膜を堆積する。この窒化シリコン膜をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去することにより、サイドウォールＳＷ２を形成する。次いで、実施の形態１の場合と同様にして、ｎ＋型半導体領域ＳＤを形成し、さらに、金属シリサイド膜ＳＩＬを形成する。
次いで、図３４に示すように、制御ゲート電極ＣＧやメモリゲート電極ＭＧなどの上方に、層間絶縁膜ＩＬ１として酸化シリコン膜をＣＶＤ法などを用いて堆積する。次いで、ＣＭＰ法により絶縁膜１５およびその下層の層を、制御ゲート電極置換用の膜であるポリシリコン膜ＰＳ２が露出するまで平坦化する。この際、サイドウォールＳＷ２の上部が平坦化されてもよい。
次いで、図３５に示すように、露出したポリシリコン膜ＰＳ２をエッチングにより除去し、さらに、ポリシリコン膜ＰＳ２の下層の絶縁膜１５をエッチングする。このエッチングには、ドライエッチングまたはウエットエッチングを用いることができる。これにより、ポリシリコン膜ＰＳ２およびその下層の絶縁膜１５が除去された領域であって、ｐ型ウエルＰＷ上の領域には、溝が形成される。
ここで、絶縁膜１５のエッチングの際、オーバーエッチングすることで、Ｃ−Ｃ断面部（制御ゲート電極ＣＧの形成領域）において、フィンＦ間の素子分離部ＳＴの上面を、さらに後退させることができる。本工程における後退量をＤ２とする。
これにより、制御ゲート電極ＣＧの形成領域の素子分離部ＳＴの上面と、メモリゲート電極ＭＧの形成領域の素子分離部ＳＴの上面との高低差は、“Ｄ１”から“Ｄ１＋Ｄ２”とすることができる。ここで、メモリゲート電極ＭＧの形成領域のフィンＦの高さはＦＨ１であり、制御ゲート電極ＣＧの形成領域のフィンＦの高さはＦＨ３である（ＦＨ３＞ＦＨ１）。なお、この段階における高低差（Ｄ１＋Ｄ２）は、５ｎｍ以上１０ｎｍ以下であってもよいが、１０ｎｍ以上であってもよい。本実施の形態においては、メモリゲート電極ＭＧおよび絶縁膜ＯＮＯ（１１、１２、１３）の側面が、絶縁膜１５やスペーサＳＰで覆われているため、絶縁膜ＯＮＯ（１１、１２、１３）にサイドエッチングが入り難い。このため、素子分離部ＳＴの上面の後退量を大きく確保することができる。
このように、本実施の形態においては、絶縁膜ＯＮＯの下層絶縁膜（酸化シリコン膜）１１のエッチング工程、および、制御ゲート絶縁膜置換用の膜である絶縁膜１５のエッチング工程で、Ｃ−Ｃ断面部（制御ゲート電極ＣＧの形成領域）において、フィンＦ間の素子分離部ＳＴの上面を後退させることができる。
次いで、図３６に示すように、上記溝内に、制御ゲート絶縁膜ＣＧＩおよび制御ゲート電極ＣＧを形成する。まず、上記溝内を含む半導体基板ＳＢ上に、高誘電率膜および金属膜を順に形成することで、高誘電率膜および金属膜の積層膜を溝内に埋め込む。次いで、例えばＣＭＰ法などを用いて、溝の上部の余分な上記積層膜を除去する。この際、メモリゲート電極ＭＧ上のキャップ絶縁膜ＣＰも除去し、メモリゲート電極ＭＧの上面を露出させる。これにより、上記溝内に高誘電率膜よりなる制御ゲート絶縁膜ＣＧＩと、金属膜よりなる制御ゲート電極ＣＧが形成される。
次いで、図３７に示すように、露出したメモリゲート電極ＭＧ上に、サリサイド技術を用いて、金属シリサイド膜ＳＩＬを形成する。
この後、図示は省略するが、実施の形態１と同様にして、層間絶縁膜、プラグ、配線などを形成する。
以上の工程により、本実施の形態の半導体装置を形成することができる。
（実施の形態３）
実施の形態１においては、メモリゲート電極ＭＧの下層の絶縁膜ＯＮＯ（１１、１２、１３）中にサイドエッチングを考慮しつつ、制御ゲート電極ＣＧの形成領域の素子分離部ＳＴの上面と、メモリゲート電極ＭＧの形成領域の素子分離部ＳＴの上面との高低差を１０ｎｍ以下とした。これに対し、本実施の形態では、絶縁膜ＯＮＯの側面に、サイドウォールＳＷ１０を設け、素子分離部ＳＴの上面の後退量（上記高低差）を大きく確保する。
図３８、図３９は、本実施の形態の半導体装置の形成工程中の断面図である。
まず、実施の形態１において、図２１〜図２３を参照しながら説明したように、Ｃ−Ｃ断面部（制御ゲート電極ＣＧの形成領域）において、メモリゲート電極ＭＧを形成しつつ、絶縁膜ＯＮＯ（１１、１２、１３）をエッチングにより除去するとともに、素子分離部ＳＴの上面を後退させる。この時点での後退量、即ち、制御ゲート電極ＣＧの形成領域の素子分離部ＳＴの上面と、メモリゲート電極ＭＧの形成領域の素子分離部ＳＴの上面との高低差は、Ｄ１である。
次いで、図３８に示すように、半導体基板ＳＢ上に、サイドウォールＳＷ１０形成用の絶縁膜（例えば２ｎｍ程度の窒化シリコン膜など）をＣＶＤ法などを用いて形成し、この絶縁膜を、異方的なドライエッチングによりエッチバックする。これにより、メモリゲート電極ＭＧおよび絶縁膜ＯＮＯ（１１、１２、１３）の側面が、サイドウォールＳＷ１０で覆われる。この後、Ｃ−Ｃ断面部（制御ゲート電極ＣＧの形成領域）において、フィンＦ間の素子分離部ＳＴの上面を、さらに後退させる。本工程における後退量をＤ３とする。本実施の形態によれば、素子分離部ＳＴの上面の後退量を大きく確保することができる。
この後、実施の形態１と同様にして、本実施の形態の半導体装置を形成することができる（図３９）。
（実施の形態４）
実施の形態１〜３においては、制御ゲート電極ＣＧの下方の素子分離部ＳＴの上面と、メモリゲート電極ＭＧの下方の素子分離部ＳＴの上面とを、均一で平坦な面として説明したが、各領域の上面に凸凹があってもよい。
図４０、図４１は、本実施の形態の半導体装置のメモリセルの構成を示す断面図である。図４０は、制御ゲート電極ＣＧの近傍を示し、図４１は、メモリゲート電極ＭＧの近傍を示す。
図４０に示すように、フィンＦの両側の素子分離部ＳＴは、フィンＦ近傍においては、フィンＦに沿うようになだらかに盛り上がっている。そして、フィンＦから離れるにしたがって、その高さが低くなる。よって、制御ゲート電極ＣＧの下方の素子分離部ＳＴにおいては、フィンＦ間の略中央部が一番低く、フィンＦに近づくにしたがって高くなる。ここで、フィンＦ間の略中央部における素子分離部ＳＴの高さを、ＳＴＩ−ＢＯＴＴＯＭとし、フィンＦの側面において、絶縁膜の膜厚が増加し始める位置を、ＳＴＩ−ＴＯＰとする。即ち、フィンＦの側面において、絶縁膜１５と素子分離膜（ＳＴ）との合成膜（合成部）の膜厚が増加し始める部位が、ＳＴＩ−ＴＯＰとなる。
また、図４１に示すように、フィンＦの両側の素子分離部ＳＴは、フィンＦ近傍においては、フィンＦに沿うようになだらかに盛り上がっている。そして、フィンＦから離れるにしたがって、その高さが低くなる。よって、メモリゲート電極ＭＧの下方の素子分離部ＳＴにおいては、フィンＦ間の略中央部が一番低く、フィンＦに近づくにしたがって高くなる。ここで、フィンＦ間の略中央部における素子分離部ＳＴの高さを、ＳＴＩ−ＢＯＴＴＯＭとし、フィンＦの側面において、絶縁膜の膜厚が増加し始める位置を、ＳＴＩ−ＴＯＰとする。即ち、フィンＦの側面において、絶縁膜ＯＮＯと素子分離膜（ＳＴ）との合成膜（合成部）の膜厚が増加し始める部位が、ＳＴＩ−ＴＯＰとなる。
ここで、メモリゲート電極ＭＧの下方の素子分離部ＳＴの高さおよび制御ゲート電極ＣＧの下方の素子分離部ＳＴの高さは、上記ＳＴＩ−ＴＯＰとすることができる。少なくとも、上記ＳＴＩ−ＴＯＰについて、メモリゲート電極ＭＧが高ければ、図４、図５を参照しながら説明した、電子とホールの注入のミスマッチを改善することができる。
もちろん、メモリゲート電極ＭＧの下方の素子分離部ＳＴの高さおよび制御ゲート電極ＣＧの下方の素子分離部ＳＴの高さを、ＳＴＩ−ＢＯＴＴＯＭや、凹凸を平均した高さとしてもよい。これらについても、制御ゲート電極ＣＧの下方の素子分離部ＳＴのエッチングの際には、ほぼ均等に後退しているため、これらを基準としてもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態においては、ＢＴＢＴ消去方式を例に説明したが、いわゆるＦＮ消去方式を用いる場合にも、本実施の形態の構成によれば、電子とホールの注入のミスマッチを改善することができる。
また、上記実施の形態において説明した半導体装置において、メモリセル以外の素子を含んでいてもよい。例えば、ＦＩＮＦＥＴを有していてもよい。ＦＩＮＦＥＴは、フィンを横切るように延在するゲート電極と、フィンとゲート電極との間に配置されたゲート絶縁膜と、ゲート電極の両側のフィン中に形成されたソース、ドレイン領域とを有する。ＦＩＮＦＥＴを構成するゲート電極、ゲート絶縁膜、またはソース、ドレイン領域は、上記実施の形態で説明したメモリセルの各構成部と同じ材料を用いて同じ工程で形成することができる。
１１ 下層絶縁膜（絶縁膜）
１２ 中層絶縁膜（絶縁膜）
１３ 上層絶縁膜（絶縁膜）
１５ 絶縁膜
ＣＧ 制御ゲート電極
ＣＧＩ 制御ゲート絶縁膜（ゲート絶縁膜）
ＣＰ キャップ絶縁膜
Ｄ１、Ｄ２、Ｄ３ 高低差（後退量）
ＥＸ ｎ−型半導体領域
Ｆ フィン
ＦＨ１、ＦＨ２、ＦＨ３ フィン高さ
Ｇ 溝
ＨＭ１ ハードマスク
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＦ３ 絶縁膜
ＩＬ１ 層間絶縁膜
Ｌ ライン
Ｍ１ 配線
ＭＤ ドレイン領域
ＭＧ メモリゲート電極
ＭＳ ソース領域
ＯＮＯ メモリゲート絶縁膜（ゲート絶縁膜、絶縁膜）
Ｐ１ プラグ
ＰＲ２ フォトレジスト膜
ＰＳ１ ポリシリコン膜
ＰＳ２ ポリシリコン膜
ＰＷ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ ｎ＋型半導体領域
ＳＩ１ 半導体膜
ＳＩＬ 金属シリサイド膜
ＳＰ スペーサ
ＳＴ 素子分離部
ＳＷ１ サイドウォール
ＳＷ２ サイドウォール
ＳＷ１０ サイドウォール

Claims (20)

  1. 第１方向に延在する直方体状の第１フィンと、
    前記第１フィンと離間して配置され、前記第１方向に延在する直方体状の第２フィンと、
    前記第１フィンと前記第２フィンとの間に配置され、かつ、その高さが前記第１フィンおよび前記第２フィンの高さより低い、素子分離部と、
    前記第１フィン、前記素子分離部および前記第２フィンの上に、電荷蓄積部を有する第１ゲート絶縁膜を介して配置され、前記第１方向と交差する第２方向に延在する第１ゲート電極と、
    前記第１フィン、前記素子分離部および前記第２フィンの上に第２ゲート絶縁膜を介して配置され、前記第１方向と交差する前記第２方向に延在し、前記第１ゲート電極と並んで配置された第２ゲート電極と、
    を有し、
    前記第１ゲート電極の下方の前記素子分離部の高さは、前記第２ゲート電極の下方の前記素子分離部の高さより高い、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１ゲート絶縁膜は、前記第１フィン上に形成された第１膜と、前記第１膜上に形成され、前記電荷蓄積部となる第２膜と、前記第２膜上に形成された第３膜とを有する、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１ゲート電極の下方の前記素子分離部の高さと、前記第２ゲート電極の下方の前記素子分離部の高さの差は、５ｎｍ以上１０ｎｍ以下である、半導体装置。
  4. 請求項２記載の半導体装置において、
    前記第１ゲート電極および前記第２ゲート電極は、シリコンよりなる、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１膜は、熱酸化膜であり、前記素子分離部は、ＣＶＤ膜よりなる、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第２ゲート電極は、金属膜よりなり、前記第２ゲート絶縁膜は、窒化シリコンより誘電率の高い高誘電体よりなる、半導体装置。
  7. 請求項２記載の半導体装置において、
    前記第１ゲート電極の下方の前記素子分離部の高さは、前記第１膜と前記素子分離部との第１合成部であって、前記第１合成部の膜厚が増加し始める部位の高さに対応し、
    前記第２ゲート電極の下方の前記素子分離部の高さは、前記第２ゲート絶縁膜と前記素子分離部との第２合成部であって、前記第２合成部の膜厚が増加し始める部位の高さに対応する、半導体装置。
  8. （ａ）第１方向に延在する第１フィン形成領域と、前記第１フィン形成領域と離間して配置され、前記第１方向に延在する第２フィン形成領域と、を有する半導体基板の、前記第１フィン形成領域と前記第２フィン形成領域との間に分離溝を形成するとともに、第１フィンと第２フィンを形成する工程、
    （ｂ）前記分離溝の内部に分離絶縁膜を埋め込むことにより素子分離部を形成する工程、
    （ｃ）前記素子分離部の表面を後退させる工程、
    （ｄ）前記半導体基板上に電荷蓄積部を有する第１絶縁膜を形成し、さらに、前記第１絶縁膜上に、第１導電性膜を形成し加工することにより、前記第１フィン、前記素子分離部および前記第２フィンの上方に、前記第１方向と交差する第２方向に延在する第１ゲート電極を形成する工程、
    （ｅ）前記半導体基板上に第２絶縁膜を形成し、さらに、前記第２絶縁膜上に、第２導電性膜を形成し加工することにより、前記第１フィン、前記素子分離部および前記第２フィンの上方に、前記第１方向と交差する前記第２方向に延在する第２ゲート電極を形成する工程、
    を有し、
    前記（ｅ）工程は、前記（ｄ）工程より後に行われ、
    前記（ｄ）工程の後において、前記第１ゲート電極の下方の前記素子分離部の高さは、前記第２ゲート電極の下方の前記素子分離部の高さより高い、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ１）前記第１ゲート電極の形成領域および前記第２ゲート電極の形成領域上に、前記第１絶縁膜および前記第１導電性膜を形成する工程、
    （ｄ２）前記第１ゲート電極の形成領域に、前記第１絶縁膜および前記第１導電性膜を残存させ、前記第２ゲート電極の形成領域の、前記第１絶縁膜および前記第１導電性膜を除去する工程、
    を有し、
    前記（ｄ２）工程において、前記第２ゲート電極の形成領域において露出した前記素子分離部の表面が後退する、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記第１絶縁膜として、前記第１フィン上に第１膜を形成し、前記第１膜上に、前記電荷蓄積部となる第２膜を形成し、前記第２膜上に第３膜を形成する工程を有する、半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、
    前記（ｄ）工程の後において、前記第１ゲート電極の下方の前記素子分離部の高さと、前記第２ゲート電極の下方の前記素子分離部の高さの差は、５ｎｍ以上１０ｎｍ以下である、半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、
    前記第１ゲート電極および前記第２ゲート電極は、シリコンよりなる、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｄ）工程の前記第１膜は、熱酸化により形成され、
    前記（ｂ）工程の前記分離絶縁膜は、ＣＶＤ法により形成される、半導体装置の製造方法。
  14. 請求項１０記載の半導体装置の製造方法において、
    前記第１ゲート電極の下方の前記素子分離部の高さは、前記第１膜と前記素子分離部との第１合成部であって、前記第１合成部の膜厚が増加し始める部位の高さに対応し、
    前記第２ゲート電極の下方の前記素子分離部の高さは、前記第２絶縁膜と前記素子分離部との第２合成部であって、前記第２合成部の膜厚が増加し始める部位の高さに対応する、半導体装置の製造方法。
  15. （ａ）第１方向に延在する第１フィン形成領域と、前記第１フィン形成領域と離間して配置され、前記第１方向に延在する第２フィン形成領域と、を有する半導体基板の、前記第１フィン形成領域と前記第２フィン形成領域との間に分離溝を形成するとともに、第１フィンと第２フィンを形成する工程、
    （ｂ）前記分離溝の内部に分離絶縁膜を埋め込むことにより素子分離部を形成する工程、
    （ｃ）前記素子分離部の表面を後退させる工程、
    （ｄ）前記半導体基板上に電荷蓄積部を有する第１絶縁膜を形成し、さらに、前記第１絶縁膜上に、第１導電性膜を形成し加工することにより、前記第１フィン、前記素子分離部および前記第２フィンの上方に、前記第１方向と交差する第２方向に延在する前記第１導電性膜を形成する工程、
    （ｅ）前記半導体基板上に第２絶縁膜を形成し、さらに、前記第２絶縁膜上に、第２導電性膜を形成し加工することにより、前記第１フィン、前記素子分離部および前記第２フィンの上方に、前記第１方向と交差する前記第２方向に延在する第２導電性膜を形成する工程、
    （ｆ）前記第２導電性膜およびその下層の前記第２絶縁膜を除去し、窒化シリコンより誘電率の高い高誘電体よりなる高誘電体膜および金属膜を形成する工程、
    を有し、
    前記（ｅ）工程は、前記（ｄ）工程より後に行われ、
    前記（ｄ）工程の後において、前記第１導電性膜の下方の前記素子分離部の高さは、前記第２導電性膜の下方の前記素子分離部の高さより高く、その差は第１高低差である、半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｆ）工程の、前記第２導電性膜およびその下層の前記第２絶縁膜を、除去した後において、前記第１導電性膜の下方の前記素子分離部の高さは、前記第２導電性膜の下方の前記素子分離部の高さより高く、その差は前記第１高低差より大きい第２高低差である、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ１）前記第１導電性膜の形成領域および前記第２導電性膜の形成領域上に、前記第１絶縁膜および前記第１導電性膜を形成する工程、
    （ｄ２）前記第１導電性膜の形成領域に、前記第１絶縁膜および前記第１導電性膜を残存させ、前記第２導電性膜の形成領域の、前記第１絶縁膜および前記第１導電性膜を除去する工程、
    を有し、
    前記（ｄ２）工程において、前記第２導電性膜の形成領域において露出した前記素子分離部の表面が後退する、半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記第２導電性膜およびその下層の前記第２絶縁膜を除去することにより露出した前記素子分離部の表面が後退する、半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記第１絶縁膜として、前記第１フィン上に第１膜を形成し、前記第１膜上に、前記電荷蓄積部となる第２膜を形成し、前記第２膜上に第３膜を形成する工程を有する、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｄ）工程の前記第１膜は、熱酸化により形成され、
    前記（ｂ）工程の前記分離絶縁膜は、ＣＶＤ法により形成される、半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022079032A (ja) * 2020-11-16 2022-05-26 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158648B2 (en) * 2019-03-14 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Double channel memory device
KR102721969B1 (ko) 2019-04-15 2024-10-28 삼성전자주식회사 반도체 장치
JP2021082656A (ja) * 2019-11-15 2021-05-27 ルネサスエレクトロニクス株式会社 半導体装置
CN114188336B (zh) * 2020-09-15 2024-10-15 力旺电子股份有限公司 存储器结构及其操作方法
CN112820649B (zh) * 2021-02-05 2024-04-09 上海华虹宏力半导体制造有限公司 一种分栅快闪存储器及其制备方法
US20250126818A1 (en) * 2023-10-13 2025-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high-voltage device
KR20250080394A (ko) * 2023-11-28 2025-06-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014003236A (ja) * 2012-06-20 2014-01-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2015185613A (ja) * 2014-03-20 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6069569B1 (ja) * 2016-08-24 2017-02-01 株式会社フローディア メモリセル、および不揮発性半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041354A (ja) 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2010182751A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法
US10269921B2 (en) * 2014-12-22 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Fin field effect transistors having conformal oxide layers and methods of forming same
JP6557095B2 (ja) * 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2017045947A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6578172B2 (ja) * 2015-09-18 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
US10121873B2 (en) * 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
US9842845B1 (en) * 2016-10-28 2017-12-12 Globalfoundries Inc. Method of forming a semiconductor device structure and semiconductor device structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014003236A (ja) * 2012-06-20 2014-01-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2015185613A (ja) * 2014-03-20 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6069569B1 (ja) * 2016-08-24 2017-02-01 株式会社フローディア メモリセル、および不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022079032A (ja) * 2020-11-16 2022-05-26 ルネサスエレクトロニクス株式会社 半導体装置

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