JP2019053799A - 半導体記憶装置 - Google Patents

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Abstract

【課題】データの読出しに要する時間を短縮する。【解決手段】一実施形態の半導体記憶装置は、転送トランジスタを介して電気的に接続可能なワード線及び配線と、出力電圧を第１電圧に昇圧可能な第１昇圧回路と、上記第１昇圧回路と上記配線との間を電気的に接続可能な第１転送回路と、制御部と、を備える。上記配線は、上記第１転送回路と上記転送トランジスタとの間を電気的に接続する。上記制御部は、読出し動作の際に、上記第１転送回路を介して上記第１昇圧回路と上記配線との間を電気的に接続しつつ上記第１昇圧回路の上記第１電圧への昇圧を開始させ、上記ワード線が非選択な場合に、上記第１昇圧回路と上記配線との間の電気的な接続を維持する。【選択図】図１３

Description

実施形態は、半導体記憶装置に関する。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。
特開２００７−２６６１４３号公報
データの読出しに要する時間を短縮する。
実施形態の半導体記憶装置は、転送トランジスタを介して電気的に接続可能なワード線及び配線と、出力電圧を第１電圧に昇圧可能な第１昇圧回路と、上記第１昇圧回路と上記配線との間を電気的に接続可能な第１転送回路と、制御部と、を備える。上記配線は、上記第１転送回路と上記転送トランジスタとの間を電気的に接続する。上記制御部は、読出し動作の際に、上記第１転送回路を介して上記第１昇圧回路と上記配線との間を電気的に接続しつつ上記第１昇圧回路の上記第１電圧への昇圧を開始させ、上記ワード線が非選択な場合に、上記第１昇圧回路と上記配線との間の電気的な接続を維持する。
第１実施形態に係るメモリシステムの構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る半導体記憶装置のロウデコーダ及びドライバセットの構成の概要を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の転送トランジスタ群及びブロックデコーダ群の構成を説明するための回路図。 第１実施形態に係る半導体記憶装置の選択ワード線回路の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置のゾーン選択部及びチャンク選択部の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置のゾーン選択部内に設けられるスイッチ回路の構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のチャンク選択部内に設けられるスイッチ回路の構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のドライバセットの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置において実行される読出し動作の概要を説明するための模式図。 第１実施形態に係る半導体記憶装置において実行される読出し動作を説明するためのタイミングチャート。 比較例において実行される読出し動作の際の配線の充電経路を説明するための回路図。 第１実施形態に係る半導体記憶装置において実行される読出し動作の際の配線の充電経路を説明するための回路図。 第２実施形態に係る半導体記憶装置のドライバセットの構成を説明するための回路図。 第２実施形態に係る半導体記憶装置において実行される読出し動作を説明するためのタイミングチャート。 第２実施形態の第１変形例に係る半導体記憶装置において実行される読出し動作を説明するためのタイミングチャート。 第２実施形態の第２変形例に係る半導体記憶装置において実行される読出し動作を説明するためのタイミングチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
１．１ 構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
１．１．１ メモリシステムの全体構成について
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置（ＮＡＮＤフラッシュメモリ）２０を備えている。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
１．１．２ コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備えている。
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を半導体記憶装置２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１は、半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＥＣＣ回路１３は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書込み時には、ホスト機器から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読出し時には、ＥＣＣ符号に基づいてＥＣＣ復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、半導体記憶装置２０から読出しデータを受信する。
バッファメモリ１５は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、半導体記憶装置２０からの読出しデータ、及び読出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。
１．１．３ 半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
半導体記憶装置２０は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、及びセンスアンプモジュール２９を備えている。
メモリセルアレイ２１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。なお、メモリセルアレイ２１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。
入出力回路２２は、コントローラ１０と信号Ｉ／Ｏ＜７：０＞を送受信する。入出力回路２２は、信号Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプモジュール２９と送受信する。
ロジック制御回路２３は、コントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをコントローラ１０に転送して半導体記憶装置２０の状態を外部に通知する。
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２４は、アドレスＡＤＤをロウデコーダ２８及びセンスアンプモジュール２９に転送すると共に、コマンドＣＭＤをシーケンサ２５に転送する。
シーケンサ２５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。
ドライバセット２７は、複数のドライバを含み、レジスタ２４からのアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８及びセンスアンプモジュール２９に供給する。ドライバセット２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。
ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受取り、例えば当該ロウアドレス内のブロックアドレスに基づいてブロックＢＬＫ等を選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。
電圧生成回路２６、ドライバセット２７、及びロウデコーダ２８の詳細については、後述する。
センスアンプモジュール２９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプモジュール２９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２９は、レジスタ２４からアドレスＡＤＤ中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
１．１．４ メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図の一例である。
図３に示すように、ＮＡＮＤストリングＮＳの各々は、例えば９６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ９５）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数は９６個に限られず、８個や１６個、３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合も含む。
或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ９５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ９５に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
また、メモリセルアレイ２１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
なお、第１実施形態では、一例として、隣り合う３本のワード線ＷＬの組が１つの「ゾーンＺｎ（Zone）」と定義される。したがって、９６本のワード線ＷＬ０〜ＷＬ９５に対応して、３２個のゾーンＺｎ０〜Ｚｎ３１が設けられている。より具体的には、ゾーンＺｎ０は、ワード線ＷＬ０〜ＷＬ２を含む。ゾーンＺｎ１は、ワード線ＷＬ３〜ＷＬ５を含み、ゾーンＺｎ２は、ワード線ＷＬ６〜ＷＬ８を含む。同様に、ゾーンＺｎ３１は、ワード線ＷＬ９３〜９５を含む。
上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、セルユニットＣＵと称される。つまり、セルユニットＣＵは、一括して書込み、又は読み出し動作が実行され得るメモリセルトランジスタＭＴの組である。
なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。そして、同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１ビットの集合を「ページ」と呼ぶ。つまり、「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間の一部、と定義することも出来る。
次に、メモリセルアレイ２１の断面構造について図４を用いて説明する。図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図４は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵ０及びＳＵ１に関する部分を示している。具体的には、図４は、２つのストリングユニットＳＵ０及びＳＵ１のそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図４に示されるＮＡＮＤストリングＮＳの構成が、Ｘ方向及びＹ方向に複数配列されており、例えばＸ方向及びＹ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。
半導体記憶装置２０は、半導体基板３０上に設けられている。以下の説明では、半導体基板３０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。
半導体基板３０の上部には、ｐ型ウェル領域３０ｐが設けられる。ｐ型ウェル領域３０ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域３０ｐ上には、例えば、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ９５として機能する９６層の配線層３２（ＷＬ０〜ＷＬ９５）、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層される。配線層３１及び３３は、複数層積層されていてもよい。積層された配線層３１〜３３間には、図示せぬ絶縁膜が設けられる。
配線層３１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通接続される。配線層３２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通接続される。配線層３３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートに共通接続される。
メモリホールＭＨは、配線層３３、３２、３１を通過してｐ型ウェル領域３０ｐに達するように設けられる。メモリホールＭＨの側面上には、ブロック絶縁膜３４、電荷蓄積層（絶縁膜）３５、及びトンネル酸化膜３６が順に設けられる。メモリホールＭＨ内には、半導体ピラー（導電膜）３７が埋め込まれる。半導体ピラー３７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー３７の上端上には、ビット線ＢＬとして機能する配線層３８が設けられる。
以上のように、ｐ型ウェル領域３０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。
ｐ型ウェル領域３０ｐの上部には、ｎ＋型不純物拡散領域３９及びｐ＋型不純物拡散領域４０が設けられる。ｎ＋型不純物拡散領域３９の上面上には、コンタクトプラグ４１が設けられる。コンタクトプラグ４１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層４２が設けられる。ｐ＋型不純物拡散領域４０の上面上にはコンタクトプラグ４３が設けられる。コンタクトプラグ４３の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層４４が設けられる。
なお、メモリセルアレイ２１の構成については、その他の構成であってもよい。メモリセルアレイ２１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．５ ロウデコーダ及びドライバセットの構成について
次に、第１実施形態に係る半導体記憶装置のロウデコーダ及びドライバセットの構成について説明する。
１．１．５．１ 概要について
まず、第１実施形態に係る半導体記憶装置のロウデコーダ及びドライバセットの構成の概要について、図５を用いて説明する。
図５は、第１実施形態に係る半導体記憶装置のロウデコーダ及びドライバセットを含む構成の概要を説明するためのブロック図である。図５の例では、メモリセルアレイ２１は、８つのブロックＢＬＫ０〜ＢＬＫ７を含む場合が示される。
図５に示すように、ロウデコーダ２８は、転送スイッチ群２８＿０及び２８＿１、ブロックデコーダ群２８＿２、ワード線選択回路２８＿３、並びに選択ゲート線選択回路２８＿４を含む。
転送スイッチ群２８＿０は、例えば、ブロックＢＬＫ０〜ＢＬＫ３の各々に接続される。転送スイッチ群２８＿０と、ブロックＢＬＫ０〜ＢＬＫ３の各々とは、それぞれ異なるワード線ＷＬ０〜ＷＬ９５、選択ゲート線ＳＧＤ０〜ＳＧＤ３及びＳＧＳの組を介して接続される。
転送スイッチ群２８＿１は、例えば、ブロックＢＬＫ４〜ＢＬＫ７の各々に接続される。転送スイッチ群２８＿１と、ブロックＢＬＫ４〜ＢＬＫ７の各々とは、それぞれ異なるワード線ＷＬ０〜ＷＬ９５、選択ゲート線ＳＧＤ０〜ＳＧＤ３及びＳＧＳの組を介して接続される。
ブロックデコーダ群２８＿２は、転送スイッチ群２８＿０及び２８＿１と接続され、転送スイッチ群２８＿０及び２８＿１の各々に対して、対応するブロックＢＬＫのうちの１つを選択するブロック選択信号を出力する。図５の例では、ブロックデコーダ群２８＿２は、１つのブロック選択信号によって、転送スイッチ群２８＿０に対応するブロックＢＬＫ０〜ＢＬＫ３のうちの１つと、転送スイッチ群２８＿１に対応するブロックＢＬＫ４〜ＢＬＫ７のうちの１つを同時に選択する。転送スイッチ群２８＿０及び２８＿１とブロックデコーダ群２８＿２との接続の詳細については、後述する。
なお、以下の説明では、転送スイッチ群２８＿０及び２８＿１に対して１つのブロックデコーダ群２８＿２が設けられる構成に基づいて説明するが、ブロックデコーダ群２８＿２は、転送スイッチ群２８＿０及び２８＿１の各々に対して１つずつ設けられる構成であってもよい。
ワード線選択回路２８＿３は、配線群ＣＧＩ０を介して転送スイッチ群２８＿０と接続され、配線群ＣＧＩ１を介して転送スイッチ群２８＿１と接続される。配線群ＣＧＩ０及びＣＧＩ１の各々は、例えば、９６本の配線ＧＷＬ０〜ＧＷＬ９５を含む。ワード線選択回路２８＿３の詳細については、後述する。
選択ゲート線選択回路２８＿４は、配線群ＳＧＩ０を介して転送スイッチ群２８＿０と接続され、配線群ＳＧＩ１を介して転送スイッチ群２８＿１と接続される。配線群ＳＧＩ０及びＳＧＩ１の各々は、例えば、４本の配線ＧＳＧＤ０〜ＧＳＧＤ３、及び１本の配線ＧＳＧＳを含む。
このように、ブロックＢＬＫ０〜ＢＬＫ８は、異なる配線群ＣＧＩ及びＳＧＩの組（図５の例では、配線群ＣＧＩ０及びＳＧＩ０の組、又は配線群ＣＧＩ１及びＳＧＩ１の組）によって接続されるブロックＢＬＫの組に分類される。このような配線群ＣＧＩ及びＳＧＩの組は、「チャンクＣＮＫ（Chunk）」とも言う。例えば、配線群ＣＧＩ０及びＳＧＩ０の組はチャンクＣＮＫ０に対応し、配線群ＣＧＩ１及びＳＧＩ１の組はチャンクＣＮＫ１に対応する。
ドライバセット２７は、例えば、ＣＧドライバ２７＿０〜２７＿２３、ＣＧＵドライバ２７＿２４、ＵＣＧドライバ２７＿２５、ＳＧＤ＿ＳＥＬドライバ２７＿２６、ＳＧＤ＿ＵＳＥＬドライバ２７＿２７、ＳＧＳ＿ＳＥＬドライバ２７＿２８、ＳＧＳ＿ＵＳＥＬドライバ２７＿２９、及びＵＳＧドライバ２７＿３０を含む。
ＣＧドライバ２７＿０〜２７＿２３、ＣＧＵドライバ２７＿２４、及びＵＣＧドライバ２７＿２５はそれぞれ、配線ＣＧ０〜ＣＧ２３、ＣＧＵ、及びＵＣＧを介してワード線選択回路２８＿３と接続される。
ＣＧドライバ２７＿０〜２７＿２３は、例えば、読出し動作において、選択ブロックＢＬＫに接続される９６本の配線ＧＷＬのうち、選択ワード線ＷＬを含む２４本のワード線ＷＬに対応する２４本の配線ＧＷＬに印加される電圧を供給する。ＣＧＵドライバ２７＿２４は、例えば、読出し動作において、選択ブロックＢＬＫに接続される９６本の配線ＧＷＬのうち、ＣＧドライバ２７＿０〜２７＿２３から電圧を供給されない７２本の配線ＧＷＬに印加される電圧を供給する。ＵＣＧドライバ２７＿２５は、例えば、読出し動作において、選択ブロックＢＬＫに接続されない配線ＧＷＬに印加される電圧を供給する。ＣＧドライバ２７＿０〜２７＿２３、ＣＧＵドライバ２７＿２４、及びＵＣＧドライバ２７＿２５の詳細については、後述する。
ＳＧＤ＿ＳＥＬドライバ２７＿２６、ＳＧＤ＿ＵＳＥＬドライバ２７＿２７、ＳＧＳ＿ＳＥＬドライバ２７＿２８、ＳＧＳ＿ＵＳＥＬドライバ２７＿２９、及びＵＳＧドライバ２７＿３０はそれぞれ、配線ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＳＥＬ、ＳＧＳ＿ＵＳＥＬ、及びＵＳＧを介して選択ゲート線選択回路２８＿４と接続される。
ＳＧＤ＿ＳＥＬドライバ２７＿２６は、例えば、読出し動作において、選択ブロックＢＬＫに接続される配線ＧＳＧＤ０〜ＧＳＧＤ３のうち、選択ストリングユニットＳＵに対応する配線（配線ＧＳＧＤ０〜ＧＳＧＤ３のうちの１つ）に印加される電圧を供給する。ＳＧＤ＿ＵＳＥＬドライバ２７＿２７は、例えば、読出し動作において、選択ブロックＢＬＫに接続される配線ＧＳＧＤ０〜ＧＳＧＤ３のうち、ＳＧＤ＿ＳＥＬドライバ２７＿２８から電圧を供給されない配線（ＧＳＧＤ０〜ＧＳＧＤ３のうちの３つ）に印加される電圧を供給する。ＳＧＳ＿ＳＥＬドライバ２７＿２８は、例えば、読出し動作において、選択ブロックＢＬＫに接続される配線ＧＳＧＳに印加される電圧を供給する。ＳＧＳ＿ＵＳＥＬドライバ２７＿２９は、例えば、読出し動作において、選択ブロックＢＬＫに接続されない配線ＧＳＧＳに印加される電圧を供給する。ＵＳＧドライバ２７＿３０は、例えば、読出し動作において、選択ブロックＢＬＫに接続されない配線ＧＳＧＤ０〜ＧＳＧＤ３に印加される電圧を供給する。
電圧生成回路２６は、例えば、読出し動作において、ワード線ＷＬに必要な電圧として電圧ＶＲＥＡＤ及びＶＣＧＲＶ等を生成する。生成された電圧ＶＲＥＡＤ及びＶＣＧＲＶは、例えば、ドライバセット２７を介して各種配線ＣＧ０〜ＣＧ２３、ＣＧＵ、及びＵＣＧに転送される。また、例えば、電圧生成回路２６は、読出し動作において、選択ゲート線ＳＧＤ及びＳＧＳに必要な電圧を生成し、ドライバセット２７を介して各種配線ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＳＥＬ、ＳＧＳ＿ＵＳＥＬ、及びＵＳＧに転送する。
なお、電圧ＶＲＥＡＤは、読み出し動作において非選択ワード線ＷＬに印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオン状態にする電圧であり、例えば、８．０Ｖである。電圧ＶＣＧＲＶは、電圧ＶＲＥＡＤより小さく、読み出し動作時において選択ワード線ＷＬに印加される複数の大きさの電圧の総称である。当該複数の大きさの電圧の各々は、保持データに対応し、当該保持データに応じてメモリセルトランジスタＭＴをオン状態にする。
１．１．５．２ 転送スイッチ群の構成について
次に、第１実施形態に係るロウデコーダ内に設けられる転送スイッチ群の構成について、図６を用いて説明する。図６は、第１実施形態に係る半導体記憶装置の転送スイッチ群及びブロックデコーダ群の構成を説明するための回路図である。
図６に示すように、ブロックデコーダ群２８＿２は、例えば、４個のブロックデコーダ（２８＿２Ａ、２８＿２Ｂ、２８＿２Ｃ、及び２８＿２Ｄ）を含む。
転送スイッチ群２８＿０は、複数の転送トランジスタ群ＴＴｒ０、ＴＴｒ１、ＴＴｒ２、及びＴＴｒ３を含む。転送トランジスタ群ＴＴｒ０〜ＴＴｒ３はそれぞれ、ブロックＢＬＫ０〜ＢＬＫ３に対応して設けられる。より具体的には、転送トランジスタ群ＴＴｒ０は、転送トランジスタＴＴｒ０＿Ｗ０〜ＴＴｒ０＿Ｗ９５、ＴＴｒ０＿Ｄ０〜ＴＴｒ０＿Ｄ３、及びＴＴｒ０＿Ｓ０を含む。転送トランジスタ群ＴＴｒ１は、転送トランジスタＴＴｒ１＿Ｗ０〜ＴＴｒ１＿Ｗ９５、ＴＴｒ１＿Ｄ０〜ＴＴｒ１＿Ｄ３、及びＴＴｒ１＿Ｓ０を含む。
また、転送スイッチ群２８＿１は、複数の転送トランジスタ群ＴＴｒ４、ＴＴｒ５、ＴＴｒ６、及びＴＴｒ７を含む。転送トランジスタ群ＴＴｒ４〜ＴＴｒ７はそれぞれ、ブロックＢＬＫ４〜ＢＬＫ７に対応して設けられる。より具体的には、転送トランジスタ群ＴＴｒ４は、転送トランジスタＴＴｒ４＿Ｗ０〜ＴＴｒ４＿Ｗ９５、ＴＴｒ４＿Ｄ０〜ＴＴｒ４＿Ｄ３、及びＴＴｒ４＿Ｓ０を含む。転送トランジスタ群ＴＴｒ５は、転送トランジスタＴＴｒ５＿Ｗ０〜ＴＴｒ５＿Ｗ９５、ＴＴｒ５＿Ｄ０〜ＴＴｒ５＿Ｄ３、及びＴＴｒ５＿Ｓ０を含む。
なお、図６では省略されているが、転送トランジスタ群ＴＴｒ２、ＴＴｒ３、ＴＴｒ６及びＴＴｒ７は、転送トランジスタ群ＴＴｒ０、ＴＴｒ１、ＴＴｒ４、及びＴＴｒ５と同様の構成を有している。
転送トランジスタ群ＴＴｒ０及びＴＴｒ４のゲートは、ブロックデコーダ２８＿２Ａに共通接続され、転送トランジスタ群ＴＴｒ１及びＴＴｒ５のゲートは、ブロックデコーダ２８＿２Ｂに共通接続される。同様に、転送トランジスタ群ＴＴｒ２及びＴＴｒ６のゲートは、ブロックデコーダ２８＿２Ｃに共通接続され、転送トランジスタ群ＴＴｒ３及びＴＴｒ７のゲートは、ブロックデコーダ２８＿２Ｄに共通接続される。
ブロックデコーダ２８＿２Ａ〜２８＿２Ｄの各々は、アドレス情報（例えば、ブロックアドレスＢＬＫＡＤＤ）をデコードする。そして、ブロックデコーダ２８＿２Ａ〜２８＿２Ｄの各々は、デコード結果に応じて、対応する転送トランジスタのオン／オフ状態を制御し、配線ＧＷＬ０〜ＧＷＬ９５、ＧＳＧＤ０〜ＧＳＧＤ３、及びＧＳＧＳと、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ９５、並びに選択ゲート線ＳＧＤ０〜ＳＧＤ３及びＳＧＳとを電気的に接続する。
より具体的には、ブロックデコーダ２８＿２Ａは、ブロックＢＬＫ０が選択された場合、転送トランジスタ群ＴＴｒ０をオン状態にすると共に、転送トランジスタ群ＴＴｒ４をオン状態にする。このため、結果的に、ブロックＢＬＫ０と共にブロックＢＬＫ４も同時に選択される。なお、この場合、他のブロックデコーダ２８＿２Ｂ、２８＿２Ｃ、及び２８＿２Ｄは、転送トランジスタ群ＴＴｒ１〜ＴＴｒ３、及びＴＴｒ５〜ＴＴｒ７をオフ状態にする。
１．１．５．３ ワード線選択回路の構成について
次に、第１実施形態に係るロウデコーダ内に設けられるワード線選択回路の構成について、図７を用いて説明する。
図７は、第１実施形態に係る半導体記憶装置のワード線選択回路の構成を説明するためのブロック図である。図７に示すように、ワード線選択回路２８＿３は、ゾーン選択回路２８０、並びにチャンク選択回路２８１及び２８２を含む。
ゾーン選択回路２８０は、配線ＣＧ＜２３：０＞及び配線ＣＧＵに接続された複数の入力端（図７の例では、２５個の入力端）と、複数の出力端（図７の例では、９６個の出力端）と、を含む。複数の出力端はそれぞれ、ノードＺｏｕｔ（ＺｏｕｔＡ＜２３：０＞、ＺｏｕｔＢ＜２３：０＞、…、ＺｏｕｔＤ＜２３：０＞）に接続され、配線ＣＧ＜２３：０＞又は配線ＣＧＵのいずれかの電圧を出力する。
また、ゾーン選択回路２８０は、複数のゾーン選択部（図７の例では、４個のゾーン選択部２８０Ａ、２８０Ｂ、…、２８０Ｄ）を含む。ゾーン選択部２８０Ａ〜２８０Ｄの各々は、配線ＣＧ＜２３：０＞及び配線ＣＧＵに接続された２５個の入力端と、ノードＺｏｕｔＡ＜２３：０＞〜ＺｏｕｔＤ＜２３：０＞にそれぞれ接続された２４個の出力端と、を含む。ゾーン選択部２８０Ａ〜２８０Ｄはそれぞれ、ゾーンＺｎ０〜Ｚｎ７、ゾーンＺｎ８〜Ｚｎ１５、ゾーンＺｎ１６〜Ｚｎ２３、及びゾーンＺｎ２４〜Ｚｎ３１に対応し、各々が対応するゾーンＺｎを選択する。
ゾーン選択回路２８０は、選択ワード線ＷＬを含む連続する８つのゾーンＺｎを選択する。より具体的には、例えば、ワード線ＷＬ１０が選択された場合、ワード線ＷＬはゾーンＺｎ３に含まれる。この場合、ゾーン選択回路２８０は、ゾーンＺｎ３を含む連続する８つの選択ゾーンＺｎ（例えば、ゾーンＺｎ０〜Ｚｎ７）に対応するノードＺｏｕｔを介して、チャンク選択回路２８１及び２８２に配線ＣＧ＜２３：０＞の電圧を出力する。また、ゾーン選択回路２８０は、非選択ゾーンＺｎ（例えば、ゾーンＺｎ８〜Ｚｎ３１）に対応するノードＺｏｕｔを介して、チャンク選択回路２８１及び２８２に配線ＣＧＵの電圧を出力する。
チャンク選択回路２８１及び２８２は、ゾーン選択回路２８０の複数の出力端、及び配線ＵＣＧに接続された複数の入力端（図７の例では、９７個の入力端）と、配線ＧＷＬ０〜ＧＷＬ９５に接続された複数の出力端（図７の例では、９６個の出力端）と、を含む。より具体的には、チャンク選択回路２８１の出力端は、チャンクＣＮＫ０の配線群ＣＧＩ０に対応する配線ＧＷＬ０〜ＧＷＬ９５に接続され、チャンク選択回路２８２の出力端は、チャンクＣＮＫ１の配線群ＣＧＩ１に対応する配線ＧＷＬ０〜ＧＬＷ９５に接続される。チャンク選択回路２８１及び２８２の各々の出力端は、配線ＣＧ＜２３：０＞、配線ＣＧＵ又はＵＣＧのいずれかの電圧を出力する。
チャンク選択回路２８１は、複数のチャンク選択部（図７の例では、４つのチャンク選択部２８１Ａ、２８１Ｂ、…、２８１Ｄ）を含む。チャンク選択部２８１Ａ〜２８１Ｄは、それぞれノードＺｏｕｔＡ＜２３：０＞〜ＺｏｕｔＤ＜２３：０＞に接続された入力端と、配線ＵＣＧに接続された入力端と、の合計２５個の入力端を含む。また、チャンク選択部２８１Ａ〜２８１Ｄはそれぞれ、配線群ＣＧＩ０に対応する配線ＧＷＬ０〜ＧＷＬ２３、ＧＷＬ２４〜ＧＷＬ４７、…ＧＷＬ７２〜ＧＷＬ９５に接続された２４個の出力端を含む。
チャンク選択回路２８２は、複数のチャンク選択部（図７の例では、４つのチャンク選択部２８２Ａ、２８２Ｂ、…、２８２Ｄ）を含む。チャンク選択部２８２Ａ〜２８２Ｄは、それぞれノードＺｏｕｔＡ＜２３：０＞〜ＺｏｕｔＤ＜２３：０＞に接続された入力端と、配線ＵＣＧに接続された入力端と、の合計２５個の入力端を含む。また、チャンク選択部２８２Ａ〜２８２Ｄはそれぞれ、配線群ＣＧＩ１に対応する配線ＧＷＬ０〜ＧＷＬ２３、ＧＷＬ２４〜ＧＷＬ４７、…ＧＷＬ７２〜ＧＷＬ９５に接続された２４個の出力端を含む。
また、チャンク選択回路２８１及び２８２は、選択ブロックＢＬＫに接続されたチャンクＣＮＫを選択する。より具体的には、例えば、チャンクＣＮＫ０に接続されたブロックＢＬＫであるブロックＢＬＫ３が選択された場合、配線群ＣＧＩ０に対応するチャンクＣＮＫ０が選択チャンクＣＮＫとなり、配線群ＣＧＩ１に対応するチャンクＣＮＫ１は非選択チャンクＣＮＫとなる。この場合、チャンク選択回路２８１は配線群ＣＧＩ０にノードＺｏｕｔの電圧を出力し、チャンク選択回路２８２は配線群ＣＧＩ１に配線ＵＣＧの電圧を出力する。
１．１．５．４ ゾーン選択部及びチャンク選択部の構成について
次に、第１実施形態に係るワード線選択回路のゾーン選択回路内に設けられるゾーン選択部、及びチャンク選択回路内に設けられるチャンク選択部の構成について、図８を用いて説明する。
図８は、第１実施形態に係る半導体記憶装置のゾーン選択部及びチャンク選択部の構成を説明するためのブロック図である。図８では、ゾーン選択部及びチャンク選択部の一例として、ゾーン選択部２８０Ａ及びチャンク選択部２８１Ａが示される。
なお、図７において示されたゾーン選択部２８０Ｂ〜２８０Ｄは、ゾーン選択部２８０Ａと同様の構成を有しているため、その説明を省略する。また、図７において示されたチャンク選択部２８１Ｂ〜２８１Ｄ、及び２８２Ａ〜２８２Ｄは、チャンク選択部２８１Ａと同様の構成を有しているため、その説明を省略する。
図８に示すように、ゾーン選択部２８０Ａは、複数のスイッチ回路（図８の例では、８個のスイッチ回路２８０Ａ＿０〜２８０Ａ＿７）を含む。スイッチ回路２８０Ａ＿０〜２８０Ａ＿７の各々は、配線ＣＧＵに接続された入力端を含む。また、スイッチ回路２８０Ａ＿０〜２８０Ａ＿７はそれぞれ、配線ＣＧ＜２：０＞、ＣＧ＜５：３＞、ＣＧ＜８：６＞、ＣＧ＜１１：９＞、ＣＧ＜１４：１２＞、ＣＧ＜１７：１５＞、ＣＧ＜２０：１８＞、及びＣＧ＜２３：２１＞に接続された入力端と、ノードＺｏｕｔＡ＜２：０＞、ＺｏｕｔＡ＜５：３＞、ＺｏｕｔＡ＜８：６＞、ＺｏｕｔＡ＜１１：９＞、ＺｏｕｔＡ＜１４：１２＞、ＺｏｕｔＡ＜１７：１５＞、ＺｏｕｔＡ＜２０：１８＞、及びＺｏｕｔＡ＜２３：２１＞に接続された出力端と、を更に含む。
スイッチ回路２８０Ａ＿０〜２８０Ａ＿７はそれぞれ、ゾーンＺｎ０〜Ｚｎ７に対応する。つまり、スイッチ回路２８０Ａ＿０〜２８０Ａ＿７はそれぞれ、各々に対応するゾーンＺｎに選択ワード線ＷＬが含まれる場合には、配線ＣＧ＜２：０＞、ＣＧ＜５：３＞、ＣＧ＜８：６＞、ＣＧ＜１１：９＞、ＣＧ＜１４：１２＞、ＣＧ＜１７：１５＞、ＣＧ＜２０：１８＞、及びＣＧ＜２３：２１＞の電圧を出力する。また、スイッチ回路２８０Ａ＿０〜２８０Ａ＿７は、各々に対応するゾーンＺｎに選択ワード線ＷＬが含まれない場合には、配線ＣＧＵの電圧を出力する。
チャンク選択部２８１Ａは、複数のスイッチ回路（図８の例では、８個のスイッチ回路２８１Ａ＿０〜２８１Ａ＿７）を含む。スイッチ回路２８１Ａ＿０〜２８１Ａ＿７の各々は、配線ＵＣＧに接続された入力端を含む。また、スイッチ回路２８１Ａ＿０〜２８１Ａ＿７はそれぞれ、ノードＺｏｕｔＡ＜２：０＞、ＺｏｕｔＡ＜５：３＞、ＺｏｕｔＡ＜８：６＞、ＺｏｕｔＡ＜１１：９＞、ＺｏｕｔＡ＜１４：１２＞、ＺｏｕｔＡ＜１７：１５＞、ＺｏｕｔＡ＜２０：１８＞、及びＺｏｕｔＡ＜２３：２１＞に接続された入力端と、配線ＧＷＬ０〜ＧＷＬ２、ＧＷＬ３〜ＧＷＬ５、ＧＷＬ６〜ＧＷＬ８、ＧＷＬ９〜ＧＷＬ１１、ＧＷＬ１２〜ＧＷＬ１４、ＧＷＬ１５〜ＧＷＬ１７、ＧＷＬ１８〜ＧＷＬ２０、及びＧＷＬ２１〜ＧＷＬ２３に接続された出力端と、を更に含む。
スイッチ回路２８１Ａ＿０〜２８１Ａ＿７はそれぞれ、チャンクＣＮＫ０が選択された場合には、ノードＺｏｕｔＡ＜２：０＞、ＺｏｕｔＡ＜５：３＞、ＺｏｕｔＡ＜８：６＞、ＺｏｕｔＡ＜１１：９＞、ＺｏｕｔＡ＜１４：１２＞、ＺｏｕｔＡ＜１７：１５＞、ＺｏｕｔＡ＜２０：１８＞、及びＺｏｕｔＡ＜２３：２１＞の電圧を出力する。また、スイッチ回路２８１Ａ＿０〜２８１Ａ＿７は、チャンクＣＮＫ０が非選択の場合には、配線ＵＣＧの電圧を出力する。
図９は、第１実施形態に係るゾーン選択部内に設けられるスイッチ回路の構成を説明するための回路図である。図９では、ゾーン選択部２８０Ａ内のスイッチ回路の一例として、スイッチ回路２８０Ａ＿０が示される。なお、図８において示されたスイッチ回路２８０Ａ＿１〜２８０Ａ＿７は、スイッチ回路２８０Ａ＿０と同様の構成を有しているため、その説明を省略する。
図９に示すように、スイッチ回路２８０Ａ＿０は、ゾーン選択用トランジスタＺＴｒ０〜ＺＴｒ５を含む。
ゾーン選択用トランジスタＺＴｒ０〜ＺＴｒ２はそれぞれ、配線ＣＧ＜０＞〜ＣＧ＜２＞に接続された第１端と、ノードＺｏｕｔＡ＜０＞〜ＺｏｕｔＡ＜２＞に接続された第２端と、信号ＳＷ１が供給されるゲートと、を含む。
ゾーン選択用トランジスタＺＴｒ３〜ＺＴｒ５は、配線ＣＧＵに接続された第１端と、ノードＺｏｕｔＡ＜０＞〜ＺｏｕｔＡ＜２＞にそれぞれ接続された第２端と、信号ＳＷ２が供給されるゲートと、を含む。
信号ＳＷ１及びＳＷ２は、互いに異なる論理レベルを有する信号であり、ゾーン選択用トランジスタＺＴｒ０〜ＺＴｒ５を、“Ｈ”レベルの場合にオン状態にし、“Ｌ”レベルの場合にオフ状態にする。つまり、信号ＳＷ１及びＳＷ２はそれぞれ、選択ワード線ＷＬが対応するゾーンＺｎ（図９の例では、ゾーンＺｎ０）に含まれる場合には“Ｈ”レベル、及び“Ｌ”レベルを出力し、選択ワード線ＷＬが対応するゾーンＺｎに含まれない場合には“Ｌ”、及び“Ｈ”レベルを出力する。
図１０は、第１実施形態に係るチャンク選択部のスイッチ回路の構成を説明するための回路図である。図１０では、チャンク選択部２８１Ａ内のスイッチ回路の一例として、スイッチ回路２８１Ａ＿０が示される。なお、図８において示されたスイッチ回路２８１Ａ＿１〜２８１Ａ＿７は、スイッチ回路２８１Ａ＿０と同様の構成を有しているため、その説明を省略する。
図１０に示すように、スイッチ回路２８１Ａ＿０は、チャンク選択用トランジスタＣＴｒ１〜ＣＴｒ５を含む。
チャンク選択用トランジスタＣＴｒ０〜ＣＴｒ２はそれぞれ、ノードＺｏｕｔＡ＜０＞〜ＺｏｕｔＡ＜２＞に接続された第１端と、配線ＧＷＬ０〜ＧＷＬ２に接続された第２端と、信号ＳＷ３が供給されるゲートと、を含む。
チャンク選択用トランジスタＣＴｒ３〜ＣＴｒ５はそれぞれ、配線ＵＣＧに接続された第１端と、配線ＧＷＬ０〜ＧＷＬ２に接続された第２端と、信号ＳＷ４が供給されるゲートと、を含む。
信号ＳＷ３及びＳＷ４は、互いに異なる論理レベルを有する信号であり、チャンク選択用トランジスタＣＴｒ０〜ＣＴｒ５を、“Ｈ”レベルの場合にオン状態にし、“Ｌ”レベルの場合にオフ状態にする。つまり、信号ＳＷ３及びＳＷ４はそれぞれ、対応するチャンクＣＮＫ（図１０の例では、チャンクＣＮＫ０）が選択された場合には“Ｈ”レベル、及び“Ｌ”レベルを出力し、対応するチャンクＣＮＫが非選択の場合には“Ｌ”レベル、及び“Ｈ”レベルを出力する。
１．１．５．５ ドライバセットの構成について
次に、第１実施形態に係る半導体記憶装置のドライバセットの構成の詳細について説明する。図１１は、第１実施形態に係る半導体記憶装置のドライバセットの構成を説明するための回路図である。図１１では、図５に示した各種ドライバのうち、ＣＧドライバ２７＿０、ＣＧＵドライバ２７＿２４、及びＵＣＧドライバ２７＿２５の構成の一例が示される。なお、ＣＧドライバ２７＿１〜２７＿２３の構成は、ＣＧドライバ２７＿０の構成と同様のため、その説明を省略する。
図１１に示すように、電圧生成回路２６は、読出し動作の際に用いられる昇圧回路２６１及び２６２を含む。昇圧回路２６１及び２６２は、それぞれ電圧ＶＣＧＲＶ及びＶＲＥＡＤを生成し、ドライバセット２７に供給する。なお、電圧生成回路２６は、図示しない昇圧回路を更に含んでいてもよく、当該図示しない昇圧回路を用いて、電圧ＶＣＧＲＶ及びＶＲＥＡＤ以外の電圧を生成し、ドライバセット２７に供給してもよい。
ＣＧドライバ２７＿０は、電圧生成回路２６において生成された電圧ＶＣＧＲＶ及びＶＲＥＡＤのいずれか１つを選択し、配線ＣＧ＜０＞に転送する。具体的には、例えば、ＣＧドライバ２７＿０は、電源選択用トランジスタＶＴｒ０及びＶＴｒ１を含む。電源選択用トランジスタＶＴｒ０は、昇圧回路２６１の出力端に接続された第１端と、配線ＣＧ＜０＞に接続された第２端と、信号ＳＣＧ１が供給されるゲートと、を含む。電源選択用トランジスタＶＴｒ１は、昇圧回路２６２の出力端に接続された第１端と、配線ＣＧ＜０＞に接続された第２端と、信号ＳＣＧ２が供給されるゲートと、を含む。
信号ＳＣＧ１及びＳＣＧ２は、例えば、いずれか１つが“Ｈ”レベルとなり、残りが“Ｌ”レベルとなる信号であり、電源選択用トランジスタＶＴｒ０及びＶＴｒ１を、“Ｈ”レベルの場合にオン状態にし、“Ｌ”レベルの場合にオフ状態にする。つまり、信号ＳＣＧ１は、配線ＣＧ＜０＞に電圧ＶＣＧＲＶを転送する場合には“Ｈ”レベルを出力し、電圧ＣＧＲＶを転送しない場合には“Ｌ”レベルを出力する。信号ＳＣＧ２は、配線ＣＧ＜０＞に電圧ＶＲＥＡＤを転送する場合には“Ｈ”レベルを出力し、電圧ＶＲＥＡＤを転送しない場合には“Ｌ”レベルを出力する。
ＣＧＵドライバ２７＿２４は、電圧生成回路２６において生成された電圧ＶＲＥＡＤを選択し、配線ＣＧＵに転送する。具体的には、例えば、ＣＧＵドライバ２７＿２４は、電源選択用トランジスタＶＴｒ２を含む。電源選択用トランジスタＶＴｒ２は、昇圧回路２６２の出力端に接続された第１端と、配線ＣＧＵに接続された第２端と、信号ＳＣＧＵが供給されるゲートと、を含む。
信号ＳＣＧＵは、例えば、電源選択用トランジスタＶＴｒ２を、“Ｈ”レベルの場合にオン状態にし、“Ｌ”レベルの場合にオフ状態にする。つまり、信号ＳＣＧＵは、配線ＣＧＵに電圧ＶＲＥＡＤを転送する場合には“Ｈ”レベルを出力し、電圧ＶＲＥＡＤを転送しない場合には“Ｌ”レベルを出力する。
ＵＣＧドライバ２７＿２５は、電圧生成回路２６において生成された電圧ＶＲＥＡＤ、及び外部から供給される電圧ＶＣＣのいずれか１つを選択し、配線ＵＣＧに転送する。具体的には、例えば、ＵＣＧドライバ２７＿２５は、電源選択用トランジスタＶＴｒ３及びＶＴｒ４を含む。電源選択用トランジスタＶＴｒ３は、昇圧回路２６２の出力端に接続された第１端と、配線ＵＣＧに接続された第２端と、信号ＳＵＣＧ１が供給されるゲートと、を含む。電源選択用トランジスタＶＴｒ４は、電圧ＶＣＣに接続された第１端と、配線ＵＣＧに接続された第２端と、信号ＳＵＣＧ２が供給されるゲートと、を含む。電圧ＶＣＣは、半導体記憶装置２０の外部から供給される外部電源である。電圧ＶＣＣは、読出し動作の際にワード線ＷＬに印加されてもメモリセルトランジスタＭＴに影響を与えない程度の大きさを有し、例えば電圧ＶＲＥＡＤより小さい。より具体的には、例えば、電圧ＶＣＣは、３．３Ｖである。
信号ＳＵＣＧ１及びＳＵＣＧ２は、例えば、いずれか１つが“Ｈ”レベルとなり、残りが“Ｌ”レベルとなる信号であり、電源選択用トランジスタＶＴｒ３及びＶＴｒ４を、“Ｈ”レベルの場合にオン状態にし、“Ｌ”レベルの場合にオフ状態にする。つまり、信号ＳＵＣＧ１は、配線ＵＣＧに電圧ＶＣＣを転送する場合には“Ｈ”レベルを出力し、電圧ＶＣＣを転送しない場合には“Ｌ”レベルを出力する。信号ＳＵＣＧ２は、配線ＵＣＧに電圧ＶＲＥＡＤを転送する場合には“Ｈ”レベルを出力し、配線ＵＣＧに電圧ＶＲＥＡＤを転送しない場合には“Ｌ”レベルを出力する。
なお、ＣＧドライバ２７＿０、ＣＧＵドライバ２７＿２４、及びＵＣＧドライバ２７＿２５は、電圧ＶＣＧＲＶ、ＶＲＥＡＤ、及びＶＣＣ以外の他の電圧を転送可能な図示しない電源選択用トランジスタを更に含んでいてもよい。いずれにしても、ＣＧドライバ２７＿０、ＣＧＵドライバ２７＿２４、及びＵＣＧドライバ２７＿２５はそれぞれ、内部の電源選択用トランジスタＶＴｒのいずれか１つをオン状態にすることによって、配線ＣＧ＜０＞、ＣＧＵ、及びＵＣＧに特定の電圧を転送することが出来る。
１．２ 動作について
次に、第１実施形態に係る半導体記憶装置の動作について説明する。
１．２．１ 読出し動作の概要について
まず、第１実施形態に係る半導体記憶装置において実行される読出し動作の概要について、図１２を用いて説明する。図１２では、読出し動作の開始タイミングが信号／ＲＢが“Ｌ”レベルとなった時点であるものとして、読出し動作が説明される。
図１２の例では、読出し動作は、４つ以上の期間（期間Ａ、期間Ｂ、期間Ｃ、期間Ｄ、…）に分類される。例えば、期間Ａは時刻Ｔ１０から時刻Ｔ２０まで、期間Ｂは時刻Ｔ２０から時刻Ｔ３０まで、期間Ｃは時刻Ｔ３０から時刻Ｔ４０まで、期間Ｄは時刻Ｔ４０以降の期間である。
図１２に示すように、時刻Ｔ１０において、ロジック制御回路２３は、コントローラ１０からの読出しコマンドに応じて、“Ｌ”レベルの信号／ＲＢをコントローラ１０に通知する。これにより、半導体記憶装置２０内において、読出し動作が開始する。
期間Ａにおいて、シーケンサ２５は、読出し動作に必要な設定の初期化を行う。
時刻Ｔ２０において、初期設定が終了したことに伴い、読出し動作は、期間Ａから期間Ｂに移行する。期間Ｂにおいて、シーケンサ２５は、コントローラ１０から受けたアドレスＡＤＤに基づき、ロウデコーダ２８にブロックアドレスＢＬＫＡＤＤ等を確定させる。つまり、期間Ｂにわたり、いずれのブロックＢＬＫが選択されるかは、まだ確定していない。
また、シーケンサ２５は、読出し動作に必要な高電圧（例えば、電圧ＶＲＥＡＤ）の生成を電圧生成回路２６に指示する。これに伴い、時刻Ｔ２０において、昇圧回路２６２は、電圧ＶＲＥＡＤへの昇圧を開始する。
なお、期間Ｂにわたり、シーケンサ２５は、昇圧回路２６２と、配線ＵＣＧとを、ＵＣＧドライバ２７＿２５を介して電気的に接続する。また、シーケンサ２５は、配線ＵＣＧと、配線群ＣＧＩ０及びＣＧＩ１内の全ての配線ＧＷＬとを、チャンク選択回路２８１及び２８２を介して電気的に接続する。このため、全ての配線ＧＷＬは、昇圧回路２６２の昇圧に応じて、電圧ＶＲＥＡＤまで充電される。
時刻Ｔ３０において、ブロックアドレスＢＬＫＡＤＤが確定したことに伴い、読出し動作は、期間Ｂから期間Ｃに移行する。期間Ｃにおいて、シーケンサ２５は、読出し動作に必要なクロックの準備を開始する。期間Ｃにおいて、シーケンサ２５は、期間Ｂから引き続き、全ての配線ＧＷＬに対する電圧ＶＲＥＡＤへの充電を継続してもよい。
時刻Ｔ４０において、クロックの準備が終了したことに伴い、読出し動作は、期間Ｃから期間Ｄに移行する。期間Ｄにおいて、シーケンサ２５は、読出し動作に必要な低電圧（例えば、電圧ＶＣＧＲＶ）の生成を電圧生成回路２６に指示する。これに伴い、時刻Ｔ４０において、昇圧回路２６１は、電圧ＶＣＧＲＶの昇圧を開始する。上述の通り、電圧ＶＣＧＲＶは、電圧ＶＲＥＡＤより小さい。このため、昇圧回路２６１による電圧ＶＣＧＲＶへの昇圧は、昇圧回路２６２による電圧ＶＲＥＡＤへの昇圧よりも、速やかに完了する。なお、上述の通り、昇圧回路２６２は、時刻Ｔ４０に先立ち、時刻Ｔ２０から充電を開始している。このため、時刻Ｔ４０において、昇圧回路２６２による全ての配線ＧＷＬの電圧ＶＲＥＡＤへの昇圧は、既に完了しているか、又はほぼ完了している。
なお、時刻Ｔ４０ではブロックアドレスＢＬＫＡＤＤが確定しているため、選択ブロックＢＬＫ及び選択ワード線ＷＬを指定可能となる。このため、シーケンサ２５は、昇圧回路２６１と、配線ＣＧ＜２３：０＞及びＣＧＵとを、ＣＧドライバ２７＿０〜２７＿２３及びＣＧＵドライバ２７＿２４を介して電気的に接続する。また、シーケンサ２５は、配線ＣＧ＜２３：０＞及びＣＧＵと、選択チャンクＣＮＫに対応する配線群ＣＧＩとを、ゾーン選択回路２８０、及びチャンク選択回路２８１又は２８２を介して電気的に接続する。また、シーケンサ２５は、選択チャンクＣＮＫに対応する配線群ＣＧＩと、選択ブロックＢＬＫ内のワード線ＷＬとを、対応するブロックデコーダを介して電気的に接続する。したがって、選択ブロックＢＬＫ内のワード線ＷＬが、読出しに必要な電圧まで充電され、データの読出しが実行される。
以上で、データの読出し動作が終了する。
１．２．２ タイミングチャートについて
次に、第１実施形態に係る半導体記憶装置において実行される読出し動作のタイミングチャートについて、図１３を用いて説明する。図１３では、読出し動作の時刻Ｔ２０以降における、昇圧回路２６２及び配線ＧＷＬの電圧の変化が示される。また、図１３では、配線ＧＷＬは、選択ブロックＢＬＫに接続された配線ＧＷＬのうち選択ワード線ＷＬに対応する配線ＧＷＬ（以下、「選択ブロックＢＬＫに接続された選択配線ＧＷＬ」と言う。）と、選択ブロックＢＬＫに接続された配線ＧＷＬのうち非選択ワード線ＷＬに対応する配線ＧＷＬ（以下、「選択ブロックＢＬＫに接続された非選択配線ＧＷＬと言う。）と、選択ブロックＢＬＫに接続された配線ＧＷＬ以外の配線ＧＷＬ（以下、「他の配線ＧＷＬ」と言う。）と、の３種類に分けて示される。また、これら３種類を全て含む場合、「全ての配線ＧＷＬ」と言う。
図１３に示すように、時刻Ｔ２０において、昇圧回路２６２は、電圧ＶＳＳ（例えば、０Ｖ）から電圧ＶＲＥＡＤへの昇圧を開始する。
上述の通り、時刻Ｔ２０において、いずれのブロックＢＬＫが選択ブロックＢＬＫであるかは確定していないので、配線群ＣＧＩ毎、又は配線ＧＷＬ毎に異なる電圧を転送することはできない。しかしながら、全ての配線群ＣＧＩの全ての配線ＧＷＬに同一の電圧を転送することはできる。このため、シーケンサ２５は、昇圧回路２６２と全ての配線ＧＷＬとの間を、ＵＣＧドライバ２７＿２５を介して電気的に接続する。これにより、全ての配線ＧＷＬは、昇圧回路２６２と実質的に同時に電圧ＶＲＥＡＤへ充電される。ここで、「実質的に同時」とは、昇圧回路２６２と配線ＧＷＬとの間の電圧の立ち上がりタイミングの差が数十ナノ秒（ｎｓ）以内であることを言う。当該電圧の立ち上がりタイミングの差は、ＵＣＧドライバ２７＿２５及びチャンク選択回路２８１等の、昇圧回路２６２と配線ＧＷＬとの間に存在する抵抗成分に起因する遅れを含む。
また、昇圧回路２６２は、全ての配線ＧＷＬと電気的に接続された状態で昇圧を開始するため、全ての配線ＧＷＬの電圧上昇の傾きは、昇圧回路２６２の電圧上昇の傾きと等しい。全ての配線ＧＷＬの電圧上昇の傾きは、転送スイッチ群２８＿０又は２８＿１を介してワード線ＷＬと更に電気的に接続された状態（すなわち、ワード線ＷＬ分の抵抗負荷がさらに加わった状態）で昇圧を開始した場合の電圧上昇の傾きと比べて急峻であり、より早く電圧ＶＲＥＡＤに到達し得る。
時刻Ｔ４０において、いずれのブロックＢＬＫが選択ブロックＢＬＫであるかが確定する。これに伴い、シーケンサ２５は、昇圧回路２６２と選択ブロックＢＬＫに接続された全ての配線ＧＷＬとの間を、ＣＧドライバ２７＿０〜２７＿２３及びＣＧＵドライバ２７＿２４を介して電気的に接続する。これにより、選択ブロックＢＬＫに接続された全ての配線ＧＷＬに引き続き電圧ＶＲＥＡＤが転送される。一方、シーケンサ２５は、昇圧回路２６２と他の配線ＧＷＬとの間を電気的に切断し、他の配線ＧＷＬの電圧を電圧ＶＳＳに放電する。
時刻Ｔ４１において、シーケンサ２５は、昇圧回路２６２と選択ブロックＢＬＫに接続された選択配線ＧＷＬとの間を電気的に切断し、選択ブロックＢＬＫに接続された選択配線ＧＷＬの電圧を電圧ＶＳＳに放電する。
時刻Ｔ４２において、シーケンサ２５は、昇圧回路２６１と選択ブロックＢＬＫに接続された選択配線ＧＷＬとの間を、ＣＧドライバ２７＿０〜２７＿２３のいずれかを介して電気的に接続する。これにより、選択ブロックＢＬＫに接続された選択配線ＧＷＬは、電圧ＶＣＧＲＶに充電される。また、シーケンサ２５は、ＵＣＧドライバ２７＿２５を介して他の配線ＧＷＬを外部電源に電気的に接続する。これにより、他の配線ＧＷＬは、電圧ＶＣＣに充電される。
なお、時刻Ｔ４２の時点では、選択ブロックＢＬＫに接続された非選択配線ＧＷＬへの電圧ＶＲＥＡＤの充電が完了している。これにより、時刻Ｔ４２以降で、選択ブロックＢＬＫからのデータの読出しが速やかに実行される。
１．３ 本実施形態に係る効果
第１実施形態によれば、データの読出しに要する時間を短縮することができる。本効果につき、以下に説明する。
電圧ＶＲＥＡＤは、他の電圧ＶＣＲＶ等よりも大きな電圧値となる。また、選択ブロックＢＬＫに接続された非選択配線ＧＷＬは、９６本の配線ＧＷＬのうちの多くを占めるため、充電の際にかかる負荷も大きい。このため、電圧ＶＲＥＡＤへの充電は、他の電圧ＶＣＲＶ等への充電よりも長い時間を要する。
第１実施形態に係る半導体記憶装置は、読出し動作において、ブロックアドレス確定前の時刻Ｔ２０から、全ての配線群ＣＧＩの全ての配線ＧＷＬに電圧ＶＲＥＡＤの充電を開始する。これにより、ブロックアドレス確定後から電圧ＶＲＥＡＤを充電し始めるよりも早いタイミングで、電圧ＶＲＥＡＤに充電される予定の配線ＧＷＬに対して、電圧ＶＲＥＡＤの充電を開始することが出来る。このため、ブロックアドレス確定後の時刻Ｔ４２には電圧ＶＲＥＡＤへの充電を完了させることができ、速やかにデータの読出しを実行することが出来る。したがって、データの読出しに要する時間を短縮することが出来る。
また、昇圧回路２６２の昇圧タイミングと、配線群ＣＧＩの充電タイミングは、実質的に同時となる。これにより、配線群ＣＧＩの充電タイミングを可能な限り早めることができ、ひいては、データの読出しに要する時間を短縮することが出来る。
なお、配線群ＣＧＩは、ワード線ＷＬと電気的に切断された状態で電圧ＶＲＥＡＤに充電される。これにより、ワード線ＷＬと電気的に接続された状態で充電が実行される場合よりも、配線群ＣＧＩを充電する際の負荷を軽減することが出来る。このため、昇圧回路２６２の昇圧による電圧上昇の傾きと、配線群ＣＧＩの充電による電圧上昇の傾きとが、等しくなる。
また、配線群ＣＧＩの電圧ＶＲＥＡＤへの充電は、ＣＧドライバ２７＿０〜２７＿２３又はＣＧＵドライバ２７＿２４を経由する経路ではなく、ＵＣＧドライバ２７＿２５を経由する経路で実行される。
図１４は、比較例において実行される読出し動作の際の配線の充電経路を説明するための回路図である。図１５は、第１実施形態に係る半導体記憶装置において実行される読出し動作の際の配線の充電経路を説明するための回路図である。図１４及び図１５では、読出し動作の一例として、配線群ＣＧＩ０の配線ＧＷＬ０が選択ブロックＢＬＫに接続された非選択配線ＧＷＬとなる場合における、電圧ＶＲＥＡＤの充電又は転送する経路が模式的に示される。具体的には、図１４は、配線群ＣＧＩ０の配線ＧＷＬ０がＣＧドライバ２７＿０又はＣＧＵドライバ２７＿２４を経由して電圧ＶＲＥＡＤに充電される場合の経路が示される。図１５は、配線群ＣＧＩ０の配線ＧＷＬ０がＵＣＧドライバ２７＿２５を経由して電圧ＶＲＥＡＤに充電される場合の経路が示される。
図１４に示すように、配線群ＣＧＩ０の配線ＧＷＬ０に電圧ＶＲＥＡＤを転送する場合、ＣＧドライバ２７＿０又はＣＧＵドライバ２７＿２４を介する経路は、電源転送用トランジスタＶＴｒ１又はＶＴｒ２、ゾーン選択用トランジスタＺＴｒ０又はＶＴｒ３、及びチャンク選択用トランジスタＣＴｒ０の３つのスイッチ回路を経由して電圧ＶＲＥＡＤが転送される。
一方、図１５に示すように、ＵＣＧドライバ２７＿２５を介する経路は、電源転送用トランジスタＶＴｒ４、及びチャンク選択用トランジスタＣＴｒ３の２つのスイッチ回路を経由して電圧ＶＲＥＡＤが転送されることが出来る。このように、ＵＣＧドライバ２７＿２５を経由する経路は、ゾーン選択部２８０Ａ内のスイッチ回路２８０＿Ａ０を経由しないため、より少ない数のスイッチ回路を経由して、配線ＧＷＬ０を充電することが出来る。このため、充電の際の負荷をより小さくすることができ、ひいては、電圧ＶＲＥＡＤまで充電するために要する時間を短縮することが出来る。したがって、データの読出しに要する時間を短縮することが出来る。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置では、ブロックアドレス確定前に、全ての配線群ＣＧＩを電圧ＶＲＥＡＤに充電したのに対し、第２実施形態に係る半導体記憶装置では、ブロックアドレス確定前に、全ての配線群ＣＧＩを電圧ＶＲＥＡＤより低い電圧に充電するものである。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
２．１ ドライバセットの構成について
図１６は、第２実施形態に係る半導体記憶装置のドライバセットの構成を説明するための回路図である。図１６は、第１実施形態において説明した図１１に対応する。
図１６に示すように、電圧生成回路２６は、昇圧回路２６３を更に含む。昇圧回路２６３は、電圧ＶＸ２を生成し、ドライバセット２７に供給する。電圧ＶＸ２は、読出しの際にワード線ＷＬに印加されても、メモリセルトランジスタＭＴに影響を与えない程度の大きさを有し、電圧ＶＲＥＡＤより小さい。より具体的には、例えば、電圧ＶＸ２は、４．０Ｖである。
ＣＧドライバ２７＿０は、電圧生成回路２６において生成された電圧ＶＣＧＲＶ、ＶＲＥＡＤ、及びＶＸ２のいずれか１つを選択し、配線ＣＧ＜０＞に転送する。具体的には、例えば、ＣＧドライバ２７＿０は、電源選択用トランジスタＶＴｒ５を更に含む。電源選択用トランジスタＶＴｒ５は、昇圧回路２６３の出力端に接続された第１端と、配線ＣＧ＜０＞に接続された第２端と、信号ＳＣＧ３が供給されるゲートと、を含む。
信号ＳＣＧ１〜ＳＣＧ３は、例えば、いずれか１つが“Ｈ”レベルとなり、残りが“Ｌ”レベルとなる信号である。信号ＳＣＧ３は、電源選択用トランジスタＶＴｒ５を、“Ｈ”レベルの場合にオン状態にし、“Ｌ”レベルの場合にオフ状態にする。つまり、信号ＳＣＧ３は、配線ＣＧ＜０＞に電圧ＶＸ２を転送する場合には“Ｈ”レベルを出力し、電圧Ｘ２を転送しない場合には“Ｌ”レベルを出力する。
ＵＣＧドライバ２７＿２５は、電圧生成回路２６において生成された電圧ＶＲＥＡＤ及びＶＸ２、並びに電圧ＶＣＣのいずれか１つを選択し、配線ＵＣＧに転送する。具体的には、例えば、ＵＣＧドライバ２７＿２５は、電源選択用トランジスタＶＴｒ６を更に含む。電源選択用トランジスタＶＴｒ６は、昇圧回路２６３の出力端に接続された第１端と、配線ＵＣＧに接続された第２端と、信号ＳＵＣＧ３が供給されるゲートと、を含む。
信号ＳＵＣＧ１〜ＳＵＣＧ３は、例えば、いずれか１つが“Ｈ”レベルとなり、残りが“Ｌ”レベルとなる信号である。信号ＳＵＣＧ３は、配線ＵＣＧに電圧ＶＸ２を転送する場合には“Ｈ”レベルを出力し、電圧ＶＸ２を転送しない場合には“Ｌ”レベルを出力する。
２．２ 読出し動作について
次に、第２実施形態に係る半導体記憶装置の読出し動作について説明する。
図１７は、第２実施形態に係る半導体記憶装置において実行される読出し動作を説明するためのタイミングチャートである。図１７は、第１実施形態において説明した図１３に対応する。
図１７に示すように、時刻Ｔ２０において、昇圧回路２６２及び２６３はそれぞれ、電圧ＶＳＳ（例えば、０Ｖ）から電圧ＶＲＥＡＤ及びＶＸ２への昇圧を開始する。シーケンサ２５は、昇圧回路２６３と全ての配線ＧＷＬとの間を、ＵＣＧドライバ２７＿２５を介して電気的に接続する。これにより、全ての配線ＧＷＬは、電圧ＶＸ２に充電される。
時刻Ｔ４０において、シーケンサ２５は、昇圧回路２６３と選択ブロックＢＬＫに接続された選択配線ＧＷＬとの間を、ＣＧドライバ２７＿０〜２７＿２３のいずれかを介して電気的に接続する。これにより、選択ブロックＢＬＫに接続された選択配線ＧＷＬは、引き続き電圧ＶＸ２が転送される。また、シーケンサ２５は、昇圧回路２６２と選択ブロックＢＬＫに接続された非選択配線ＧＷＬとの間を、ＣＧドライバ２７＿０〜２７＿２３及びＣＧＵドライバ２７＿２４を介して電気的に接続する。これにより、選択ブロックＢＬＫに接続された非選択配線ＧＷＬは、電圧ＶＸ２から電圧ＶＲＥＡＤに更に充電される。一方、シーケンサ２５は、昇圧回路２６３と他の配線ＧＷＬとの間を電気的に切断し、他の配線ＧＷＬの電圧を電圧ＶＳＳに放電する。
時刻Ｔ４１において、シーケンサ２５は、昇圧回路２６３と選択ブロックＢＬＫに接続された選択配線ＧＷＬとの間を電気的に切断し、選択ブロックＢＬＫに接続された選択配線ＧＷＬの電圧を電圧ＶＳＳに放電する。
時刻Ｔ４２において、シーケンサ２５は、昇圧回路２６１と選択ブロックＢＬＫに接続された選択配線ＧＷＬとの間を、ＣＧドライバ２７＿０〜２７＿２３のいずれかを介して電気的に接続する。これにより、選択ブロックＢＬＫに接続された選択配線ＧＷＬは、電圧ＶＣＧＲＶに充電される。また、シーケンサ２５は、ＵＣＧドライバ２７＿２５を介して他の配線ＧＷＬを外部電源に電気的に接続する。これにより、他の配線ＧＷＬは、電圧ＶＣＣに充電される。
なお、時刻Ｔ４２の時点では、選択ブロックＢＬＫに接続された非選択配線ＧＷＬへの電圧ＶＲＥＡＤの充電が完了している。これにより、時刻Ｔ４２以降で、選択ブロックＢＬＫからのデータの読出しが速やかに実行される。
２．３ 本実施形態に係る効果
第２実施形態によれば、シーケンサ２５は、ブロックアドレス確定前において、昇圧回路２６３と全ての配線ＧＷＬとの間を、ＵＣＧドライバ２７＿２５を介して電気的に接続する。これにより、全ての配線ＧＷＬは、時刻Ｔ４０に至るまでに電圧ＶＸ２まで充電される。このため、ブロックアドレスが確定する時刻Ｔ４０以降において、選択ブロックＢＬＫに接続された非選択配線ＧＷＬを、電圧ＶＸ２と電圧ＶＲＥＡＤとの差分だけ充電すればよく、充電に要する時間を短縮できる。したがって、読出し動作に要する時間を短縮できる。また、全ての配線ＧＷＬの電圧を高電圧である電圧ＶＲＥＡＤまで充電することがないため、配線群ＣＧＩにかかる負荷を低減することが出来る。
２．４ 第１変形例
なお、第２実施形態では、時刻Ｔ４０から時刻Ｔ４１にかけて選択ブロックＢＬＫに接続された選択配線ＧＷＬに電圧ＶＸ２が印加される場合について説明したが、これに限られない。例えば、選択ブロックＢＬＫに接続された選択配線ＧＷＬには、電圧ＶＲＥＡＤが印加されてもよい。
図１８は、第２実施形態の第１変形例に係る半導体記憶装置における読出し動作を説明するためのタイミングチャートである。図１８は、第２実施形態において説明した図１７に対応し、時刻Ｔ４０から時刻Ｔ４１までの動作を除き、図１７と同様である。
図１８に示すように、時刻Ｔ４０において、シーケンサ２５は、昇圧回路２６２と選択ブロックＢＬＫに接続された選択配線ＧＷＬとの間を、ＣＧドライバ２７＿０〜２７＿２３のいずれかを介して電気的に接続する。これにより、選択ブロックＢＬＫに接続された選択配線ＧＷＬは、電圧ＶＸ２から電圧ＶＲＥＡＤに更に充電される。
以上のように動作することにより、選択ワード線ＷＬに電圧ＶＣＲＶが印加される前に、電圧ＶＸ２より高い電圧ＶＲＥＡＤを印加することができる。このため、より安定した読出し動作を実行することが出来る。
２．５ 第２変形例
なお、第２実施形態では、ブロックアドレス確定前に全ての配線ＧＷＬに電圧ＶＸ２が印加される場合について説明したが、これに限られない。例えば、全ての配線ＧＷＬには、ブロックアドレス確定前に外部電源から電圧ＶＣＣが印加されてもよい。
図１９は、第２実施形態の第２変形例に係る半導体記憶装置における読出し動作を説明するためのタイミングチャートである。図１９は、第２実施形態において説明した図１７に対応する。
図１９に示すように、時刻Ｔ２０において、昇圧回路２６２は、電圧ＶＳＳ（例えば、０Ｖ）から電圧ＶＲＥＡＤへの昇圧を開始する。
シーケンサ２５は、外部電源と全ての配線ＧＷＬとの間を、ＵＣＧドライバ２７＿２５を介して電気的に接続する。これにより、全ての配線ＧＷＬは、電圧ＶＣＣに充電される。
時刻Ｔ４０において、シーケンサ２５は、外部電源と選択ブロックＢＬＫに接続された選択配線ＧＷＬとの間を、ＣＧドライバ２７＿０〜２７＿２３のいずれかを介して電気的に接続する。これにより、選択ブロックＢＬＫに接続された選択配線ＧＷＬは、引き続き電圧ＶＣＣが転送される。また、シーケンサ２５は、昇圧回路２６２と選択ブロックＢＬＫに接続された非選択配線ＧＷＬとの間を、ＣＧドライバ２７＿０〜２７＿２３及びＣＧＵドライバ２７＿２４を介して電気的に接続する。これにより、選択ブロックＢＬＫに接続された非選択配線ＧＷＬは、電圧ＶＣＣから電圧ＶＲＥＡＤに更に充電される。一方、シーケンサ２５は、外部電源と他の配線ＧＷＬとの間を電気的に切断し、他の配線ＧＷＬの電圧を電圧ＶＳＳに放電する。
時刻Ｔ４１において、シーケンサ２５は、外部電源と選択ブロックＢＬＫに接続された選択配線ＧＷＬとの間を電気的に切断し、選択ブロックＢＬＫに接続された選択配線ＧＷＬの電圧を電圧ＶＳＳに放電する。
時刻Ｔ４２において、シーケンサ２５は、昇圧回路２６１と選択ブロックＢＬＫに接続された選択配線ＧＷＬとの間を、ＣＧドライバ２７＿０〜２７＿２３のいずれかを介して電気的に接続する。これにより、選択ブロックＢＬＫに接続された選択配線ＧＷＬは、電圧ＶＣＧＲＶに充電される。また、シーケンサ２５は、ＵＣＧドライバ２７＿２５を介して他の配線ＧＷＬを外部電源に電気的に接続する。これにより、他の配線ＧＷＬは、電圧ＶＣＣに充電される。
なお、時刻Ｔ４２の時点では、選択ブロックＢＬＫに接続された非選択配線ＧＷＬへの電圧ＶＲＥＡＤの充電が完了している。これにより、時刻Ｔ４２以降で、選択ブロックＢＬＫからのデータの読出しが速やかに実行される。
以上のように動作させることにより、例えば、配線ＧＷＬにリークが発生している場合に、配線ＧＷＬへ供給される電圧が変動することを抑制することが出来る。補足すると、配線ＧＷＬにリークが発生している状態で配線ＧＷＬに電圧ＶＸ２を転送すると、リークの影響を受け、配線ＧＷＬの電圧は、電圧ＶＸ２から大きく変動する可能性がある。また、電圧ＶＸ２は、半導体記憶装置２０内において他の多くの用途に用いられている。このため、電圧ＶＸ２の値が大きく変動することは、半導体記憶装置２０内の機器を正常に動作させる観点で好ましくない。一方、電圧ＶＣＣは、外部電源から供給されるため、配線ＧＷＬに発生したリークによる影響を受けても、ほとんど変化しない。このため、リークが半導体記憶装置２０内の他の機器に悪影響を及ぼすことを防止すると共に、配線ＧＷＬへの充電も確実に行うことが出来る。したがって、読出しに要する時間を短縮することが出来る。
３．その他
実施形態は、上述の各実施形態及び各変形例で述べた形態に限らず、種々の変形が可能である。上述の各実施形態及び各変形例では、選択ブロックＢＬＫに接続された非選択配線ＧＷＬに対応するワード線ＷＬ（非選択ワード線ＷＬ）には１種類の電圧ＶＲＥＡＤが転送される場合について説明したが、これに限られない。例えば、非選択ワード線ＷＬは、選択ワード線ＷＬよりも上層にあるか下層にあるか、に応じて、異なる電圧が供給されてもよい。この場合、ワード線選択回路２８＿３は、更なるスイッチ回路を経由する充電経路となり得る。しかしながら、上述の場合においても、ＵＣＧドライバ２７＿２５を経由する充電経路は、ＣＧドライバ２７＿０〜２７＿２３又はＣＧＵドライバ２７＿２４を介する充電経路よりも少ないスイッチ回路を経由すればよい。このため、上述の各実施形態及び各変形例と同様の効果を奏することが出来る。
また、上述の各実施形態及び各変形例では、ブロックアドレス確定前にＵＣＧドライバ２７＿２５を介して全ての配線ＧＷＬの充電を行う場合について説明したが、これに限られない。例えば、全ての配線ＧＷＬは、ブロックアドレス確定前に、ＣＧドライバ２７＿０〜２７＿２３及びＣＧＵドライバ２７＿２４を介して充電されてもよい。この場合、上述の通り、ＵＣＧドライバ２７＿２５を介する充電経路よりも経由するスイッチ回路の数が多くなるものの、電源転送用トランジスタＶＴｒ４を要しない。このため、より少ない素子数でドライバセット２７を構成することが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…半導体記憶装置、２１…メモリセルアレイ、２２…入出力回路、２３…ロジック制御回路、２４…レジスタ、２５…シーケンサ、２６…電圧生成回路、２７…ドライバセット、２７＿０〜２７＿２３…ＣＧドライバ、２７＿２４…ＣＧＵドライバ、２７＿２５…ＵＣＧドライバ、２７＿２６…ＳＧＤ＿ＳＥＬドライバ、２７＿２７…ＳＧＤ＿ＵＳＥＬドライバ、２７＿２８…ＳＧＳ＿ＳＥＬドライバ、２７＿２９…ＳＧＳ＿ＵＳＥＬドライバ、２７＿３０…ＵＳＧドライバ、２８…ロウデコーダ、２８＿０、２８＿１…転送スイッチ群、２８＿２…ブロックデコーダ群、２８＿２Ａ、２８＿２Ｂ、２８＿２Ｃ、２８＿２Ｄ…ブロックデコーダ、２８＿３…ワード線選択回路、２８＿４…選択ゲート線選択回路、２９…センスアンプモジュール、３０…半導体基板、３１〜３３、３８、４２、４４…配線層、３４…ブロック絶縁膜、３５…電荷蓄積層、３６…トンネル酸化膜、３７…半導体ピラー、４１、４３…コンタクトプラグ、３９…ｎ＋型不純物拡散領域、４０…ｐ＋型不純物拡散領域、２６１、２６２、２６３…昇圧回路、２８０…ゾーン選択回路、２８０Ａ〜２８０Ｄ…ゾーン選択部、２８１、２８２…チャンク選択回路、２８１Ａ〜２８１Ｄ、２８２Ａ〜２８２Ｄ…チャンク選択部、２８０Ａ＿０〜２８０Ａ＿７、２８１Ａ＿０〜２８１Ａ＿７…スイッチ回路。

Claims (9)

  1. 転送トランジスタを介して電気的に接続可能なワード線及び配線と、
    出力電圧を第１電圧に昇圧可能な第１昇圧回路と、
    前記第１昇圧回路と前記配線との間を電気的に接続可能な第１転送回路と、
    制御部と、を備え、
    前記配線は、前記第１転送回路と前記転送トランジスタとの間を電気的に接続し、
    前記制御部は、読出し動作の際に、
    前記第１転送回路を介して前記第１昇圧回路と前記配線との間を電気的に接続しつつ前記第１昇圧回路の前記第１電圧への昇圧を開始させ、
    前記ワード線が非選択な場合に、前記第１昇圧回路と前記配線との間の電気的な接続を維持する、
    半導体記憶装置。
  2. 前記第１昇圧回路の前記第１電圧への昇圧の開始時点と、前記配線の前記第１電圧への昇圧の開始時点は、実質的に同時である、請求項１記載の半導体記憶装置。
  3. 前記制御部は、前記読出し動作の際に、前記転送トランジスタを介する前記配線と前記ワード線との間の接続を電気的に切断しつつ前記第１昇圧回路の昇圧を開始させる、請求項１記載の半導体記憶装置。
  4. 前記第１昇圧回路の前記第１電圧への昇圧の傾きと、前記配線の前記第１電圧への昇圧の傾きとは、実質的に等しい、請求項３記載の半導体記憶装置。
  5. 出力電圧を前記第１電圧と異なる第２電圧に昇圧可能な第２昇圧回路と、
    前記第２昇圧回路と前記配線との間を電気的に接続可能な第２転送回路と、
    を更に備え、
    前記制御部は、前記読出し動作において前記ワード線が選択された場合に、前記第１転送回路を介する前記第１昇圧回路と前記配線との間の接続を電気的に切断し、前記第２転送回路を介して前記第２昇圧回路と前記配線との間を電気的に接続する、
    請求項１記載の半導体記憶装置。
  6. 外部電源と前記配線との間を電気的に接続可能な第３転送回路を更に備え、
    前記制御部は、前記読出し動作において前記配線が非選択な場合に、前記第１転送回路を介する前記第１昇圧回路と前記配線との間の接続を電気的に切断し、前記第３転送回路を介して前記外部電源と前記配線との間を電気的に接続する、
    請求項１記載の半導体記憶装置。
  7. 前記第１転送回路は、前記第１昇圧回路と前記配線との間に並列に接続される第１ドライバ及び第２ドライバを含み、
    前記制御部は、前記ワード線が非選択な場合に、前記第１ドライバを介する接続から前記第２ドライバを介する接続へ切替えて、前記第１昇圧回路と前記配線との間の電気的な接続を維持する、
    請求項１記載の半導体記憶装置。
  8. 転送トランジスタを介して電気的に接続されるワード線及び配線と、
    出力電圧を第１電圧に昇圧可能な第１昇圧回路と、
    出力電圧を前記第１電圧より低い第２電圧に昇圧可能な第２昇圧回路と、
    前記第１昇圧回路と前記配線との間を電気的に接続可能な第１転送回路と、
    前記第２昇圧回路と前記配線との間を電気的に接続可能な第２転送回路と、
    制御部と、を備え、
    前記配線は、前記第１転送回路と前記転送トランジスタとの間、及び前記第２転送回路と前記転送トランジスタとの間を電気的に接続し、
    前記制御部は、読出し動作の際に、
    前記第２転送回路を介して前記第２昇圧回路と前記配線との間を電気的に接続しつつ前記第２昇圧回路の前記第２電圧への昇圧を開始させると共に、前記第１昇圧回路の前記第１電圧への昇圧を開始させ、
    前記ワード線が非選択な場合に、前記第２転送回路を介する前記第２昇圧回路と前記配線との間の接続を電気的に切断し、前記第１転送回路を介して前記第１昇圧回路と前記配線との間を電気的に接続する、
    半導体記憶装置。
  9. 転送トランジスタを介して電気的に接続されるワード線及び配線と、
    出力電圧を第１電圧に昇圧可能な第１昇圧回路と、
    前記第１昇圧回路と前記配線との間を電気的に接続可能な第１転送回路と、
    外部電源と前記配線との間を電気的に接続可能な第２転送回路と、
    制御部と、を備え、
    前記配線は、前記第１転送回路と前記転送トランジスタとの間、及び前記第２転送回路と前記転送トランジスタとの間を電気的に接続し、
    前記制御部は、読出し動作の際に、
    前記第２転送回路を介して前記外部電源と前記配線との間を電気的に接続すると共に、前記第１昇圧回路の前記第１電圧への昇圧を開始させ、
    前記ワード線が非選択な場合に、前記第２転送回路を介する前記外部電源と前記配線との間の接続を電気的に切断し、前記第１転送回路を介して前記第１昇圧回路と前記配線との間を電気的に接続する、
    半導体記憶装置。
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