JP2019054155A - 半導体チップ及びその製造方法、並びに、集積回路装置及びその製造方法 - Google Patents

半導体チップ及びその製造方法、並びに、集積回路装置及びその製造方法 Download PDF

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Abstract

【課題】高速化及び高集積化が可能な半導体チップ及びその製造方法、並びに、集積回路装置及びその製造方法を提供する。【解決手段】集積回路装置１は、支持基板１１と、支持基板上に設けられた第１半導体チップ１０Ａ及び第２半導体チップ１０Ｂと、半田からなる接続部材１２と、を備える。第１半導体チップ及び前記第２半導体チップは、それぞれ、半導体基板と、半導体基板上に設けられた配線層２１と、配線層の側面上に設けられたパッド４０と、を有する。接続部材は、第１半導体チップのパッドの側面と、第２半導体チップのパッドの側面４０ｂに接している。【選択図】図２

Description

実施形態は、半導体チップ及びその製造方法、並びに、集積回路装置及びその製造方法に関する。
従来より、支持基板上に複数の半導体チップを搭載し、これらの半導体チップを相互に接続した集積回路装置が製造されている。通常、半導体チップ同士はワイヤボンディングによって接続される。しかしながら、ワイヤボンディングを形成するためには、ある程度のスペースが必要であるため、集積回路装置の高集積化が阻害されていた。また、ワイヤボンディングはワイヤの抵抗が高いため、集積回路装置の高速化が阻害されていた。
特許第２８０９１１５号公報
実施形態の目的は、高速化及び高集積化が可能な半導体チップ及びその製造方法、並びに、集積回路装置及びその製造方法を提供することである。
実施形態に係る集積回路装置は、支持基板と、前記支持基板上に設けられた第１半導体チップ及び第２半導体チップと、半田からなる接続部材と、を備える。前記第１半導体チップ及び前記第２半導体チップは、それぞれ、半導体基板と、前記半導体基板上に設けられた配線層と、前記配線層の側面上に設けられたパッドと、を有する。前記接続部材は、前記第１半導体チップの前記パッドの側面と、前記第２半導体チップの前記パッドの側面に接している。
実施形態に係る半導体チップの製造方法は、半導体基板上に配線層を形成する工程と、前記配線層に第１溝を形成することにより、前記配線層を複数の部分に分割する工程と、前記第１溝の内面上に金属膜を形成する工程と、前記第１溝の底面に第２溝を形成することにより、前記金属膜を複数のパッドに分割する工程と、前記第１溝の両側面上に、前記第２溝の直上域まで突出し、且つ、相互に接触しないように、半田層を形成する工程と、前記半導体基板の下面を前記第２溝まで研削することにより、前記半導体基板を複数の部分に分割する工程と、を備える。
実施形態に係る集積回路装置を示す平面図である。 実施形態に係る集積回路装置を示す一部拡大断面図である。 実施形態に係る半導体チップを示す平面図である。 実施形態に係る半導体チップを示す一部拡大断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る半導体チップの製造方法を示す断面図である。 実施形態に係る集積回路装置の製造方法を示す断面図である。
以下、本発明の実施形態について説明する。
先ず、本実施形態に係る集積回路装置について説明する。
図１は、本実施形態に係る集積回路装置を示す平面図である。
図２は、本実施形態に係る集積回路装置を示す一部拡大断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
図１に示すように、本実施形態に係る集積回路装置１においては、支持基板１１が設けられている。支持基板１１は、例えば、金（Ａｕ）又は銅（Ｃｕ）等の金属により形成されている。支持基板１１上には、複数個、例えば、３個の半導体チップ１０Ａ〜１０Ｃが搭載されている。半導体チップ１０Ａと半導体チップ１０Ｂとの間、半導体チップ１０Ｂと半導体チップ１０Ｃとの間、半導体チップ１０Ｃと半導体チップ１０Ａとの間には、それぞれ複数個の接続部材１２が接続されている。接続部材１２は、半田により形成されている。
図１及び図２に示すように、半導体チップ１０Ａ〜１０Ｃ（以下、総称して「半導体チップ１０」ともいう）のそれぞれにおいては、単結晶のシリコン（Ｓｉ）からなるシリコン基板２０が設けられている。シリコン基板２０における端部を除く部分上には、配線層２１が設けられている。
配線層２１においては、例えばシリコン酸化物（ＳｉＯ）からなる層間絶縁膜２２、２３及び２４がこの順に積層されている。なお、配線層２１における層間絶縁膜の積層数は、３には限定されない。シリコン基板２０及び配線層２１内には、トランジスタ２５等の回路素子が形成されている。例えば、シリコン基板２０の上層部分には一対の不純物含有層２６が形成されている。層間絶縁膜２２内における一対の不純物含有層２６間の部分の直上域には、例えばシリコン酸化物からなるゲート絶縁膜２７が設けられており、その上には、例えばポリシリコン等の導電性材料からなるゲート電極２８が設けられている。一対の不純物含有層２６、シリコン基板２０における一対の不純物含有層２６間の部分、ゲート絶縁膜２７及びゲート電極２８により、トランジスタ２５が形成されている。
また、層間絶縁膜２３には、タングステン（Ｗ）等の金属材料からなるビア３０が設けられている。層間絶縁膜２４内には、タングステン等の金属材料からなる配線３１が設けられている。配線３１の一部は、ビア３０を介して、ゲート電極２８に接続されている。
配線層２１上には、例えばシリコン窒化物（ＳｉＮ）からなるエッチングストッパ層３５が設けられており、その上は、例えばシリコン酸化物からなる絶縁膜３６が設けられている。配線層２１、エッチングストッパ層３５及び絶縁膜３６からなる積層体３７の上面及び側面、並びに、シリコン基板２０の端部の上面を覆うように、例えばシリコン窒化物からなる絶縁膜３８が設けられている。
エッチングストッパ層３５、絶縁膜３６及び絶縁膜３８における配線層２１上に配置された部分には、ビアホール３９が形成されている。上方から見て、ビアホール３９の形状は例えば円形である。ビアホール３９の底面には、配線３１が露出している。
配線層２１、エッチングストッパ層３５、絶縁膜３６及び絶縁膜３８からなる積層体の端部の上面上、側面上、並びに、シリコン基板２０の端部の上面上には、導電性材料からなるパッド４０が設けられている。パッド４０の下部には、拡散防止層４０ｓが設けられている。拡散防止層４０ｓは、例えば、チタン（Ｔｉ）とチタン窒化物（ＴｉＮ）の２層膜である。パッド４０における拡散防止層４０ｓを除く本体部４０ｔは、例えば、アルミニウム（Ａｌ）により形成されている。パッド４０はビアホール３９内にも配置され、ビアホール３９の底面において配線３１に接続されている。シリコン基板２０とパッド４０とは、絶縁膜３８によって絶縁されている。
絶縁膜３６上であって絶縁膜３８上の一部には、パッシベーション膜４１が設けられている。パッシベーション膜４１は、パッド４０の端部に乗り上げている。パッシベーション膜４１においては、シリコン酸化膜４２及びシリコン窒化膜４３が積層されている。
そして、半田からなる接続部材１２は、パッド４０における積層体３７の上面上に配置された部分の上面４０ａ、及び、パッド４０における積層体３７の側面上に配置された部分の側面４０ｂに接している。一方、接続部材１２は、パッド４０におけるシリコン基板２０の端部上に配置された部分の上面４０ｃからは離隔している。これにより、接続部材１２は、隣り合う２つの半導体チップ１０、例えば、半導体チップ１０Ａ及び１０Ｂにおける相互に対向するパッド４０間で、ブリッジ状に連結されている。この結果、半導体チップ１０Ａのパッド４０の上面４０ａ及び側面４０ｂと、半導体チップ１０Ｂのパッド４０の上面４０ａ及び側面４０ｂとは、接続部材１２を介して相互に接続されている。
なお、接続部材１２は、パッド４０の側面４０ｂのみに被着されていてもよい、また、接続部材１２は、パッド４０の側面４０ｂの他に、上面４０ｃに被着されていてもよい。更に、接続部材１２は、パッド４０の上面４０ａ、側面４０ｂ及び上面４０ｃに被着されていてもよい。
次に、本実施形態に係る半導体チップについて説明する。
図３は、本実施形態に係る半導体チップを示す平面図である。
図４は、本実施形態に係る半導体チップを示す一部拡大断面図である。
以下に説明する半導体チップ１０は、支持基板１１上に搭載され、接続部材１２によって他の半導体チップに接続される前の状態である。
図３及び図４に示すように、半導体チップ１０において、配線層２１はシリコン基板２０の端部を除く部分上に配置されている。また、半導体チップ１０の端縁に沿って、複数のパッド４０が配置されている。パッド４０はシリコン基板２０の端部上、配線層２１の端部の側面上及び上面上に設けられている。なお、パッド４０は、配線層２１の中央部上にも設けられていてもよい。
そして、パッド４０の上面４０ａ上及び側面４０ｂ上には、半田層４５が設けられている。半田層４５の形状は略半球状であり、パッド４０の上面４０ａ及び側面４０ｂに接し、半導体チップ１０の側方において、シリコン基板２０の側面及び配線層２１の側面よりも側方に突出している。すなわち、半田層４５の突出部の先端は、半導体チップ１０の側面おいて最も突出した部分である。半導体チップ１０における上記以外の構成は、上述の説明のとおりである。
次に、本実施形態に係る半導体チップの製造方法について説明する。
図５〜図２０は、本実施形態に係る半導体チップの製造方法を示す断面図である。
図５に示すように、半導体基板として、シリコンウェーハ２０ｗを用意する。シリコンウェーハ２０ｗにおいては、複数のチップ領域Ｒｃが相互に離隔してマトリクス状に設定されており、チップ領域Ｒｃ間には、格子状のダイシング領域Ｒｄが設定されている。
先ず、通常の方法により、シリコンウェーハ２０ｗ上に配線層２１を形成する。シリコンウェーハ２０ｗ内及び配線層２１内には、トランジスタ２５等の回路素子、ビア３０及び配線３１等の導電部材を形成する。次に、配線層２１上にシリコン窒化物からなるエッチングストッパ層３５を形成し、その上にシリコン酸化物からなる絶縁膜３６を形成する。配線層２１、エッチングストッパ層３５及び絶縁膜３６により、積層体３７が形成される。
次に、図６に示すように、積層体３７上にレジスト膜５１を形成する。レジスト膜５１においては、ダイシング領域Ｒｄの全体、及び、チップ領域Ｒｃの端部に、開口部５１ａを形成する。上方から見て、開口部５１ａの形状は、ダイシング領域Ｒｄよりも太い格子状である。
次に、図７に示すように、レジスト膜５１（図６参照）をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、開口部５１ａの直下域に溝５２が形成される。溝５２は、積層体３７を貫通させて、シリコンウェーハ２０ｗの上部に進入させる。この結果、配線層２１がチップ領域Ｒｃ毎に分割される。次に、レジスト膜５１を除去する。
次に、図８に示すように、例えばシリコン窒化物を堆積させて、全面に絶縁膜３８を形成する。絶縁膜３８は溝５２の内面上にも形成される。
次に、図９に示すように、絶縁膜３８上にレジスト膜５３を形成する。レジスト膜５３には、積層体３７の直上域の一部に、開口部５３ａを形成する。上方から見て、開口部５３ａの形状は例えば円形とする。開口部５３ａは、チップ領域Ｒｃの端縁に沿って、複数個形成する。
次に、図１０に示すように、レジスト膜５３（図９参照）をマスクとし、エッチングストッパ層３５をストッパとして、ＲＩＥ等の異方性エッチングを施す。これにより、開口部５３ａの直下域に、ビアホール３９を形成する。ビアホール３９には、絶縁膜３８、絶縁膜３６及びエッチングストッパ層３５を貫通させ、ビアホール３９の底面に配線３１を露出させる。次に、レジスト膜５３を除去する。
次に、図１１に示すように、例えばスパッタリング法により、チタン窒化物及びチタンを堆積させて、拡散防止層４０ｓを形成する。次に、例えばスパッタリング法により、アルミニウムを堆積させて、本体部４０ｔを形成する。拡散防止層４０ｓ及び本体部４０ｔにより、金属膜４０ｆが形成される。金属膜４０ｆは、ビアホール３９内にも埋め込まれ、配線３１に接続される。
次に、図１２に示すように、溝５２及びビアホール３９の直上域を含む領域に、レジスト膜５４を形成する。上方から見て、レジスト膜５４の形状は、溝５２よりも太い格子状とする。なお、レジスト膜５４は、チップ領域Ｒｃの内部にも局所的に配置してもよい。
次に、図１３に示すように、レジスト膜５４（図１２参照）をマスクとして、ＲＩＥ等のエッチングを施す。これにより、金属膜４０ｆが選択的に除去され、レジスト膜５４の直下域に配置された部分が残留する。次に、レジスト膜５４を除去する。
次に、図１４に示すように、シリコン酸化膜４２及びシリコン窒化膜４３を堆積させることにより、全面にパッシベーション膜４１を形成する。
次に、図１５に示すように、レジスト膜５５を形成する。レジスト膜５５においては、金属膜４０ｆの端部を除く部分の直上域に、開口部５５ａを形成する。
次に、図１６に示すように、レジスト膜５５（図１５参照）をマスクとして、ＲＩＥ等のエッチングを施すことにより、開口部５５ａの直下域からパッシベーション膜４１を除去する。次に、レジスト膜５５を除去する。
次に、図１７に示すように、レジスト膜５６を形成する。レジスト膜５６においては、ダイシング領域Ｒｄの中央部に、開口部５６ａを形成する。上方から見て、開口部５６ａの形状は、溝５２よりも細い格子状とする。
次に、図１８に示すように、レジスト膜５６（図１７参照）をマスクとして、ＲＩＥ等の異方性エッチングを施すことにより、開口部５６ａの直下域に溝５７を形成する。溝５７は溝５２の底面の中央部に形成される。溝５７には、金属膜４０ｆ及び絶縁膜３８を貫通させて、シリコンウェーハ２０ｗの上部に進入させる。但し、溝５７にはシリコンウェーハ２０ｗを貫通させない。これにより、金属膜４０ｆが、チップ領域Ｒｃ毎に分割されて、パッド４０となる。次に、レジスト膜５６を除去する。
次に、図１９に示すように、例えば、インクジェット印刷法により、各パッド４０の上面４０ａ上及び側面４０ｂ上に、半田層４５を形成する。半田層４５の形状は略半球状とし、パッド４０における上面４０ａと側面４０ｂとの間の角部に引っ掛けるように配置する。一対の半田層４５を溝５７を挟んで相互に対向させるが、この一対の半田層４５は相互に接触させない。各半田層４５は、各パッド４０から溝５７の中央部に向けて突出させ、半田層４５の突出部の先端は、溝５７の直上域に配置する。これにより、半田層４５の突出部の先端は、溝５７の端縁よりも溝５７の中心側に位置する。
次に、図２０に示すように、例えばＲＩＥ等のエッチング又はレーザー照射により、シリコンウェーハ２０ｗの下面２０ｕを研削し、研削面を溝５７に到達させる。これにより、シリコンウェーハ２０ｗをチップ領域Ｒｃ毎に分割する。この結果、シリコンウェーハ２０ｗが複数のシリコン基板２０に個片化されて、半導体チップ１０が製造される。
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図２１は、本実施形態に係る集積回路装置の製造方法を示す断面図である。
図２１に示すように、支持基板１１上に半導体チップ１０Ａ〜１０Ｃを搭載する。なお、図２１には、半導体チップ１０Ａ及び１０Ｂのみを示している。このとき、隣り合う半導体チップ１０の半田層４５が、相互に対向するように配置する。半導体チップ１０Ａ〜１０Ｃは、それぞれ、上述の図５〜図２０に示す工程によって製造されたものであるが、相互に異なるライン又はタイミングで製造された異なる種類の半導体チップである。
次に、図１及び図２に示すように、支持基板１１及び半導体チップ１０Ａ〜１０Ｃからなる構造体をリフロー炉に入れて加熱する。これにより、半田層４５が溶融し、対向する一対の半田層４５同士が接触する。その後、この構造体をリフロー炉から取り出すことにより、相互に接触した一対の半田層４５が冷却されて凝固し、一体的な接続部材１２となる。これにより、隣り合う半導体チップ１０における相互に対向したパッド４０同士が、半田からなる接続部材１２を介して接続される。このようにして、本実施形態に係る集積回路装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、半導体チップ１０の側面にパッド４０を形成し、パッド４０の側面上に半田層４５を形成し、半田層４５の先端をシリコン基板２０及び配線層２１の側面よりも側方に突出させている。これにより、支持基板１１上に複数の半導体チップ１０を搭載し、半田層４５を一旦溶融させて凝固させることにより、対向する一対の半田層４５が一体的な接続部材１２となり、隣り合う半導体チップ１０のパッド４０同士を接続することができる。
この結果、ワイヤボンディングで接続する場合よりも、半導体チップ１０間の距離を短くすることができ、集積回路装置１の集積度を向上させることができる。また、ワイヤボンディングで接続する場合よりも、抵抗を低減し、集積回路装置１全体の動作速度を向上させることができる。更に、複数の半導体チップを重ねて貫通ビアで接続するＴＳＶ（Through Silicon Via）法と比較して、低いコストで集積回路装置１を製造することができる。
また、本実施形態においては、図２０に示す工程において、シリコンウェーハ２０ｗをダイシングする前に、図１９に示す工程において、半田層４５を形成している。このため、半田層４５を、インクジェット印刷法等の方法により、一括して容易に形成することができる。また、図１８に示す工程において、シリコンウェーハ２０ｗに溝５７を形成し、図２０に示す工程において、シリコンウェーハ２０ｗの下面２０ｕを研削し、研削面を溝５７に到達させることにより、シリコンウェーハ２０ｗを個片化している。この結果、シリコンウェーハ２０ｗの個片化に際して、ブレードによるダイシングを行う必要がないため、半田層４５の汚染を抑制できる。
以上説明した実施形態によれば、高速化及び高集積化が可能な半導体チップ及びその製造方法、並びに、集積回路装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：集積回路装置
１０、１０Ａ、１０Ｂ、１０Ｃ：半導体チップ
１１：支持基板
１２：接続部材
２０：シリコン基板
２０ｕ：下面
２０ｗ：シリコンウェーハ
２１：配線層
２２、２３、２４：層間絶縁膜
２５：トランジスタ
２６：不純物含有層
２７：ゲート絶縁膜
２８：ゲート電極
３０：ビア
３１：配線
３５：エッチングストッパ層
３６：絶縁膜
３７：積層体
３８：絶縁膜
３９：ビアホール
４０：パッド
４０ａ：上面
４０ｂ：側面
４０ｃ：上面
４０ｆ：金属膜
４０ｓ：拡散防止層
４０ｔ：本体部
４１：パッシベーション膜
４２：シリコン酸化膜
４３：シリコン窒化膜
４５：半田層
５１：レジスト膜
５１ａ：開口部
５２：溝
５３：レジスト膜
５３ａ：開口部
５４：レジスト膜
５５：レジスト膜
５５ａ：開口部
５６：レジスト膜
５６ａ：開口部
５７：溝
Ｒｃ：チップ領域
Ｒｄ：ダイシング領域

Claims (6)

  1. 半導体基板と、
    前記半導体基板上に設けられた配線層と、
    前記配線層の側面上に設けられたパッドと、
    前記パッドの側面に接し、前記半導体基板の側面及び前記配線層の側面よりも側方に突出した半田層と、
    を備えた半導体チップ。
  2. 前記パッドは前記配線層の上面上にも配置されており、
    前記半田層は前記パッドの上面にも接している請求項１記載の半導体チップ。
  3. 支持基板と、
    前記支持基板上に設けられた第１半導体チップ及び第２半導体チップと、
    半田からなる接続部材と、
    を備え、
    前記第１半導体チップ及び前記第２半導体チップは、それぞれ、
    半導体基板と、
    前記半導体基板上に設けられた配線層と、
    前記配線層の側面上に設けられたパッドと、
    を有し、
    前記接続部材は、前記第１半導体チップの前記パッドの側面と、前記第２半導体チップの前記パッドの側面に接した集積回路装置。
  4. 前記第１半導体チップ及び前記第２半導体チップにおいて、前記パッドは前記配線層の上面上にも配置されており、
    前記接続部材は、前記第１半導体チップの前記パッドの上面及び前記第２半導体チップの前記パッドの上面にも接した請求項３記載の集積回路装置。
  5. 半導体基板上に配線層を形成する工程と、
    前記配線層に第１溝を形成することにより、前記配線層を複数の部分に分割する工程と、
    前記第１溝の内面上に金属膜を形成する工程と、
    前記第１溝の底面に第２溝を形成することにより、前記金属膜を複数のパッドに分割する工程と、
    前記第１溝の両側面上に、前記第２溝の直上域まで突出し、且つ、相互に接触しないように、半田層を形成する工程と、
    前記半導体基板の下面を前記第２溝まで研削することにより、前記半導体基板を複数の部分に分割する工程と、
    を備えた半導体チップの製造方法。
  6. 支持基板上に、第１半導体基板、前記第１半導体基板上に設けられた第１配線層、前記第１配線層の側面上に設けられた第１パッド、及び、前記第１パッドの側面に接し、前記第１半導体基板の側面及び前記第１配線層の側面よりも側方に突出した第１半田層を含む第１半導体チップ、並びに、第２半導体基板、前記第２半導体基板上に設けられた第２配線層、前記第２配線層の側面上に設けられた第２パッド、及び、前記第２パッドの側面に接し、前記第２半導体基板の側面及び前記第２配線層の側面よりも側方に突出した第２半田層を含む第２半導体チップを、前記第１半田層と前記第２半田層が対向するように搭載する工程と、
    前記第１半田層及び前記第２半田層を加熱することにより、前記第１半田層及び前記第２半田層を一体化させる工程と、
    を備えた集積回路装置の製造方法。
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