JP2019057341A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルの信頼性の劣化を抑制し、かつ低消費電力動作を実現する。
【解決手段】半導体記憶装置は、第１抵抗変化素子ＲＣを含む第１メモリセルＭＣと、前記第１メモリセルへの書き込みを行う書き込み回路２３とを具備する。前記書き込み回路は、前記第１メモリセルからの読み出しデータに基づく第１信号ＲＤＡＴＡが供給される第１入力端子と前記第１メモリセルへの書き込みデータに基づく第２信号ＷＤＡＴＡが供給される第２入力端子とを含む第１回路ＥＮＯ１と、前記第１回路の出力端子からの第３信号ＤＩＦＦＢが供給される第１入力端子と、第４信号ＲＥＮが供給される第２入力端子を含む第２回路ＬＡとを含む。
【選択図】 図４

Description

実施形態は、半導体記憶装置に関する。
Magnetic Random Access Memory（ＭＲＡＭ）は、情報を記憶するメモリセルとして磁気抵抗効果を有する記憶素子を用いたメモリ装置である。ＭＲＡＭは、高速動作、大容量、および不揮発性を特徴とする次世代メモリ装置として注目されている。
特開平０６−０７６５８６号公報
メモリセルの信頼性の劣化を抑制し、かつ低消費電力動作を実現する半導体記憶装置を提供する。
実施形態による半導体記憶装置は、第１抵抗変化素子を含む第１メモリセルと、前記第１メモリセルへの書き込みを行う書き込み回路とを具備する。前記書き込み回路は、前記第１メモリセルからの読み出しデータに基づく第１信号が供給される第１入力端子と前記第１メモリセルへの書き込みデータに基づく第２信号が供給される第２入力端子とを含む第１回路と、前記第１回路の出力端子からの第３信号が供給される第１入力端子と、第４信号が供給される第２入力端子を含む第２回路とを含む。
実施形態に係る半導体記憶装置を示す図。 実施形態に係る半導体記憶装置１０におけるメモリセルアレイ、第１カラム選択回路、および第２カラム選択回路を示す図。 実施形態に係る半導体記憶装置における抵抗変化素子を示す断面図。 実施形態に係る半導体記憶装置における抵抗変化素子の書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗変化素子を示す断面図。 実施形態に係る半導体記憶装置における抵抗変化素子の書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗変化素子を示す断面図。 実施形態に係る半導体記憶装置における書き込み回路および読み出し回路を示す図。 実施形態に係る半導体記憶装置における書き込み動作の第１例のコマンドシーケンスを示す図。 実施形態に係る半導体記憶装置における書き込み動作の第１例の各種信号のタイミングチャート。 実施形態に係る半導体記憶装置における書き込み動作の第２例のコマンドシーケンスを示す図。 実施形態に係る半導体記憶装置における書き込み動作の第２例の各種信号のタイミングチャート。 実施形態に係る半導体記憶装置における書き込み動作の第３例のコマンドシーケンスを示す図。 実施形態に係る半導体記憶装置における書き込み動作の第３例の各種信号のタイミングチャート。 実施形態に係る半導体記憶装置における書き込み動作の第４例のコマンドシーケンスを示す図。 実施形態に係る半導体記憶装置における書き込み動作の第４例の各種信号のタイミングチャート。 実施形態に係る半導体記憶装置の変形例を示す図。 実施形態に係る半導体記憶装置１０における書き込み回路２３および読み出し回路の変形例を示す図。
実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
＜実施形態＞
以下に図１乃至図５を用いて、実施形態に係る半導体記憶装置について説明する。以下では、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel Junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明するが、これに限らない。本実施形態は、抵抗変化素子の抵抗差を電流差または電圧差に変換してセンスするメモリ全般に適用可能である。
なお、以下の説明において、特に限定しない限り、「接続」は直接接続することだけではなく、任意の素子を介して接続することも含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。
［実施形態の構成例］
図１は、実施形態に係る半導体記憶装置（ＭＲＡＭ）１０を示す図である。
図１に示すように、半導体記憶装置１０は、入出力回路１１、ロジックコントローラ１２、ロウデコーダ１３、カラムデコーダ１４ａ，１４ｂ、および複数のコアブロック１５を含む。図１では、１つのコアブロック１５が具体的に示されているが、他のコアブロック１５も同じ構成を有する。なお、コアブロック１５の個数は任意である。また、図１では、説明を簡略化するため、各ブロック間を電気的に接続する信号線の一部を示している。
ロジックコントローラ１２は、外部入力信号（各種コマンド等）に応じて、半導体記憶装置１０全体を制御する。ロジックコントローラ１２は、例えばロウデコーダ１３、カラムデコーダ１４ａ，１４ｂ、および複数のコアブロック１５に制御信号を送信し、それぞれを制御する。
より具体的には、ロジックコントローラ１２は、ロウデコーダ１３にロウデコーダ制御信号ＲＤＣを送信し、カラムデコーダ１４ａ，１４ｂにカラムデコーダ制御信号ＣＤＣを送信する。また、ロジックコントローラ１２は、各コアブロック１５の書き込みコントローラ１８にライトスタート信号ＷＲＳを送信し、プリフェッチデコーダ１９にプリフェッチデコーダ制御信号ＰＤＣを送信する。さらに、ロジックコントローラ１２は、各コアブロック１５の各メモリユニット１６における読み出し電流シンク回路２０にリードシンク信号ＲＤＳを送信し、各コアブロック１５の各メモリユニット１６における読み出し回路２４にセンスアンプイネーブル信号ＳＥＮおよび信号ＲＬＥＮを送信する。また、ロジックコントローラ１２は、
入出力回路１１は、外部から書き込みデータを受信し、この書き込みデータに基づいて各コアブロック１５のデータバッファ１７にデータＤＡＴＡを送信する。また、データバッファ１７からデータＤＡＴＡを受信し、外部に読み出しデータを出力する。
ロウデコーダ１３は、ロジックコントローラ１２からのロウデコーダ制御信号ＲＤＣに基づいて、外部機器からのアドレス信号ＡＤＤＲをデコードする。そして、ロウデコーダ１３は、デコード結果に応じて対応するワード線ＷＬ１−ＷＬｍ（ｍは２以上の整数）のいずれかを選択する。以下、ワード線ＷＬ１−ＷＬｍのいずれかに限定しない場合は、単にワード線ＷＬと表記する。ワード線ＷＬは、複数のコアブロック１５の各メモリセルアレイ２２に電気的に接続される。
カラムデコーダ１４ａは、ロジックコントローラ１２からのカラムデコーダ制御信号ＣＤＣに基づいて、アドレス信号ＡＤＤＲをデコードする。そして、カラムデコーダ１４ａは、デコード結果に応じて対応する第１カラム信号ＣＳＬ１＿１−ＣＳＬ１＿ｎ（ｎは２以上の整数）のいずれかを選択する。以下、第１カラム信号ＣＳＬ１＿１−ＣＳＬ１＿ｎのいずれかに限定しない場合は、単に第１カラム信号ＣＳＬ１と表記する。第１カラム信号ＣＳＬ１は、複数のコアブロック１５の各第１カラム選択回路２１ａに送信される。
カラムデコーダ１４ｂは、カラムデコーダ１４ａと同様に、ロジックコントローラ１２からのカラムデコーダ制御信号ＣＤＣに基づいて、アドレス信号ＡＤＤＲをデコードする。そして、カラムデコーダ１４ｂは、デコード結果に応じて対応する第２カラム信号ＣＳＬ２＿１−ＣＳＬ２＿ｎのいずれかを選択する。以下、第２カラム信号ＣＳＬ２＿１−ＣＳＬ２＿ｎのいずれかに限定しない場合は、単に第２カラム信号ＣＳＬ２と表記する。第１カラム信号ＣＳＬ１＿１−ＣＳＬ１＿ｎと第２カラム信号ＣＳＬ２＿１−ＣＳＬ２＿ｎとは、それぞれ１対１に対応する。第２カラム信号ＣＳＬ２は、複数のコアブロック１５の各第２カラム選択回路２１ｂに送信される。
コアブロック１５は、複数のメモリユニット１６、複数のデータバッファ１７、書き込みコントローラ１８、およびプリフェッチデコーダ１９を含む。図１では、１つのメモリユニット１６が具体的に示されているが、他のメモリユニット１６も同じ構成を有する。
以下、本実施形態では、１回のアドレス信号ＡＤＤＲ（１回のコマンド）に対して連続して転送されるデータの単位（以下、「プリフェッチ単位」と呼ぶ）に対応した個数のメモリユニット１６がコアブロック１５に設けられている場合について説明する。例えば、１回のアドレス信号ＡＤＤＲに対して連続して転送されるデータ長（バースト長）が４ビットであり、外部機器とデータの入出力をおこなうデータ線ＩＯの本数が１６本である場合、プリフェッチ単位は、４×１６＝６４ビットとなる。よって、コアブロック１５は、６４個のメモリユニット１６を含む。なお、メモリユニット１６の個数は任意である。また、データバッファ１７は、メモリユニット１６に対応し、例えばメモリユニット１６と同数設けられる。
メモリユニット１６は、１ビットデータの書き込みおよび読み出しに対応して設けられる。メモリユニット１６は、読み出し電流シンク回路２０、第１カラム選択回路２１ａ、第２カラム選択回路２１ｂ、メモリセルアレイ２２、書き込み回路２３、および読み出し回路２４を含む。
メモリセルアレイ２２は、マトリクス状に二次元配置された複数のメモリセルを含む。各メモリセルは、データを不揮発に保存する。メモリセルアレイ２２は、ワード線ＷＬ１−ＷＬｍを介してロウデコーダ１３と電気的に接続される。また、メモリセルアレイ２２は、ローカルビット線ＬＢＬ１−ＬＢＬｎを介して第１カラム選択回路２１ａと電気的に接続される。さらに、メモリセルアレイ２２は、ローカルソース線ＬＳＬ１−ＬＳＬｎを介して第２カラム選択回路２１ｂと電気的に接続される。以下、ローカルビット線ＬＢＬ１−ＬＢＬｎのいずれかに限定しない場合は、単にローカルビット線ＬＢＬと表記する。同様に、ローカルソース線ＬＳＬ１−ＬＳＬｎのいずれかに限定しない場合は、単にローカルソース線ＬＳＬと表記する。
第１カラム選択回路２１ａは、カラムデコーダ１４ａからの第１カラム信号ＣＳＬ１に応じて、ローカルビット線ＬＢＬのいずれかを選択する。そして、第１カラム選択回路２１ａは、選択したローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを電気的に接続する。
第２カラム選択回路２１ｂは、カラムデコーダ１４ｂからの第２カラム信号ＣＳＬ２に応じて、ローカルソース線ＬＳＬのいずれかを選択する。そして、第２カラム選択回路２１ｂは、選択したローカルソース線ＬＳＬとグローバルソース線ＧＳＬとを電気的に接続する。
図２は、実施形態に係る半導体記憶装置１０におけるメモリセルアレイ２２、第１カラム選択回路２１ａ、および第２カラム選択回路２１ｂを示す図である。図２では、ワード線ＷＬ１−ＷＬ４、ローカルビット線ＬＢＬ１−ＬＢＬ４、およびローカルソース線ＬＳＬ１−ＬＳＬ４が設けられた例（ｍ，ｎ＝４の例）を示している。
図２に示すように、メモリセルアレイ２２には、ローカルビット線ＬＢＬ（ＬＢＬ１−ＬＢＬ４）、ローカルソース線ＬＳＬ（ＬＳＬ１−ＬＳＬ４）、およびワード線ＷＬ（ＷＬ１−ＷＬ４）が設けられる。ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬは、第１方向に延在する。ローカルビット線ＬＢＬとローカルソース線ＬＳＬとは、第１方向に交差する第２方向に交互に並ぶ。ワード線ＷＬは、第２方向に延在する。メモリセルアレイ２２は、複数のメモリセルＭＣを有する。各メモリセルＭＣは、ローカルビット線ＬＢＬおよびローカルソース線ＬＳＬと、ワード線ＷＬとの交差位置に設けられる。このため、複数のメモリセルＭＣは、第１方向および第２方向においてマトリクス状に配列される。
メモリセルＭＣは、例えば、抵抗変化素子ＲＣおよび選択トランジスタＳＴを含む。抵抗変化素子ＲＣの第１端子はローカルビット線ＬＢＬに電気的に接続され、第２端子は選択トランジスタＳＴの第１端子に電気的に接続される。選択トランジスタＳＴの第２端子はローカルソース線ＬＳＬに電気的に接続され、選択トランジスタＳＴの制御端子はワード線ＷＬに電気的に接続される。
抵抗変化素子ＲＣは、電流（あるいは電圧）を加えることにより、抵抗値が変化する素子である。抵抗変化素子ＲＣは、例えば、ＭＴＪ素子、相変化素子、強誘電体素子などを含む。メモリセルＭＣは、選択トランジスタＳＴがワード線ＷＬによってオンされることにより選択される。なお、ここでは、ＭＲＡＭ、すなわち、抵抗変化素子ＲＣがＭＴＪ素子である場合について説明する。
図３Ａは、実施形態に係る半導体記憶装置１０における抵抗変化素子ＲＣを示す断面図である。ここでは、抵抗変化素子ＲＣとして、主に記憶層３１、トンネルバリア層３２、および参照層３３について示す。
図３Ａに示すように、抵抗変化素子ＲＣは、強磁性層である記憶層３１と、強磁性層である参照層３３と、これらの間に形成される非磁性層であるトンネルバリア層３２とで構成される積層体を含む。
記憶層３１は、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。記憶層３１は、例えばコバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）で構成される。
トンネルバリア層３２は、記憶層３１上に形成される。トンネルバリア層３２は、非磁性層であり、例えばＭｇＯで構成される。
参照層３３は、トンネルバリア層３２上に形成される。参照層３３は、磁化方向が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層３３は、記憶層３１よりも磁化方向の反転エネルギーバリアが大きい。参照層３３は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、またはコバルトパラジウム（ＣｏＰｄ）で構成される。
図３Ｂは、実施形態に係る半導体記憶装置１０における抵抗変化素子ＲＣの書き込みを説明するための図であり、平行状態（Ｐ状態）における抵抗変化素子ＲＣを示す断面図である。図３Ｃは、実施形態に係る半導体記憶装置１０における抵抗変化素子ＲＣの書き込みを説明するための図であり、反平行状態（ＡＰ状態）における抵抗変化素子ＲＣを示す断面図である。
抵抗変化素子ＲＣは、例えばスピン注入型の抵抗変化素子である。したがって、抵抗変化素子ＲＣにデータを書き込む場合、または抵抗変化素子ＲＣからデータを読み出す場合、抵抗変化素子ＲＣは、膜面に垂直な方向において、双方向に電流が流れる。
より具体的には、抵抗変化素子ＲＣへのデータの書き込みは、以下のように行われる。
図３Ｂに示すように、記憶層３１から参照層３３へ電流が流れる場合、すなわち、参照層３３から記憶層３１へ向かう電子が供給される場合、参照層３３の磁化方向と同じ方向にスピン偏極された電子が記憶層３１に注入される。この場合、記憶層３１の磁化方向は、参照層３３の磁化方向と同じ方向に揃えられる。これにより、参照層３３の磁化方向と記憶層３１の磁化方向とが、平行配列となる。この平行状態のとき、抵抗変化素子ＲＣの抵抗値は最も低くなる。この場合を例えば「０」データと規定する。
一方、図３Ｃに示すように、参照層３３から記憶層３１へ電流が流れる場合、すなわち、記憶層３１から参照層３３へ向かう電子が供給される場合、参照層３３により反射されることで参照層３３の磁化方向と反対方向にスピン偏極された電子とが記憶層３１に注入される。この場合、記憶層３１の磁化方向は、参照層３３の磁化方向と反対方向に揃えられる。これにより、参照層３３の磁化方向と記憶層３１磁化方向とが、反平行配列となる。この反平行状態のとき、抵抗変化素子ＲＣの抵抗値は最も高くなる。この場合を例えば「１」データと規定する。
また、抵抗変化素子ＲＣからのデータの読み出しは、以下のように行われる。
抵抗変化素子ＲＣに、読み出し電流が供給される。この読み出し電流は、記憶層３３の磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。この時の抵抗変化素子ＲＣの抵抗値の変化を検出することにより、上記「０」データおよび「１」データを読み出すことができる。
再度、図２に示すように、第１カラム選択回路２１ａは、第１カラム選択トランジスタ２１ａ＿１−２１ａ＿４を含む。第１カラム選択トランジスタ２１ａ＿１−２１ａ＿４のそれぞれの第１端子は、ローカルビット線ＬＢＬ１−ＬＢＬ４のそれぞれに電気的に接続される。第１カラム選択トランジスタ２１ａ＿１−２１ａ＿４のそれぞれの第２端子は、グローバルビット線ＧＢＬに電気的に共通接続される。第１カラム選択トランジスタ２１ａ＿１−２１ａ＿４のそれぞれの制御端子には、第１カラム信号ＣＳＬ１＿１−ＣＳＬ１＿４のそれぞれが供給される。
第２カラム選択回路２１ｂは、第２カラム選択トランジスタ２１ｂ＿１−２１ｂ＿４を含む。第２カラム選択トランジスタ２１ｂ＿１−２１ｂ＿４のそれぞれの第１端子は、ローカルソース線ＬＳＬ１−ＬＳＬ４のそれぞれに電気的に接続される。第２カラム選択トランジスタ２１ｂ＿１−２１ｂ＿４のそれぞれの第２端子は、グローバルソース線ＧＳＬに電気的に共通接続される。第２カラム選択トランジスタ２１ｂ＿１−２１ｂ＿４のそれぞれの制御端子には、第２カラム信号ＣＳＬ２＿１−ＣＳＬ２＿４のそれぞれが供給される。
なお、第１カラム信号ＣＳＬ１＿１−ＣＳＬ１＿４のそれぞれと第２カラム信号ＣＳＬ２＿１−ＣＳＬ２＿４のそれぞれとは、対応して同一動作を実行する。すなわち、第１カラム選択トランジスタ２１ａ＿１および第２カラム選択トランジスタ２１ｂ＿１は同時にオン／オフし、第１カラム選択トランジスタ２１ａ＿２および第２カラム選択トランジスタ２１ｂ＿２は同時にオン／オフし、第１カラム選択トランジスタ２１ａ＿３および第２カラム選択トランジスタ２１ｂ＿３は同時にオン／オフし、第１カラム選択トランジスタ２１ａ＿４および第２カラム選択トランジスタ２１ｂ＿４は同時にオン／オフする。
再度図１に示すように、書き込み回路２３は、書き込みコントローラ１８からのライトイネーブル信号ＷＥＮに応じて、データバッファ１７からの書き込みデータＷＤＡＴＡをメモリセルアレイ２２に書き込む。より具体的には、書き込み回路２３は、外部電源または電圧発生回路から供給される書き込み電圧（例えば電源電圧ＶＤＤ）をグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬの一方に印加し、接地電圧ＶＳＳをグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬの他方に印加する。ライトイネーブル信号ＷＥＮは、書き込みコントローラ１８からのライトスタート信号ＷＲＳに基づく信号である。ライトスタート信号ＷＲＳは、ライトコマンドに基づく信号である。すなわち、ライトイネーブル信号ＷＥＮは、ライトコマンドに基づく信号である。書き込み電圧は、データを書き込む際に、メモリセルＭＣを含む書き込み電流パスに印加される電圧である。データを書き込む際に、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬとの間には書き込み電圧が印加されてグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬと電気的に接続されるメモリセルＭＣには書き込み電流が流れる。
読み出し電流シンク回路２０には、データ読み出しの際、ロジックコントローラ１２からの信号ＲＤＳに基づいて、グローバルソース線ＧＳＬから読み出し電流が流れ込む。読み出し電流は、データを読み出す際に、メモリセルＭＣに読み出し電圧を印加することにより、メモリセルＭＣを流れる電流である。すなわち、読み出し電流シンク回路２０は、接地電圧線に電気的に接続され、グローバルソース線ＧＳＬを接地する。
読み出し回路２４は、ロジックコントローラ１２からのセンスアンプイネーブル信号ＳＥＮに応じて、メモリセルアレイ２２のデータを読み出す。また、読み出し回路２４は、読み出したデータＲＤＡＴＡをデータバッファ１７に送信する。
データバッファ１７は、メモリユニット１６に対応して設けられる。データバッファ１７は、１ビットのデータを保持し、対応するメモリユニット１６とデータの送受信を行う。より具体的には、データバッファ１７は、データの書き込みにおいて、外部機器から入力された１ビットのデータＤＡＴＡを保持し、対応するメモリユニット１６の書き込み回路２３に書き込みデータＷＤＡＴＡを送信する。一方、データバッファ１７は、データの読み出しにおいて、読み出し回路２４が読み出した１ビットの読み出しデータＲＤＡＴＡを保持し、データＤＡＴＡを外部機器に送信する。
書き込みコントローラ１８は、ロジックコントローラ１２からのライトスタート信号ＷＲＳおよびプリフェッチデコーダ１９からの信号ＰＴＷに基づいて、各メモリユニット１６の書き込み回路２３にライトイネーブル信号ＷＥＮを送信する。ライトスタート信号ＷＲＳは、ライトコマンドの受信に基づく信号である。
プリフェッチデコーダ１９は、ロジックコントローラ１２からのプリフェッチデコーダ制御信号ＰＤＣに基づいて、アドレス信号ＡＤＤＲをデコードする。そして、プリフェッチデコーダ１９は、デコード結果に応じて、対応するコアブロック１５を選択する。
図４は、実施形態に係る半導体記憶装置１０における書き込み回路２３および読み出し回路２４を示す図である。
図４に示すように、読み出し回路２４は、センスアンプ２４ａ、データラッチ２４ｂ、およびクロックドインバータＣＩ１を含む。
センスアンプ２４ａの入力端子はグローバルビット線ＧＢＬに電気的に接続され、センスアンプ２４ａはメモリセルＭＣからデータを読み出す。センスアンプ２４ａの出力端子は、クロックドインバータＣＩ１の入力端子に電気的に接続される。
クロックドインバータＣＩ１の入力端子は、センスアンプ２４ａの出力端子に電気的に接続される。また、クロックドインバータＣＩ１の出力端子は、センスアンプ２４ａからの読み出しデータの反転論理を信号ＬＤＩＮとして出力する。また、クロックドインバータＣＩ１の制御端子には、信号ＲＬＥＮが供給される。クロックドインバータＣＩ１は、信号ＲＬＥＮが「Ｈ」レベルのときにはセンスアンプ２４ａからの読み出しデータの反転論理を信号ＬＤＩＮとして出力する。一方、信号ＲＬＥＮが「Ｌ」レベルのときには、クロックドインバータＣＩ１の出力（信号ＬＤＩＮ）は、ハイインピーダンス状態となる。
データラッチ２４ｂの入力端子には、クロックドインバータＣＩ１からの信号ＬＤＩＮが供給される。データラッチ２４ｂは、クロックドインバータＣＩ１からの読み出しデータを保持する。データラッチ２４ｂは、相互に入出力端子が電気的に接続されるインバータＩＮＶ４，ＩＮＶ５で構成される。すなわち、インバータＩＮＶ４の出力端子はインバータＩＮＶ５の入力端子に電気的に接続され、インバータＩＮＶ５の出力端子はインバータＩＮＶ４の入力端子に電気的に接続される。インバータＩＮＶ４の入力端子はデータラッチ２４ｂの入力端子であり、インバータＩＮＶ４の入力端子には信号ＬＤＩＮが供給される。また、インバータＩＮＶ４の出力端子は、センスアンプラッチ２４ｂの出力端子であり、信号ＲＤＡＴＡを出力する。
書き込み回路２３は、データ比較回路２３ａ、プリドライバ２３ｂ、書き込みドライバ２３ｃ、クロックドインバータＣＩ２、インバータＩＮＶ１０、ＮＯＲ回路ＮＯ１、およびＮＭＯＳトランジスタＮＭ１，ＮＭ２を含む。
クロックドインバータＣＩ２の入力端子は、書き込みデータ信号ＷＤＡＴＡが供給される。また、クロックドインバータＣＩ２の出力端子は、信号ＬＤＩＮとして、信号ＷＤＡＴＡの反転論理を出力する。データラッチ２４ｂは、クロックドインバータＣＩ２からの書き込みデータを保持する。また、制御端子には信号ＬＷＥＮが供給されて、信号ＬＷＥＮが「Ｈ」レベルのときには書き込みデータＷＤＡＴＡの反転論理を信号ＬＤＩＮとして出力する。一方、信号ＬＷＥＮが「Ｌ」レベルのときには、クロックドインバータＣＩ２の出力（信号ＬＤＩＮ）は、ハイインピーダンス状態となる。
データ比較回路２３ａは、エクスクルーシブＮＯＲ回路ＥＮＯ１、ラッチ回路ＬＡおよびインバータＩＮＶ６を含む。
エクスクルーシブＮＯＲ回路ＥＮＯ１の第１入力端子には、データラッチ回路２４ｂの出力信号ＲＤＡＴＡが供給される。エクスクルーシブＮＯＲ回路ＥＮＯ１の第２入力端子には、信号ＷＤＡＴＡが供給される。すなわち、エクスクルーシブＮＯＲ回路ＥＮＯ１は、読み出しデータに基づく信号と書き込みデータに基づく信号とを比較する。エクスクルーシブＮＯＲ回路ＥＮＯ１の出力端子は、その比較結果として信号ＤＩＦＦＢをラッチ回路ＬＡに出力する。
ラッチ回路ＬＡは、ＮＡＮＤ回路ＮＡ１，ＮＡ２で構成され、エクスクルーシブＮＯＲ回路ＥＮＯ１の比較結果を保持する。ＮＡＮＤ回路ＮＡ１の第１入力端子はラッチ回路ＬＡの第１入力端子であり、ＮＡＮＤ回路ＮＡ１の第１入力端子には信号ＤＩＦＦＢが供給される。ＮＡＮＤ回路ＮＡ１の第２入力端子は、ＮＡＮＤ回路ＮＡ２の出力端子が電気的に接続される。ＮＡＮＤ回路ＮＡ１の出力端子は、ＮＡＮＤ回路ＮＡ２の第１入力端子に電気的に接続される。ＮＡＮＤ回路ＮＡ２の第２入力端子はラッチ回路ＬＡの第２入力端子であり、ＮＡＮＤ回路ＮＡ２には信号ＷＥＮが供給される。ＮＡＮＤ回路ＮＡ２の出力端子は、ラッチ回路ＬＡの出力端子であり、インバータＩＮＶ６の入力端子に電気的に接続される。
ラッチ回路ＬＡには、信号ＤＩＦＦＢがセット信号として供給され、信号ＷＥＮがリセット信号として供給される。例えば、信号ＷＥＮが「Ｌ」レベルのとき、ラッチ回路ＬＡは、リセットされ、信号ＤＩＦＦＢに関わらず「Ｈ」レベルを出力する。そして、信号ＷＥＮが「Ｈ」レベルになると、ラッチ回路ＬＡのリセットは解除され、ラッチ回路ＬＡは信号ＤＩＦＦＢに基づいて信号を出力する。
インバータＩＮＶ６の出力端子は、信号ＬＷＥＮを出力する。この信号ＬＷＥＮを「Ｈ（High）」レベル（例えば電圧ＶＤＤ）にすることで、書き込みドライバ２３ｃは駆動し、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬの一方に電源電圧ＶＤＤを供給し、他方に接地電圧ＶＳＳを供給する。
ＮＯＲ回路ＮＯ１の第１入力端子には信号ＬＷＥＮが供給され、ＮＯＲ回路ＮＯ１の第２入力端子には信号ＰＣＨＧＯＦＦが供給される。ＮＯＲ回路ＮＯ１の出力端子は、信号ＰＣＨＧを出力する。ＮＭＯＳトランジスタＮＭ１，ＮＭ２の制御端子には信号ＰＣＨＧが供給される。ＮＭＯＳトランジスタＮＭ１の第１端子は接地電圧線に電気的に接続され、ＮＭＯＳトランジスタＮＭ１の第２端子はグローバルビット線ＧＢＬに電気的に接続される。ＮＭＯＳトランジスタＮＭ２の第１端子は接地電圧線に電気的に接続され、ＮＭＯＳトランジスタＮＭ２の第２端子はグローバルソース線ＧＳＬに電気的に接続される。
プリドライバ２３ｂは、ＮＡＮＤ回路ＮＡ３，ＮＡ４およびインバータＩＮＶ７，ＩＮＶ８を含む。
ＮＡＮＤ回路ＮＡ３の第１入力端子には信号ＬＷＥＮが供給され、ＮＡＮＤ回路ＮＡ３の第２入力端子には信号ＷＤＡＴＡが供給される。ＮＡＮＤ回路ＮＡ３の出力端子は、信号ＧＢＬＰを出力する。インバータＩＮＶ７の入力端子には信号ＧＢＬＰが供給され、インバータＩＮＶ７の出力端子は信号ＧＳＬＮを出力する。
ＮＡＮＤ回路ＮＡ４の第１入力端子には信号ＬＷＥＮが供給され、ＮＡＮＤ回路ＮＡ４の第２入力端子には書き込みデータの反転論理信号ＷＤＡＴＡＢが供給される。信号ＷＤＡＴＡＢは、インバータＩＮＶ１０によって信号ＷＤＡＴＡが反転した信号である。ＮＡＮＤ回路ＮＡ４の出力端子は、信号ＧＳＬＰを出力する。インバータＩＮＶ８の入力端子には信号ＧＳＬＰが供給され、インバータＩＮＶ８の出力端子は信号ＧＢＬＮを出力する。
書き込みドライバ２３ｃは、ＮＭＯＳトランジスタＮＭ３，ＮＭ４およびＰＭＯＳトランジスタＰＭ１，ＰＭ２を含む。
ＮＭＯＳトランジスタＮＭ３の制御端子には、信号ＧＢＬＮが供給される。ＮＭＯＳトランジスタＮＭ３の第１端子は接地電圧線に電気的に接続され、ＮＭＯＳトランジスタＮＭ３の第２端子はグローバルビット線ＧＢＬに電気的に接続される。ＰＭＯＳトランジスタＰＭ１の制御端子には、信号ＧＢＬＰが供給される。ＰＭＯＳトランジスタＰＭ１の第１端子は電源電圧線に電気的に接続され、ＰＭＯＳトランジスタＰＭ１の第２端子はグローバルビット線ＧＢＬに電気的に接続される。
ＮＭＯＳトランジスタＮＭ４の制御端子には、信号ＧＳＬＮが供給される。ＮＭＯＳトランジスタＮＭ４の第１端子は接地電圧線に電気的に接続され、ＮＭＯＳトランジスタＮＭ４の第２端子はグローバルソース線ＧＳＬに電気的に接続される。ＰＭＯＳトランジスタＰＭ２の制御端子には、信号ＧＳＬＰが供給される。ＰＭＯＳトランジスタＰＭ２の第１端子は電源電圧線に電気的に接続され、ＰＭＯＳトランジスタＰＭ２の第２端子はグローバルソース線ＧＳＬに電気的に接続される。
［実施形態の書き込み動作］
以下に、実施形態における書き込み動作について説明する。
本例における書き込み動作の前提として、メモリセルＭＣからの読み出しデータと外部からの書き込みデータとが比較され、これらのデータが異なる場合のみに書き込みデータがメモリセルＭＣに書き込まれる。このような書き込み動作において、例えば、先のライトコマンドによる第１書き込みが完了する前に次のライトコマンドによる第２書き込みが行われ、第１書き込みが中断される場合がある。
本例では、このような場合において、メモリセルＭＣの初期データ（読み出しデータ）と、第１書き込みデータ（第１書き込みによる書き込みデータ）または第２書き込みデータ（第２書き込みによる書き込みデータ）とが異なる場合（下記第１例−第３例の場合）に、それ以降の書き込み（第１書き込みまたは第２書き込み）で書き込みドライバ２３ｃが駆動され、メモリセルＭＣへの書き込みが行われる。一方、初期データと、第１書き込みデータおよび第２書き込みデータがいずれも同じである場合、第１書き込みおよび第２書き込みにおいて書き込みドライバ２３ｃは駆動されず、メモリセルＭＣへの書き込みは行われない。以下に、詳説する。
図５は、実施形態に係る半導体記憶装置１０における書き込み動作の第１例のコマンドシーケンスを示す図である。第１例では、メモリセルＭＣの初期データが「０」、第１書き込みデータが「１」、第２書き込みデータが「０」である例である。
図５に示すように、半導体記憶装置１０は、クロックＣＬＫ／ＣＬＫＢのタイミングに基づいて種々のコマンドを受信することで動作する。
第１例では、まず、ロジックコントローラ１２は、アクティブコマンドＡＣＴを受信する。引き続き、ロジックコントローラ１２は、ライトコマンドＷＴ１を受信する。
ライトコマンドＷＴ１が受信されると、読み出し回路２４は、メモリセルＭＣからデータを読み出す。このとき、例えばメモリセルＭＣは「０」データを保持するため、読み出し回路２４は「０」データを読み出す。引き続き、書き込み回路２３は、第１書き込みを開始する。このとき、書き込みデータ（第１書き込みデータ）は、「１」である。そして、読み出しデータと第１書き込みデータとが異なるため、書き込み回路２３はメモリセルＭＣへの第１書き込みデータ「１」の書き込みを行う。
次に、第１書き込みが完了する前に、ロジックコントローラ１２は、ライトコマンドＷＴ２を受信する。ライトコマンドＷＴ２が受信されると、書き込み回路２３は第１書き込みを中断し、第２書き込みを開始する。このとき、書き込みデータ（第２書き込みデータ）は、「０」である。一方、第１書き込みは初期データと異なるデータをメモリセルＭＣに書き込んでいる途中で中断したため、メモリセルＭＣのデータは不明である。したがって、書き込み回路２３は、メモリセルＭＣへの第２書き込みデータ「０」の書き込みを行う。その後、第２書き込みが完了すると、メモリセルＭＣに第２書き込みデータ「０」が書き込まれる。
以下に、図４および図６を用いて、上述した書き込み動作の第１例について詳説する。
図６は、実施形態に係る半導体記憶装置１０における書き込み動作の第１例の各種信号のタイミングチャートである。
図４および図６に示すように、第１例では、まず、時刻Ｔ１以前において、信号ＲＬＥＮ（図６で示さない）が一時的に「Ｈ（High）」レベル（例えば電圧ＶＤＤ）になることで、センスアンプ２４ａから「０」データ（「Ｌ（Low）」レベル（例えば電圧ＶＳＳ））が読み出される。これにより、信号ＬＤＩＮが「Ｈ」レベルになる。一方、書き込みデータに基づく信号ＷＤＡＴＡは初期状態として「Ｌ」レベルであるとする。このため、エクスクルーシブＮＯＲ回路ＥＮＯ１には「Ｌ」レベルの信号ＲＤＡＴＡ（信号ＬＤＩＮの反転信号）および「Ｌ」レベルの信号ＷＤＡＴＡが供給されるため、エクスクルーシブＮＯＲ回路ＥＮＯ１は「Ｈ」レベルの信号ＤＩＦＦＢを出力する。また、信号ＷＥＮは「Ｌ」レベルであるため、信号ＤＩＦＦＢのレベルに関わらずラッチ回路ＬＡ（ＮＡＮＤ回路ＮＡ２）は「Ｈ」レベルの信号を出力し、信号ＬＷＥＮは「Ｌ」レベルになる。
信号ＬＷＥＮが「Ｌ」レベルのとき、ＮＡＮＤ回路ＮＡ３，ＮＡ４は「Ｈ」レベルの信号を出力する。すなわち、信号ＧＢＬＰ，信号ＧＳＬＰが「Ｈ」レベルとなり、信号ＧＢＬＮ，ＧＳＬＮが「Ｌ」レベルになる。これにより、ＮＭＯＳトランジスタＮＭ３，ＮＭ４およびＰＭＯＳトランジスタＰＭ１，ＰＭ２がオフする。また、このとき、信号ＰＣＨＧＯＦＦ（図６で示さない）が「Ｌ」レベルであるため、ＮＯＲ回路ＮＯ１の出力信号は「Ｈ」レベルになる。これにより、ＮＭＯＳトランジスタＮＭ１，ＮＭ２がオンする。すなわち、書き込みドライバ２３ｃは駆動されず、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬはいずれも「Ｌ」レベルになる。
次に、時刻Ｔ１において、第１書き込みデータとして「１」データ（「Ｈ」レベル）が供給されると、信号ＷＤＡＴＡが「Ｈ」レベルになる。これにより、エクスクルーシブＮＯＲ回路ＥＮＯ１は、信号ＤＩＦＦＢを「Ｌ」レベルにする。
次に、時刻Ｔ２において、信号ＷＥＮが「Ｈ」レベルになる。これにより、ラッチ回路ＬＡのリセットが解除され、ラッチ回路ＬＡはセット信号である信号ＤＩＦＦＢに基づいて「Ｌ」レベルの信号を出力する。すなわち、ラッチ回路ＬＡは、信号ＷＥＮが「Ｈ」レベルを維持する間、「Ｌ」レベルの信号を出力する。これにより、信号ＬＷＥＮは、「Ｈ」レベルになる。
このとき、信号ＷＤＡＴＡが「Ｈ」レベルであるため、ＮＡＮＤ回路ＮＡ３は「Ｌ」レベルの信号を出力する。すなわち、信号ＧＢＬＰが「Ｌ」レベル、信号ＧＳＬＮが「Ｈ」レベルになる。一方、信号ＷＤＡＴＡＢが「Ｌ」レベルであるため、ＮＡＮＤ回路ＮＡ４は「Ｈ」レベルの信号を出力する。すなわち、信号ＧＳＬＰが「Ｈ」レベル、信号ＧＢＬＮが「Ｌ」レベルになる。これにより、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ４がオンし、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３がオフする。また、ＮＯＲ回路ＮＯ１の出力信号ＰＣＨＧは「Ｌ」レベルになる。これにより、ＮＭＯＳトランジスタＮＭ１，ＮＭ２がオフする。したがって、書き込みドライバ２３ｃが駆動され、グローバルソース線ＧＢＬが「Ｈ」レベル、グローバルビット線ＧＳＬが「Ｌ」レベルになる。すなわち、グローバルビット線ＧＢＬ側からグローバルソース線ＧＳＬ側に向かってメモリセルＭＣに書き込み電流が流れ、第１書き込みデータ「１」の書き込みが開始する。
一方、「Ｈ」レベルの信号ＬＷＥＮがクロックドインバータＣＩ２に供給されることで、信号ＬＤＩＮが「Ｌ」レベルになる。これにより、信号ＲＤＡＴＡと信号ＷＤＡＴＡがともに「Ｈ」レベルになるので、エクスクルーシブＮＯＲ回路ＥＮＯ１の出力信号ＤＩＦＦＢは「Ｈ」レベルとなる。
次に、時刻Ｔ３において、第１書き込みが中断され、第２書き込みデータとして「０」データ（「Ｌ」レベル）が供給されると、信号ＷＤＡＴＡが「Ｌ」レベルになる。これにより、クロックドインバータＣＩ２を介して信号ＬＤＩＮが「Ｈ」レベルになる。その結果、エクスクルーシブＮＯＲ回路ＥＮＯ１には「Ｌ」レベルの信号ＲＤＡＴＡおよび「Ｌ」レベルの信号ＷＤＡＴＡが供給されるため、エクスクルーシブＮＯＲ回路ＥＮＯ１は信号ＤＩＦＦＢの「Ｈ」レベルを維持する。また、信号ＷＥＮは「Ｈ」レベルのままであるため、ラッチ回路ＬＡは信号ＤＩＦＦＢに関わらず「Ｌ」レベルの信号出力を保持する。このため、信号ＬＷＥＮは、「Ｈ」レベルのままである。
このとき、信号ＷＤＡＴＡＢが「Ｈ」レベルであるため、ＮＡＮＤ回路ＮＡ４は「Ｌ」レベルの信号を出力する。すなわち、信号ＧＳＬＰが「Ｌ」レベル、信号ＧＢＬＮが「Ｈ」レベルになる。一方、信号ＷＤＡＴＡが「Ｌ」レベルであるため、ＮＡＮＤ回路ＮＡ３は「Ｈ」レベルの信号を出力する。すなわち、信号ＧＢＬＰが「Ｌ」レベル、信号ＧＳＬＮが「Ｈ」レベルになる。これにより、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３がオンし、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ４がオフする。したがって、書き込みドライバ２３ｃが駆動され、グローバルビット線ＧＢＬが「Ｌ」レベル、グローバルソース線ＧＳＬが「Ｈ」レベルになる。すなわち、グローバルソース線ＧＳＬ側からグローバルビット線ＧＢＬ側に向かってメモリセルＭＣに書き込み電流が流れ、第２書き込みデータ「０」の書き込みが開始する。
その後、時刻Ｔ４において、第２書き込みが完了すると、信号ＷＥＮが「Ｌ」レベルになる。これにより、ラッチ回路ＬＡは、リセットされ、「Ｈ」レベルの信号を出力する。したがって、信号ＬＷＥＮは、「Ｌ」レベルになる。これにより、書き込みドライバ２３ｃは駆動されず、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬはいずれも「Ｌ」レベルになる。このようにして、第１例における書き込み動作は終了する。
図７は、実施形態に係る半導体記憶装置１０における書き込み動作の第２例のコマンドシーケンスを示す図である。第２例では、メモリセルＭＣの初期データが「０」、第１書き込みデータが「１」、第２書き込みデータが「１」である例である。なお、第２例において、上記第１例と同様の点については、適宜省略する。
図７に示すように、第２例では、上記第１例と同様、第１書き込みにおいて読み出しデータと第１書き込みデータとが異なるため、書き込み回路２３はメモリセルＭＣへの第１書き込みデータ「１」の書き込みを行う。
次に、第１書き込みが完了する前に、ロジックコントローラ１２は、ライトコマンドＷＴ２を受信する。ライトコマンドＷＴ２が受信されると、書き込み回路２３は第１書き込みを中断し、第２書き込みを開始する。このとき、書き込みデータ（第２書き込みデータ）は、「１」である。一方、第１書き込みは初期データと異なるデータをメモリセルＭＣに書き込んでいる途中で中断したため、メモリセルＭＣのデータは不明である。したがって、書き込み回路２３は、メモリセルＭＣへの第２書き込みデータ「１」の書き込みを行う。その後、第２書き込みが完了すると、メモリセルＭＣに第２書き込みデータ「１」が書き込まれる。
以下に、図４および図８を用いて、上述した書き込み動作の第２例について詳説する。
図８は、実施形態に係る半導体記憶装置１０における書き込み動作の第２例の各種信号のタイミングチャートである。
図４および図８に示すように、第２例では、まず、時刻Ｔ１１−Ｔ１２において、上記第１例の時刻Ｔ１−Ｔ２と同様の動作が行われる。
次に、時刻Ｔ１３において、第１書き込みが中断され、第２書き込みデータとして「１」データ（「Ｈ」レベル）が供給される。この第２書き込みデータ「１」は、第１書き込みデータと同じである。このため、信号ＷＤＡＴＡは、「Ｈ」レベルを維持する。これにより、信号ＲＤＡＴＡは「Ｈ」レベルを維持し、その結果、エクスクルーシブＮＯＲ回路ＥＮＯ１は信号ＤＩＦＦＢの「Ｈ」レベルを維持する。また、信号ＷＥＮが「Ｈ」レベルのままであるので、ラッチ回路ＬＡは、信号ＤＩＦＦＢのレベルに関わらず「Ｌ」レベルの信号出力を保持するため、信号ＬＷＥＮは「Ｈ」レベルのままである。
このとき、第１書き込みと同じく信号ＷＤＡＴＡが「Ｈ」レベル、信号ＷＤＡＴＡＢが「Ｌ」レベルである。このため、書き込みドライバ２３ｃが駆動され、グローバルビット線ＧＢＬが「Ｈ」レベル、グローバルソース線ＧＳＬが「Ｌ」レベルを維持する。すなわち、グローバルビット線ＧＢＬ側からグローバルソース線ＧＳＬ側に向かってメモリセルＭＣに書き込み電流が流れ、第２書き込みデータ「１」の書き込みが開始する。
その後、時刻Ｔ１４において、第２書き込みが完了すると、信号ＷＥＮが「Ｌ」レベルになる。これにより、ラッチ回路ＬＡは、リセットされ、「Ｈ」レベルの信号を出力する。したがって、信号ＬＷＥＮは、「Ｌ」レベルになる。これにより、書き込みドライバ２３ｃは駆動されず、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬはいずれも「Ｌ」レベルになる。このようにして、第２例における書き込み動作は終了する。
図９は、実施形態に係る半導体記憶装置１０における書き込み動作の第３例のコマンドシーケンスを示す図である。第３例では、メモリセルＭＣの初期データが「０」、第１書き込みデータが「０」、第２書き込みデータが「１」である例である。なお、第３例において、上記第１例と同様の点については、適宜省略する。
図９に示すように、第３例では、上記第１例と異なり、第１書き込みにおける書き込みデータ（第１書き込みデータ）は、「０」である。このため、読み出しデータと第１書き込みデータとが同じであるため、書き込み回路２３はメモリセルＭＣへの第１書き込みデータ「０」の書き込みを行わない。
次に、第１書き込みが完了する前（所定の書き込み時間の経過前）に、ロジックコントローラ１２は、ライトコマンドＷＴ２を受信する。ライトコマンドＷＴ２が受信されると、書き込み回路２３は第１書き込みを中断し、第２書き込みを開始する。このとき、書き込みデータ（第２書き込みデータ）は、「１」である。一方、第１書き込みにおいてデータの書き込みは行われていないため、メモリセルＭＣのデータは初期データと同じ「０」である。したがって、第２書き込みにおいて、メモリセルＭＣのデータと第２書き込みデータとが異なる。このため、書き込み回路２３はメモリセルＭＣへの第２書き込みデータ「１」の書き込みを行う。その後、第２書き込みが完了すると、メモリセルＭＣに第２書き込みデータ「１」が書き込まれる。
以下に、図４および図１０を用いて、上述した書き込み動作の第３例について詳説する。
図１０は、実施形態に係る半導体記憶装置１０における書き込み動作の第３例の各種信号のタイミングチャートである。
図４および図１０に示すように、まず、時刻Ｔ２１以前において、上記第１例の時刻Ｔ１以前と同様の動作が行われる。
次に、時刻Ｔ２１において、第１書き込みデータとして「０」データ（「Ｌ」レベル）が供給される。この第１書き込みデータ「０」は、初期データと同じである。このため、信号ＷＤＡＴＡは、「Ｌ」レベルを維持する。一方、信号ＲＤＡＴＡは「Ｌ」レベルを維持し、その結果、エクスクルーシブＮＯＲ回路ＥＮＯ１は信号ＤＩＦＦＢの「Ｈ」レベルを維持する。また、ラッチ回路ＬＡは、「Ｈ」レベルの信号を出力するため、信号ＬＷＥＮは「Ｌ」レベルに維持される。
次に、時刻Ｔ２２において、信号ＷＥＮが「Ｈ」レベルになる。これにより、ラッチ回路ＬＡには、「Ｈ」レベルの信号ＷＥＮと「Ｈ」レベルの信号ＤＩＦＦＢとが供給されるため、ラッチ回路ＬＡは「Ｈ」レベルの出力信号を維持する。これにより、信号ＬＷＥＮは、「Ｌ」レベルが維持される。これにより、書き込みドライバ２３ｃは駆動されず、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬはいずれも「Ｌ」レベルになる。
次に、時刻Ｔ２３において、第１書き込みが中断され、第２書き込みデータとして「１」データ（「Ｈ」レベル）が供給される。これにより、信号ＷＤＡＴＡが「Ｈ」レベルになる。これにより、エクスクルーシブＮＯＲ回路ＥＮＯ１は、信号ＤＩＦＦＢを「Ｌ」レベルにする。
これにより、ラッチ回路ＬＡは、セットされ、「Ｌ」レベルの信号を出力する。すなわち、ラッチ回路ＬＡは、信号ＷＥＮが「Ｈ」レベルを維持する間、「Ｌ」レベルの信号を出力する。これにより、信号ＬＷＥＮは、「Ｈ」レベルになる。
このとき、信号ＷＤＡＴＡが「Ｈ」レベル、信号ＷＤＡＴＡＢが「Ｌ」レベルである。このため、書き込みドライバ２３ｃが駆動され、グローバルビット線ＧＢＬが「Ｈ」レベル、グローバルソース線ＧＳＬが「Ｌ」レベルになる。すなわち、グローバルビット線ＧＢＬ側からグローバルソース線ＧＳＬ側に向かってメモリセルＭＣに書き込み電流が流れ、第２書き込みデータ「１」の書き込みが開始する。
一方、「Ｈ」レベルの信号ＬＷＥＮがクロックドインバータＣＩ２に供給されることで、書き込みデータとして、「Ｈ」レベルの信号ＷＤＡＴＡが供給される。これにより、信号ＬＤＩＮが「Ｌ」レベルになる。その結果、エクスクルーシブＮＯＲ回路ＥＮＯ１には「Ｈ」レベルの信号ＷＤＡＴＡおよび「Ｈ」レベルの信号ＲＤＡＴＡが供給されるため、エクスクルーシブＮＯＲ回路ＥＮＯ１は「Ｈ」レベルのＤＩＦＦＢを出力する。ラッチ回路ＬＡは、セットされているために「Ｌ」レベルの信号を維持し、信号ＬＷＥＮは「Ｈ」レベルを維持する。
その後、時刻Ｔ２４において、第２書き込みが完了すると、信号ＷＥＮが「Ｌ」レベルになる。これにより、ラッチ回路ＬＡは、リセットされ、「Ｈ」レベルの信号を出力する。したがって、信号ＬＷＥＮは、「Ｌ」レベルになる。これにより、書き込みドライバ２３ｃは駆動されず、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬはいずれも「Ｌ」レベルになる。このようにして、第３例における書き込み動作が終了する。
図１１は、実施形態に係る半導体記憶装置１０における書き込み動作の第４例のコマンドシーケンスを示す図である。第４例では、メモリセルＭＣの初期データが「０」、第１書き込みデータが「０」、第２書き込みデータが「０」である例である。すなわち、いずれのデータも同じ例である。なお、第４例において、上記第１例と同様の点については、適宜省略する。
図１１に示すように、第４例では、上記第１例と異なり、第１書き込みにおける書き込みデータ（第１書き込みデータ）は、「０」である。このため、読み出しデータと第１書き込みデータとが同じであるため、書き込み回路２３はメモリセルＭＣへの第１書き込みデータ「０」の書き込みを行わない。
次に、第１書き込みが完了する前（所定の書き込み時間の経過前）に、ロジックコントローラ１２は、ライトコマンドＷＴ２を受信する。ライトコマンドＷＴ２が受信されると、書き込み回路２３は第１書き込みを中断し、第２書き込みを開始する。このとき、書き込みデータ（第２書き込みデータ）は、「０」である。一方、第１書き込みにおいてデータの書き込みは行われていないため、メモリセルＭＣのデータは初期データと同じ「０」である。したがって、第２書き込みにおいて、メモリセルＭＣのデータと第２書き込みデータとが同じである。このため、書き込み回路２３は、メモリセルＭＣへの第２書き込みデータ「０」の書き込みを行わない。その後、第２書き込みが完了すると（所定の書き込み時間の経過後）、メモリセルＭＣのデータは初期データと同様に「０」である。
以下に、図４および図１２を用いて、上述した書き込み動作の第４例について詳説する。
図１２は、実施形態に係る半導体記憶装置１０における書き込み動作の第４例の各種信号のタイミングチャートである。
図４および図１２に示すように、まず、時刻Ｔ３１以前において、上記第１例の時刻Ｔ１以前と同様の動作が行われる。
次に、時刻Ｔ３１において、第１書き込みデータとして「０」データ（「Ｌ」レベル）が供給される。この第１書き込みデータ「０」は、初期データと同じである。信号ＷＤＡＴＡは「Ｌ」レベル、信号ＲＤＡＴＡは「Ｌ」レベルであり、その結果、エクスクルーシブＮＯＲ回路ＥＮＯ１は信号ＤＩＦＦＢの「Ｈ」レベルを維持する。また、ラッチ回路ＬＡは、「Ｈ」レベルの信号を出力するため、信号ＬＷＥＮは「Ｌ」レベルに維持される。
次に、時刻Ｔ３２において、信号ＷＥＮが「Ｈ」レベルになる。これにより、ラッチ回路ＬＡには、「Ｈ」レベルの信号ＷＥＮと「Ｈ」レベルの信号ＤＩＦＦＢとが供給されるため、ラッチ回路ＬＡは「Ｈ」レベルの出力信号を保持する。これにより、信号ＬＷＥＮは、「Ｌ」レベルが維持される。これにより、書き込みドライバ２３ｃは駆動されず、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬはいずれも「Ｌ」レベルになる。
次に、時刻Ｔ３３において、第１書き込みが中断され、第２書き込みデータとして「０」データ（「Ｌ」レベル）が供給される。この第２書き込みデータ「０」は、メモリセルＭＣが保持するデータ（初期データ）と同じである。第１書き込みから変わらずに、信号ＷＤＡＴＡは「Ｌ」レベル、信号ＲＤＡＴＡは「Ｌ」レベルであり、その結果、エクスクルーシブＮＯＲ回路ＥＮＯ１は、信号ＤＩＦＦＢの「Ｈ」レベルを維持する。また、ラッチ回路ＬＡは「Ｈ」レベルの信号を出力するため、信号ＬＷＥＮは「Ｌ」レベルに維持される。これにより、書き込みドライバ２３ｃは駆動されず、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬはいずれも「Ｌ」レベルになる。
その後、時刻Ｔ４４において、第２書き込みが完了すると、信号ＷＥＮが「Ｌ」レベルになる。これにより、ラッチ回路ＬＡは、「Ｈ」レベルの出力信号を維持する。したがって、信号ＬＷＥＮは、「Ｌ」レベルになる。これにより、書き込みドライバ２３ｃは駆動されずに書き込みは終了する。このようにして、第４例における書き込み動作は終了する。
［実施形態の効果］
メモリの書き込み動作において、Ｒｅａｄ−Ｍｏｄｉｆｙ−Ｗｒｉｔｅという書き込み方法が提案されている。上記書き込み方法では、ライトコマンドが受信されると、メモリセルＭＣのデータが読み出される。そして、読み出しデータと書き込みデータとが比較され、これらのデータが異なる場合のみに書き込みデータがメモリセルＭＣに書き込まれ、これらのデータが同じ場合には書き込みデータがメモリセルＭＣに書き込まれない。
このような書き込み方法において、例えば、先のライトコマンドによる書き込み（第１書き込み）が完了する前に次のライトコマンドが受信される場合がある。この場合、第１書き込みが中断されて、その後、次のライトコマンドによる第２書き込みが行われる。このとき、第１書き込みの中断によって、第２書き込みの開始時にメモリセルＭＣが保持するデータが不明になる場合がある。
このため、比較例では、第２書き込みにおいて常に書き込みドライバ２３ｃが駆動され、メモリセルＭＣへのデータの書き込みが行われる。すなわち、比較例では、第１書き込みが中断された場合、データの比較結果に関わらず、書き込みドライバ２３ｃが駆動する。しかし、例えば、メモリセルＭＣの初期データ（読み出しデータ）、第１書き込みデータ、および第２書き込みデータがいずれも同じである場合（例えば、いずれも「０」データである場合）、第２書き込みにおいて書き込みドライバ２３ｃを駆動させてメモリセルＭＣへのデータの書き込みを行う必要はない。すなわち、比較例では、上記のような場合であっても不要に書き込みドライバ２３ｃを駆動させてしまうため、メモリセルＭＣへの不要な書き込みによるメモリセルＭＣの信頼性の劣化、および消費電力の増加が問題となる。
これに対し、上記実施形態によれば、書き込み回路２３は、信号ＷＥＮが「Ｈ」レベルの状態でデータ比較結果（異なることを示す結果）を保持するラッチ回路ＬＡを含む。このラッチ回路ＬＡは、第１書き込みが中断された場合であっても、データ比較結果（異なることを示す結果）に基づいて一旦書き込みドライバを駆動させれば、データ比較結果を保持する。そして、ラッチ回路ＬＡは、それ以降においてその保持されたデータ比較結果に基づいて書き込みドライバ２３ｃを駆動させる信号を出力する。
例えば、ラッチ回路ＬＡは、メモリセルＭＣの初期データ、第１書き込みデータ、および第２書き込みデータがいずれも同じである場合（上記第４例の場合）、データ比較結果（同じであることを示す結果）に基づいて出力信号ＬＷＥＮを「Ｌ」レベルにする。この「Ｌ」レベルの信号ＬＷＥＮにより、第１書き込みおよび第２書き込みにおいて書き込みドライバ２３ｃは駆動されず、メモリセルＭＣへの書き込みは行われない。すなわち、書き込み中断後の第２書き込みにおいて不要な書き込みが行われず、メモリセルＭＣの信頼性の劣化を抑制し、低消費電力動作を実現することができる。
一方、ラッチ回路ＬＡは、初期データと、第１書き込みデータとが異なる場合（上記第１例および第２例の場合）に、保持されたデータ比較結果（異なることを示す結果）に基づいて、それ以降の書き込み（第１書き込みおよび第２書き込み）において信号ＬＷＥＮを「Ｈ」レベルにする。この「Ｈ」レベルの信号ＬＷＥＮにより、第１書き込みおよび第２書き込みにおいて書き込みドライバ２３ｃが駆動され、メモリセルＭＣへの書き込みが行われる。また、初期データと第１書き込みデータとが同じ場合であって、第２書き込みデータが異なる場合（上記第３例の場合）に、保持されたデータ比較結果（異なることを示す結果）に基づいて、それ以降の書き込み（第２書き込み）において信号ＬＷＥＮを「Ｈ」レベルにする。この「Ｈ」レベルの信号ＬＷＥＮにより、第２書き込みにおいて書き込みドライバ２３ｃが駆動され、メモリセルＭＣへの書き込みが行われる。すなわち、メモリセルＭＣのデータと書き込みデータとが異なる場合、またはメモリセルＭＣのデータが不明の場合の必要な書き込みは、適宜行われる。
［実施形態の変形例］
図１３は、実施形態に係る半導体記憶装置１０の変形例を示す図である。
図１３に示すように、変形例では、上記実施形態と異なり、ロジックコントローラ１２が各コアブロック１５の各メモリユニット１６における書き込み回路２３に信号ＦＷＴＢを送信する。なお、信号ＦＷＴＢは、書き込みコントローラ１８から書き込み回路２３に供給されてもよい。
信号ＦＷＴＢについて、以下に詳説する。
図１４は、実施形態に係る半導体記憶装置１０における書き込み回路２３および読み出し回路２４の変形例を示す図である。
図１４に示すように、変形例では、上記実施形態と異なり、ＮＡＮＤ回路ＮＡ１の第３入力端子に信号ＦＷＴＢが供給される。
信号ＦＷＴＢが「Ｈ」レベルである場合、ラッチ回路ＬＡは、信号ＷＥＮが「Ｈ」レベルであるときに信号ＤＩＦＦＢ（データ比較結果）に基づいて信号を出力する。より具体的には、信号ＦＷＴＢが「Ｈ」レベルである場合、ラッチ回路ＬＡは、信号ＷＥＮが「Ｈ」レベルであるときに信号ＤＩＦＦＢが「Ｌ」レベルであれば、「Ｌ」レベルの信号を出力する。これにより、信号ＬＷＥＮが「Ｈ」レベルとなり、書き込みドライバ２３ｃが駆動されて書き込みが行われる。また、信号ＦＷＴＢが「Ｈ」レベルである場合、ラッチ回路ＬＡは、信号ＷＥＮが「Ｈ」レベルであるときに信号ＤＩＦＦＢが「Ｈ」レベルであれば、「Ｈ」レベルの信号を出力する。これにより、信号ＬＷＥＮが「Ｌ」レベルとなり、書き込みドライバ２３ｃが駆動されず、書き込みが行われない。
一方、信号ＦＷＴＢが「Ｌ」レベルである場合、ラッチ回路ＬＡは、信号ＷＥＮが「Ｈ」レベルであるときに信号ＤＩＦＦＢ（データ比較結果）に関わらず「Ｌ」レベルの信号を出力する。これにより、信号ＬＷＥＮが「Ｈ」レベルとなり、書き込みドライバ２３ｃが駆動されて書き込みが行われる。
上記変形例によれば、メモリセルＭＣが保持するデータに関わらず、書き込みドライバ２３ｃによる書き込みを行うことができる。本例は、例えば、自己参照センス動作によるデータ読み出しにおいてメモリセルＭＣのデータをリセットする場合等に有効である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＳＴ…選択トランジスタ、ＲＣ…抵抗変化素子、ＥＮＯ１…エクスクルーシブＮＯＲ回路（第１回路）、ＬＡ…ラッチ回路（第２回路）、ＮＡ１，ＮＡ２…ＮＡＮＤ回路、２３…書き込み回路、２３ｃ…書き込みドライバ。

Claims (7)

  1. 第１抵抗変化素子を含む第１メモリセルと、
    前記第１メモリセルへの書き込みを行う書き込み回路と
    を具備し、
    前記書き込み回路は、
    前記第１メモリセルからの読み出しデータに基づく第１信号が供給される第１入力端子と前記第１メモリセルへの書き込みデータに基づく第２信号が供給される第２入力端子とを含む第１回路と、
    前記第１回路の出力端子からの第３信号が供給される第１入力端子と、第４信号が供給される第２入力端子を含む第２回路と
    を含む半導体記憶装置。
  2. 前記第２回路は、前記第３信号をセット信号とし、前記第４信号をリセット信号とするラッチ回路を含む請求項１の半導体記憶装置。
  3. 前記第２回路は、第１ＮＡＮＤ回路と、第２ＮＡＮＤ回路とを含むラッチ回路を含み、
    前記第１ＮＡＮＤ回路は、前記第３信号が供給される第１入力端子と、前記第２ＮＡＮＤ回路の出力端子に接続される第２入力端子とを含み、
    前記第２ＮＡＮＤ回路は、前記第１ＮＡＮＤ回路の出力端子に接続される第１入力端子と、前記第４信号が供給される第２入力端子とを含む
    請求項１の半導体記憶装置。
  4. 前記第４信号は、ライトコマンドに基づく信号である請求項１乃至請求項３のいずれか１項の半導体記憶装置。
  5. 前記第１回路は、前記第１信号の論理レベルと前記第２信号の論理レベルとが同じかどうかに応じて前記第３信号を出力する請求項１乃至請求項４のいずれか１項の半導体記憶装置。
  6. 前記書き込み回路は、前記第２回路の出力端子からの第５信号に基づいて駆動する書き込みドライバをさらに含む請求項１乃至請求項５のいずれか１項の半導体記憶装置。
  7. 前記書き込み回路は、読み出しの後に、第１書き込みおよび第１書き込みの中断後の第２書き込みを行い、前記第１メモリセルからの読み出しデータ、前記第１書き込みにおける第１書き込みデータ、および前記第２書き込みにおける第２書き込みデータがいずれも同じである場合、前記第５信号を第１論理レベルに維持し、前記書き込みドライバを駆動させない請求項６の半導体記憶装置。
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