JP2019061202A - 表示装置 - Google Patents

Abstract

【課題】輝度差の境界を見えにくくすることを目的とする。
【解決手段】表示装置は、基板１０と、基板１０上に設けられた複数の信号線Ｓと、基板１０上に設けられ、信号線Ｓと交差する複数の走査線Ｇと、走査線Ｇと信号線Ｓの交差位置に形成された複数の薄膜トランジスタＴＦＴと、を有する。走査線Ｇは、第１の走査線群Ｇ１と、第２の走査線群Ｇ２を有し、第２の走査線群ＧＳの走査線Ｇの一端は、負荷素子４０が接続される。
【選択図】図５

Description

本発明は、表示装置に関する。

表示装置は、選択された走査線に対応する複数の画素電極に画像信号を入力するようになっている。走査線は、画素電極への画像信号の入力を制御するための薄膜トランジスタの半導体層と重複する位置で、ゲート電極を有している。表示領域が、矩形になっていない場合、異なる長さの走査線が混在し、走査線によって接続される薄膜トランジスタ及びゲート電極の数が異なる（特許文献１）。

国際公開ＷＯ２００７／１０５７００号

異なる長さの走査線間では、走査線の負荷に差が生じるので、走査線に印加されるパルス信号の立下りに差が生じる。例えば、走査線が短く、ゲート電極の数が少ないことで、容量性リアクタンスが減少し、走査線の負荷が軽くなると、ゲート信号のパルスの立下りが急峻になる。その結果、画素電極への印加電圧に差が生じ、同じ映像信号であっても、走査線によって輝度差が発生する。特に、隣接する走査線の長さが大きく異なると、長さの異なる走査線に接続された画素間で大きな輝度差が発生し、輝度差の境界が見えやすくなる。

本発明は、輝度差の境界を見えにくくすることを目的とする。

本発明に係る表示装置は、基板と、前記基板上に設けられた複数の信号線と、前記基板上に設けられ、前記信号線と交差する複数の走査線と、前記走査線と信号線の交差位置に形成された複数の薄膜トランジスタと、を有し、前記基板は、前記走査線は、第１の走査線群と、第２の走査線群を有し、前記第２の走査線群の前記走査線の一端は、負荷素子が接続されることを特徴とする。

本発明によれば、第２の走査線群には、配線の負荷を調整する電界効果素子が接続される。これにより、輝度差の境界を見えにくくすることができる。

本発明を適用した実施形態に係る表示装置の概略を示す平面図である。 図１に示す表示装置の回路図である。 図２に示す回路の一部を詳細に示す図である。 図１に示す表示装置のIV−IV線断面図である。 信号線及び走査線に関連する構成の詳細を示す図である。 電界効果素子を示す図である。 複数の電界効果素子の配列を示す図である。 負荷素子を示す図である。 比較例に係る実験結果を示す図である。 本実施形態に係る実験結果を示す図である。

以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。

図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。

さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。

図１は、本発明を適用した実施形態に係る表示装置の概略を示す平面図である。表示装置は、第１基板１０を有する。第１基板１０は、画像が表示される表示領域ＤＡを有する。表示領域ＤＡの外側（周囲）には、非表示領域ＮＤＡがある。

第１基板１０は、切欠き１２を有する。切欠き１２は、第１基板１０の第１方向Ｄ１の両端部の一方にあり、第１方向Ｄ１に交差（例えば直交）する第２方向Ｄ２に、第１基板１０の中間にある。切欠き１２は、第２方向Ｄ２に表示領域ＤＡが連続することを妨げている。切欠き１２はＵ字状になっており、これに対応して、第１基板１０の外形輪郭は曲線を有している。非表示領域ＮＤＡは、切欠き１２に隣接する領域を含む。

図２は、図１に示す表示装置の回路図である。図３は、図２に示す回路の一部を詳細に示す図である。

第１基板１０は、表示領域ＤＡにおいて、複数のサブピクセルＳＰを備えている。サブピクセルＳＰとは、映像信号に応じて個別に制御することができる最小単位を示し、例えば、走査線Ｇと信号線Ｓとが交差する位置に配置された薄膜トランジスタＴＦＴを含む領域に存在する。複数のサブピクセルＳＰは、第１方向Ｄ１及び第２方向Ｄ２にマトリクス状に配置されている。走査線Ｇは、第２方向Ｄ２に延出し、第１方向Ｄ１に並んでいる。信号線Ｓは、各々第１方向Ｄ１に延出し、第２方向Ｄ２に並んでいる。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。走査線Ｇ及び信号線Ｓは、表示領域ＤＡの外側にある非表示領域ＮＤＡに引き出されている。非表示領域ＮＤＡにおいて、複数の走査線Ｇは走査回路ＧＤに接続され、複数の信号線Ｓは信号線駆動回路ＳＤに接続されている。走査回路ＧＤは、図１に示すように、第２方向Ｄ２に複数の走査線Ｇを挟む両側のそれぞれに配置されている。

第１基板１０は、画像を構成する複数のサブピクセルＳＰの少なくとも明度を変化させるために複数の画素電極１４及び複数の共通電極１６を有する。複数の画素電極１４は、第１方向Ｄ１及び第２方向Ｄ２に配列される。画素電極１４の各々は、共通電極１６と対向し、画素電極１４と共通電極１６との間に生じる電界によって液晶層１８を駆動する。保持容量ＣＳは、例えば、共通電極１６と画素電極１４との間に形成される。共通電極１６は、複数のサブピクセルＳＰに亘って配置されている。共通電極１６は、非表示領域ＮＤＡに引き出されて共通電極駆動回路ＣＤに接続される。

複数の薄膜トランジスタＴＦＴが、表示領域ＤＡに配列されている。複数の薄膜トランジスタＴＦＴは、複数の画素電極１４にそれぞれ対応して、第１方向Ｄ１及び第２方向Ｄ２に配列される。サブピクセルＳＰは、薄膜トランジスタＴＦＴを備えている。薄膜トランジスタＴＦＴは、走査線Ｇ及び信号線Ｓと電気的に接続されている。具体的には、薄膜トランジスタＴＦＴは、ゲート電極ＷＧ、ソース電極ＷＳ、及び、ドレイン電極ＷＤを備えている。ゲート電極ＷＧは、走査線Ｇと電気的に接続されている。図示した例では、信号線Ｓと電気的に接続された電極をソース電極ＷＳと称し、画素電極１４と電気的に接続された電極をドレイン電極ＷＤと称する。走査線Ｇは、第２方向Ｄ２に並んだサブピクセルＳＰの各々における薄膜トランジスタＴＦＴと接続されている。

信号線Ｓは、第１方向Ｄ１に並んだサブピクセルＳＰの各々における薄膜トランジスタＴＦＴと接続されている。複数の画素電極１４のそれぞれと複数の信号線Ｓのうち対応する１つとの間の電気的接続が、複数の薄膜トランジスタＴＦＴの対応する１つによって制御される。

図４は、図１に示す表示装置のIV−IV線断面図である。第１基板１０と第２基板２２の間に液晶層１８が介在する。複数の画素電極１４は、液晶層１８の側で、第１基板１０に、相互に直交する第１方向Ｄ１及び第２方向Ｄ２に配列される。表示装置は、主面にほぼ平行な横電界を利用する表示モードに対応した構成を有している。あるいは、表示装置は、基板主面に対して垂直な縦電界や、基板主面に対して斜め方向の電界、或いは、それらを組み合わせて利用する表示モードに対応した構成を有していても良い。横電界を利用する表示モードでは、例えば第１基板１０及び第２基板２２のいずれか一方に画素電極１４及び共通電極１６の双方が備えられた構成が適用可能である。縦電界や斜め電界を利用する表示モードでは、例えば、第１基板１０に画素電極１４及び共通電極１６のいずれか一方が備えられ、第２基板２２に画素電極１４及び共通電極１６のいずれか他方が備えられた構成が適用可能である。

第１基板１０は、信号線Ｓ、共通電極１６、金属層Ｍ、画素電極１４、第１絶縁膜ＩＮ１、第２絶縁膜ＩＮ２、第３絶縁膜ＩＮ３、第１配向膜ＡＬ１などを備えている。なお、ここでは、薄膜トランジスタＴＦＴや走査線Ｇ、これらの間に介在する各種絶縁膜等の図示を省略している。第１絶縁膜ＩＮ１は、第１基板１０の上に位置している。図示しない走査線Ｇや薄膜トランジスタＴＦＴの半導体層（チャネル層）は、第１基板１０と第１絶縁膜ＩＮ１の間に位置する。信号線Ｓは、第１絶縁膜ＩＮ１の上に位置している。第２絶縁膜ＩＮ２は、信号線Ｓ、及び、第１絶縁膜ＩＮ１の上に位置している。共通電極１６は、第２絶縁膜ＩＮ２の上に位置している。金属層Ｍは、信号線Ｓの直上において共通電極１６に接触している。金属層Ｍは、共通電極１６の上に位置しているが、共通電極１６と第２絶縁膜ＩＮ２との間に位置していても良い。第３絶縁膜ＩＮ３は、共通電極１６、及び、金属層Ｍの上に位置している。画素電極１４は、第３絶縁膜ＩＮ３の上に位置している。画素電極１４は、第３絶縁膜ＩＮ３を介して共通電極１６と対向している。また、画素電極１４は、共通電極１６と対向する位置にスリットＳＬを有している。第１配向膜ＡＬ１は、画素電極１４及び第３絶縁膜ＩＮ３を覆っている。

走査線Ｇ、信号線Ｓ、及び、金属層Ｍは、モリブデン、タングステン、チタン、アルミニウムなどの金属材料によって形成され、単層構造であっても良いし、多層構造であっても良い。共通電極１６及び画素電極１４は、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明な導電材料によって形成されている。第１絶縁膜ＩＮ１及び第３絶縁膜ＩＮ３は無機絶縁膜であり、第２絶縁膜ＩＮ２は有機絶縁膜である。

第２基板２２は、ブラックマトリクス層２４、カラーフィルタ層２６、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。ブラックマトリクス層２４及びカラーフィルタ層２６は、第２基板２２の第１基板１０と対向する側に位置している。ブラックマトリクス層２４は、サブピクセルＳＰを区画し、信号線Ｓの直上に位置している。カラーフィルタ層２６は、画素電極１４と対向し、その一部がブラックマトリクス層２４に重なっている。オーバーコート層ＯＣは、カラーフィルタ層２６を覆っている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。

第２基板２２には、タッチセンシングのために複数のタッチ電極２８が積層されている。タッチ電極２８は、第２基板２２の主面に位置している。タッチ電極２８は、金属や、ＩＴＯ（Indium Tin Oxide）又はＩＺＯ（Indium Zinc Oxide）等の透明導電材料によって形成されていても良いし、金属の上に透明導電材料が積層されていても良いし、導電性の有機材料や、微細な導電性物質の分散体などによって形成されていても良い。

第１偏光板を含む第１光学素子ＯＤ１は、第１基板１０と照明装置ＢＬとの間に位置している。第２偏光板を含む第２光学素子ＯＤ２は、タッチ電極２８の上に位置している。第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、必要に応じて位相差板を含んでいても良い。

図５は、図１の領域Ｖに相当する部分の信号線Ｓ及び走査線Ｇの詳細を示す図である。領域Ｖは、切欠き１２の周辺である。図５に示されるように、この領域Ｖにかかる走査線Ｇは、切欠き１２によって、長さの異なる配線が混在している。

切欠き１２は、角がラウンドした形状となっているため、走査線Ｇの長さもラウンドに合わせた長さになっている。本実施形態においては、第１グループＧ１、第２グループＧ２、第３グループＧ３の三つのグループに区分される。

複数の走査線Ｇのうち、第１グループＧ１の走査線Ｇは、第２方向Ｄ２に表示領域ＤＡの両端に至る（図１参照）。いわゆる通常の走査線である。第１グループＧ１の走査線Ｇのそれぞれは、両端部のそれぞれで走査回路ＧＤに接続する。

複数の走査線Ｇのうち、第２グループＧ２の走査線Ｇは、第１方向Ｄ１に第１グループＧ１の隣りにある。第２グループＧ２は、切欠き１２の端部がラウンドしている箇所に相当するグループである。第２グループＧ２の走査線Ｇは、表示領域ＤＡを通る部分から第２方向Ｄ２に、切欠き１２があることで、あるいは、切欠き１２に沿った非表示領域ＮＤＡがあることで、少なくとも表示領域ＤＡにおいて、第１グループＧ１の走査線Ｇよりも短い。表示領域ＤＡで第２グループＧ２の走査線Ｇのそれぞれが有する長さは、表示領域ＤＡで第１グループＧ１の走査線Ｇのそれぞれが有する長さの半分以下である。第２グループＧ２の走査線Ｇは、非表示領域ＮＤＡ（切欠き１２と表示領域ＤＡ間の領域）に至るように延びている。第２グループＧ２の走査線Ｇは、片側の走査回路ＧＤのみに接続する。

複数の走査線Ｇのうち、第３グループＧ３の走査線Ｇは、第１方向Ｄ１において最も端部側に配置された走査線である。第３グループＧ３の走査線Ｇも、第２グループＧ２の走査線Ｇと同様に、第２方向Ｄ２への連続性が切欠き１２によって妨げられている。第２グループＧ２との違いは、切欠き１２の端部がほぼ直線状になっていることである。つまり、第２グループＧ２の走査線Ｇは、同じグループ内でそれぞれ長さが異なるが、第３グループＧ３の走査線Ｇは、ほぼ等しい。第３グループＧ３の走査線Ｇの長さは、最も長いものでも、第２グループＧ２の走査線Ｇの長さ以下になっている。

上記に示したように、本実施形態の走査線Ｇは、通常の走査線である第１グループＧ１の走査線の他に、長さの異なる走査線が複数本存在することになる。走査線Ｇと信号線Ｓの交差する領域は、図５に示されるように、画素電極を駆動するための薄膜トランジスタＴＦＴが接続されている。各走査線Ｇに接続される薄膜トランジスタＴＦＴの数は、各グループで異なっている。特に、切欠き１２と重ならない第１グループＧ１と、切欠き１２と重なる第２、第３グループＧ２，Ｇ３では、走査線の長さが大きく異なることから、それぞれの走査線に接続される薄膜トランジスタＴＦＴの数も大きく異なり、併せてゲート電極の数も異なる。すなわち、走査線に寄生する容量の差に起因する負荷が大きく異なっている。このため、第１〜第３グループの走査線Ｇに属する各画素に、同じ映像信号を印加した場合、切欠き１２と重ならない第１グループＧ１と、切欠き１２と重なる第２、第３グループＧ２，Ｇ３の各画素で、画素電極に印加される電圧に差違が出てしまい、これが輝度差として認識されてしまう。たとえば、通常の表示領域である第１グループＧ１の画素に１２７／２５６階調を表示した場合、第２グループＧ２、第３グループＧ３の画素では、配線負荷が軽いことにより、１８０／２５６階調の表示がされてしまい、第１グループＧ１の画素よりも明るく表示される。このため、第１グループと第２グループの境目で境界がはっきり視認されてしまう。

上記のような問題を解消するため、本実施形態においては、第２グループＧ２と第３グループＧ３の走査線Ｇに以下のような構造を付加する。

第２グループＧ２の走査線Ｇのそれぞれは、例えば一方の端部で、走査回路ＧＤに接続する。一方、他方の端部（切欠き１２側）では、複数の電界効果素子３０を接続する。複数の電界効果素子３０は、切欠き１２と表示領域ＤＡ間の非表示領域ＮＤＡに配置される。複数の電界効果素子３０は、ブラックマトリクス層２４（図４参照）に重なる。

図６は、電界効果素子３０を示す図である。電界効果素子３０は、薄膜トランジスタＴＦＴの構造の一部（例えば、少なくともゲート電極ＷＧ及びチャネル層３２並びにゲート絶縁膜３４）を有する。チャネル層３２とゲート電極ＷＧの間にゲート絶縁膜３４が介在する。チャネル層３２（半導体層）は、例えばＵ字状に屈曲しており、屈曲部分を挟む一対の部分がゲート電極ＷＧに重なる。

電界効果素子３０は、表示に寄与するものではないが、表示領域中の薄膜トランジスタＴＦＴと実質的に同じ構造であり、いわゆるダミーのＴＦＴである。このため、ソース電極ＷＳ及びドレイン電極ＷＤの一方（例えばソース電極ＷＳ）を有しているが、他方（例えばドレイン電極ＷＤ）を有していない。電界効果素子３０のチャネル層３２は、例えばソース電極ＷＳを介して、信号線Ｓに接続されている。信号線Ｓとゲート電極ＷＧ（走査線Ｇ）との間には図示しない絶縁層が介在する。

なお、薄膜トランジスタＴＦＴは、電界効果素子３０の構造（少なくともゲート電極ＷＧ及びチャネル層３２並びにゲート絶縁膜３４）を含む。図６の構造と同様に、複数の走査線Ｇのそれぞれの一部が、第２グループの走査線Ｇに接続された薄膜トランジスタＴＦＴのそれぞれのゲート電極ＷＧになっている。

このように、走査線Ｇにダミーの薄膜トランジスタである電界効果素子３０を接続することにより、配線負荷を上げ、第１グループＧ１の走査線Ｇの配線負荷に近づけるようにする。

図７は、複数の電界効果素子３０の配列を示す図である。本実施形態においては、第２グループＧ２の走査線Ｇは、第１グループＧ１の走査線Ｇに近いほど、複数の電界効果素子３０の数が多い。第２グループＧ２の走査線Ｇは、切欠き１２のラウンドしている部分に配置されるため、表示領域ＤＡ中の走査線Ｇの長さが、第２グループＧ２内で差違が生じている。このため、本実施形態における第２グループＧ２の走査線Ｇ２配線負荷は、それぞれの走査線Ｇに接続された複数の電界効果素子３０の数により、増加する配線負荷を異ならせている。図７の構造では、第２グループＧ２の走査線Ｇの配線負荷は、第１グループＧ１の走査線Ｇに近いほど大きくするため、なる。電界効果素子３０の数は、第１グループＧ１の走査線Ｇに近いほど数が増える。

上述のように、画素電極に印加される電圧は、配線負荷に比例するため、図７の構造によれば、第２グループＧ２では、第１グループＧ１からの輝度差を徐々に変化させることができ、第１グループＧ１と第２グループＧ２間にできる境界を目立たなくすることができる。

第２グループＧ２の走査線Ｇに接続される電界効果素子３０が配置される非表示領域ＮＤＡは、大きく湾曲した部分が相当する。このため、第２グループＧ２の走査線Ｇのそれぞれは、非表示領域ＮＤＡでは、第２方向Ｄ２に交差する方向（例えば第１方向Ｄ１）に延びる第１部分３６を有する。第２グループの走査線Ｇ２のそれぞれは、非表示領域ＮＤＡでは、第１方向Ｄ１に相互にずれた位置でそれぞれ第２方向Ｄ２に沿って延びる複数の第２部分３８を有する。複数の第２部分３８に、複数の電界効果素子３０が接続する。

このような走査線Ｇの形状にすることにより、非表示領域ＮＤＡの湾曲に沿って電界効果素子３０を効率的に配置することができる。

次に、第３グループＧ３の走査線Ｇについて説明する。第３グループＧ３の走査線Ｇのそれぞれは、図１に示すように一方の端部で走査回路ＧＤに接続し、図５に示すように他方（切欠き１２側）の端部で負荷素子４０に接続する。負荷素子４０は、第２方向Ｄ２で切欠き１２と表示領域ＤＡの間にある非表示領域ＮＤＡに配置される。負荷素子４０によって、第３グループＧ３の走査線Ｇのそれぞれに、配線負荷が追加される。負荷素子４０によって追加される負荷は、電界効果素子３０によって追加される負荷以下である。負荷素子４０の負荷の大きさは、第２グループＧ２の電界効果素子３０の数が最も多い走査線Ｇの負荷を超えないようになっている。

図８は、負荷素子４０を示す図である。負荷素子４０では、走査線Ｇは、複数に分岐され、第１電極４２を形成する。負荷素子４０は、第１電極４２の下方に第２電極４４を有する。第２電極４４は、上述した電界効果素子３０のチャネル層３２から連続一体化した層（例えば同層にある半導体層）である。第１電極４２及び第２電極４４は対向し、両者の間には絶縁膜４６が介在する。絶縁膜４６は、上述した電界効果素子３０のゲート絶縁膜３４から連続一体化した膜である。負荷素子４０は、第１電極４２の上方に第３電極４８を有する。第３電極４８は、信号線Ｓと同層にあるが、信号線Ｓからは分離され、他の電位に接続されている。第１電極４２及び第３電極４８は対向し、両者の間には図示しない絶縁層が介在する。第２電極４４及び第３電極４８は、コンタクト５０を介して接続されている。こうして、第１電極４２を一方の電極とし、第２電極４４及び第３電極４８のそれぞれを他方の電極とする容量が構成される。

第３グループＧ３は、切欠き１２の端部がほぼ直線状となる位置の走査線であるため、負荷素子４０が配置される非表示表域ＮＤＡの形状は、ほぼ直線状である。このため、第３グループＧ３の各走査線Ｇに接続される負荷素子４０は、何れの走査線Ｇにおいても、同じ形状である。

図９は、比較例に係る実験結果を示す図である。図１０は、本実施形態に係る実験結果を示す図である。

実験では、信号線Ｓに同じ電圧の信号を入力したときに、第１グループＧ１の走査線Ｇの電位に対し、第２グループＧ２及び第３グループＧ３の走査線Ｇに接続される各画素電極１４の電位を比較し、電位差を測定した。実験結果のグラフにおいて、横軸は、第１グループＧ１の走査線Ｇから離れる方向に昇順となる走査線番号を示し、図５に示した走査線番号と共通である。縦軸は、通常の表示部である第１グループＧ１の走査線Ｇに接続される画素電極１４との電位差を示している。

比較例の実験（図９）では、上述した電界効果素子３０及び負荷素子４０を形成していない表示装置を使用した。走査線番号１の走査線Ｇは、切欠き１２と重複しない通常の走査線Ｇが配置される第１グループＧ１に隣接した走査線であるが、この位置で、第１グループＧ１の走査線Ｇと約６．２ｍＶの電位差を生じている。また、第２グループＧ２の走査線Ｇ間は、約６．２ｍＶ〜約７．２ｍＶの電位差が生じており、第２グループＧ２の走査線Ｇ間では、約１ｍＶほどの差違がある。

また更に、第３グループＧ３の走査線Ｇは、７．２ｍＶ〜８．０ｍＶの電位差を生じており、第３グループＧ３の走査線Ｇ間では、約０．８ｍＶほどの差違がある。

第２グループＧ２，第３グループＧ３の走査線Ｇ全体では、電位差の幅は約１．６ｍＶである。

この結果より、第１グループＧ１と第２グループＧ２間の画素電位差が、第２グループＧ２と第３グループＧ３間の画素電位差よりも数倍大きいことが分かる。このため、仮に表示領域ＤＡの全ての画素に同じ映像信号を入力したとしても、第１グループＧ１と第２グループＧ２間の画素電位差が大きいため、第１グループ１Ｇと、第２グループＧ２および第３グループＧ３の画素間で、異なる輝度が表示されているものとして観察者に認識されてしまう。

本実施形態の実験（図１０）では、上述した電界効果素子３０及び負荷素子４０を備えた表示装置を使用した。図１０から分かるように、走査線番号１では、第１グループＧ１の走査線との電位差が、約０．２ｍＶとなり、大幅に低減された。また、第２グループＧ２の走査線Ｇのそれぞれには、電界効果素子３０を設け、且つ、第１グループＧ１に近い走査線Ｇほど、電界効果素子３０の数を増やしている。これにより、第２グループＧ２の走査線Ｇにおいては、走査線１〜２０の間で、第１グループＧ１との電位差を走査線ごとに徐々に第３グループＧ３の電位まで増えていくように設定できた。

また更に、第３グループＧ３の走査線Ｇのそれぞれには、負荷素子４０を設けたことで、第１グループＧ１との画素電極１４の電位差が４ｍＶ前後まで下げることができている。

本実施形態では、第３グループＧ３の位置でも第１グループＧ１との画素電極との電位差を圧縮し、且つ、第２グループＧ２では、第１グループＧ１の走査線Ｇに近いほど、走査線の負荷を上げている。その結果、図１０に示すように、切欠き１２に重複する第２グループＧ２と第３グループＧ３の走査線Ｇに接続される画素において、切欠き１２と重複しない第１グループＧ１の走査線Ｇ１に接続される画素との輝度差を全体的に圧縮しながら、第１グループＧ１と隣接する第２グループＧ２において、輝度差に傾斜が現れるように、配線の負荷を調整した。

これにより、本実施形態では、第１グループＧ１の走査線から第３グループＧ３の走査線にかけて、輝度に意図的にグラデーションを形成することができるようになった。このため、図９の比較例に比べ、第１グループＧ１と第２グループＧ２間で、輝度差による境界が見えにくくなる。

本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、第３グループＧ３では、負荷素子４０を用いたが、第２グループＧ２の電界効果素子３０を用いても良い。

また、切欠き１２に重複する走査線を第２グループＧ２、第３グループＧ３と２つに分けたが、例えば切欠き１２の端面にラウンド部が無く、切欠き１２に重複する走査線の長さが一様にできる場合、第２グループＧ２または第３グループＧ３の何れか１グループの負荷素子のみを用いても良い。

また、本実施形態として、液晶表示装置を用いて説明したが、有機ＥＬ表示装置でも同様の構成を用いることができる。

実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。

１０ 第１基板、１２ 切欠き、１４ 画素電極、１６ 共通電極、１８ 液晶層、２２ 第２基板、２４ ブラックマトリクス層、２６ カラーフィルタ層、２８ タッチ電極、３０ 電界効果素子、３２ チャネル層、３４ ゲート絶縁膜、３６ 第１部分、３８ 第２部分、４０ 負荷素子、４２ 第１電極、４４ 第２電極、４６ 絶縁膜、４８ 第３電極、５０ コンタクト、ＡＬ１ 第１配向膜、ＡＬ２ 第２配向膜、ＢＬ 照明装置、ＣＤ 共通電極駆動回路、ＣＳ 保持容量、Ｄ１ 第１方向、Ｄ２ 第２方向、ＤＡ 表示領域、Ｇ 走査線、Ｇ１ 第１グループの走査線、Ｇ２ 第２グループの走査線、Ｇ３ 第３グループの走査線、ＧＤ 走査回路、ＩＮ１ 第１絶縁膜、ＩＮ２ 第２絶縁膜、ＩＮ３ 第３絶縁膜、Ｍ 金属層、ＮＤＡ 非表示領域、ＯＣ オーバーコート層、ＯＤ１ 第１光学素子、ＯＤ２ 第２光学素子、Ｓ 信号線、ＳＤ 信号線駆動回路、ＳＬ スリット、ＳＰ サブピクセル、ＴＦＴ 薄膜トランジスタ、ＷＤ ドレイン電極、ＷＧ ゲート電極、ＷＳ ソース電極。

Claims (16)

1. 基板と、
   前記基板上に設けられた複数の信号線と、
   前記基板上に設けられ、前記信号線と交差する複数の走査線と、
   前記走査線と信号線の交差位置に形成された複数の薄膜トランジスタと、
   を有し、
   前記走査線は、第１の走査線群と、第２の走査線群を有し、
   前記第２の走査線群の前記走査線の一端は、負荷素子が接続されることを特徴とする表示装置。
2. 請求項１に記載された表示装置において、
   前記第１の走査線群と前記第２の走査線群は、隣接して配置され、
   前記基板は、前記第２走査線群の走査線の延在方向に重なる位置に切欠き部を有することを特徴とする表示装置。
3. 請求項２に記載された表示装置において、
   前記負荷素子は、複数の電界効果素子からなることを特徴とする表示装置。
4. 請求項３に記載された表示装置において、
   前記複数の電界効果素子は、第１の走査線群に近い走査線程、接続される電界効果素子の数が増えることを特徴とする表示装置。
5. 請求項２に記載された表示装置において、
   前記基板は、第３の走査線群を有し、
   前記第３の走査線群の走査線延在方向は、前記切欠き部と重なり、
   前記第２の走査線群は、前記第１の走査線群と前記第３の走査線群の間に配置され、
   前記第３の走査線群の前記走査線の一端は、負荷素子が接続されることを特徴とする表示装置。
6. 請求項５に記載された表示装置において、
   前記基板は、表示領域と非表示領域を有し、
   前記第２走査線群と前記第３走査線群の前記負荷素子は、前記切欠き部と前記表示領域間の前記非表示領域に形成されていることを特徴とする表示装置。
7. 請求項６に記載された表示装置において、
   前記第２の走査線群の前記負荷素子は、複数の電界効果素子からなることを特徴とする表示装置。
8. 請求項７に記載された表示装置において、
   前記第２の走査線群の各走査線は、前記非表示領域において、信号線と平行に延設された屈曲部を有することを特徴とする表示装置。
9. 請求項７に記載された表示装置において、
   前記第２の走査線群の前記負荷素子は、半導体層と導電層を含む複数の薄膜トランジスタからなることを特徴とする表示装置。
10. 請求項９に記載された表示装置において、
    前記第３の走査線群の前記負荷素子は、前記走査線に絶縁膜を介して重畳された半導体層又は導電層であり、
    前記第３の走査線群の複数の前記負荷素子は、同じ形状であることを特徴とする表示装置。
11. 請求項１０に記載された表示装置において、
    前記第２の走査線群の前記負荷素子が有する前記半導体層および前記導電層は、
    前記第３の走査線群の前記負荷素子が有する前記半導体層および前記導電層と同じ層で形成されることを特徴とする表示装置。
12. 請求項５に記載された表示装置において、
    前記表示領域における前記第２及び第３の走査線群の走査線の長さは、前記表示領域における前記第１の走査線群の走査線の長さの半分以下であることを特徴とする表示装置。
13. 請求項５に記載された表示装置において、
    ブラックマトリクス層をさらに有し、
    前記複数の負荷素子は、前記ブラックマトリクス層に重なることを特徴とする表示装置。
14. 請求項５に記載された表示装置において、
    前記複数の走査線が接続される走査回路をさらに有し、
    前記第２及び第３の走査線群の一端は、前記走査回路に接続されることを特徴とする表示装置。
15. 請求項１４に記載された表示装置において、
    前記基板は、４辺を有する略矩形状を有し、前記切欠き部は前記基板の１辺に形成され、
    前記走査回路は、前記切欠き部が形成されていない辺の向かい合う２辺に形成されることを特徴とする表示装置。
16. 請求項１５に記載された表示装置において、
    前記第１の走査線群は、２辺に設けられた前記走査回路の両方に接続され、
    前記第２及び第３の走査線群は、片方の前記走査回路に接続されることを特徴とする表示装置。

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