JP2019078619A - 半導体装置及び電子機器 - Google Patents

Abstract

【課題】１つのパッドを用いて被検出回路の断線を検出して異常通知信号を発生する。【解決手段】半導体装置は、被検出回路及び抵抗を介して電源電圧に接続されたドレイン又はコレクタと、接地されたソース又はエミッタと、ゲート又はベースとを有するトランジスタと、トランジスタがオフであるときに、トランジスタのゲート又はベースの電圧と、トランジスタのドレイン又はコレクタの電圧とに基づいて、被検出回路の断線を検出して検出信号を出力するオープン検出回路とを備える。オープン検出回路は、トランジスタのゲート又はベースの電圧が第１のしきい値電圧未満でドレイン又はコレクタの電圧が第２のしきい値電圧未満であるとき、もしくは、トランジスタのゲート又はベースの電圧が第１のしきい値電圧以上でドレイン又はコレクタの電圧が第２のしきい値電圧以上であるときに、被検出回路の断線を検出して検出信号を出力する。【選択図】図１Ａ

Description

本発明は、半導体装置とそれを用いた電子機器に関し、特に、半導体集積回路（以下、ＩＣという）チップを内蔵し、ＩＣチップのパッドと、ＩＣパッケージの外部端子（以下、ポートという）とをボンディングワイヤ（以下、ワイヤという）で接続するときのＩＣチップ等の半導体装置と、当該半導体装置を搭載した電子機器に関する。

例えばＩＣチップを内蔵し、ＩＣチップのパッドと、ＩＣパッケージのポートとをワイヤで接続するときのＩＣチップにおいて、ＩＣチップの異常状態を検出するために、監視している電子機器等の回路システムに異常状態であった場合に以下の方法が公知である。
（１）例えば外部回路に異常通知信号を送る手段として、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという。）のドレインにオープンドレイン出力端子を設ける。
（２）当該オープンドレイン出力端子を、プルアップ抵抗を介してある一定電圧に接続する。
（３）異常状態を検出した場合に、ＮＭＯＳトランジスタがオンすることで、オープンドレイン出力端子を所定のローレベル電圧にする。
（４）当該ローレベル電圧を異常通知信号として用いることで、外部回路にＩＣチップの異常状態を通知する。
（５）外部回路の例えばマイクロコンピュータが、前記回路システムをシャットダウンさせる。

しかし、前記ワイヤがオープン故障を起こした場合、もしくは、前記ＩＣパッケージのポート自体がオープン状態になった場合、外部回路に異常状態を通知することができなくなり、回路システムに致命的障害を与える可能性がある。

この障害を解決する手段として、２つのパッドに接続した信号間にダイオードを接続することでワイヤのオープンを検出する従来例の方法が既に知られている（例えば、特許文献１参照）。

しかし、上述の従来例の方法では、ワイヤのオープン（断線）を検出するために、２つ以上のパッドが必要となり、ＩＣチップの面積が大きくなり、少ないポート数又は少ないピン数のパッケージ、もしくは小型のＩＣパッケージに搭載できず、コストアップに繋がるという問題があった。また、上述の従来例の方法では、検査工程においてワイヤのオープンを検出することが可能であったが、出荷後又は使用条件下では検出することができないという問題があった。

本発明の目的は以上の問題点を解決し、１つのパッドを用いてワイヤの断線を検出して異常通知信号を発生することができる半導体装置とそれを用いた電子機器を提供することにある。

本発明の一態様に係る半導体装置は、
被検出回路及び抵抗を介して電源電圧に接続されたドレイン又はコレクタと、接地されたソース又はエミッタと、ゲート又はベースとを有するトランジスタと、
前記トランジスタがオフであるときに、前記トランジスタのゲート又はベースの電圧と、前記トランジスタのドレイン又はコレクタの電圧とに基づいて、前記被検出回路の断線を検出して検出信号を出力するオープン検出回路とを備えたことを特徴とする。

従って、本発明に係る半導体装置によれば、例えばＩＣチップの異常状態信号を伝送するワイヤなどの被検出回路の断線を検出するために、１つのパッドを用いてワイヤの断線を検出して異常通知信号を発生することができる。これにより、従来例に比較して大幅にＩＣチップのコストを軽減できる。

実施形態１に係る、ＩＣチップ１００とＩＣパッケージ２００とその外部回路を含む電子機器の構成例を示す回路図である。 図１Ａの異常検出回路１０の構成例を示す回路図である。 図１Ｂの異常検出回路１０の変形例に係る異常検出回路１０Ａの構成例を示す回路図である。 図１Ａのオープン検出回路２０の構成例を示す回路図である。 実施形態２に係る、ＩＣチップ１００ＡとＩＣパッケージ２００Ａとその外部回路を含む電子機器の構成例を示す回路図である。 実施形態３に係る、ＩＣチップ１００ＢとＩＣパッケージ２００Ｂとその外部回路を含む電子機器の構成例を示す回路図である。 実施形態４に係る、ＩＣチップ１００ＣとＩＣパッケージ２００Ｃとその外部回路を含む電子機器の構成例を示す回路図である。 実施形態５に係る、ＩＣチップ１００ＤとＩＣパッケージ２００Ｄとその外部回路を含む電子機器の構成例を示す回路図である。 実施形態６に係る、ＩＣチップ１００ＥとＩＣパッケージ２００Ｅとその外部回路を含む電子機器の構成例を示す回路図である。 変形例１に係るオープン検出回路２０Ａの構成例を示す回路図である。 変形例２に係るオープン検出回路２０Ｂの構成例を示す回路図である。 変形例３に係るオープン検出回路２０Ｃの構成例を示す回路図である。 変形例４に係るオープン検出回路２０Ｄの構成例を示す回路図である。 変形例５（実施形態１の変形例）に係る、ＩＣチップ１００ａとＩＣパッケージ２００ａとその外部回路を含む電子機器の構成例を示す回路図である。 変形例６（実施形態５の変形例）に係る、ＩＣチップ１００ＤａとＩＣパッケージ２００Ｄａとその外部回路を含む電子機器の構成例を示す回路図である。 変形例７（実施形態１の変形例）に係る、ＩＣチップ１００ｂとＩＣパッケージ２００ｂとその外部回路を含む電子機器の構成例を示す回路図である。 変形例８（実施形態５の変形例）に係る、ＩＣチップ１００ＤｂとＩＣパッケージ２００Ｄｂとその外部回路を含む電子機器の構成例を示す回路図である。 変形例９（実施形態１の変形例）に係る、ＩＣチップ１００ｃとＩＣパッケージ２００ｃとその外部回路を含む電子機器の構成例を示す回路図である。 変形例１０（実施形態１の変形例）に係る、ＩＣチップ１００ＤｃとＩＣパッケージ２００Ｄｃとその外部回路を含む電子機器の構成例を示す回路図である。

本発明に係る実施形態について以下に説明する。なお、図面において、同一又は同様の構成要素（電圧等を含む）については同一の符号を付して、その詳細説明を省略する。

本発明に係る各実施形態では、オープンドレイン出力又はオープンコレクタ出力を有するＩＣチップ１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄを含む半導体装置が提供される。当該半導体装置において、パッド８１とポート９１に接続されたワイヤ３１のオープン故障、もしくはポート９１のオープン故障を検出する回路において、以下の特徴を有する。ＩＣチップ１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄのパッド８１とポート９１に接続された被検出回路であるワイヤ３１のオープン等を、１つのパッド８１のみを用いて、検出して外部回路に通知することを特徴としている。

実施形態１．
図１Ａは、実施形態１に係る、ＩＣチップ１００とＩＣパッケージ２００とその外部回路を含む電子機器の構成例を示す回路図である。ここで、ＩＣパッケージ２００は、ＩＣチップ１００を収容するものである。

図１Ａにおいて、ＩＣチップ１００は、ＮＭＯＳトランジスタＭ１と、異常検出回路１０と、オープン検出回路２０と、パッド８１とを備えて構成される。ここで、ＮＭＯＳトランジスタＭ１を含む回路はＮＭＯＳオープンドレインのドライバ回路を構成する。ＮＭＯＳトランジスタＭ１のソースは接地され、ＮＭＯＳトランジスタＭ１のドレインはパッド８１に接続され、ＮＭＯＳトランジスタＭ１のゲートは異常検出回路１０の出力端子に接続される。パッド８１はワイヤ３１を介してＩＣパッケージ２００のポート９１に接続される。ポート９１はマイクロコンピュータ４０のリセット端子ＲＥＳＥＴＢに接続されるとともに、プルアップ抵抗Ｒ１を介して所定の電圧Ｖｐｕ１に接続される。これにより、ＮＭＯＳトランジスタＭ１のゲート電圧に応じて、ポート９１の電圧が変化するように構成される。ここで、ＩＣチップ１００のパッド８１からＩＣパッケージ２００のポート９１を介して所定のリセット信号がマイクロコンピュータ４０に入力される。すなわち、ＩＣチップ１００の異常状態を示す、異常検出回路１０からの異常検出信号Ｖ１０は、ＮＭＯＳトランジスタＭ１、パッド８１、ワイヤ３１、及びポート９１を介してマイクロコンピュータ４０のリセット端子ＲＥＳＥＴＢに伝送される。なお、マイクロコンピュータ４０は例えば電子機器を制御する制御装置である。

ＮＭＯＳトランジスタＭ１のゲート電圧ＶＧと、ドレイン電圧ＶＤはオープン検出回路２０に入力される。このとき、ゲート電圧ＶＧがＮＭＯＳトランジスタＭ１のしきい値以上であるとき、そのドレイン電圧ＶＤは接地電圧付近になる。一方、ゲート電圧ＶＧがＮＭＯＳトランジスタＭ１のしきい値未満であるとき、ドレイン電圧ＶＤは電圧Ｖｐｕ１付近になる。しかし、ワイヤ３１が開放（断線）した場合、ＮＭＯＳトランジスタＭ１のゲート電圧ＶＧがＮＭＯＳトランジスタＭ１のしきい値以下（すなわち、ＮＭＯＳトランジスタＭ１がオフ）にもかかわらずそのドレイン電圧ＶＤがＭ１のリーク電流、又はプルダウン電流により、接地電圧付近になりうる。当該異常状態を検出するため、オープン検出回路２０はＮＭＯＳトランジスタＭ１のゲート電圧ＶＧ及びドレイン電圧ＶＤの両方がＮＭＯＳトランジスタＭ１のしきい値電圧を下回った場合異常状態を検出してハイレベルの異常通知信号Ｖ２０を出力する。

なお、異常通知信号Ｖ２０はＩＣチップ１００内の内部回路に出力するように較正してもよく、これについては、以下の各実施形態においても同様である。

図１Ｂは図１Ａの異常検出回路１０の構成例を示す回路図である。

図１Ｂにおいて、異常検出回路１０は、互いに直列に接続された分圧抵抗Ｒ１１，Ｒ１２と、コンパレータ１１と、インバータ１２とを備えて構成される。パッド８３とパッド８４の間に、分圧抵抗Ｒ１１，Ｒ１２が接続される。分圧抵抗Ｒ１１，Ｒ１２の間の電圧がコンパレータ１１の非反転入力端子に入力され、パッド８４は基準電圧ＶＲＥＦの基準電圧源７０を介してコンパレータ１１の反転入力端子に接続される。これにより、コンパレータ１１の反転入力端子には、基準電圧ＶＲＥＦが印加される。コンパレータ１１からの出力信号はインバータ１２を介して異常検出信号Ｖ１０として出力される。

以上のように構成された異常検出回路１０において、パッド８３の電圧が低下し、コンパレータ１１の非反転入力端子の電圧が基準電圧ＶＲＥＦよりも低下するとき、異常検出回路１０はハイレベルの異常検出信号Ｖ１０を出力する。

図１Ｃは図１Ｂの異常検出回路１０の変形例に係る異常検出回路１０Ａの構成例を示す回路図である。図１Ｃの異常検出回路１０Ａは、図１Ｂの異常検出回路１０に比較して、以下の点が異なる。
（１）分圧抵抗Ｒ１１，Ｒ１２間の電圧がコンパレータ１１の反転入力端子に入力される。
（２）基準電圧源７０からの基準電圧ＶＲＥＦがコンパレータ１１の非反転入力端子に入力される。

以上のように構成された異常検出回路１０Ａにおいて、パッド８３の電圧が上昇し、コンパレータ１１の非反転入力端子の電圧が基準電圧ＶＲＥＦ以上になるとき、異常検出回路１０Ａはハイレベルの異常検出信号Ｖ１０を出力する。

図１Ｄは図１Ａのオープン検出回路２０の構成例を示す回路図である。図１Ｄにおいて、オープン検出回路２０はＮＯＲゲート２１を備えて構成される。図１ＡのＮＭＯＳトランジスタＭ１のゲート電圧ＶＧ及びドレイン電圧ＶＤがＮＯＲゲート２１に入力され、ＮＯＲゲート２１は出力信号を異常通知信号Ｖ２０として出力する。

以上のように構成されたオープン検出回路２０において、図１ＡのＮＭＯＳトランジスタＭ１のゲート電圧ＶＧ及びドレイン電圧ＶＤの両方が所定のしきい値電圧を下回った場合、その異常状態を検出してハイレベルの異常通知信号Ｖ２０を出力する。

以上のように構成された電子機器において、図１ＡのＮＭＯＳトランジスタＭ１のゲート電圧ＶＧ及びドレイン電圧ＶＤの両方が所定のしきい値電圧を下回った場合異常状態を検出してハイレベルの異常通知信号Ｖ２０が出力される。すなわち、図１Ａの構成では、ＩＣチップ１００の異常状態を検出するために、１つのパッド８１を用いてワイヤ３１のオープンを検出して異常通知信号Ｖ２０を発生することができる。

実施形態２．
図２は実施形態２に係る、ＩＣチップ１００ＡとＩＣパッケージ２００Ａとその外部回路を含む電子機器の構成例を示す回路図である。図２の電子機器は、図１の電子機器に比較して以下の点が異なる。
（１）ＩＣチップ１００に代えて、パッド８２をさらに有するＩＣチップ１００Ａを備える。
（２）ＩＣパッケージ２００に代えて、ポート９２をさらに有するＩＣパッケージ２００Ａを備える。
（３）パッド８２とポート９２との間はワイヤ３２により接続される。
（４）マイクロコンピュータ４０に代えて、入出力端子Ｉ／Ｏをさらに有するマイクロコンピュータ４０Ａを備える。
以下、上記相違点について詳述する。

図２において、オープン検出回路２０からの異常通知信号Ｖ２０は、パッド８２、ワイヤ３２、及びポート９２を介してマイクロコンピュータ４０Ａの入出力端子Ｉ／Ｏに入力される。

以上のように構成された図２の電子機器において、オープン検出回路２０からの異常通知信号Ｖ２０がマイクロコンピュータ４０Ａに対して異常状態を通知することができる。当該実施形態２に係る電子機器のそれ以外の作用効果は、実施形態１の作用効果と同様である。

実施形態３．
図３は実施形態３に係る、ＩＣチップ１００ＢとＩＣパッケージ２００Ｂとその外部回路を含む電子機器の構成例を示す回路図である。図３の電子機器は、図２の電子機器に比較して以下の点が異なる。
（１）ＮＭＯＳトランジスタＭ１に代えて、ＮＰＮバイポーラトランジスタＱ１を備える。
以下、上記相違点について詳述する。

図３において、ＮＰＮバイポーラトランジスタＱ１のエミッタは接地され、ベースは異常検出回路１０の出力端子に接続され、コレクタはパッド８１に接続される。ＮＰＮバイポーラトランジスタＱ１のベース電圧ＶＧ（各実施形態で共通に使用するために符号ＶＧを用い、以下同様である。）及びＮＰＮバイポーラトランジスタＱ１のコレクタ電圧ＶＤ（各実施形態で共通に使用するために符号ＶＤを用い、以下同様である。）はオープン検出回路２０に入力される。

図３のオープン検出回路２０において、ＮＰＮバイポーラトランジスタＱ１のベース電圧ＶＧ及びコレクタ電圧ＶＤの両方が所定のしきい値電圧を下回った場合、その異常状態を検出してハイレベルの異常通知信号Ｖ２０を出力する。

以上のように構成された電子機器において、ＮＰＮバイポーラトランジスタＱ１のベース電圧ＶＧ及びコレクタ電圧ＶＤの両方が所定のしきい値電圧を下回った場合、その異常状態を検出してハイレベルの異常通知信号Ｖ２０が出力される。すなわち、図３の構成では、ＩＣチップ１００Ｂの異常状態を検出するために、１つのパッド８１を用いてワイヤ３１のオープンを検出して異常通知信号Ｖ２０を発生することができる。

実施形態４．
図４は実施形態４に係る、ＩＣチップ１００ＣとＩＣパッケージ２００Ｃとその外部回路を含む電子機器の構成例を示す回路図である。図４の電子機器は、図１の電子機器に比較して以下の点が異なる。
（１）ＮＭＯＳトランジスタＭ１に代えて、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）Ｍ２を備える。
（２）プルアップ抵抗Ｒ１に代えて、プルダウン抵抗Ｒ２を備える。
以下、上記相違点について詳述する。

図４において、ＰＭＯＳトランジスタＭ２のソースは電源電圧ＶＤＤに接続され、ゲートは異常検出回路１０の出力端子に接続され、ドレインはパッド８１に接続される。ＰＭＯＳトランジスタＭ２のゲート電圧ＶＧ及びドレイン電圧ＶＤはオープン検出回路２０に入力される。ポート９１はマイクロコンピュータ４０のリセット端子ＲＥＳＥＴＢに接続されるとともに、プルダウン抵抗Ｒ２を介して接地される。これにより、ＰＭＯＳトランジスタＭ２のゲート電圧ＶＧに応じてポート９１の電圧が変化するようになっている。

以上のように構成されたＩＣチップ１００Ｃにおいて、ＰＭＯＳトランジスタＭ２のゲート電圧ＶＧがしきい値電圧未満のローレベルであるとき、ドレイン電圧ＶＤは電源電圧ＶＤＤ付近になる。一方、ゲート電圧ＶＧがしきい値電圧以上のハイレベルである（ＰＭＯＳトランジスタＭ２がオフである）とき、ドイン電圧ＶＤは接地電圧付近になる。しかし、ワイヤ３１が開放した場合、ＰＭＯＳトランジスタＭ２のゲート電圧ＶＧがハイレベルにもかかわらず、ドレイン電圧ＶＤがＭ２のリーク電流、又はプルアップ電流により電源電圧ＶＤＤ付近になりうる。当該異常状態を検出するため、オープン検出回路２０はＰＭＯＳトランジスタＭ２のゲート電圧ＶＧ及びドレイン電圧ＶＤの両方がＰＭＯＳトランジスタＭ２のしきい値電圧を下回ったとき、すなわち両方の信号がハイレベルになった場合に異常状態を検出し、異常通知信号Ｖ２０を出力する。

以上のように構成された電子機器において、ＰＭＯＳトランジスタＭ２のゲート電圧ＶＧ及びドレイン電圧ＶＤの両方がＰＭＯＳトランジスタＭ２のしきい値電圧を下回ったとき、すなわち両方の信号がハイレベルになった場合に異常状態を検出し、異常通知信号Ｖ２０が出力される。すなわち、図４の構成では、ＩＣチップ１００Ｃの異常状態を検出するために、１つのパッド８１を用いてワイヤ３１のオープンを検出して異常通知信号Ｖ２０を発生することができる。

実施形態５．
図５は実施形態５に係る、ＩＣチップ１００ＤとＩＣパッケージ２００Ｄとその外部回路を含む電子機器の構成例を示す回路図である。図５の電子機器は、図４の電子機器に比較して以下の点が異なる。
（１）ＩＣチップ１００Ｃに代えて、パッド８２をさらに有するＩＣチップ１００Ｄを備える。
（２）ＩＣパッケージ２００Ｃに代えて、ポート９２をさらに有するＩＣパッケージ２００Ｄを備える。
（３）パッド８２とポート９２との間はワイヤ３２により接続される。
（４）マイクロコンピュータ４０に代えて、入出力端子Ｉ／Ｏをさらに有するマイクロコンピュータ４０Ａを備える。
以下、上記相違点について詳述する。

図５において、オープン検出回路２０からの異常通知信号Ｖ２０は、パッド８２、ワイヤ３２、及びポート９２を介してマイクロコンピュータ４０Ａの入出力端子Ｉ／Ｏに入力される。

以上のように構成された図５の電子機器において、オープン検出回路２０からの異常通知信号Ｖ２０がマイクロコンピュータ４０Ａに対して異常状態を通知することができる。当該実施形態２に係る電子機器のそれ以外の作用効果は、実施形態４の作用効果と同様である。

実施形態６．
図６は実施形態６に係る、ＩＣチップ１００ＥとＩＣパッケージ２００Ｅとその外部回路を含む電子機器の構成例を示す回路図である。図６の電子機器は、図５の電子機器に比較して以下の点が異なる。
（１）ＰＭＯＳトランジスタＭ２に代えて、ＰＮＰバイポーラトランジスタＱ２を備える。
以下、上記相違点について詳述する。

図６において、ＰＮＰバイポーラトランジスタＱ２のエミッタは電源電圧ＶＣＣに接続され、ベースは異常検出回路１０の出力端子に接続され、コレクタはパッド８１に接続される。ＰＮＰバイポーラトランジスタＱ２のベース電圧ＶＧ及びコレクタ電圧ＶＤはオープン検出回路２０に入力される。図６のオープン検出回路２０において、ＰＮＰバイポーラトランジスタＱ２のベース電圧ＶＧ及びコレクタ電圧ＶＤの両方が所定のしきい値電圧を下回った場合、その異常状態を検出してハイレベルの異常通知信号Ｖ２０を出力する。

以上のように構成された電子機器において、ＰＮＰバイポーラトランジスタＱ２のベース電圧ＶＧ及びコレクタ電圧ＶＤの両方が所定のしきい値電圧を下回った場合、その異常状態を検出してハイレベルの異常通知信号Ｖ２０が出力される。すなわち、図６の構成では、ＩＣチップ１００Ｅの異常状態を検出するために、１つのパッド８１を用いてワイヤ３１のオープンを検出して異常通知信号Ｖ２０を発生することができる。

変形例．
以上の実施形態において、断線を検出すべき被検出回路はワイヤ３１であるが、本発明はこれに限らず、所定の回路であってもよい。

以上の実施形態において、異常検出信号Ｖ１０を伝送するワイヤ３１の断線を検出しているが、本発明はこれに限らず、ＩＣチップ１００等から外部回路に所定の信号を伝送する回路の断線を検出するように構成してもよい。

なお、以上の実施形態における電子機器は、例えばパーソナルコンピュータ、携帯電話機、スマートホン、複合機などの電子機器をいう。

以下の変形例において、オープン検出回路２０は以下のオープン検出回路２０Ａ，２０Ｂ，２０Ｃ，２０Ｄで構成してもよい。

図７は変形例１に係るオープン検出回路２０Ａの構成例を示す回路図である。図７において、オープン検出回路２０ＡはＡＮＤゲート２２を備えて構成される。以上のように構成されたオープン検出回路２０Ａは電圧ＶＧ及び電圧ＶＤの両方が所定のしきい値電圧以上であるハイレベルとなる異常状態において、ハイレベルの異常通知信号Ｖ２０を出力する。

図８は変形例２に係るオープン検出回路２０Ｂの構成例を示す回路図である。図８において、オープン検出回路２０ＢはＸＯＲゲート２３及びインバータ２４を備えて構成される。以上のように構成されたオープン検出回路２０Ｂは、電圧ＶＧ及び電圧ＶＤの両方が所定のしきい値電圧未満であるローレベルとなる異常状態において、ハイレベルの異常通知信号Ｖ２０を出力する。また、オープン検出回路２０Ｂは、電圧ＶＧ及び電圧ＶＤの両方が所定のしきい値電圧以上であるハイレベルとなる異常状態において、ハイレベルの異常通知信号Ｖ２０を出力する。

図９は変形例３に係るオープン検出回路２０Ｃの構成例を示す回路図である。図９において、オープン検出回路２０Ｃは、２個のコンパレータ２５，２６と、２個の基準電圧源７１，７２と、ＡＮＤゲート２７とを備えて構成される。ここで、電圧ＶＧがコンパレータ２５の反転入力端子に入力され、基準電圧源７１からの基準電圧ＶＲＥＦ１がコンパレータ２５の非反転入力端子に入力される。コンパレータ２５からの出力信号はＡＮＤゲート２７の第１の入力端子に入力される。また、電圧ＶＤがコンパレータ２６の反転入力端子に入力され、基準電圧源７２からの基準電圧ＶＲＥＦ２がコンパレータ２６の非反転入力端子に入力される。コンパレータ２６からの出力信号はＡＮＤゲート２７の第２の入力端子に入力される。

以上のように構成されたオープン検出回路２０Ｃは、電圧ＶＧが基準電圧ＶＲＥＦ１未満となりかつ電圧ＶＤが基準電圧ＶＲＥＦ２未満となったときに、ハイレベルの異常通知信号Ｖ２０を出力する。

図１０は変形例４に係るオープン検出回路２０Ｄの構成例を示す回路図である。図１０のオープン検出回路２０Ｄは、図９のオープン検出回路２０Ｃに比較して以下の点が異なる。
（１）電圧ＶＧがコンパレータ２５の非反転入力端子に入力され、基準電圧源７１からの基準電圧ＶＲＥＦ１がコンパレータ２５の反転入力端子に入力される。
（２）電圧ＶＤがコンパレータ２６の非反転入力端子に入力され、基準電圧源７２からの基準電圧ＶＲＥＦ２がコンパレータ２６の反転入力端子に入力される。
以下、上記相違点について詳述する。

以上のように構成されたオープン検出回路２０Ｄは、電圧ＶＧが基準電圧ＶＲＥＦ１以上となりかつ電圧ＶＤが基準電圧ＶＲＥＦ２以上となったときに、ハイレベルの異常通知信号Ｖ２０を出力する。

図１１は変形例５（実施形態１の変形例）に係る、ＩＣチップ１００ａとＩＣパッケージ２００ａとその外部回路を含む電子機器の構成例を示す回路図である。図１１の電子機器は、図１Ａの電子機器に比較して、ＮＭＯＳトランジスタＭ１のドレイン及びソース間に、抵抗Ｒ２１を接続したことを特徴としている。これにより、ワイヤ３１がオープンになったときに、抵抗Ｒ２１に所定値の電流が流れることで、確実にドレイン電圧ＶＤをローレベルにすることが可能となる。ただし、ＮＭＯＳトランジスタＭ１がオフしている状態では、マイクロコンピュータ４０の端子ＲＥＳＥＴＢには、Ｖｐｕ１×Ｒ２１／（Ｒ１＋Ｒ２１）の電圧が印加されることになるため、抵抗Ｒ２１の抵抗値はマイクロコンピュータ４０がリセットしない値になるように選択する必要がある。

図１２は変形例６（実施形態５の変形例）に係る、ＩＣチップ１００ＤａとＩＣパッケージ２００Ｄａとその外部回路を含む電子機器の構成例を示す回路図である。図１２の電子機器は、図５の電子機器に比較して、ＰＭＯＳトランジスタＭ２のドレイン及びソース間に、抵抗Ｒ２２を接続したことを特徴とする。これにより、ワイヤ３１がオープンになったときに、抵抗Ｒ２２に所定値の電流が流れることで、確実にドレイン電圧ＶＤをハイレベルにすることが可能となる。ただし、ＰＭＯＳトランジスタＭ２がオフしている状態では、マイクロコンピュータ４０Ａの端子ＲＥＳＥＴＢには、ＶＤＤ×Ｒ２／（Ｒ２＋Ｒ２２）の電圧が印加されることになるため、抵抗Ｒ２２の抵抗値はマイクロコンピュータ４０Ａがリセットしない値になるように選択する必要がある。

図１３は変形例７（実施形態１の変形例）に係る、ＩＣチップ１００ｂとＩＣパッケージ２００ｂとその外部回路を含む電子機器の構成例を示す回路図である。図１３の電子機器は、図１Ａの電子機器に比較して、Ｎチャネルデプレッション型ＭＯＳトランジスタＭ１ａを、ＮＭＯＳトランジスタＭ１のドレイン及びソース間に接続したことを特徴とする。これにより、ワイヤ３１がオープンになったときに、確実にドレイン電圧ＶＤをローレベルにすることが可能となる。ただし、ＮＭＯＳトランジスタＭ１がオフしている状態では、マイクロコンピュータ４０の端子ＲＥＳＥＴＢには、Ｖｐｕ１−Ｉｄｅｐ×Ｒ１の電圧が印加されることになるため、Ｎチャネルデプレッション型ＭＯＳトランジスタＭ１ａ２に流れる電流Ｉｄｅｐはマイクロコンピュータ４０がリセットしない値になるように選択する必要がある。

図１４は変形例８（実施形態５の変形例）に係る、ＩＣチップ１００ＤｂとＩＣパッケージ２００Ｄｂとその外部回路を含む電子機器の構成例を示す回路図である。図１４の電子機器は、図５の電子機器に比較して、Ｐチャネルデプレッション型ＭＯＳトランジスタＭ２ａをＰＭＯＳトランジスタＭ２のドレイン及びソース間に接続したことを特徴とする。これにより、ワイヤ３１がオープンになったときに、確実にドレイン電圧ＶＤがハイレベルにすることが可能となる。ただし、ＰＭＯＳトランジスタＭ２がオフしている状態では、マイクロコンピュータ４０Ａの端子ＲＥＳＥＴＢには、ＶＤＤ−Ｉｄｅｐ×Ｒ２の電圧が印加されることになるため、Ｐチャネルデプレッション型ＭＯＳトランジスタＭ２ａに流れる電流Ｉｄｅｐはマイクロコンピュータ４０Ａがリセットしない値になるように選択する必要がある。

図１５は変形例９（実施形態１の変形例）に係る、ＩＣチップ１００ｃとＩＣパッケージ２００ｃとその外部回路を含む電子機器の構成例を示す回路図である。図１５の電子機器は、図１Ａの電子機器に比較して、ゲートに所定のバイアス電圧ＶＢ１が印加されたＮチャネルエンハンスメント型ＭＯＳトランジスタＭ１ｂを、ＮＭＯＳトランジスタＭ１のドレイン及びソース間に接続したことを特徴とする。これにより、ワイヤ３１がオープンになったときに、確実にドレイン電圧ＶＤをローレベルにすることが可能となる。ただし、ＮＭＯＳトランジスタＭ１がオフしている状態では、マイクロコンピュータ４０の端子ＲＥＳＥＴＢには、Ｖｐｕ１−Ｉｅｎｈ×Ｒ１の電圧が印加されることになるため、Ｎチャネルエンハンスメント型ＭＯＳトランジスタＭ１ｂに流れる電流Ｉｅｎｈはマイクロコンピュータ４０がリセットしない値になるように選択する必要がある。

図１６は変形例１０（実施形態１の変形例）に係る、ＩＣチップ１００ＤｃとＩＣパッケージ２００Ｄｃとその外部回路を含む電子機器の構成例を示す回路図である。図１６の電子機器は、図５の電子機器に比較して、ゲートに所定のバイアス電圧ＶＢ２が印加されたＰチャネルエンハンスメント型ＭＯＳトランジスタＭ２ｂを、ＰＭＯＳトランジスタＭ２のドレイン及びソース間に接続したことを特徴とする。これにより、ワイヤ３１がオープンになったときに、確実にドレイン電圧ＶＤをハイレベルにすることが可能となる。ただし、ＰＭＯＳトランジスタＭ２がオフしている状態では、マイクロコンピュータ４０Ａの端子ＲＥＳＥＴＢには、ＶＤＤ−Ｉｅｎｈ×Ｒ２の電圧が印加されることになるため、Ｐチャネルエンハンスメント型ＭＯＳトランジスタＭ２ｂに流れる電流Ｉｅｎｈはマイクロコンピュータ４０Ａがリセットしない値になるように選択する必要がある。

以上の実施形態及び変形例において、マイクロコンピュータ４０，４０Ａを用いているが、本発明はこれに限らず、トランジスタ、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＳｏＣ（システムオンチップ）などの電源のオンオフ制御回路であってもよい。

以上の実施形態及び変形例において、ワイヤボンディングタイプのパッケージのワイヤを被検出回路を記載しているが、本発明はこれに限らず、フリップチップパッケージのチップのパッドとパッケージのポートを接続する再配線、もしくはバンプ、又はパッケージ内の配線、ウェハレベルパッケージでチップのパッドとパッケージのポートを接続するバンプ又は再配線などのボンディングワイヤを用いないパッケージにも適用できる。

本発明と特許文献１との相違点．
特許文献１においては、ワイヤのオープンを検出する目的で、第一のパッドと第二のパッドを設け、前記第一のパッドに結線される第一の信号と前記第二のパッドに結線される第二の信号との間にダイオードをカップリングすることで、ワイヤのオープンを検出する手法が開示されている。

しかしながら、特許文献１の方法では、ワイヤのオープンを検出するために複数のパッドを用いることでＩＣの面積が大きくなるという問題と、使用条件下ワイヤのオープンが起こった場合に外部に通知できないという課題は解消できていない。

これに対して、本発明では、１つのパッドでワイヤのオープンが検出できるため、ＩＣチップの面積を削減できる。さらに、使用条件下でワイヤがオープンになった場合に、外部に通知することができる。

以上詳述したように、本発明に係る半導体装置によれば、例えばＩＣチップの異常状態信号を伝送するワイヤなどの被検出回路の断線を検出するために、１つのパッドを用いてワイヤの断線を検出して異常通知信号を発生することができる。これにより、従来例に比較して大幅にＩＣチップのコストを軽減できる。これにより、従来例に比較して大幅にＩＣチップのコストを軽減できる。

１０，１０Ａ 異常検出回路
１１ コンパレータ
１２ インバータ
２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ オープン検出回路
２１ ＮＯＲゲート
２２ ＡＮＤゲート
２３ ＸＯＲゲート
２４ インバータ
２５，２６ コンパレータ
２７ ＡＮＤゲート
３１，３２ ボンディングワイヤ（ワイヤ）
４０，４０Ａ マイクロコンピュータ
７０，７１，７２ 基準電圧源
８１，８２，８３，８４ パッド
９１，９２ ポート
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００ａ，１００ｂ，１００ｃ，１００Ｄａ，１００Ｄｂ, １００Ｄｃ ＩＣチップ
２００，２００Ａ，２００Ｂ，２００Ｃ，２００Ｄ、２００ａ，２００ｂ，２００ｃ，２００Ｄａ，２００Ｄｂ, ２００Ｄｃ ＩＣパッケージ
Ｍ１ ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
Ｍ２ ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
Ｍ１ａ Ｎチャネルデプレッション型ＭＯＳトランジスタ
Ｍ２ａ Ｐチャネルデプレッション型ＭＯＳトランジスタ
Ｍ１ｂ Ｎチャネルエンハンスメント型ＭＯＳトランジスタ
Ｍ２ｂ Ｐチャネルエンハンスメント型ＭＯＳトランジスタ
Ｑ１ ＮＰＮバイポーラトランジスタ
Ｑ２ ＰＮＰバイポーラトランジスタ
Ｒ１ プルアップ抵抗
Ｒ２ プルダウン抵抗
Ｒ１１，Ｒ１２ 分圧抵抗
Ｒ２１，Ｒ２２ 抵抗

特許第３７５９１３５号公報

Claims (8)

1. 被検出回路及び抵抗を介して電源電圧に接続されたドレイン又はコレクタと、接地されたソース又はエミッタと、ゲート又はベースとを有するトランジスタと、
   前記トランジスタがオフであるときに、前記トランジスタのゲート又はベースの電圧と、前記トランジスタのドレイン又はコレクタの電圧とに基づいて、前記被検出回路の断線を検出して検出信号を出力するオープン検出回路とを備えたことを特徴とする半導体装置。
2. 前記オープン検出回路は、前記トランジスタのゲート又はベースの電圧が所定の第１のしきい値電圧未満でありかつ前記トランジスタのドレイン又はコレクタの電圧が所定の第２のしきい値電圧未満であるときに、前記被検出回路の断線を検出して検出信号を出力することを特徴とする請求項１記載の半導体装置。
3. 前記トランジスタは、ＮチャネルＭＯＳトランジスタ又はＮＰＮバイポーラトランジスタであることを特徴とする請求項２記載の半導体装置。
4. 前記オープン検出回路は、前記トランジスタのゲート又はベースの電圧が所定の第１のしきい値電圧以上でありかつ前記トランジスタのドレイン又はコレクタの電圧が所定の第２のしきい値電圧以上であるときに、前記被検出回路の断線を検出して検出信号を出力することを特徴とする請求項１記載の半導体装置。
5. 前記トランジスタは、ＰチャネルＭＯＳトランジスタ又はＰＮＰバイポーラトランジスタであることを特徴とする請求項４記載の半導体装置。
6. 前記半導体装置は、前記半導体装置の異常状態を示す異常通知信号を発生する異常検出回路をさらに備え、
   前記トランジスタは前記異常通知信号を外部回路に伝送することを特徴とする請求項１〜５のうちのいずれか１つに記載の半導体装置。
7. 前記オープン検出回路は、前記検出信号を外部回路に出力することを特徴とする請求項１〜６のうちのいずれか１つに記載の半導体装置。
8. 請求項１〜７のうちのいずれか１つに記載の半導体装置を備えたことを特徴とする電子機器。

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