JP2019087601A - トランジスタおよびシフトレジスタ - Google Patents

Abstract

【課題】トランジスタのサイズを大きくすることなくチャネル部を遮光する。【解決手段】トランジスタ（Ｔｒ）は、ゲート電極（１３ａ，１３ｂ）と、遮光膜（１２ａ，１２ｂ）とを備えている。遮光膜（１２ｂ，１２ｂ）のそれぞれは、ゲート電極（１３ａ，１３ｂ）よりも下層に形成され、ゲート電極（１３ａ，１３ｂ）のそれぞれと平面視で個別に重畳し、かつチャネル部を遮光し、さらに電気的に孤立している。【選択図】図５

Description

本発明は、トランジスタおよびシフトレジスタに関する。

薄膜トランジスタは、光が照射されるとその特性がシフトする。そこで、従来、表示装置において、薄膜トランジスタへの光照射を遮断するために、薄膜トランジスタのチャネル部の下に遮光膜を配置することが知られている。このような技術が採用された駆動回路の一例が、特許文献１に開示されている。

特許文献１には、表示パネル上に形成された表示装置の駆動回路であって、第１導通電極と第２導通電極と制御電極とを有する薄膜トランジスタと、前記薄膜トランジスタのチャネル部を遮光する本体部と、前記本体部と一体に形成された拡張部とを有し、電気的に孤立した遮光膜と、前記遮光膜の拡張部と電極部材とが平面視で重なることにより形成された補助容量とを備えた、駆動回路が開示されている。

国際公開ＷＯ２０１６／１９０１８７号

従来技術に係る駆動回路では、トランジスタに対して補助容量を追加する必要があるので、トランジスタのサイズが大きくなり、ひいては駆動回路のサイズが大きくなる恐れがある。

本発明は、前記の課題を解決するためになされたものであり、その目的は、トランジスタのサイズを大きくすることなくチャネル部を遮光することにある。

本発明の一態様に係るトランジスタは、前記の課題を解決するために、チャネル部と、第１導通電極と、第２導通電極と、複数の制御電極と、前記複数の制御電極よりも下層に 形成され、前記複数の制御電極のそれぞれと平面視で個別に重畳し、かつ前記チャネル部を遮光し、さらに電気的に孤立した複数の遮光膜とを備えていることを特徴としている。

本発明の一態様によれば、トランジスタのサイズを大きくすることなくチャネル部を遮光することができるという効果を奏する。

実施形態１に係る液晶表示装置の構成を示すブロック図である。 実施形態１に係る走査線駆動回路に設けられるシフトレジスタの構成を示すブロック図である。 実施形態１に係る単位回路の回路図である。 実施形態１に係るシフトレジスタの通常動作時のタイミングチャートである。 実施形態１に係るトランジスタの構成を示す図である。 実施形態１に係るトランジスタの等価回路を示す模式図である。 実施形態１に係る単位回路に含まれるトランジスタが遮光膜を備えている場合の、シフトレジスタの通常動作時のタイミングチャートである。 比較例に係るトランジスタを示す図である。 比較例に係るトランジスタの等価回路を示す図である。 比較例に係る単位回路に含まれるトランジスタが遮光膜およびを備えていない場合の、シフトレジスタの通常動作時のタイミングチャートである。 実施形態２に係る単位回路の構成図である。 実施形態３に係る走査線駆動回路を含む液晶表示装置の構成を示すブロック図である。 実施形態３に係る液晶表示装置が動作する際の一垂直期間の詳細を示す図である。 実施形態３に係る単位回路の回路図である。 実施形態３に係るシフトレジスタの通常動作時のタイミングチャートである。 実施形態４に係る走査線駆動回路に含まれるシフトレジスタの構成を示すブロック図である。 実施形態４に係るスイッチ回路の構成例を示す図である。 実施形態４に係るスイッチ回路の他の構成例を示す図である。 実施形態４に係るシフトレジスタの通常動作時のタイミングチャートである。 実施形態５に係る走査線駆動回路に含まれるシフトレジスタの構成を示すブロック図である。 実施形態５に係る単位回路の構成を示す図である。 実施形態５に係るシフトレジスタの通常動作時のタイミングチャートである。 実施形態６に係る単位回路の構成例を示す図である。 実施形態７に係る単位回路の構成例を示す図である。 実施形態８に係るトランジスタの構成例を示す図である。 実施形態８に係るトランジスタの他の構成例を示す図である。 実施形態９に係るシフトレジスタに備えられる単位回路の構成例を示す図である。

〔実施形態１〕
図１は、実施形態１に係る液晶表示装置１（表示装置）の構成を示すブロック図である。図１に示す液晶表示装置１は、液晶パネル２（表示部）、表示制御回路３、走査線駆動回路４、およびデータ線駆動回路５を備えている。

液晶パネル２は、ｎ本の走査線ＧＬ１〜ＧＬｎ、ｍ本のデータ線ＳＬ１〜ＳＬｍ、ｎ本の蓄積容量線ＣＳ１〜ＣＳｎ、および（ｍ×ｎ）個の画素回路６を含んでいる。走査線ＧＬ１〜ＧＬｎは、互いに平行に配置される。データ線ＳＬ１〜ＳＬｍは、走査線ＧＬ１〜ＧＬｎと直交するように互いに平行に配置される。走査線ＧＬ１〜ＧＬｎとデータ線ＳＬ１〜ＳＬｍは、（ｍ×ｎ）箇所で交差する。（ｍ×ｎ）個の画素回路６は、走査線ＧＬ１〜ＧＬｎとデータ線ＳＬ１〜ＳＬｍの交点の近傍に配置される。蓄積容量線ＣＳ１〜ＣＳｎは、走査線ＧＬ１〜ＧＬｎと平行に配置される。

画素回路６は、トランジスタＴｗ（書き込み制御トランジスタ）、液晶容量Ｃｌｃ、および蓄積容量Ｃｃｓを含んでいる。トランジスタＴｗのゲート電極は、対応する走査線に接続される。トランジスタＴｗのソース電極は、対応するデータ線に接続される。トランジスタＴｗのドレイン電極は、液晶容量Ｃｌｃおよび蓄積容量Ｃｃｓの一方の電極に接続される。液晶容量Ｃｌｃの他方の電極は、共通電極（図示せず）に接続される。蓄積容量Ｃｃｓの他方の電極は、対応する蓄積容量線に接続される。蓄積容量線ＣＳ１〜ＣＳｎは、液晶パネル２の外部に設けた蓄積容量線駆動回路（図示せず）によって駆動される。

走査線駆動回路４およびデータ線駆動回路５は、液晶表示装置１の駆動回路である。走査線駆動回路４は走査線ＧＬ１〜ＧＬｎを駆動し、データ線駆動回路５はデータ線ＳＬ１〜ＳＬｍを駆動する。表示制御回路３は、走査線駆動回路４に対して制御信号ＣＡを出力し、データ線駆動回路５に対して制御信号ＣＢおよびデータ信号ＤＴを出力する。走査線駆動回路４は、制御信号ＣＡに基づき、走査線ＧＬ１〜ＧＬｎの中から１本の走査線を順に選択し、選択した走査線にハイレベル電位を印加する。これにより、選択された走査線に対応したｍ個の画素回路６が一括して選択される。データ線駆動回路５は、制御信号ＣＢに基づき、データ信号ＤＴに応じたｍ個の電圧をデータ線ＳＬ１〜ＳＬｍにそれぞれ印加する。これにより、選択されたｍ個の画素回路６にｍ個の電圧がそれぞれ書き込まれる。

走査線駆動回路４は、画素回路６と同じ製造プロセスを用いて、画素回路６と共に液晶パネル２上に形成される。データ線駆動回路５は、１個以上のＩＣチップに内蔵される。データ線駆動回路５を内蔵したＩＣチップは、液晶パネル２の表面に実装される。なお、画素回路６と同じ製造プロセスを用いて、データ線駆動回路５の全部または一部を画素回路６と共に液晶パネル２上に形成してもよい。

走査線駆動回路４は、液晶パネル２内の右側に配置されることもできる。または、異なる走査線駆動回路４が、液晶パネル２内の右側および左側にそれぞれ配置されることもできる。

本実施形態では、ある端子経由で入力または出力される信号を当該端子と同じ名称で呼ぶ場合がある（例えば、出力端子ＯＵＴ経由で出力される信号を出力信号ＯＵＴという）。また、ゲート電極に与えたときにトランジスタがオンする電位をオンレベル電位、トランジスタがオフする電位をオフレベル電位という。例えば、ｎチャネル型（第１導電型）のトランジスタについては、ハイレベル電位がオンレベル電位、ローレベル電位がオフレベル電位である。また、トランジスタの閾値電圧をＶｔｈ、ハイレベル電位をＶＤＤ、ローレベル電位をＶＳＳとする。また、ｍおよびｎは２以上の整数であるとする。

（シフトレジスタ１０の構成）
図２は、実施形態１に係る走査線駆動回路４に含まれるシフトレジスタ１０の構成を示すブロック図である。図２に示すシフトレジスタ１０は、ｎ個の単位回路１１（段）を多段接続した構成を有する。各単位回路１１は、複数の走査線ＧＬを駆動するための回路である。単位回路１１は、入力端子ＩＮ、クロック端子ＣＫＡおよびＣＫＢ、初期化端子ＩＮＩＴ、ならびに出力端子ＯＵＴ（出力ノード）を備えている。出力端子ＯＵＴは、走査線ＧＬ１〜ＧＬｎのいずれかに接続される。表示制御回路３は、制御信号ＣＡとして、スタート信号ＳＴ、２相のクロック信号ＣＫ１およびＣＫ２、ならびに初期化信号ＩＮＩＴをシフトレジスタ１０に供給する。

図２に示すように、スタート信号ＳＴは、初段の単位回路１１の入力端子ＩＮに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のクロック端子ＣＫＡと、偶数段目の単位回路１１のクロック端子ＣＫＢとに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路１１のクロック端子ＣＫＢと、偶数段目の単位回路１１のクロック端子ＣＫＡとに与えられる。初期化信号ＩＮＩＴは、ｎ個の単位回路１１の初期化端子ＩＮＩＴに与えられる。単位回路１１の出力信号ＯＵＴは、出力信号ＧＯＵＴ１〜ＧＯＵＴｎとして外部に出力されると共に、次段の単位回路１１の入力端子ＩＮに与えられる。各単位回路１１には、電源回路（図示せず）からハイレベル電位ＶＤＤおよびローレベル電位ＶＳＳが供給される。

（単位回路１１の回路図）
図３は、実施形態１に係る単位回路１１の回路図である。図３に示す単位回路１１は、８個のトランジスタＴｒ１〜Ｔｒ８、容量Ｃ１、および抵抗Ｒ１を含んでいる。トランジスタＴｒ１〜Ｔｒ８は、いずれもｎチャネル型の薄膜トランジスタ（ＴＦＴ）である。

トランジスタＴｒ１のドレイン電極は、クロック端子ＣＫＡに接続される。トランジスタＴｒ１のソース電極は、トランジスタＴｒ２のドレイン電極、トランジスタＴｒ８のゲート電極、および出力端子ＯＵＴに接続される。トランジスタＴｒ１のゲート電極は、トランジスタＴｒ３のソース電極、およびトランジスタＴｒ４のドレイン電極に接続される。

トランジスタＴｒ２のゲート電極は、トランジスタＴｒ４のゲート電極、トランジスタＴｒ５およびＴｒ８のドレイン電極、トランジスタＴｒ７のソース電極、および抵抗Ｒ１の一端（図３では下端）に接続される。トランジスタＴｒ３およびＴｒ５のゲート電極は、入力端子ＩＮに接続される。トランジスタＴｒ７のゲート電極は、初期化端子ＩＮＩＴに接続される。トランジスタＴｒ６のゲート電極は、クロック端子ＣＫＢに接続され、トランジスタＴｒ６のソース電極は抵抗Ｒ１の他端に接続される。

トランジスタＴｒ３、Ｔｒ６、およびＴｒ７のドレイン電極には、ハイレベル電位ＶＤＤが固定的に印加される。トランジスタＴｒ２、Ｔｒ４、Ｔｒ５、およびＴｒ８のソース電極には、ローレベル電位ＶＳＳが固定的に印加される。容量Ｃ１は、トランジスタＴｒ１のゲート電極とソース電極との間に設けられる。以下、トランジスタＴｒ１のゲート電極が接続されたノードをｎ１（第１ノード）といい、トランジスタＴｒ２のゲート電極が接続されたノードをｎ２（第２ノード）という。

トランジスタＴｒ４は、互いに分離された遮光膜１２ａおよび１２ｂを備えている。遮光膜１２ａおよび１２ｂは、トランジスタＴｒ４のチャネル部を遮光する。遮光膜１２ａおよび１２ｂは、他の導電性部材（配線や電極など）には接続されず、電気的に孤立するように形成される。遮光膜１２ａおよび１２ｂは、常にフローティング状態である。遮光膜１２ａおよび１２ｂの電位は、直接制御したり、固定したりすることができない。トランジスタＴｒ１〜Ｔｒ３およびＴｒ５〜Ｔｒ８は、遮光膜１２ａおよび１２ｂを備えていない。

（タイミングチャート）
図４は、実施形態１に係るシフトレジスタ１０の通常動作時のタイミングチャートである。シフトレジスタ１０は、初期化信号ＩＮＩＴがハイレベルのときには初期化を行い、初期化信号ＩＮＩＴがローレベルのときには通常動作を行う。通常動作時には、初期化信号ＩＮＩＴはローレベルであるので、トランジスタＴｒ７はオフする。このため、トランジスタＴｒ７は、シフトレジスタ１０の通常動作に影響を与えない。

通常動作時には、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。クロック信号ＣＫ１のハイレベル期間は、１／２周期よりも短い。クロック信号ＣＫ２は、クロック信号ＣＫ１を１／２周期遅延させた信号である。スタート信号ＳＴは、期間ｔ０内のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。

期間ｔ０において、初段の単位回路１１に入力されるスタート信号ＳＴが、ハイレベルに変化する。このため、トランジスタＴｒ３はオンし、ノードｎ１の電位は（ＶＤＤ−Ｖｔｈ）程度にプリチャージされる。途中でノードｎ１の電位がトランジスタのオンレベルを超えると、トランジスタＴｒ１はオンする。このときクロック信号ＣＫ１はローレベルであるので、出力信号ＯＵＴはローレベルのままである。

スタート信号ＳＴがハイレベルに変化すると、トランジスタＴｒ５はオンする。このときクロック信号ＣＫ２はハイレベルであるので、トランジスタＴｒ６もオンする。トランジスタＴｒ６のソース電極とノードｎ２との間には抵抗Ｒ１が設けられているので、トランジスタＴｒ５およびＴｒ６が共にオンすると、ノードｎ２の電位はローレベル電位ＶＳＳに近い電位（トランジスタのオフ電位）になる。このため、トランジスタＴｒ２およびＴｒ４はオフする。期間ｔ０の後半部で、スタート信号ＳＴはローレベルに変化する。このため、トランジスタＴｒ３およびＴｒ５はオフする。これ以降、ノードｎ１はフローティング状態でハイレベル電位を保持する。

期間ｔ１では、クロック信号ＣＫ１はハイレベルに変化する。このときトランジスタＴｒ１はオン状態であるので、出力端子ＯＵＴの電位は上昇し、出力信号ＯＵＴはハイレベルになる。これに伴い、容量Ｃ１およびトランジスタＴｒ１の寄生容量を介して、フローティング状態であるノードｎ１の電位が突き上げられ、これによりノードｎ１の電位は（２×ＶＤＤ−Ｖｔｈ）付近まで上昇する（ブートストラップ動作）。ノードｎ１の電位が（ＶＤＤ＋Ｖｔｈ）よりも高くなるので、出力端子ＯＵＴの電位はクロック信号ＣＫ１のハイレベル電位ＶＤＤ（閾値落ちのないハイレベル電位）に等しくなる。このとき、トランジスタＴｒ８がオンすることによって、ノードｎ２の電位を確実にローレベル電位ＶＳＳに固定することができる。期間ｔ１の後半部において、クロック信号ＣＫ１はローレベルに変化する。このため、出力信号ＯＵＴはローレベルになり、ノードｎ１の電位は期間ｔ０と同じ電位（ＶＤＤ−Ｖｔｈ）に戻り、トランジスタＴｒ８はオフする。

期間ｔ２では、クロック信号ＣＫ２はハイレベルに変化する。このため、トランジスタＴｒ６がオンすることによって、ノードｎ２にハイレベル電位が印加される。このときトランジスタＴｒ５はオフ状態であるので、ノードｎ２の電位は（ＶＤＤ−Ｖｔｈ）になる。このため、トランジスタＴｒ４がオンすることによって、ノードｎ１の電位はローレベルになり、かつトランジスタＴｒ１はオフする。途中でノードｎ２の電位がトランジスタのオンレベルを超えると、トランジスタＴｒ２がオンすることによって、出力信号ＯＵＴは再びローレベルに固定される。

期間ｔ２の後半部において、クロック信号ＣＫ２はローレベルに変化する。このため、トランジスタＴｒ６はオフする。これ以降、クロック信号ＣＫ２のハイレベル期間では、トランジスタＴｒ６がオンすることによって、ノードｎ２にはハイレベル電位が印加される。クロック信号ＣＫ２のローレベル期間では、ノードｎ２はフローティング状態でハイレベル電位を保持する。このように初段の単位回路１１の出力信号ＯＵＴは、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。

初段の単位回路１１の出力信号ＯＵＴは、２段目の単位回路１１の入力端子ＩＮに与えられる。２段目の単位回路１１は、期間ｔ１〜ｔ３において、初段の単位回路１１の期間ｔ０〜ｔ２と同様に動作する。２段目の単位回路１１の出力信号ＯＵＴは、３段目の単位回路１１の入力端子ＩＮに与えられる。３段目の単位回路１１は、期間ｔ２〜ｔ４において、初段の単位回路１１の期間ｔ０〜ｔ２と同様に動作する。ｎ個の単位回路１１は、クロック信号ＣＫ１の１／２周期ずつ遅れながら同様の動作を順に行う。したがって、シフトレジスタ１０の出力信号ＧＯＵＴ１〜ＧＯＵＴｎは、クロック信号ＣＫ１の１／２周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。

言い換えると、２段目の単位回路１１は、期間ｔ１では初段の単位回路１１の出力信号ＯＵＴが２段目の単位回路１１の入力端子ＩＮに入力されることによって、ノードｎ１をプリチャージする。２段目の単位回路１１は、期間ｔ２において出力信号ＯＵＴを出力する。期間ｔ３では、クロック信号ＣＫ１が２段目の単位回路１１の入力端子ＣＫＢに入力されることによって、２段目の単位回路１１は、ノードｎ１をディスチャージし、かつ、出力信号ＯＵＴをディスチャージする。３段目の単位回路１１から最終段の単位回路１１までが、このような動作を繰り返すことによって、入力信号としてクロック信号ＣＫ１およびＣＫ２と前段の単位回路１１の出力信号ＯＵＴとのみを用いるシフトレジスタ１０を、実現することができる。

単位回路１１の初期化時には、初期化信号ＩＮＩＴがハイレベルに変化する。このとき、トランジスタＴｒ７がオンし、ノードｎ２の電位は（ＶＤＤ−Ｖｔｈ）になる。このため、トランジスタＴｒ４はオンし、ノードｎ１の電位はローレベルになり、トランジスタＴｒ１はオフする。また、トランジスタＴｒ２がオンし、出力信号ＯＵＴはローレベルになる。

単位回路１１は、トランジスタＴｒ８を含まなくても、上記と同様に動作する。ただし、トランジスタＴｒ８を含まない単位回路１１は、ノードｎ２がフローティング状態であるときにノイズの影響を受けやすい。

（トランジスタＴｒ）
図５は、実施形態１に係るトランジスタＴｒの構成を示す図である。トランジスタＴｒは、下層から順に、遮光膜層、半導体層、ゲート層、およびソース層を積層することにより形成される。半導体層は、例えば、ポリシリコンを用いて形成される。

トランジスタＴｒは、遮光膜１２ａおよび１２ｂ、ゲート電極１３ａおよび１３ｂ（制御電極）、ソース電極１４（第２導通電極）、ドレイン電極１５（第１導通電極）、ならびに半導体部１６を備えている。遮光膜１２ａおよび１２ｂは、遮光膜層に形成され、半導体部１６は半導体層に形成され、ゲート電極１３ａおよび１３ｂはゲート層に形成され、ソース電極１４およびドレイン電極１５はソース層に形成される。

ソース電極１４はドレイン電極１５は、所定の間隔を空けて形成される。半導体部１６は、ソース電極１４とドレイン電極１５との間に形成される。ゲート電極１３ａおよび１３ｂは、ソース電極１４とドレイン電極１５との間に半導体部１６と平面視で重なるように形成される。半導体部１６のうちゲート電極１３ａまたは１３ｂと平面視で重なる部分が、トランジスタＴｒのチャネル部（チャネルが形成される部分）となる。遮光膜１２ａと遮光膜１２ｂとは、所定の距離を空けて形成される。ゲート電極１３ａとゲート電極１３ｂとは、所定の距離を空けて形成される。遮光膜１２ａとゲート電極１３ａとは平面視で重畳し、遮光膜１２ｂとゲート電極１３ｂとは平面視で重畳する。ソース電極１４および半導体部１６は、コンタクトホール１７を用いて電気的に接続されるドレイン電極１５および半導体部１６は、コンタクトホール１８を用いて電気的に接続される。。

図３の単位回路１１では、トランジスタＴｒ４が、遮光膜１２ａおよび１２ｂを備えているトランジスタＴｒである。その他のトランジスタＴｒ１〜Ｔｒ３およびＴｒ５〜Ｔｒ８は、遮光膜１２ａおよび１２ｂを備えていない。

（トランジスタＴｒの等価回路）
図６は、実施形態１に係るトランジスタＴｒの等価回路を示す模式図である。図６に示すように、トランジスタＴｒには容量Ｃ１１〜Ｃ１６が形成される。詳細には、遮光膜１２ａとソース電極１４とが平面視で重なることによって、遮光膜１２ａとソース電極１４との間に容量Ｃ１１が形成される。遮光膜１２ａとゲート電極１３ａとが平面視で重なることによって、遮光膜１２ａとゲート電極１３ａとの間に容量Ｃ１２が形成される。遮光膜１２ａと半導体部１６とが平面視で重なることによって、遮光膜１２ａと半導体部１６との間に容量Ｃ１３が形成される。遮光膜１２ｂと半導体部１６とが平面視で重なることによって、遮光膜１２ｂと半導体部１６との間に容量Ｃ１４が形成される。遮光膜１２ｂとゲート電極１３ｂとが平面視で重なることによって、遮光膜１２ｂとゲート電極１３ｂとの間に容量Ｃ１５が形成される。遮光膜１２ｂとドレイン電極１５とが平面視で重なることによって、遮光膜１２ｂとドレイン電極１５との間に容量Ｃ１６が形成される。

図５に示すシフトレジスタ１０の駆動例では、トランジスタＴｒ４のゲート電位はハイレベル電位になっている。これにより、トランジスタＴｒ４のゲート電位には長期間（または常に）正のバイアスが与えられるため、光シフトによって閾値電圧がシフトする恐れがある。しかしトランジスタＴｒ４が遮光膜１２ａおよび１２ｂを備えていることによって、光シフトによる閾値電圧シフトを抑制することができるので、シフトレジスタ１０の誤動作を防ぐことができる。

トランジスタＴｒでは、ゲート電極１３が、２つのゲート電極１３ａおよびゲート電極１３ｂに分割されている。トランジスタＴｒの耐圧特性はゲート長（Ｌ長）によって決まるので、トランジスタＴｒにおけるトータルのゲート長を十分に長くすることができれば、トランジスタＴｒの耐圧特性を十分に高めることができる。遮光膜１２は、ゲート電極の分割に対応して、２つの遮光膜１２ａおよび１２ｂに分割されている。

図７は、実施形態１に係る単位回路１１に含まれるトランジスタＴｒ４が遮光膜１２ａおよび１２ｂを備えている場合の、シフトレジスタ１０の通常動作時のタイミングチャートである。図５の単位回路１１において、トランジスタＴｒ４のソース電極１４はノードｎ１に接続され、トランジスタＴｒ４のドレイン電極１５にはローレベル電位ＶＳＳが固定的に印加される。初段の単位回路１１（ＳＲ１）において、ノードｎ１がハイレベル電位になる場合、トランジスタＴｒ４の遮光膜１２ａは、フローティング状態にある。このとき、トランジスタＴｒ４の遮光膜１２ｂがノードｎ１に接続されているため、遮光膜１２ｂの電位は、容量Ｃ１１のカップリングの影響を受けて、ハイレベル側に浮いてしまう。一方、トランジスタＴｒ４の遮光膜１２ａは、ノードｎ１に接続されていないため、容量Ｃ１１のカップリングの影響を受けることなく、その電位がハイレベル側に浮くことがない。これにより、トランジスタＴｒ４に、遮光膜１２ａがゲート電極のように機能する効果（バックゲート効果）が働かないので、ｎ１ノードが開くことがない。この結果、単位回路１１はブートストラップすることができるので、単位回路１１の出力信号ＯＵＴの電位は低下することがない。したがって、シフトレジスタ１０の誤動作を防止することができる。

以上のように、本実施形態では、トランジスタＴｒ４に補助容量を追加することなく、誤動作しないシフトレジスタ１０を実現することができる。トランジスタＴｒ４に補助容量を追加する必要がないので、トランジスタＴｒ４のサイズを縮小することができ、その結果として、単位回路１１およびシフトレジスタ１０のサイズをも縮小することができる。

（比較例）
図８は、比較例に係るトランジスタＴｒＢを示す図である。図８に示すトランジスタＴｒＢは、遮光膜１２、ゲート電極１３、ソース電極１４、ドレイン電極１５、および半導体部１６を備えている。図５に示すトランジスタＴｒとは異なり、トランジスタＴｒＢでは、遮光膜１２およびゲート電極１３はいずれも分割されていない。言い換えれば、トランジスタＴｒＢは、１つの遮光膜１２および１つのゲート電極１３を備えている。

図９は、比較例に係るトランジスタＴｒＢの等価回路を示す図である。図９に示すトランジスタＴｒＢには、容量Ｃ２１〜Ｃ２４が形成される。詳細には、遮光膜１２とソース電極１４とが平面視で重なることによって、遮光膜１２とソース電極１４との間に容量Ｃ２１が形成される。遮光膜１２とゲート電極１３とが平面視で重なることによって、遮光膜１２とゲート電極１３との間に容量Ｃ２２が形成される。遮光膜１２と半導体部１６とが平面視で重なることによって、遮光膜１２と半導体部１６との間に容量Ｃ２３が形成される。遮光膜１２とドレイン電極１５とが平面視で重なることによって、遮光膜１２とドレイン電極１５との間に容量Ｃ２４が形成される。

図１０は、比較例に係る単位回路１１に含まれるトランジスタＴｒ４が遮光膜１２ａおよび１２ｂを備えていない場合の、シフトレジスタ１０の通常動作時のタイミングチャートである。図１０の例は、単位回路１１に含まれるトランジスタＴｒ４が、図８に示すトランジスタＴｒＢと同一の構成を有する。トランジスタＴｒ４のソース電極１４はノードｎ１に接続され、トランジスタＴｒ４のドレイン電極１５はローレベル電位ＶＳＳが固定的に印加される。初段の単位回路１１（ＳＲ１）において、ノードｎ１がハイレベル電位になる場合、トランジスタＴｒ４の遮光膜１２は、フローティング状態にある。そのため、遮光膜１２の電位は、容量Ｃ１２のカップリングの影響を受けて、ハイレベル側に浮いてしまう。その際、トランジスタＴｒ４にバックゲート効果が働くことによって、トランジスタＴｒ４が半オン状態になるので、ノードｎ１が開いてしまう。その結果、単位回路１１はブートストラップすることができないので、単位回路１１の出力信号ＯＵＴの電位が低下してしまう。

シフトレジスタ１０に関する上述した動作から、単位回路１１内のトランジスタＴｒ１〜Ｔｒ８をオンデューティに基づいて２つのグループ（第１グループおよび第２グループ）に分類することができる。例えば、比較的高い（５０パーセント以上の）オンデューティでオン・オフ状態が制御されるトランジスタを第１グループに分類し、比較的低い（５０パーセント未満の）オンデューティでオン・オフ状態が制御されるトランジスタを第２グループに分類することができる。そうすると、トランジスタＴｒ２およびＴｒ４は第１グループに分類され、トランジスタＴｒ１、Ｔｒ３、およびＴｒ５〜Ｔｒ８は第２グループに分類される。そして、本実施形態においては、第１グループに含まれるトランジスタのうち上述したようにトランジスタＴｒ４のみが遮光膜１２ａおよび１２ｂを備えている。

本実施形態によれば、各単位回路１１に設けられている８個のトランジスタＴｒ１〜Ｔｒ８のうちの一部のトランジスタ（トランジスタＴｒ４）のみが、遮光膜１２ａおよび１２ｂを備えている。トランジスタＴｒ１〜Ｔｒ３およびＴｒ５〜Ｔｒ８は遮光膜１２ａおよび１２ｂを備えていないので、トランジスタＴｒ１〜Ｔｒ３およびＴｒ５〜Ｔｒ８でのオフリークに起因する誤動作が生じることはない。また、トランジスタＴｒ１〜Ｔｒ８のすべてが遮光膜１２ａおよび１２ｂを備えている場合とは異なり、本実施形態に係るシフトレジスタ１０では、配線間に無駄な負荷（容量）が増大することはない。したがって、トランジスタＴｒ１〜Ｔｒ８のすべてが遮光膜１２ａおよび１２ｂを備えている場合に生じるような誤動作が、本実施形態に係るシフトレジスタ１０に生じることもない。

〔実施形態２〕
図１１は、実施形態２に係る単位回路１１の構成図である。図１１に示す単位回路１１は、シフトレジスタ１０を構成する複数の単位回路１１のうちの１つである。本実施形態において、液晶表示装置１およびシフトレジスタ１０の構成は、実施形態と同一である。図１１に示す単位回路１１は、９個のトランジスタＴｒ１〜Ｔｒ９、容量Ｃ１、および抵抗Ｒ１を含んでいる。トランジスタＴｒ１〜Ｔｒ９は、いずれもｎチャネル型のＴＦＴである。

本実施形態では、単位回路１１におけるトランジスタＴｒ１〜Ｔｒ８、容量Ｃ１、および抵抗Ｒ１の配置および接続は、基本的に、実施形態１に係る単位回路１１と同一である。本実施形態では、トランジスタＴｒ９のゲート電極には、ハイレベル電位ＶＤＤが固定的に印加される。トランジスタＴｒ９のソース電極は、トランジスタＴｒ３のソース電極およびトランジスタＴｒ４のドレイン電極に接続される。トランジスタＴｒ４のドレイン電極は、トランジスタＴｒ９を介してノードｎ１に接続される。トランジスタＴｒ９のドレイン電極は、トランジスタＴｒ１のゲート電極および容量Ｃ１に接続される。トランジスタＴｒ１のゲート電極は、図３の単位回路１１とは異なり、トランジスタＴｒ３のソース電極およびトランジスタＴｒ４のドレイン電極には接続されない。

本実施形態では、トランジスタＴｒ１〜Ｔｒ８は、遮光膜１２ａおよび１２ｂを備えていない。一方、トランジスタＴｒ９は、図５に示すトランジスタＴｒと同一の構成を有する。言い換えれば、トランジスタＴｒ９は、遮光膜１２ａおよび１２ｂならびにゲート電極１３ａおよび１３ｂを備えている。

本実施形態においては、トランジスタＴｒ１によって出力制御トランジスタが実現され、トランジスタＴｒ２によって出力ノードターンオフトランジスタが実現され、トランジスタＴｒ４によって第１ノードターンオフトランジスタが実現され、トランジスタＴｒ９によって分圧トランジスタが実現され、トランジスタＴｒ３と入力端子ＩＮとハイレベル電位ＶＤＤ用の入力端子ＶＤＤとによって第１ノードターンオン部が実現されている。第１ノードターンオン部は、他の段の単位回路１１の出力端子ＯＵＴから出力される出力信号ＯＵＴに基づいて、ノードｎ１のレベルをオンレベルに向けて変化させるための役割を有する。

本実施形態に係るシフトレジスタ１０の通常駆動時、トランジスタＴｒ９のゲート電位はハイレベル電位になっている。これにより、トランジスタＴｒ９のゲート電位には正のバイアスが長時間与えられるため、光シフトによって閾値電圧がシフトする恐れがある。しかし、トランジスタＴｒ９が遮光膜１２ａおよび１２ｂを備えていることによって、光シフトによる閾値電圧のシフトを抑制することができるので、シフトレジスタ１０の誤動作を防ぐことができる。さらに、トランジスタＴｒ９に補助容量を追加する必要がないので、トランジスタＴｒ９のサイズを縮小することができ、その結果として、単位回路１１およびシフトレジスタ１０のサイズをも縮小することができる。

トランジスタＴｒ９は、第１グループに分類されるトランジスタである。本実施形態によれば、各単位回路１１に設けられている９個のトランジスタＴｒ１〜Ｔｒ９のうちの一部のトランジスタ（トランジスタＴｒ９）のみが、遮光膜１２ａおよび１２ｂを備えている。トランジスタＴｒ１〜Ｔｒ８は遮光膜１２ａおよび１２ｂを備えていないので、トランジスタＴｒ１〜Ｔｒ８でのオフリークに起因する誤動作が生じることはない。また、トランジスタＴｒ１〜Ｔｒ９のすべてが遮光膜１２ａおよび１２ｂを備えている場合とは異なり、本実施形態に係るシフトレジスタ１０では、配線間に無駄な負荷（容量）が増大することはない。したがって、トランジスタＴｒ１〜Ｔｒ９のすべてが遮光膜１２ａおよび１２ｂを備えている場合に生じるような誤動作が、本実施形態に係るシフトレジスタ１０に生じることもない。

〔実施形態３〕
図１２は、実施形態３に係る走査線駆動回路４を含む液晶表示装置１の構成を示すブロック図である。図１２に示す液晶表示装置１は、液晶パネル２、表示制御回路３、走査線駆動回路４、データ線駆動回路５、およびタッチ検出回路７を備えている。図１２では、表示制御回路３、データ線駆動回路５、および画素回路６の図示を省略している。

本実施形態では、画素回路６を構成する共通電極が、マトリックス状に配置される複数のセグメント電極８に分割されている。複数のセグメント電極８のそれぞれは、タッチ検出回路７に接続されている。これにより液晶表示装置１は、セグメントインセルタッチパネルとしての機能を有する。液晶表示装置１は、ユーザによって画面がタッチされているか否かを、タッチ検出回路７およびセグメント電極８を用いて検出する。

図１３は、実施形態３に係る液晶表示装置１が動作する際の一垂直期間の詳細を示す図である。図１３において、１Ｈは一つの水平期間を意味し、１Ｖは一つの垂直期間を意味し、ＴＰ期間はユーザによるタッチを検出するための期間を意味する。図１３に示すように、本実施形態では、液晶パネル２に情報を表示するための異なる表示期間の間に、１つのＴＰ期間が挿入されている。図１３では、１つの垂直期間は１６．６７ｍｓであり、１つの表示期間は１〜２００水平期間であり、１つのＴＰ期間は０．２ｍｓである。これらの値はあくまでも一例に過ぎない。

図１４は、実施形態３に係る単位回路１１の回路図である。図１４に示す単位回路１１は、シフトレジスタ１０を構成する複数の単位回路１１のうちの１つである。図１４に示す単位回路１１は、８個のトランジスタＴｒ１〜Ｔｒ８、容量Ｃ１、および抵抗Ｒ１を含んでいる。トランジスタＴｒ１〜Ｔｒ８は、いずれもｎチャネル型のＴＦＴである。本実施形態では、単位回路１１におけるトランジスタＴｒ１〜Ｔｒ８、容量Ｃ１、および抵抗Ｒ１の配置および接続は、実施形態１に係る単位回路１１と同一である。

本実施形態では、トランジスタＴｒ２〜Ｔｒ８は、遮光膜１２ａおよび１２ｂを備えていない。一方、トランジスタＴｒ１は、図５に示すトランジスタＴｒと同一の構成を有する。言い換えれば、トランジスタＴｒ１は、遮光膜１２ａおよび１２ｂならびにゲート電極１３ａおよび１３ｂを備えている。

本実施形態において、ノードｎ１は、自段の単位回路１１のプリチャージ時および出力時にのみ、ハイレベル電位になっており、それ以外の期間ではローレベル電位になっている。これにより、トランジスタＴｒ１のゲート電位には負のバイアスが長期間（または常に）与えられるため、光シフトによって閾値電圧がシフトする恐れがある。

図１５は、実施形態３に係るシフトレジスタ１０の通常動作時のタイミングチャートである。本実施形態に係る液晶表示装置１は、タッチ検出のために、液晶パネル２のスキャン中に休止期間を設ける必要がある。図１５において、休止期間とは、クロック信号ＣＫ１およびＣＫ２の出力を止めている期間ｔ３〜ｔ６のことである。液晶表示装置１が、液晶パネル２のスキャンを途中で休止する駆動を実行した場合、トランジスタＴｒ１に印加されるオンストレス時間が、ゲートラインＧＬによって異なる。これにより、隣接するゲートラインＧＬ間で書き込み電圧の劣化量が異なることによって、液晶パネル２にスジが発生する恐れがある。しかし、トランジスタＴｒ１が遮光膜１２ａおよび１２ｂを備えているので、光シフトによる閾値電圧のシフトが抑制され、これにより液晶パネル２にスジが発生することを防止できる。また、トランジスタＴｒ１に補助容量を追加する必要がないので、トランジスタＴｒ１のサイズを縮小することができ、その結果として、単位回路１１およびシフトレジスタ１０のサイズをも縮小することができる。

本実施形態では、第２グループに含まれるトランジスタのうちの一部のトランジスタ（トランジスタＴｒ１）のみが、遮光膜１２ａおよび１２ｂを備えている。トランジスタＴｒ２〜Ｔｒ８は遮光膜１２ａおよび１２ｂを備えていないので、トランジスタＴｒ２〜Ｔｒ８でのオフリークに起因する誤動作が生じることはない。また、トランジスタＴｒ１〜Ｔｒ８のすべてが遮光膜１２ａおよび１２ｂを備えている場合とは異なり、本実施形態に係るシフトレジスタ１０では、配線間に無駄な負荷（容量）が増大することはない。したがって、トランジスタＴｒ１〜Ｔｒ８のすべてが遮光膜１２ａおよび１２ｂを備えている場合に生じるような誤動作が、本実施形態に係るシフトレジスタ１０に生じることもない。

〔実施形態４〕
図１６は、実施形態４に係る走査線駆動回路４に含まれるシフトレジスタ１０の構成を示すブロック図である。本実施形態に係る液晶表示装置１の全体的な構成は、実施形態２に係る液晶表示装置１と同一であるため、その説明を省略する。図２に示すシフトレジスタ１０は、ｎ個の単位回路１１を多段接続し、かつ、ｎ個のスイッチ回路２１を多段接続した構成を有する。単位回路１１は、実施形態１に係る単位回路１１と同一の構成を有する。スイッチ回路２１は、入力端子ＩＮｕおよびＩＮｄ、ならびに出力端子ＯＵＴを備えている。

図１６に示すように、各スイッチ回路２１には、順方向ＵＤおよび逆方向信号ＵＤＢが与えられる。スタート信号ＳＴは、初段のスイッチ回路２１の入力端子ＩＮｕに与えられる。初段のスイッチ回路２１の出力信号ＯＵＴは、初段の単位回路１１の入力端子ＩＮに与えられる。初段の単位回路１１の出力信号ＯＵＴは、出力信号ＧＯＵＴ１として外部に出力されると共に、２段目のスイッチ回路２１の入力端子ＩＮｕに与えられる。２段目のスイッチ回路２１の出力信号ＯＵＴは、３段目の単位回路１１の入力端子ＩＮに与えられる。２段目の単位回路１１の出力信号ＯＵＴは、出力信号ＧＯＵＴ２として外部に出力されると共に、初段のスイッチ回路２１の入力端子ＩＮｄおよび３段目のスイッチ回路２１の入力端子ＩＮｕにそれぞれ与えられる。

一般化すると、ｋ（ｋは１以上かつｎ以下の整数）段目のスイッチ回路２１の出力信号ＯＵＴは、ｋ段目の単位回路１１の入力端子ＩＮに入力される。ｊ（ｊは２以上かつｎ未満の整数）段目の単位回路１１の出力信号ＯＵＴは、出力信号ＧＯＵＴｊとして外部に出力されると共に、ｊ−１段目のスイッチ回路２１の入力端子ＩＮｄおよびｊ＋１段目のスイッチ回路２１の入力端子ＩＮｄに入力される。ｎ段目の単位回路１１の出力信号ＯＵＴは、出力信号ＧＯＵＴｎとして外部に出力されると共に、ｎ−１段目のスイッチ回路２１の入力端子ＩＮｄに入力される。

各単位回路１１に対する初期化信号ＩＮＩＴおよびクロック信号ＣＫ１ならびにＣＫ２の入力パターンは、実施形態１と同一であるため、説明を省略する。

（スイッチ回路２１の構成例）
図１７は、実施形態４に係るスイッチ回路２１の構成例を示す図である。図１７の例では、スイッチ回路２１は、トランジスタＴｒ１０およびＴｒ１１を備えている。トランジスタＴｒ１０およびＴｒ１１は、いずれも、図５に示すトランジスタＴｒである。言い換えれば、トランジスタＴｒ１０およびＴｒ１１は、遮光膜１２ａおよび１２ｂを備えている。

図１７に示すスイッチ回路２１では、トランジスタＴｒ１０のドレイン電極は、入力端子ＩＮｕに接続される。トランジスタＴｒ１０のゲート電極には、順方向信号ＵＤが与えられる。トランジスタＴｒ１０のソース電極は、出力端子ＯＵＴおよびトランジスタＴｒ１１のソース電極に接続される。トランジスタＴｒ１１のドレイン電極は、入力端子ＩＮｄに接続される。トランジスタＴｒ１１のゲート電極には、逆方向信号ＵＤＢが与えられる。トランジスタＴｒ１１のソース電極は、出力端子ＯＵＴおよびトランジスタＴｒ１０のソース電極に接続される。

図１８は、実施形態に係るスイッチ回路２１の他の構成例を示す図である。図１８の例では、スイッチ回路２１は、トランジスタＴｒ１０、Ｔｒ１１、Ｔｒ１２、およびＴｒ１３を備えている。トランジスタＴｒ１０〜Ｔｒ１３は、いずれも、図５に示すトランジスタＴｒである。言い換えれば、トランジスタＴｒ１０〜Ｔｒ１３は、遮光膜１２ａおよび１２ｂを備えている。

図１８に示すスイッチ回路２１では、トランジスタＴｒ１０のドレイン電極は、入力端子ＩＮｕに接続されている。トランジスタＴｒ１０のゲート電極は、トランジスタＴｒ１２のドレイン電極に接続される。トランジスタＴｒ１０のソース電極は、出力端子ＯＵＴおよびトランジスタＴｒ１１のソース電極に接続される。トランジスタＴｒ１１のドレイン電極は、入力端子ＩＮｄに接続される。トランジスタＴｒ１１のゲート電極は、トランジスタＴｒ１３のソース電極に接続される。トランジスタＴｒ１２のドレイン電極にはＵＤ信号が与えられ、トランジスタＴｒ１２のゲート電極にはハイレベル電位ＶＤＤが固定的に印加される。トランジスタＴｒ１３のドレイン電極には逆方向信号ＵＤＢが与えられ、トランジスタＴｒ１３のゲート電極にはハイレベル電位ＶＤＤが固定的に印加される。

（タイミングチャート）
図１９は、実施形態４に係るシフトレジスタ１０の通常動作時のタイミングチャートである。各単位回路１１の動作は、実施形態１と同一であるため、詳細な説明を省略する。図１９の例では、ハイレベル電位の順方向信号ＵＤ信号およびローレベル電位の逆方向信号ＵＤＢが、各スイッチ回路２１に常に与えられるので、トランジスタＴｒ１０が常にオン状態になり、トランジスタＴｒ１１は常にオフ状態になる。この場合、スイッチ回路２１からは、入力端子ＩＮｕに入力される信号および入力端子ＩＮｄに入力される信号のうち、入力端子ＩＮｕに入力される信号が常に出力信号ＯＵＴとして出力される。これにより、“１段目からｎ段目”の順序で、単位回路１１から出力される出力信号ＯＵＴが順次にハイレベルとなる。

逆に、ローレベルのＵＤ信号およびハイレベルの逆方向信号ＵＤＢが、各スイッチ回路２１に常に与えられる場合、トランジスタＴｒ１０が常にオフ状態になり、トランジスタＴｒ１１は常にオン状態になる。この場合、スイッチ回路２１からは、入力端子ＩＮｕに入力される信号および入力端子ＩＮｄに入力される信号のうち、入力端子ＩＮｄに入力される信号が常に出力信号ＯＵＴとして出力される。これにより、“ｎ段目から１段目”の順序で、単位回路１１から出力される出力信号ＯＵＴが順次にハイレベルとなる。

各スイッチ回路２１が図１７に示す構成を有する場合、図１９に示す駆動例では、トランジスタＴｒ１０のゲート電位は常にハイレベル電位に維持されている。そのため、トランジスタＴｒ１０のゲート電極には常にバイアスが与えられるので、光シフトによって閾値電圧がシフトする恐れがある。しかし、トランジスタＴｒ１０が遮光膜１２ａおよび１２ｂを備えていることによって、光シフトによる閾値電圧シフトを抑制することができるので、シフトレジスタ１０の誤動作を防ぐことができる。

各スイッチ回路２１が図１８に示す構成を有する場合、図１９に示す駆動例では、トランジスタＴｒ１０、Ｔｒ１２、およびＴｒ１３のゲート電位は常にハイレベル電位に維持されている。そのため、トランジスタＴｒ１０、Ｔｒ１２、およびＴｒ１３のには常にバイアスが与えられるので、光シフトによって閾値電圧がシフトする恐れがある。しかし、トランジスタＴｒ１０、Ｔｒ１２、およびＴｒ１３が遮光膜１２ａおよび１２ｂを備えていることによって、光シフトによる閾値電圧シフトを抑制することができるので、シフトレジスタ１０の誤動作を防ぐことができる。

〔実施形態５〕
図２０は、実施形態５に係る走査線駆動回路４に含まれるシフトレジスタ１０の構成を示すブロック図である。本実施形態に係る液晶表示装置１の全体的な構成は、実施形態２に係る液晶表示装置１と同一であるため、その説明を省略する。図２０に示すシフトレジスタ１０は、ｎ個の単位回路１１を多段接続した構成を有する。単位回路１１は、クロック端子ＣＫＡ、入力端子ＳおよびＲ、初期化ＩＮＩＴ、ならびに出力端子ＯＵＴを有する。

図２０に示すように、スタート信号ＳＴは、初段の単位回路１１の入力端子Ｓに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のクロック端子ＣＫＡに与えられる。クロック信号ＣＫ２は、偶数段目の単位回路１１のクロック端子ＣＫＡに与えられる。クロック信号ＣＫ１およびＣＫ２は、いずれか一方がハイレベル電位になり、もう一方がローレベル電位になるように、制御される。初期化信号ＩＮＩＴは、ｎ個の単位回路１１の初期化端子ＩＮＩＴに与えられる。

初段の単位回路１１の出力信号ＯＵＴは、出力信号ＧＯＵＴ１として外部に出力されると共に、２段目の単位回路１１の入力端子Ｓに与えられる。２段目の単位回路１１の出力信号ＯＵＴは、出力信号ＧＯＵＴ２として外部に出力されると共に、初段の単位回路１１の入力端子Ｒおよび３段目の単位回路１１の入力端子Ｓに与えられる。一般化すると、ｋ（ｋは２以上かつｎ以下の整数）段目の単位回路１１の出力信号ＯＵＴは、出力信号ＧＯＵＴｋとして外部に出力されると共に、ｋ−１段目のスイッチ回路２１の入力端子Ｒおよびｋ＋１段目のスイッチ回路２１の入力端子Ｓに与えられる。ｎ段目の単位回路１１の出力信号ＯＵＴは、出力信号ＧＯＵＴｎとして外部に出力されると共に、ｎ−１段目のスイッチ回路２１の入力端子Ｒに入力される。

（単位回路１１の構成例）
図２１は、実施形態５に係る単位回路１１の構成を示す図である。図２１に示す単位回路１１は、ＣＭＯＳ回路の一例である。図２１に示す単位回路１１は、セットリセットフリップフロップ（ＲＳフリップフロップ）３１、ならびにトランジスタＴｒ１４、Ｔｒ１５、およびＴｒ１６を備えている。トランジスタＴｒ１４およびＴｒ１６は、ｎチャネル型のＴＦＴであり、トランジスタＴｒ１５は、ｐチャネル型（第２導電型）のＴＦＴである。トランジスタＴｒ１４およびＴｒ１５は、第２グループのトランジスタに含まれる。トランジスタＴｒ１６は、第１グループのトランジスタに含まれる。本実施形態では、トランジスタＴｒ１４およびＴｒ１６は、遮光膜１２ａおよび１２ｂを備えていない。一方、トランジスタＴｒ１５は、図５に示すトランジスタＴｒと同一の構成を有する。言い換えれば、トランジスタＴｒ１５のみが、遮光膜１２ａおよび１２ｂを備えている。

本実施形態においては、トランジスタＴｒ１４によって第１出力制御トランジスタが実現され、トランジスタＴｒ１５によって第２出力制御トランジスタが実現され、トランジスタＴｒ１６によって出力ノードターンオフトランジスタが実現されている。

ＲＳフリップフロップ３１は、入力端子ＳおよびＲ、初期化端子ＩＮＩＴ、ならびに出力信号ＱおよびＱＢを有する。単位回路１１の入力端子ＳおよびＲは、ＲＳフリップフロップ３１の入力端子ＳおよびＲにそれぞれ個別に接続される。単位回路１１の初期化端子ＩＮＩＴは、ＲＳフリップフロップ３１の初期化端子ＩＮＩＴに接続される。

トランジスタＴｒ１４のゲート電極は、ＲＳフリップフロップ３１の出力端子Ｑに接続される。トランジスタＴｒ１４のソース電極は、単位回路１１のクロック端子ＣＫＡおよびトランジスタＴｒ１５のソース電極に接続される。トランジスタＴｒ１４のドレイン電極は、単位回路１１の出力端子ＯＵＴ、トランジスタＴｒ１５のドレイン電極、およびトランジスタＴｒ１６のドレイン電極に接続される。

トランジスタＴｒ１５のソース電極は、単位回路１１のクロック端子ＣＫＡおよびトランジスタＴｒ１４のソース電極に接続される。トランジスタＴｒ１５のドレイン電極は、単位回路１１の出力端子ＯＵＴ、トランジスタＴｒ１４のドレイン電極、およびトランジスタＴｒ１６のドレイン電極に接続される。

トランジスタＴｒ１５のゲート電極は、ＲＳフリップフロップ３１の出力端子ＱＢおよびトランジスタＴｒ１６のゲート電極に接続される。トランジスタＴｒ１６のソース電極には、ローレベル電位ＶＳＳが固定的に印加される。トランジスタＴｒ１６のドレイン電極は、単位回路１１の出力端子ＯＵＴ、トランジスタＴｒ１４のドレイン電極、およびトランジスタＴｒ１５のドレイン電極に接続される。

（タイミングチャート）
図２２は、実施形態５に係るシフトレジスタ１０の通常動作時のタイミングチャートである。図２２を参照して、ＶＤＤがハイレベル電位でありかつＶＳＳがローレベル電位であり、かつ、スタート信号ＳＴおよびクロック信号ＣＫ１がシフトレジスタ１０に入力される場合の、シフトレジスタ１０の通常動作を説明する。

期間ｔ０において、初段の単位回路１１の入力端子Ｓに、ハイレベル電位のスタート信号ＳＴが入力される。これにより、初段の単位回路１１において、ＲＳフリップフロップ３１がセット状態となり、その結果、ＲＳフリップフロップ３１の出力端子Ｑからハイレベル電位ＶＤＤ（第１出力信号）が出力され、かつ、ＲＳフリップフロップ３１の出力端子ＱＢからローレベル電位ＶＳＳ（第２出力信号）が出力される。期間ｔ１において、ハイレベル電位のクロック信号ＣＫ１が、単位回路１１のクロック端子ＣＫＡに入力される。これにより、初段の単位回路１１において、トランジスタＴｒ１４およびＴｒ１５ならびに出力バッファを介して、パルス状の出力信号ＧＯＵＴ１が外部に出力される。

期間ｔ２において、ハイレベル電位のクロック信号ＣＫ２が、２段目の単位回路１１のクロック端子ＣＫＡに入力されることによって、２段目の単位回路１１から出力信号ＧＯＵＴ２が出力される。出力信号ＧＯＵＴ２は、初段の単位回路１１の入力端子Ｒに入力される。これにより、初段の単位回路１１のＲＳフリップフロップ３１がリセット状態となるので、初段の単位回路１１において、ＲＳフリップフロップ３１の出力端子Ｑからローレベル電位ＶＳＳが出力され、かつ、ＲＳフリップフロップ３１の出力端子ＱＢからハイレベル電位ＶＤＤが出力される。この結果、初段の単位回路１１において、トランジスタＴｒ１６がオンになることによって、出力信号ＯＵＴを確実にプルダウンすることができる。

２段目の単位回路１１も、初段の単位回路１１と同様に動作する。期間ｔ１において、出力信号ＧＯＵＴ１が２段目の単位回路１１の入力端子Ｓに入力される。これにより、２段目の単位回路１１のＲＳフリップフロップ３１がセット状態となり、その結果、２段目の単位回路１１において、ＲＳフリップフロップ３１の出力端子Ｑからハイレベル電位ＶＤＤが出力され、かつＲＳフリップフロップ３１の出力端子ＱＢからローレベル電位ＶＳＳが出力される。期間ｔ２において、ハイレベル電位のクロック信号ＣＫ２が、２段目の単位回路１１のクロック端子ＣＫＡに入力される。これにより、２段目の単位回路１１において、トランジスタＴｒ１４およびＴｒ１５ならびに出力バッファを介して、パルス状の出力信号ＧＯＵＴ２が外部に出力される。

期間ｔ３において、ハイレベル電位のクロック信号ＣＫ１が、３段目の単位回路１１のクロック端子ＣＫＡに入力されることによって、３段目の単位回路１１から出力信号ＧＯＵＴ３が出力される。出力信号ＧＯＵＴ３は、２段目の単位回路１１の入力端子Ｒに入力される。これにより、２段目のＲＳフリップフロップ３１がリセットされるので、２段目のＲＳフリップフロップ３１において、出力端子Ｑからローレベル電位ＶＳＳが出力され、かつ、出力端子ＱＢからハイレベル電位ＶＤＤが出力される。この結果、２段目の単位回路１１において、出力信号ＯＵＴを確実にプルダウンすることができる。

以上の動作を３段目から最終段までの各単位回路１１までが繰り返すことによって、入力信号としてクロック信号ＣＫ１およびＣＫ２と前段の単位回路１１の出力信号ＯＵＴのみを用いるシフトレジスタ１０を、実現することができる。

図２１に示す単位回路１１では、トランジスタＴｒ１５は、ゲートラインＧＬを駆動するための大きなサイズのトランジスタであり、かつ、オフリークが気になる箇所である。また、トランジスタＴｒ１５のゲート電極には出力信号ＱＢが与えられるので、トランジスタＴｒ１５のゲート電極には長期間負のバイアスが与えられる。本実施形態においては、トランジスタＴｒ１５が遮光膜１２ａおよび１２ｂを備えているので、トランジスタＴｒ１５に対する光照射によるオフリークを防ぐことができ、かつ、トランジスタＴｒ１５に外光の影響による閾値シフトが生じることはない。したがって、シフトレジスタ１０の誤動作を防ぐことができる。

〔実施形態６〕
図２３は、実施形態６に係る単位回路１１の構成例を示す図である。図２２に示す単位回路１１は、ＣＭＯＳ回路の一例である。図２３に示す単位回路１１は、入力端子ＳおよびＲ、初期化端子ＩＮＩＴ、ＲＳフリップフロップ３１、トランジスタＴｒ１４〜Ｔｒ１６およびＴｒ２４〜Ｔｒ２７、ならびに出力端子ＯＵＴを備えている。本実施形態では、トランジスタＴｒ１４、Ｔｒ１６、Ｔｒ２５、およびＴｒ２７は、いずれもｎチャネル型のトランジスタであり、トランジスタＴｒ１５、Ｔｒ２４、およびＴｒ２６は、いずれもｐチャネル型のトランジスタである。トランジスタＴｒ２６は、第２グループに分類され、トランジスタＴｒ２７は第１グループに分類される。

本実施形態では、トランジスタＴｒ１４〜Ｔｒ１６、Ｔｒ２４、およびＴｒ２５は、遮光膜１２ａおよび１２ｂを備えていない。一方、トランジスタＴｒ２６およびＴｒ２７は、図５に示すトランジスタＴｒと同一の構成を有する。言い換えれば、トランジスタＴｒ２６およびＴｒ２７は、遮光膜１２ａおよび１２ｂを備えている。

ＲＳフリップフロップ３１は、入力端子ＳおよびＲ、初期化端子ＩＮＩＴ、ならびに出力信号ＱおよびＱＢを有する。単位回路１１の入力端子ＳおよびＲは、ＲＳフリップフロップ３１の入力端子ＳおよびＲにそれぞれ個別に接続される。単位回路１１の初期化端子ＩＮＩＴは、ＲＳフリップフロップ３１の初期化端子ＩＮＩＴに接続される。ＲＳフリップフロップ３１の出力端子Ｑは、トランジスタＴｒ１４のゲート電極に接続される。ＲＳフリップフロップ３１の出力端子ＱＢは、トランジスタＴｒ１５のゲート電極およびトランジスタＴｒ１６のゲート電極に接続される。

トランジスタＴｒ１４のソース電極は、単位回路１１のクロック端子ＣＫＡおよびトランジスタＴｒ１５のソース電極１４に接続される。トランジスタＴｒ１４のドレイン電極は、トランジスタＴｒ１５のドレイン電極１５、トランジスタＴｒ１６のドレイン電極、トランジスタＴｒ２４のゲート電極、およびトランジスタＴｒ２５のゲート電極に接続される。トランジスタＴｒ１６のソース電極には、ローレベル電位ＶＳＳが固定的に印加される。

トランジスタＴｒ２４のゲート電極は、トランジスタＴｒ１４のドレイン電極、トランジスタＴｒ１５のドレイン電極、トランジスタＴｒ１６のドレイン電極、およびトランジスタＴｒ２５のゲート電極に接続される。トランジスタＴｒ２４のドレイン電極には、ハイレベル電位ＶＤＤが固定的に印加される。トランジスタＴｒ２４のソース電極は、トランジスタＴｒ２５のソース電極、トランジスタＴｒ２６のゲート電極、およびトランジスタＴｒ２７のゲート電極に接続される。

トランジスタＴｒ２５のゲート電極は、トランジスタＴｒ１４のドレイン電極、トランジスタＴｒ１５のドレイン電極、トランジスタＴｒ１６のドレイン電極、およびトランジスタＴｒ２４のゲート電極に接続される。トランジスタＴｒ２５のドレイン電極には、ローレベル電位ＶＳＳが固定的に印加される。トランジスタＴｒ２５のソース電極は、トランジスタＴｒ２４のソース電極、トランジスタＴｒ２６のゲート電極、およびトランジスタＴｒ２７のゲート電極に接続される。

トランジスタＴｒ２６のゲート電極は、トランジスタＴｒ２４のドレイン電極１５、トランジスタＴｒ２５のドレイン電極、およびトランジスタＴｒ２７のゲート電極に接続される。トランジスタＴｒ２６のドレイン電極には、ハイレベル電位ＶＤＤが固定的に印加される。トランジスタＴｒ２６のソース電極には、トランジスタＴｒ２７のドレイン電極および出力端子ＯＵＴが接続される。トランジスタＴｒ２７のゲート電極は、トランジスタＴｒ２４のソース電極、トランジスタＴｒ２５のドレイン電極、およびトランジスタＴｒ２６のゲート電極に接続される。トランジスタＴｒ２７のソース電極には、ローレベル電位ＶＳＳが固定的に印加される。トランジスタＴｒ２７のドレイン電極には、トランジスタＴｒ２６のソース電極、および出力端子ＯＵＴが接続される。

図２３に示す単位回路１１では、トランジスタＴｒ２６およびＴｒ２７は、ゲートラインＧＬを駆動するための大きなサイズのトランジスタであり、かつ、オフリークが気になる箇所である。また、トランジスタＴｒ２６のゲート電極には、長期間正のバイアスが印加される。トランジスタＴｒ２７のゲート電極には、長期間負のバイアスが印加される。本実施形態では、トランジスタＴｒ２６およびＴ２７が遮光膜１２ａおよび１２ｂを備えているので、トランジスタＴｒ２６およびＴｒ２７に対する光照射によるオフリークを防ぐことができるので、シフトレジスタ１０の誤動作を防ぐことができる。

〔実施形態７〕
図２４は、実施形態７に係る単位回路１１の構成例を示す図である。図２４に示す単位回路１１は、実施形態１および２に係る各単位回路１１を組み合わせ上で、さらに、全オン制御（ＡＯＮ）機能を追加した構成の回路である。

図２４に示す単位回路１１は、トランジスタＴｒ１〜Ｔｒ９およびＴｒ３４〜Ｔｒ３６、容量Ｃ１、ならびに抵抗Ｒ１を備えている。トランジスタＴｒ１〜Ｔｒ９およびＴｒ３４〜Ｔｒ３６は、いずれもｎチャネル型のＴＦＴである。

本実施形態に係る単位回路１１において、トランジスタＴｒ１〜Ｔｒ９、容量Ｃ１、および抵抗Ｒ１の配置および接続は、基本的に、実施形態２に係る単位回路１１と同一である。本実施形態に係る単位回路１１では、トランジスタＴｒ３のソース電極は、入力端子ＡＯＮＢに接続される。

トランジスタＴｒ３４のゲート電極は、入力端子ＡＯＮおよびトランジスタＴｒ３５のゲート電極に接続される。トランジスタＴｒ３４のドレイン電極は、トランジスタＴｒ３のソース電極、トランジスタＴｒ４のドレイン電極、およびトランジスタＴｒ９のソース電極に接続される。トランジスタＴｒ３４のソース電極には、ローレベル電位ＶＳＳが固定的に印加される。

トランジスタＴｒ３５のドレイン電極は、抵抗Ｒ１、トランジスタＴｒ７のドレイン電極、トランジスタＴｒ４のゲート電極、トランジスタＴｒ５のドレイン電極、トランジスタＴｒ８のドレイン電極、およびトランジスタＴｒ２のゲート電極に接続される。トランジスタＴｒ３５のゲート電極は、入力端子ＡＯＮおよびトランジスタＴｒ３４のゲート電極に接続される。トランジスタＴｒ３５のソース電極には、ローレベル電位ＶＳＳが固定的に印加される。

トランジスタＴｒ３６のゲート電極は、トランジスタＴｒ３６のドレイン電極および入力端子ＡＯＮに接続される。トランジスタＴｒ３６のソース電極は、トランジスタＴｒ３６のゲート電極および入力端子ＡＯＮに接続される。トランジスタＴｒ３６のドレイン電極は、トランジスタＴｒ８のゲート電極、トランジスタＴｒ２のドレイン電極、トランジスタＴｒ１のソース電極、容量Ｃ１、および出力端子ＯＵＴに接続される。

本実施形態においては、トランジスタＴｒ３、入力端子ＩＮ、および入力端子ＡＯＮＢとによって第１ノードターンオン部が実現され、トランジスタＴｒ３４〜Ｔｒ３６および入力端子ＡＯＮによって全オン制御部が実現されている。全オン制御部は、すべての段の単位回路１１に共通的に与えられる信号ＡＯＮおよびＡＯＮＢに基づいて出力端子ＯＮのレベルをオンレベルに向けて変化させるための役割を有する。

図２４に示す単位回路１１において、ハイレベル電位の制御信号ＡＯＮが入力端子ＡＯＮに入力され、ローレベル電位の制御信号ＡＯＮＢが入力端子ＡＯＮＢに入力される。これにより、トランジスタＴｒ３４がオンすることによって、ノードｎ１の電位はローレベル電位ＶＳＳとなる。さらに、トランジスタＴｒ３５がオンすることによって、ノードｎ２の電位もローレベル電位ＶＳＳとなる。これらの結果、トランジスタＴｒ１およびＴｒ２がいずれもオフする。また、トランジスタＴｒ３６がオンすることによって、シフトレジスタ１０に含まれる全段の単位回路１１から、ハイレベル電位の出力信号ＯＵＴが外部に出力される。このように、単位回路１１がＡＯＮ機能を有することによって、シフトレジスタ１０は、全段の単位回路１１から一斉に出力信号ＯＵＴを外部に出力することができる。

本実施形態では、トランジスタＴｒ１〜Ｔｒ３、Ｔｒ５〜Ｔｒ８、Ｔｒ３４〜Ｔｒ３６は、遮光膜１２ａおよび１２ｂを備えていない。一方、トランジスタＴｒ４およびＴｒ９は、図５に示すトランジスタＴｒと同一の構成を有する。言い換えれば、トランジスタＴｒ４およびＴｒ９のみが、遮光膜１２ａおよび１２ｂを備えている。

本実施形態では、トランジスタＴｒ４が半オン状態にならず、かつ、トランジスタＴｒ９において光シフトによる閾値電圧シフトを抑制することができるので、シフトレジスタ１０の誤動作を防ぐことができる。さらに、トランジスタＴｒ４およびＴｒ９に補助容量を追加する必要がないので、トランジスタＴｒ４およびＴｒ９のサイズを縮小することができ、その結果として、単位回路１１およびシフトレジスタ１０のサイズをも縮小することができる。

〔実施形態８〕
図２５は、実施形態８に係るトランジスタＴｒの構成例を示す図である。図２５に示すトランジスタＴｒは、遮光膜１２およびゲート電極１３がいずれも３分割された構成を有する。トランジスタＴｒは、３つの遮光膜１２ａ〜１２ｃ、３つのゲート電極１３ａ〜および１３ｃ、ソース電極１４、ドレイン電極１５、ならびに半導体部１６を備えている。遮光膜１２ａ〜１２ｃは、遮光膜層に形成され、ゲート電極１３ａ〜１３ｃは、ゲート層に形成される。

ゲート電極１３ａ〜１３ｃは、ソース電極１４とドレイン電極１５との間に半導体部１６と平面視で重なるように形成される。半導体部１６のうちゲート電極１３ａ〜１３ｃのいずれかと平面視で重なる部分が、トランジスタＴｒのチャネル部となる。遮光膜１２ａ〜１２ｃは、所定の距離を空けて形成される。ゲート電極１３ａ〜ゲート電極１３ｃは、所定の距離を空けて形成される。遮光膜１２ａとゲート電極１３ａとは平面視で重畳し、遮光膜１２ｂとゲート電極１３ｂとは平面視で重畳し、遮光膜１２ｃとゲート電極１３ｃとは平面視で重畳する。

図２６は、実施形態８に係るトランジスタＴｒの他の構成例を示す図である。図２６に示すトランジスタＴｒは、遮光膜１２およびゲート電極１３がいずれも４分割された構成を有する。トランジスタＴｒは、４つの遮光膜１２ａ〜１２ｄ、４つのゲート電極１３ａ〜および１３ｄ、ソース電極１４、ドレイン電極１５、ならびに半導体部１６を備えている。遮光膜１２ａ〜１２ｄは、遮光膜層に形成され、ゲート電極１３ａ〜１３ｄは、ゲート層に形成される。

ゲート電極１３ａ〜１３ｄは、ソース電極１４とドレイン電極１５との間に半導体部１６と平面視で重なるように形成される。半導体部１６のうちゲート電極１３ａ〜１３ｄのいずれかと平面視で重なる部分が、トランジスタＴｒのチャネル部となる。遮光膜１２ａ〜１２ｄは、所定の距離を空けて形成される。ゲート電極１３ａ〜ゲート電極１３ｄは、所定の距離を空けて形成される。遮光膜１２ａとゲート電極１３ａとは平面視で重畳し、遮光膜１２ｂとゲート電極１３ｂとは平面視で重畳し、遮光膜１２ｃとゲート電極１３ｃとは平面視で重畳し、遮光膜１２ｄとゲート電極１３ｄとは平面視で重畳する。

図２５に示すトランジスタＴｒおよび図２６に示すトランジスタＴｒも、図５に示すトランジスタＴｒと同様の効果を奏する。さらには、トランジスタＴｒは、遮光膜１２およびゲート電極１３が５つ以上に分割された構成を有することもできる。言い換えれば、トランジスタＴｒは、複数のゲート電極１３と、複数の遮光膜１２とを備えており、複数の遮光膜１２のそれぞれが、複数のゲート電極１３のそれぞれと平面視で個別に重畳し、かつ、電気的に孤立している構成であればよい。

〔実施形態９〕
図２７は、実施形態９に係る単位回路１１の構成例を示す図である。図２７に示す単位回路１１は、トランジスタＴｒ１〜Ｔｒ９およびＴｒ３４〜Ｔｒ３６、容量Ｃ１、ならびに抵抗Ｒ１を含んでいる。トランジスタＴｒ１〜Ｔｒ９およびＴｒ３４〜Ｔｒ３６は、いずれもｐチャネル型のトランジスタである。

本実施形態に係る単位回路１１において、トランジスタＴｒ１〜Ｔｒ９およびＴｒ３４〜Ｔｒ３６、容量Ｃ１、ならびに抵抗Ｒ１の配置および接続は、実施形態７に係る単位回路１１と基本的に同一である。本実施形態に係る単位回路１１は、トランジスタＴｒ１〜Ｔｒ９およびＴｒ３４〜Ｔｒ３６がｐチャネル型のトランジスタである点において、実施形態７に係る単位回路１１と異なる。この違いに応じて、本実施形態に係る単位回路１１では、各トランジスタＴｒ１〜Ｔｒ９およびＴｒ３４〜Ｔｒ３６が接続される端子の種類および各トランジスタＴｒ１〜Ｔｒ９およびＴｒ３４〜Ｔｒ３６に印加される電圧の種類が、実施形態７に係る単位回路１１と異なる。

詳細には以下の通りである。トランジスタＴｒ１のドレイン電極は、クロック端子ＣＫＡＢに接続される。トランジスタＴｒ２、Ｔｒ４、Ｔｒ５、Ｔｒ８、トランジスタＴｒ３４、およびＴｒ３５のソース電極には、ハイレベル電位ＶＤＤが固定的に印加される。トランジスタＴｒ３のゲート電極は、入力端子ＩＮＢに接続される。トランジスタＴｒ３のドレイン電極は、入力端子ＡＯＮに接続される。トランジスタＴｒ５のゲート電極は、入力端子ＩＮＢに接続される。トランジスタＴｒ６のゲート電極は、クロック端子ＣＫＢＢに接続される。トランジスタＴｒ６のドレイン電極には、ローレベル電位ＶＳＳが固定的に印加される。トランジスタＴｒ７のゲート電極は、初期化端子ＩＮＩＴＢに接続される。トランジスタＴｒ７のドレイン電極には、ローレベル電位ＶＳＳが固定的に印加される。トランジスタＴｒ９のゲート電極には、ローレベル電位ＶＳＳが固定的に印加される。トランジスタＴｒ３４のゲート電極およびトランジスタＴｒ３５のゲート電極は、いずれも入力端子ＡＯＮＢに接続される。トランジスタＴｒ３６のゲート電極は、トランジスタＴｒ３６のソース電極および入力端子ＡＯＮＢに接続される。トランジスタＴｒ３６のソース電極は、トランジスタＴｒ３６のゲート電極および入力端子ＡＯＮＢに接続される。トランジスタＴｒ３６のドレイン電極は、トランジスタＴｒ８のゲート電極、トランジスタＴｒ２のドレイン電極、トランジスタＴｒ１のソース電極、容量Ｃ１、および出力端子ＯＵＴＢに接続される。

本実施形態では、トランジスタＴｒ１〜Ｔｒ３、Ｔｒ５〜Ｔｒ８、Ｔｒ３４〜Ｔｒ３６は、遮光膜１２ａおよび１２ｂを備えていない。一方、トランジスタＴｒ４およびＴｒ９は、図５に示すトランジスタＴｒと同一の構成を有する。言い換えれば、トランジスタＴｒ４およびＴｒ９は、遮光膜１２ａおよび１２ｂならびにゲート電極１３ａおよび１３ｂを備えている。したがって、本実施形態に係る単位回路１１は、実施形態７に係る単位回路１１と同様の効果を奏する。

〔まとめ〕
態様１：チャネル部と、第１導通電極と、第２導通電極と、複数の制御電極と、前記複数の制御電極よりも下層に形成され、前記複数の制御電極のそれぞれと平面視で個別に重畳し、かつ前記チャネル部を遮光し、さらに電気的に孤立した複数の遮光膜とを備えていることを特徴とするトランジスタ。

態様２：表示装置の表示部に配置された複数の走査線を駆動するための複数の段からなるシフトレジスタであって、前記複数の段の各段を構成する単位回路は、比較的高いオンデューティでオン・オフ状態が制御される第１グループと比較的低いオンデューティでオン・オフ状態が制御される第２グループとに分類され得る複数のトランジスタを含み、前記第１グループおよび前記第２グループの一方に含まれるトランジスタのみが、態様１のとトランジスタであることを特徴とするシフトレジスタ。

態様３：前記複数のトランジスタに関し、５０パーセント以上のオンデューティでオン・オフ状態が制御されるトランジスタは前記第１グループに分類され、５０パーセント未満のオンデューティでオン・オフ状態が制御されるトランジスタは前記第２グループに分類されることを特徴とする態様２のシフトレジスタ。

態様４：前記第１グループおよび前記第２グループの一方に含まれるトランジスタのうちの一部のトランジスタのみが、態様１のトランジスタであることを特徴とする態様２のシフトレジスタ。

態様５：前記第１グループに含まれるトランジスタであって、制御電極に常に正のバイアスが印加されるｎチャネル型のトランジスタが、態様１のトランジスタであることを特徴とする態様１のシフトレジスタ。

態様６：
前記単位回路は、前記複数の走査線の１つに接続された出力ノードと、制御電極、第１導通電極、および第２導通電極を有し、クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる出力制御トランジスタと、前記出力制御トランジスタの制御電極に接続された第１ノードと、前記第２グループに含まれるトランジスタを有し、他の段の出力ノードから出力される出力信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、制御電極、第１導通電極、および第２導通電極を有し、オンレベル電位が制御電極に与えられ、前記第１ノードターンオン部に第１導通電極が接続され、前記第１ノードに第２導通電極が接続された、前記第１グループに含まれる分圧トランジスタと、制御電極、第１導通電極、および第２導通電極を有し、前記出力ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる出力ノードターンオフトランジスタと、前記出力ノードターンオフトランジスタの制御電極に接続された第２ノードと、制御電極、第１導通電極、および第２導通電極を有し、前記第２ノードに制御電極が接続され、前記分圧トランジスタを介して前記第１ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる第１ノードターンオフトランジスタとを含み、前記分圧トランジスタのみが、態様１のトランジスタであることを特徴とする態様５のシフトレジスタ。

態様７：前記第１グループに含まれるトランジスタであって、長期間制御電極に正のバイアスが印加されるｎチャネル型のトランジスタが、態様１のトランジスタであることを特徴とする態様２のシフトレジスタ。

態様８：前記単位回路は、前記複数の走査線の１つに接続された出力ノードと、制御電極、第１導通電極、および第２導通電極を有し、クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる出力制御トランジスタと、前記出力制御トランジスタの制御電極に接続された第１ノードと、前記第２グループに含まれるトランジスタを有し、他の段の出力ノードから出力される出力信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、制御電極、第１導通電極、および第２導通電極を有し、前記出力ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる出力ノードターンオフトランジスタと、前記出力ノードターンオフトランジスタの制御電極に接続された第２ノードと、制御電極、第１導通電極、および第２導通電極を有し、前記第２ノードに制御電極が接続され、前記第１ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる第１ノードターンオフトランジスタとを含み、前記出力ノードターンオフトランジスタおよび前記第１ノードターンオフトランジスタのみが、態様１のトランジスタであることを特徴とする態様７のシフトレジスタ。

態様９：前記第２グループに含まれるトランジスタであって、長期間制御電極に負のバイアスが印加されるｐチャネル型のトランジスタが、態様１のトランジスタであることを特徴とする態様２のシフトレジスタ。

態様１０：前記単位回路は、前記複数の走査線の１つに接続された出力ノードと、自段よりも前の段の出力ノードから出力される出力信号と自段よりも後の段の出力ノードから出力される出力信号とに基づいて、第１出力信号と第２出力信号とを出力するセットリセットフリップフロップと、制御電極、第１導通電極、および第２導通電極を有し、前記第１出力信号が制御電極に与えられ、クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる第１出力制御トランジスタと、制御電極、第１導通電極、および第２導通電極を有し、前記第２出力信号が制御電極に与えられ、前記クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる第２出力制御トランジスタと、制御電極、第１導通電極、および第２導通電極を有し、前記第２出力信号が制御電極に与えられ、前記出力ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる出力ノードターンオフトランジスタとを含み、前記第２出力制御トランジスタのみが、態様１のトランジスタであることを特徴とする態様９のシフトレジスタ。

態様１１：前記遮光膜が設けられているトランジスタは、前記第２グループに含まれるトランジスタであって、長期間制御電極に負のバイアスが印加されるｎチャネル型のトランジスタであることを特徴とする態様２のシフトレジスタ。

態様１２：前記単位回路は、前記複数の走査線の１つに接続された出力ノードと、制御電極、第１導通電極、および第２導通電極を有し、クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる出力制御トランジスタと、前記出力制御トランジスタの制御電極に接続された第１ノードと、前記第２グループに含まれるトランジスタを有し、他の段の出力ノードから出力される出力信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、制御電極、第１導通電極、および第２導通電極を有し、前記出力ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる出力ノードターンオフトランジスタと、前記出力ノードターンオフトランジスタの制御電極に接続された第２ノードと、制御電極、第１導通電極、および第２導通電極を有し、前記第２ノードに制御電極が接続され、前記第１ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる第１ノードターンオフトランジスタとを含み、前記出力制御トランジスタのみが、態様１のトランジスタであることを特徴とする態様１１のシフトレジスタ。

態様１３：前記単位回路は、前記複数の走査線の１つに接続された出力ノードと、制御電極、第１導通電極、および第２導通電極を有し、クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる出力制御トランジスタと、前記出力制御トランジスタの制御電極に接続された第１ノードと、前記第２グループに含まれるトランジスタを有し、他の段の出力ノードから出力される出力信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、制御電極、第１導通電極、および第２導通電極を有し、オンレベル電位が制御電極に与えられ、前記第１ノードターンオン部に第１導通電極が接続され、前記第１ノードに第２導通電極が接続された、前記第１グループに含まれる分圧トランジスタと、制御電極、第１導通電極、および第２導通電極を有し、前記出力ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる出力ノードターンオフトランジスタと、前記出力ノードターンオフトランジスタの制御電極に接続された第２ノードと、制御電極、第１導通電極、および第２導通電極を有し、前記第２ノードに制御電極が接続され、前記分圧トランジスタを介して前記第１ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる第１ノードターンオフトランジスタと、全ての段の単位回路に共通的に与えられる制御信号に基づいて前記出力ノードのレベルをオンレベルに向けて変化させる全オン制御部とを含み、前記第１ノードターンオフトランジスタおよび前記分圧トランジスタのみが、態様１のトランジスタであることを特徴とする態様２のシフトレジスタ。

態様１４：表示装置の表示部に配置された複数の走査線を駆動するための複数の段からなるシフトレジスタであって、前記複数の段の各段を構成する単位回路は、第１導電型のトランジスタと第２導電型のトランジスタとを含む複数のトランジスタを含み、前記複数のトランジスタのうちの一部のトランジスタのみが、態様１のトランジスタであり、比較的低いオンデューティでオン・オフ状態が制御される前記第１導電型のトランジスタおよび比較的高いオンデューティでオン・オフ状態が制御される前記第２導電型のトランジスタが、態様１のトランジスタであることを特徴とするシフトレジスタ。

態様１５：前記第１導電型のトランジスタは、ｎチャネル型のトランジスタであって、前記第２導電型のトランジスタは、ｐチャネル型のトランジスタであって、長期間制御電極に負のバイアスが印加されるｎチャネル型のトランジスタおよび長期間制御電極に正のバイアスが印加されるｐチャネル型のトランジスタが、態様１のトランジスタであることを特徴とする態様１４のシフトレジスタ。

本発明は前述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態も、本発明の技術的範囲に含まれる。各実施形態にそれぞれ開示された技術的手段を組み合わせることによって、新しい技術的特徴を形成することもできる。

１ 液晶表示装置、１０ シフトレジスタ、１１ 単位回路、１２、１２ａ、１２ｂ、１２ｃ、１２ｄ 遮光膜、１３、１３ａ、１３ｂ、１３ｃ、１３ｄ ゲート電極、１４ ソース電極、１５ ドレイン電極、１６ 半導体部、Ｔｒ トランジスタ

Claims (15)

1. チャネル部と、
   第１導通電極と、
   第２導通電極と、
   複数の制御電極と、
   前記複数の制御電極よりも下層に形成され、前記複数の制御電極のそれぞれと平面視で個別に重畳し、かつ前記チャネル部を遮光し、さらに電気的に孤立した複数の遮光膜とを備えていることを特徴とするトランジスタ。
2. 表示装置の表示部に配置された複数の走査線を駆動するための複数の段からなるシフトレジスタであって、
   前記複数の段の各段を構成する単位回路は、比較的高いオンデューティでオン・オフ状態が制御される第１グループと比較的低いオンデューティでオン・オフ状態が制御される第２グループとに分類され得る複数のトランジスタを含み、
   前記第１グループおよび前記第２グループの一方に含まれるトランジスタのみが、請求項１に記載のトランジスタであることを特徴とするシフトレジスタ。
3. 前記複数のトランジスタに関し、
   ５０パーセント以上のオンデューティでオン・オフ状態が制御されるトランジスタは前記第１グループに分類され、
   ５０パーセント未満のオンデューティでオン・オフ状態が制御されるトランジスタは前記第２グループに分類されることを特徴とする請求項２に記載のシフトレジスタ。
4. 前記第１グループおよび前記第２グループの一方に含まれるトランジスタのうちの一部のトランジスタのみが、請求項１に記載のトランジスタであることを特徴とする請求項２に記載のシフトレジスタ。
5. 前記第１グループに含まれるトランジスタであって、制御電極に常に正のバイアスが印加されるｎチャネル型のトランジスタが、請求項１に記載のトランジスタであることを特徴とする請求項２に記載のシフトレジスタ。
6. 前記単位回路は、
   前記複数の走査線の１つに接続された出力ノードと、
   制御電極、第１導通電極、および第２導通電極を有し、クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる出力制御トランジスタと、
   前記出力制御トランジスタの制御電極に接続された第１ノードと、
   前記第２グループに含まれるトランジスタを有し、他の段の出力ノードから出力される出力信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、
   制御電極、第１導通電極、および第２導通電極を有し、オンレベル電位が制御電極に与えられ、前記第１ノードターンオン部に第１導通電極が接続され、前記第１ノードに第２導通電極が接続された、前記第１グループに含まれる分圧トランジスタと、
   制御電極、第１導通電極、および第２導通電極を有し、前記出力ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる出力ノードターンオフトランジスタと、
   前記出力ノードターンオフトランジスタの制御電極に接続された第２ノードと、
   制御電極、第１導通電極、および第２導通電極を有し、前記第２ノードに制御電極が接続され、前記分圧トランジスタを介して前記第１ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる第１ノードターンオフトランジスタとを含み、
   前記分圧トランジスタのみが、請求項１に記載のトランジスタであることを特徴とする請求項５に記載のシフトレジスタ。
7. 前記第１グループに含まれるトランジスタであって、長期間制御電極に正のバイアスが印加されるｎチャネル型のトランジスタが、請求項１に記載のトランジスタであることを特徴とする請求項２に記載のシフトレジスタ。
8. 前記単位回路は、
   前記複数の走査線の１つに接続された出力ノードと、
   制御電極、第１導通電極、および第２導通電極を有し、クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる出力制御トランジスタと、
   前記出力制御トランジスタの制御電極に接続された第１ノードと、
   前記第２グループに含まれるトランジスタを有し、他の段の出力ノードから出力される出力信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、
   制御電極、第１導通電極、および第２導通電極を有し、前記出力ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる出力ノードターンオフトランジスタと、
   前記出力ノードターンオフトランジスタの制御電極に接続された第２ノードと、
   制御電極、第１導通電極、および第２導通電極を有し、前記第２ノードに制御電極が接続され、前記第１ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる第１ノードターンオフトランジスタとを含み、
   前記出力ノードターンオフトランジスタおよび前記第１ノードターンオフトランジスタのみが、請求項１に記載のトランジスタであることを特徴とする請求項７に記載のシフトレジスタ。
9. 前記第２グループに含まれるトランジスタであって、長期間制御電極に負のバイアスが印加されるｐチャネル型のトランジスタが、請求項１に記載のトランジスタであることを特徴とする請求項２に記載のシフトレジスタ。
10. 前記単位回路は、
    前記複数の走査線の１つに接続された出力ノードと、
    自段よりも前の段の出力ノードから出力される出力信号と自段よりも後の段の出力ノードから出力される出力信号とに基づいて、第１出力信号と第２出力信号とを出力するセットリセットフリップフロップと、
    制御電極、第１導通電極、および第２導通電極を有し、前記第１出力信号が制御電極に与えられ、クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる第１出力制御トランジスタと、
    制御電極、第１導通電極、および第２導通電極を有し、前記第２出力信号が制御電極に与えられ、前記クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる第２出力制御トランジスタと、
    制御電極、第１導通電極、および第２導通電極を有し、前記第２出力信号が制御電極に与えられ、前記出力ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる出力ノードターンオフトランジスタと
    を含み、
    前記第２出力制御トランジスタのみが、請求項１に記載のトランジスタであることを特徴とする請求項９に記載のシフトレジスタ。
11. 前記遮光膜が設けられているトランジスタは、前記第２グループに含まれるトランジスタであって、長期間制御電極に負のバイアスが印加されるｎチャネル型のトランジスタであることを特徴とする請求項２に記載のシフトレジスタ。
12. 前記単位回路は、
    前記複数の走査線の１つに接続された出力ノードと、
    制御電極、第１導通電極、および第２導通電極を有し、クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる出力制御トランジスタと、
    前記出力制御トランジスタの制御電極に接続された第１ノードと、
    前記第２グループに含まれるトランジスタを有し、他の段の出力ノードから出力される出力信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、
    制御電極、第１導通電極、および第２導通電極を有し、前記出力ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる出力ノードターンオフトランジスタと、
    前記出力ノードターンオフトランジスタの制御電極に接続された第２ノードと、
    制御電極、第１導通電極、および第２導通電極を有し、前記第２ノードに制御電極が接続され、前記第１ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる第１ノードターンオフトランジスタとを含み、
    前記出力制御トランジスタのみが、請求項１に記載のトランジスタであることを特徴とする請求項１１に記載のシフトレジスタ。
13. 前記単位回路は、
    前記複数の走査線の１つに接続された出力ノードと、
    制御電極、第１導通電極、および第２導通電極を有し、クロック信号が第１導通電極に与えられ、前記出力ノードに第２導通電極が接続された、前記第２グループに含まれる出力制御トランジスタと、
    前記出力制御トランジスタの制御電極に接続された第１ノードと、
    前記第２グループに含まれるトランジスタを有し、他の段の出力ノードから出力される出力信号に基づいて前記第１ノードのレベルをオンレベルに向けて変化させるための第１ノードターンオン部と、
    制御電極、第１導通電極、および第２導通電極を有し、オンレベル電位が制御電極に与えられ、前記第１ノードターンオン部に第１導通電極が接続され、前記第１ノードに第２導通電極が接続された、前記第１グループに含まれる分圧トランジスタと、
    制御電極、第１導通電極、および第２導通電極を有し、前記出力ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる出力ノードターンオフトランジスタと、
    前記出力ノードターンオフトランジスタの制御電極に接続された第２ノードと、
    制御電極、第１導通電極、および第２導通電極を有し、前記第２ノードに制御電極が接続され、前記分圧トランジスタを介して前記第１ノードに第１導通電極が接続され、オフレベル電位が第２導通電極に与えられる、前記第１グループに含まれる第１ノードターンオフトランジスタと、
    全ての段の単位回路に共通的に与えられる制御信号に基づいて前記出力ノードのレベルをオンレベルに向けて変化させる全オン制御部とを含み、
    前記第１ノードターンオフトランジスタおよび前記分圧トランジスタのみが、請求項１に記載のトランジスタであることを特徴とする請求項２に記載のシフトレジスタ。
14. 表示装置の表示部に配置された複数の走査線を駆動するための複数の段からなるシフトレジスタであって、
    前記複数の段の各段を構成する単位回路は、第１導電型のトランジスタと第２導電型のトランジスタとを含む複数のトランジスタを含み、
    前記複数のトランジスタのうちの一部のトランジスタのみが、請求項１に記載のトランジスタであり、
    比較的低いオンデューティでオン・オフ状態が制御される前記第１導電型のトランジスタおよび比較的高いオンデューティでオン・オフ状態が制御される前記第２導電型のトランジスタが、請求項１に記載のトランジスタであることを特徴とするシフトレジスタ。
15. 前記第１導電型のトランジスタは、ｎチャネル型のトランジスタであって、
    前記第２導電型のトランジスタは、ｐチャネル型のトランジスタであって、
    長期間制御電極に負のバイアスが印加されるｎチャネル型のトランジスタおよび長期間制御電極に正のバイアスが印加されるｐチャネル型のトランジスタが、請求項１に記載のトランジスタであることを特徴とする請求項１４に記載のシフトレジスタ。

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