JP2019106830A - 共振形インバータ装置、電源装置、制御装置及び制御プログラム - Google Patents

Abstract

【課題】インバータ回路において、ハードスイッチングを防止してソフトスイッチングを的確に動作させ、かつ、的確なゼロボルトスイッチングを実現し、その結果、スイッチング損失及びノイズを確実に低減させることが可能な共振形インバータ装置などを提供すること。
【解決手段】電源装置１は、インバータ回路２１から出力される出力電流を検出し、各半導体スイッチング素子Ｑａ〜Ｑｄのそれぞれのドレイン−ソース間の電位差を検出し、当該検出された出力電流の正負の極性に基づいて各半導体スイッチング素子Ｑａ〜Ｑｄのターンオフ動作を制御し、当該検出された出力電流の正負の極性及び検出された各半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差に基づいて各半導体スイッチング素子Ｑａ〜Ｑｄのターンオン動作を制御する、構成を有している。
【選択図】図１

Description

本発明は、インバータ回路の出力端に共振回路を直列に接続した共振形インバータ装置などに関する。

従来、直列共振形インバータ装置におけるターンオン損失を防止するため、フルブリッジ型インバータ回路のスイッチングタイミングを調整する方法が提案されている（例えば、特許文献１）。

例えば、従来の共振形インバータ装置は、正負の極性が周期的に変化する電圧パルスを交互に出力するフルブリッジインバータを構成するインバータ回路と、その出力端にインダクタ（リアクトル）及びコンデンサと、を備えている。

そして、この共振形インバータ装置は、インバータ回路の出力電流値を電流検出器によって検出し、当該検出した電流値に基づき、フルブリッジインバータを構成する半導体スイッチング素子のターンオン／ターンオフのタイミングを調整する構成を有している。

また、このようなインバータ装置は、インバータ回路の出力電流のゼロクロスタイミングを実現することによって、ターンオン又はターンオフ損失を防止することができるようになっている。

特開２００２−１７１７６６号公報

しかしながら、上記の特許文献１に記載の共振形インバータ装置であっては、ゼロクロスタイミングを補正するために、インバータ回路からの出力電圧パルスにおける周波数を調整している。このため、当該共振形インバータ装置であっては、負荷側において発生したアーク放電に起因する短絡状態の発生など、負荷値が急激に変動すると、インバータ回路は、ハードスイッチングによって動作し、その結果、電力損失の増大、異常発熱、及び、ノイズの増大などの不具合が発生してしまう。

本発明は、上記課題を解決するためになされたものであり、その目的は、インバータ回路において、ハードスイッチングを防止してソフトスイッチングを的確に動作させ、かつ、的確なゼロボルトスイッチングを実現し、その結果、スイッチング損失及びノイズを確実に低減させることが可能な共振形インバータ装置などを提供することにある。

上記課題を解決するため、本発明は、
複数の半導体スイッチング素子を有し、当該半導体スイッチング素子を制御することによって正負の極性が周期的に変化する電圧パルスを交互に出力するフルブリッジ型のインバータ回路と、
前記インバータ回路の出力端に直列に接続されたインダクタ及びコンデンサを備えた共振回路と、
前記インバータ回路から出力される出力電流を検出する電流検出手段と、
前記複数の半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差を検出する電位差検出手段と、
前記検出された出力電流の正負の極性及び前記検出された各半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差に基づいて、前記各半導体スイッチング素子のオン動作及びオフ動作を制御する制御手段と、
を備える、構成を有している。

また、本発明は、上記に加えて、インバータ回路の入力端に接続された降圧コンバータを備えていてもよい。

さらに、本発明は、
複数の半導体スイッチング素子を有し、当該半導体スイッチング素子を制御することによって正負の極性が周期的に変化する電圧パルスを交互に出力するフルブリッジ型のインバータ回路と、前記インバータ回路の出力端に直列に接続されたインダクタ及びコンデンサを備えた共振回路と、を有する共振形インバータ装置を制御する制御装置であって、
前記インバータ回路の出力端に直列に接続されたインダクタ及びコンデンサを備えた共振回路と、
前記インバータ回路から出力される出力電流を検出する電流検出手段と、
前記複数の半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差を検出する電位差検出手段と、
前記検出された出力電流の正負の極性及び前記検出された各半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差に基づいて、前記各半導体スイッチング素子のオン動作及びオフ動作を制御する制御手段と、
を備える、構成を有していてもよい。

なお、本発明は、上記の制御装置をコンピュータに搭載された制御プログラムによって実現してもよい。

この構成により、本発明は、負荷の変動などの外的な要因によってインバータ回路から出力される出力電流の正負の極性が変動するような場合であっても、当該正負の極性の変動を矯正すること、すなわち、各半導体スイッチング素子のソース−ドレイン間の電圧に基づいて各半導体スイッチング素子の動作を制御することによってゼロボルトスイッチングを的確に実現することができる。

したがって、本発明は、外的な要因によって発生するハードスイッチングを防止してソフトスイッチングを正常に動作させることができるとともに、フルブリッジ型のインバータ回路などにおいて生ずるスイッチング損失、異常な発熱、及び、スパイク電流や高周波ノイズの発生を確実に低減させること、又は、防止することができる。

本発明に係る一実施形態の電源装置における回路構成の一構成例を示す図である。 一実施形態のインバータ回路の基本動作を説明するための回路図（その１）である。 一実施形態のインバータ回路の基本動作を説明するための回路図（その２）である。 一実施形態のインバータ回路の基本動作を説明するための回路図（その３）である。 一実施形態のインバータ回路を構成する各スイッチング素子の動作と当該インバータ回路から出力される出力電圧パルス及び出力電流のタイミングを示すタイミングチャートである。 一実施形態のインバータ回路の動作において異常状態を説明するための回路図（その１）である。 一実施形態のインバータ回路の動作において異常状態を説明するための回路図（その２）である。 一実施形態において、インバータ回路を構成する各スイッチング素子の動作と、当該インバータ回路から出力される出力電圧パルス及び出力電流のタイミングと、各スイッチング素子のＤ−Ｓ間電圧検出信号と、各スイッチング素子のターンオン動作を許可するオン動作許可信号と、の関係を示すタイミングチャートである。 一実施形態において、インバータ回路を構成する各スイッチング素子の動作と、当該インバータ回路から出力される出力電圧パルス及び出力電流のタイミングと、各スイッチング素子のＤ−Ｓ間電圧検出信号と、各スイッチング素子のターンオン動作を許可するオン動作許可信号と、の関係を示すタイミングチャートのその他の例である。

以下、本実施形態について説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。

［１］電源装置
まず、図１を用いて本実施形態の電源装置１の回路構成について説明する。なお、図１は、本実施形態における電源装置１の回路構成を示す図である。

本実施形態の電源装置１は、直流電圧をコンバータ入力部に印加し、コンバータの直流出力を位相シフトフルブリッジによるＰＷＭ（ｐｕｌｓｅ ｗｉｄｅ ｍｏｄｕｌａｔｉｏｎ）方式のインバータによって交流（矩形波）電圧に変換し、かつ、インダクタとコンデンサによる直列共振タンクにより矩形波を正弦波に変換する直列共振型のインバータである。

また、本実施形態の電源装置１は、例えば、スパッタリング装置、透過電子顕微鏡や走査電子顕微鏡などの各種の電子顕微鏡、磁気共鳴装置や各種の測定装置、高周波誘導加熱装置及び放電管を用いた照明器具に対して、交流電源を供給するためのものである。

そして、本実施形態の電源装置１は、図１に示すように、直流電圧を降圧して直列共振形インバータ装置２０に供給する降圧コンバータ１０と、直流電圧を交流電圧に変換するインバータ回路２１を有する直列共振形インバータ装置２０と、直列共振形インバータ装置２０を制御する制御回路３０と、を備えている。

降圧コンバータ１０は、出力端１２に接続された直列共振形インバータ装置２０の入力端に対して直流電圧を供給する。特に、降圧コンバータ１０は、入力側コンデンサＣ１及び出力側コンデンサＣ２と、ダイオードＤ１と、コンバータ用の半導体スイッチング素子（以下、「コンバータ用スイッチング素子」という。）Ｑ１と、インダクタＬ１と、有している。なお、例えば、本実施形態の降圧コンバータ１０は、本発明の降圧コンバータを構成する。

具体的には、入力側コンデンサＣ１及び出力側コンデンサＣ２は、それぞれ、入力端１１（第１の入力端１１ａ及び第２の入力端１１ｂ）及び出力端１２（第１の出力端１２ａ及び第２の出力端１２ｂ）に対して並列に接続されている。

ダイオードＤ１のアノードは、コンバータ用スイッチング素子Ｑ１のドレイン及びイン
ダクタＬ１の一端に接続され、当該ダイオードＤ１のカソードは、入力側コンデンサＣ１及び出力側コンデンサＣ２の一端に接続される。

コンバータ用スイッチング素子Ｑ１は、Ｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）によって構成されている。

また、コンバータ用スイッチング素子Ｑ１は、入力側コンデンサＣ１の一端及び第２の入力端１１ｂにソース電極（以下、「ソース」ともいう。）が接続され、かつ、ダイオードＤ１のアノードにドレイン電極（以下、「ドレイン」ともいう。）が接続されている。

インダクタＬ１は、ダイオードＤ１のアノード、及び、出力側コンデンサＣ２の一端及び第２の出力端１２ｂに接続されている。

直列共振形インバータ装置２０は、降圧コンバータ１０によって供給される直流電圧を交流電圧に変換して正負の極性が周期的に変化する電圧パルスを出力するフルブリッジ型のインバータ回路２１と、当該インバータ回路２１から出力された正負の極性を有する電圧パルスにおけるスイッチング損失を低減する共振回路２２と、を有している。

なお、例えば、本実施形態のインバータ回路２１は、本発明のインバータ回路を構成し、共振回路２２は、本発明の共振回路を構成する。

インバータ回路２１は、ＭＯＳＦＥＴなどの自己消弧形でＮ型の４つのスイッチング素子Ｑ（以下、それぞれ、「第１スイッチング素子Ｑａ」、「第２スイッチング素子Ｑｂ」、「第３スイッチング素子Ｑｃ」及び「第４スイッチング素子Ｑｄ」という。）を有している。

そして、各スイッチング素子Ｑａ〜Ｑｄは、それぞれ、ドレイン−ソース間に寄生ダイオード（以下、「ボディダイオード」という。）ＢＤを内蔵した構成を有している。また、各ボディダイオードＢＤは、各スイッチング素子Ｑａ〜Ｑｄのドレイン−ソース間に並列接続されている。

具体的には、第１スイッチング素子Ｑａのドレインは、降圧コンバータ１０の第１の出力端１２ａに接続された第１の入力端２３ａ及び第３スイッチング素子Ｑｃのドレインに接続される。そして、第１スイッチング素子Ｑａのソースは、第２スイッチング素子Ｑｂのドレインに接続される。

第２スイッチング素子Ｑｂのドレインは、第１スイッチング素子Ｑａのソース及び第２の出力端２４ｂに接続される。また、第２スイッチング素子Ｑｂのソースは、降圧コンバータ１０の第２の出力端１２ｂに接続された第２の入力端２３ｂ及び第４スイッチング素子Ｑｄのソースに接続される。

そして、第１スイッチング素子Ｑａのソースと第２スイッチング素子Ｑｂのドレインとの間に共振回路２２の入力端となる第１の接続点ＣＰ１が形成される。

一方、第３スイッチング素子Ｑｃのドレインは、第１の入力端２３ａ及び第１スイッチング素子Ｑａのドレインに接続される。また、第３スイッチング素子Ｑｃのソースは、第４スイッチング素子Ｑｄのドレインに接続される。

第４スイッチング素子Ｑｄのドレインは、第３スイッチング素子Ｑｃのソース及び第１
の出力端２４ａに接続される。また、第４スイッチング素子Ｑｄのソースは、第２の入力端２３ｂ及び第２スイッチング素子Ｑｂのソースに接続される。

そして、第３スイッチング素子Ｑｃのソースと第４スイッチング素子Ｑｄのドレイン間に共振回路２２の入力端となる第２の接続点ＣＰ２が形成される。

なお、第１の接続点ＣＰ１及び第２の接続点ＣＰ２は、インバータ回路２１の出力端を構成する。そして、両接続点ＣＰ１−ＣＰ２間の電位差（（Ｖｓｗ１−Ｖｓｗ２）間電圧）は、インバータ回路２１の出力電圧パルスとして共振回路２２に供給される。

他方、各スイッチング素子Ｑａ〜Ｑｄのベース電極（以下、「ベース」という。）には、それぞれ、制御回路３０（具体的には、後述の駆動回路部３７）が接続されており、第１スイッチング信号Ｖｇａ、第２スイッチング信号Ｖｇｂ、第３スイッチング信号Ｖｇｃ及び第４スイッチング信号Ｖｇｄが供給される。

特に、各スイッチング素子Ｑａ〜Ｑｄは、それぞれ、対応するスイッチング信号Ｖｇａ〜Ｖｇｄが「Ｌｏｗ」レベル（以下、「Ｌレベル」という。）から「Ｈｉ」レベル（以下、「Ｈレベル」という。）に上昇すると、ターンオン（オン動作）する。そして、各スイッチング素子Ｑａ〜Ｑｄは、対応するスイッチング信号Ｖｇａ〜Ｖｇｄが「Ｈ」レベルに維持されている間は、オン状態を維持する。

また、各スイッチング素子Ｑａ〜Ｑｄは、対応するスイッチング信号Ｖｇａ〜Ｖｇｄが、「Ｈ」レベルから「Ｌ」レベルに下降すると、ターンオフ（オフ動作）する。そして、各スイッチング素子Ｑａ〜Ｑｄは、対応するスイッチング信号Ｖｇａ〜Ｖｇｄが「Ｌ」レベルに維持されている間は、オフ状態を維持する。

なお、本実施形態においては、各スイッチング素子Ｑａ〜Ｑｄのオンタイミング及びオフタイミングを調整することによって、ソフトスイッチング動作を実現し、電源装置１（具体的には、インバータ回路２１）におけるスイッチング損失を低減することができるようになっている。

共振回路２２は、インバータ回路２１から出力された所望の交流電圧や交流電流を出力端２４から外部に出力する構成を有している。具体的には、共振回路２２は、第１の接続点ＣＰ１に直列に接続されたインダクタＬ２と、第２の接続点ＣＰ２に直列に接続されたコンデンサＣ３と、一次側がコンデンサＣ３の出力側及びインダクタＬ２の出力側に接続され、かつ、二次側が出力端２４に接続されるトランスＴ１と、を有している。

特に、インダクタＬ２の一端は、第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂ間に形成された第１の接続点ＣＰ１に接続され、当該インダクタＬ２の他端は、トランスＴ１の一次巻線Ｌｐの一端に接続される。

また、コンデンサＣ３の一端は、第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄ間に形成された第２の接続点ＣＰ２に接続され、当該コンデンサＣ３の他端は、トランスＴ１の一次巻線Ｌｐの他端に接続される。

制御回路３０は、インバータ回路２１を構成する各スイッチング素子Ｑａ〜Ｑｄのオン／オフを制御するため、
（１）共振回路２２を構成するコンデンサＣ３の電圧を検出して当該コンデンサＣ３に流れる電流を算出し、
（２）直列共振形インバータ装置２０の出力電圧Ｖｏ及び出力電流Ｉｏ（すなわち、電源
装置１の出力電流）を検出し、
（３）各スイッチング素子Ｑａ〜Ｑｄのドレイン−ソース間の電圧（以下、「ドレイン−ソース電圧」という。）を検出し、
（４）（１）〜（３）の検出結果に基づいて、所定の演算を実行して各スイッチング素子Ｑａ〜Ｑｄを駆動制御する、
構成を有している。なお、本実施形態における制御回路３０の構成及びその動作の詳細については、後述する。

［２］インバータ回路の駆動制御
［２．１］インバータ回路の基本動作
次に、図２〜図５を用いて、本実施形態の直列共振形インバータ装置２０におけるインバータ回路２１の基本動作について説明する。なお、図２〜図４は、本実施形態のインバータ回路２１の基本動作を説明するための回路図である。また、図５は、本実施形態のインバータ回路２１における各スイッチング素子Ｑａ〜Ｑｄの動作と、当該インバータ回路２１から出力される出力電圧パルス及び出力電流のタイミングと、を説明するためのタイミングチャートである。

本実施形態のインバータ回路２１は、
（１）第１スイッチング素子Ｑａ及び第４スイッチング素子Ｑｄから構成され、かつ、同時にオン動作する第１組スイッチ（以下、「第１半導体スイッチング素子群」ともいう。）と、
（２）第２スイッチング素子Ｑｂ及び第３スイッチング素子Ｑｃから構成され、かつ、同時にオン動作する第２組スイッチ（以下、「第２半導体スイッチング素子群」ともいう。）と、
から構成される。

そして、駆動回路部３７において生成された各スイッチング信号Ｖｇａ〜Ｖｇｄがそれぞれ各スイッチング素子Ｑａ〜Ｑｄのゲートに供給されると、各スイッチング素子Ｑａ〜Ｑｄは、駆動する。

特に、インバータ回路２１は、図２〜図４に示すように、各スイッチング信号Ｖｇａ〜Ｖｇｄに基づいて、以下に説明する動作モードｍ１〜ｍ６を繰り返し、正負の極性を有する出力電圧パルス（Ｖｓｗ１−Ｖｓｗ２）及び出力電流（Ｉｓｗ）を出力する。

例えば、インバータ回路２１は、図５（Ａ）〜（Ｄ）に示す各スイッチング信号Ｖｇａ〜Ｖｇｄがスイッチング素子Ｑａ〜Ｑｄのゲートに供給される場合には、第１の接続点ＣＰ１及び第２の接続点ＣＰ２を介して、図５（Ｅ）に示す正負の極性を有する出力電圧パルス（Ｖｓｗ１−Ｖｓｗ２）及び図５（Ｆ）に示す出力電流Ｉｓｗを共振回路２２に出力する。

（１）動作モードｍ１（図２（Ａ））
まず、図５に示すように、タイミングｔ１２において第１スイッチング素子Ｑａがオン状態となり、かつ、タイミングｔ１４において第４スイッチング素子Ｑｄがオン状態となると、インバータ回路２１は、動作モードが「ｍ１」に遷移し、出力電圧パルス（Ｖｓｗ１−Ｖｓｗ２）は、振幅レベルＶｍを有する正の出力電圧パルスとなる（図５（Ｅ））。

このとき、降圧コンバータ１０から出力された出力電流は、図２（Ａ）に示すように、スイッチング素子Ｑａのドレイン−ソース間を順方向に流れ、第１の接続点ＣＰ１を介して共振回路２２に出力電流Ｉｓｗ（正（図面に対して右向き））として出力される。

そして、共振回路２２から第２の接続点ＣＰ２を介して還流された電流は、図２（Ａ）に示すように、第４スイッチング素子Ｑｄのドレイン−ソース間を順方向に流れて、降圧コンバータ１０（具体的には、出力側コンデンサＣ２）に還流する。

なお、このとき、第２スイッチング素子Ｑｂ及び第３スイッチング素子Ｑｃは、オフ状態となっている。

（２）動作モードｍ２（図２（Ｂ））
次いで、図５に示すように、動作モードｍ１中のタイミングｔ２１において、第１スイッチング素子Ｑａがオフ状態になると、当該第１スイッチング素子Ｑａに流れていた順方向電流が、第２スイッチング素子Ｑｂのボディダイオードに流れる。

そして、図５に示すように、所定の期間（デッドタイム期間）の経過後のタイミングｔ２２において、第２スイッチング素子Ｑｂがオン状態になると、動作モードが「ｍ２」に遷移し、出力電圧パルス（Ｖｓｗ１−Ｖｓｗ２）は、「０」となる（図５（Ｅ））。

このとき、図２（Ｂ）に示すように、第４スイッチング素子Ｑｄのボディダイオードに流れていた電流は、第２スイッチング素子Ｑｂのドレイン−ソース間を逆方向に流れ、第１の接続点ＣＰ１を介して出力電流Ｉｓｗ（正）として共振回路２２に出力される。

そして、共振回路２２から第２の接続点ＣＰ２を介して還流された電流は、図２（Ｂ）に示すように、第４スイッチング素子Ｑｄのドレイン−ソース間を順方向に流れて、再び第２スイッチング素子Ｑｂに還流する。

なお、このとき、第１スイッチング素子Ｑａ及び第３スイッチング素子Ｑｃは、オフ状態となっている。

（３）動作モードｍ３（図３（Ａ））
次いで、図５に示すように、動作モードｍ２中のタイミングｔ２３において、第４スイッチング素子Ｑｄがオフ状態になると、当該第４スイッチング素子Ｑｄのドレイン−ソース間を流れていた順方向の電流が、第３スイッチング素子Ｑｃのボディダイオードに流れる。

そして、図５に示すように、所定の期間（デッドタイム期間）の経過後のタイミングｔ２４において、第３スイッチング素子Ｑｃがオン状態になると、それまで第３スイッチング素子Ｑｃのボディダイオードに流れていた電流が、当該第３スイッチング素子Ｑｃのドレイン−ソース間を流れる。

このとき、動作モードは、「ｍ２」から「ｍ３」に遷移し、出力電圧パルス（Ｖｓｗ１−Ｖｓｗ２）は、振幅レベルＶｍを有する負の出力電圧パルスとなる（図５（Ｅ））。

また、このとき、図３（Ａ）に示すように、降圧コンバータ１０（具体的には、出力側コンデンサＣ２）から第２スイッチング素子Ｑｂのドレイン−ソース間を逆方向に電流が流れ、当該電流が、第１の接続点ＣＰ１を介して出力電流Ｉｓｗ（正）として共振回路２２に出力される。

そして、共振回路２２から第２の接続点ＣＰ２を介して還流された電流は、図３（Ａ）に示すように、第３スイッチング素子Ｑｃのドレイン−ソース間を逆方向に流れて、降圧コンバータ１０（具体的には、出力側コンデンサＣ２）に還流する。

また、本モードにおけるデットタイム期間は、第３スイッチング素子Ｑｃ及び第４スイッチング素子Ｑｄ間の貫通電流を防止するために設けられている。

（４）動作モードｍ４（図３（Ｂ））
次いで、図５に示すように、動作モードｍ３に遷移してから所定の期間経過後に、当該動作モードｍ３時に流れていた出力電流Ｉｓｗが、共振回路２２の作用（すなわち、Ｖｓｗ１−Ｖｓｗ２間の共振タンクの働き）によって反転し、動作モードが「ｍ４」に遷移する。ただし、このとき、出力電圧パルス（Ｖｓｗ１−Ｖｓｗ２）は、図５（Ｅ）に示すように、振幅レベルＶｍを有する負の出力電圧パルスを維持している。

このとき、図３（Ｂ）に示すように、降圧コンバータ１０（具体的には、出力側コンデンサＣ２）からの電流が、第３スイッチング素子Ｑｃのドレイン−ソース間を順方向に流れ、第２の接続点ＣＰ２を介して出力電流Ｉｓｗ（負）として共振回路２２に出力される。

そして、共振回路２２から第１の接続点ＣＰ１を介して還流された電流は、図３（Ｂ）に示すように、第２スイッチング素子Ｑｂのドレイン−ソース間を順方向に流れて、降圧コンバータ１０（具体的には、出力側コンデンサＣ２）に還流する。

（５）動作モードｍ５（図４（Ａ））
次いで、図５に示すように、動作モードｍ４中のタイミングｔ３１において、第２スイッチング素子Ｑｂがオフ状態になると、当該第２スイッチング素子Ｑｂのドレイン−ソース間を順方向に流れていた電流が、第１スイッチング素子Ｑａのボディダイオードに流れる。

そして、図５に示すように、所定の期間（デッドタイム期間）の経過後のタイミングｔ３２において、再び第１スイッチング素子Ｑａがオン状態になると、それまで第１スイッチング素子Ｑａのボディダイオードに流れていた電流が、当該第１スイッチング素子Ｑａのドレイン−ソース間を流れ、動作モードが「ｍ５」に遷移する。ただし、出力電圧パルス（Ｖｓｗ１−Ｖｓｗ２）は、図５（Ｅ）に示すように、振幅レベルＶｍを有する負の出力電圧パルスを維持している。

このとき、図４（Ａ）に示すように、第３スイッチング素子Ｑｃのドレイン−ソース間を順方向に流れていた電流が、第２の接続点ＣＰ２を介して出力電流Ｉｓｗ（負）として共振回路２２に出力される。

そして、共振回路２２から第１の接続点ＣＰ１を介して還流した電流は、図４（Ａ）に示すように、第１スイッチング素子Ｑａのドレイン−ソース間を逆方向に流れて、第３スイッチング素子Ｑｃに還流する。

（６）動作モードｍ６（図４（Ｂ））
次いで、図５に示すように、動作モードｍ５中のタイミングｔ３３において、第３スイッチング素子Ｑｃがオフ状態になると、当該第３スイッチング素子Ｑｃのドレイン−ソース間を順方向に流れていた電流が、第４スイッチング素子Ｑｄのボディダイオードに流れ、動作モードが「ｍ６」に遷移する。ただし、出力電圧パルス（Ｖｓｗ１−Ｖｓｗ２）は、図５（Ｅ）に示すように、振幅レベルＶｍを有する負の出力電圧パルスを維持している。

このとき、図４（Ｂ）に示すように、降圧コンバータ１０（具体的には、出力側コンデンサＣ２）から第４スイッチング素子Ｑｄのボディダイオードに電流が流れ、第２の接続
点ＣＰ２を介して出力電流Ｉｓｗ（負）として共振回路２２に出力される。

そして、共振回路２２から第１の接続点ＣＰ１介して還流した電流は、図４（Ｂ）に示すように、第１スイッチング素子Ｑａのドレイン−ソース間を逆方向に流れて、降圧コンバータ１０（具体的には、出力側コンデンサＣ２）に還流する。

なお、この後に、図５に示すように、タイミングｔ３４が到来すると、動作モードｍ１に遷移して出力電流Ｉｓｗの向きが反転する。そして、上記の動作モードが順次遷移することによって動作モードｍ１〜ｍ６を繰り返すようになっている。

このように、「ｍ１」〜「ｍ６」の動作モードの遷移を繰り返して動作することによって、共振回路２２に出力される出力電流Ｉｓｗの値は、図５（Ｆ）に示す正弦波形を形成するようになっている。ただし、各動作モードへの切換タイミングは、ソフトスイッチングを行うため、極性が反転する前にスイッチングを行うようになっている。

［２．２］本実施形態のインバータ回路における動作概要
次に、図６及び図７を用いて、基本動作中において生ずる異常状態について説明しつつ、本実施形態のインバータ回路２１における動作概要について説明する。なお、図６及び図７は、本実施形態のインバータ回路２１の基本動作中における異常状態を説明するための回路図である。

本実施形態のインバータ回路２１は、基本動作においては、上述のように「ｍ１」〜「ｍ６」の動作モードの遷移を繰り返して動作する。しかしながら、インバータ回路２１にあっては、負荷側におけるアーク放電の発生などによる短絡状態の発生や負荷値の急激な変動が生じると、出力電流Ｉｓｗの向き（すなわち、正負の極性）などを含めて上述の動作モードと異なる手順になる場合がある。

この場合においては、インバータ回路２１の動作は、上記の動作モードｍ１〜ｍ６を繰り返す一連の動作手順通りには遷移せず、各スイッチング素子Ｑａ〜Ｑｄにおけるスイッチング動作が、ソフトスイッチング動作ではなく、ハードスイッチング動作になる場合も多い。

そして、このようにハードスイッチング動作が発生した場合には、直列共振形インバータ装置２０においては、スイッチング損失が発生し、電力損失が生じることとなる。

また、第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂの組み合わせ、又は、第３スイッチング素子Ｑｃと第４スイッチング素子Ｑｄの組み合わせのうち、一方のスイッチング素子Ｑがオフ状態に移行した場合には、回路構成上、図示せぬ寄生容量への充電が実行されることになる。

しかしながら、デッドタイム期間の後に反対側のオフ状態のスイッチング素子Ｑがオン状態に移行すると、負荷条件により、その充電が不十分になる。このため、その状態でターンオンしようとするスイッチング素子Ｑのドレイン−ソース間電圧が０Ｖ（ボルト）に至らず、ゼロボルトスイッチングを実現することができない。

したがって、この場合においても、ハードスイッチング動作が発生し、スイッチング損失の増大、異常発熱や高周波ノイズなどの発生要因となる。

具体的には、上記の動作モードｍ４中において、アーク放電などが発生して出力電流Ｉｓｗの向き（すなわち、正負の極性）が反転すると、インバータ回路２１においては、図
６（Ａ）に示すように、降圧コンバータ１０から出力された電流は、第２スイッチング素子Ｑｂのドレイン−ソース間を逆方向に流れ、第１の接続点ＣＰ１を介して出力電流Ｉｓｗ（正）として共振回路２２に出力される。

そして、共振回路２２から第２の接続点ＣＰ２を介して還流した電流は、図６（Ａ）に示すように、第３スイッチング素子Ｑｃのドレイン−ソース間を逆方向に流れ、降圧コンバータ１０に還流する。

また、この動作モードｍ４の異常状態中にタイミングｔ３１が到来して第２スイッチング素子Ｑｂがオフ状態になると、当該第２スイッチング素子Ｑｂのドレイン−ソース間において逆方向に流れていた電流が、当該第２スイッチング素子Ｑｂのボディダイオードに流れてしまう。この結果、当該電流の経路が、第２スイッチング素子Ｑｂから第１スイッチング素子Ｑａに遷移しなくなってしまう。

すなわち、このとき、降圧コンバータ１０の出力電流は、第２スイッチング素子Ｑｂのドレイン−ソース間を逆方向に流れ、第１の接続点ＣＰ１から第２の接続点ＣＰ２と流れた後に、第３スイッチング素子Ｑｃのドレイン−ソース間を流れる。このため、降圧コンバータ１０に還流する状態が継続することとなる。この結果、上記の動作モードｍ４（正常状態）と比較すると、出力電流Ｉｓｗの向きが反転した状態となり、異常状態となる。

さらに、動作モードｍ４の異常状態中のタイミングｔ３２において、第１スイッチング素子Ｑａがオン状態になると、それまで第２スイッチング素子Ｑｂのボディダイオードに流れていた電流が、第１スイッチング素子Ｑａのドレイン−ソース間を順方向に流れ、動作モードが「ｍ５」に遷移する。

このとき、第１スイッチング素子Ｑａには、振幅レベルＶｍを有する電圧と、第２スイッチング素子Ｑｂのボディダイオードの順方向電圧（Ｖｂ_ｂｄ）の合計である電圧（Ｖｍ＋Ｖｂ_ｂｄ）が印加されることになる。この結果、当該タイミングにおいては、第１スイッチング素子Ｑａのゼロボルトスイッチングを実現することができず、ハードスイッチング動作が発生するため、動作モードｍ５においても異常状態となる。

すなわち、動作モードｍ５（異常状態）においては、インバータ回路２１においては、図６（Ｂ）に示すように、第１スイッチング素子Ｑａのドレイン−ソース間を順方向に流れていた電流が、第１の接続点ＣＰ１を介して出力電流Ｉｓｗ（正）として共振回路２２に出力される。

そして、共振回路２２から第２の接続点ＣＰ２を介して還流した電流は、図６（Ｂ）に示すように、第３スイッチング素子Ｑｃのドレイン−ソース間を逆方向に流れ、第１スイッチング素子Ｑａのドレインに還流することになる。この結果、上記の動作モードｍ５（正常状態）と比較すると、出力電流Ｉｓｗの向きが反転した状態となり、異常状態となる。

上記に加えて、動作モードｍ５の異常状態中のタイミングｔ３３において、第３スイッチング素子Ｑｃがオフ状態になると、当該第３スイッチング素子Ｑｃのドレイン−ソース間において逆方向に流れていた電流が、当該第３スイッチング素子Ｑｃのボディダイオードに流れてしまう。この結果、当該電流の経路が、第３スイッチング素子Ｑｃから第４スイッチング素子Ｑｄに遷移しなくなってしまう。

すなわち、この場合において、第１スイッチング素子Ｑａのドレイン−ソース間を順方向に流れる電流は、第１の接続点ＣＰ１を介して出力電流Ｉｓｗ（正）として共振回路２
２に出力されることになる。

そして、共振回路２２から第２の接続点ＣＰ２を介して還流した電流は、図６（Ｂ）と同様に、第３スイッチング素子Ｑｃのボディダイオードを流れ、第１スイッチング素子Ｑａドレインに還流することになる。

特に、第１スイッチング素子Ｑａのドレイン−ソース間を順方向に流れる電流は、第１の接続点ＣＰ１から第２の接続点ＣＰ２と流れた後に、第３スイッチング素子Ｑｃのボディダーオードを流れる。このため、第１スイッチング素子Ｑａのドレインに還流する状態が継続する。この状態は、上記の動作モードｍ５（正常状態）と比較すると、出力電流Ｉｓｗの向きが反転した状態となり、異常状態となる。

またさらに、動作モードｍ５の異常状態中のタイミングｔ３４において、第４スイッチング素子Ｑｄがオン状態になると、当該第３スイッチング素子Ｑｃのボディダイオードに流れていた電流が、第４スイッチング素子Ｑｄのソース−ドレイン間を順方向に流れ、動作モードが「ｍ６」に遷移する。

このとき、第４スイッチング素子Ｑｄには、振幅レベルＶｍを有する電圧と、第３スイッチング素子Ｑｃのボディダイオードの順方向電圧（Ｖｃ_ｂｄ）の合計である電圧（Ｖｍ＋Ｖｃ_ｂｄ）が印加されることになる。この結果、当該タイミングにおいては、第４スイッチング素子Ｑｄのゼロボルトスイッチングを実現することができず、ハードスイッチング動作が発生するため、動作モードｍ６においても異常状態となる。

すなわち、動作モードｍ６（異常状態）においては、図７に示すように、第１スイッチング素子Ｑａのドレイン−ソース間を順方向に流れていた電流が、第１の接続点ＣＰ１を介して出力電流Ｉｓｗ（正）として共振回路２２に出力される。

そして、共振回路２２から第２の接続点ＣＰ２を介して還流した電流は、図７に示すように、第４スイッチング素子Ｑｄのドレイン−ソース間を順方向に流れ、降圧コンバータ１０（具体的には、出力側コンデンサＣ２）に還流することになる。この結果、上記の動作モードｍ６（正常状態）と比較すると、出力電流Ｉｓｗの向きが反転した状態となり、異常状態となる。

このように、負荷側においてアーク放電などが発生すると、動作モードｍ４において、インバータ回路２１から共振回路２２に流れるべき電流の向きが本来の方向から反転してしまい、その後の動作モードｍ５及び動作モードｍ６においても、出力電流が反転した状態が維持されることになる。その結果、動作モードｍ５及び動作モードｍ６においても、動作モードｍ４で発生した異常状態が継続されてしまう。

したがって、図５（Ｇ）に示すように、出力電流Ｉｓｗの波形が崩れ、ハードスイッチング動作が発生して、スイッチング損失が増大するとともに、異常発熱の発生及びノイズ増大の要因になる。

そして、一度異常状態になると、さらに外的な要因などが発生しない限り、反転した出力電流が正常な状態に回復しないので、外的要因が発生して一度出力電流の向き（正負の極性）が反転してしまうと、その状態が継続し、ソフトスイッチング動作に復帰することが難しくなってしまう。

そこで、本実施形態の電源装置１は、制御回路３０を設け、
（１）インバータ回路２１から出力される出力電流を検出し、
（２）各スイッチング素子Ｑａ〜Ｑｄのそれぞれのドレイン−ソース間の電位差を検出し、
（３）当該検出された出力電流の正負の極性に基づいて各スイッチング素子Ｑａ〜Ｑｄのターンオフ動作を制御し、
（４）当該検出された出力電流の正負の極性及び検出された各スイッチング素子のそれぞれのドレイン−ソース間の電位差に基づいて各スイッチング素子Ｑａ〜Ｑｄのターンオン動作を制御する、構成を有している。

具体的には、制御回路３０は、
（Ａ）インバータ回路２１から出力される出力電流が負を示す期間中であって、第１半導体スイッチング素子群に属するスイッチング素子（すなわち、Ｑａ及びＱｄ）におけるドレイン−ソース間の電位差がゼロとなった期間を示す第１期間中に、当該電位差がゼロとなった第１スイッチング素子群に属するスイッチング素子（Ｑａ又はＱｄ）をオンに制御し、
（Ｂ）当該出力電流が正を示す期間中であって、第２半導体スイッチング素子群に属するスイッチング素子（すなわち、Ｑｂ及びＱｃ）におけるドレイン−ソース間の電位差がゼロとなった期間を示す第２期間中に、当該電位差がゼロとなった第２半導体スイッチング素子群に属する半導体スイッチング素子（Ｑｂ又はＱｃ）をオンに制御する、
構成を有している。

特に、制御回路３０は、
（ａ）第１期間中であって、第２半導体スイッチング素子群に属するスイッチング素子（Ｑｂ又はＱｃ）がオフ動作の期間中に、電位差がゼロとなった第１半導体スイッチング素子群に属するスイッチング素子（Ｑａ又はＱｄ）をオンに制御し、
（ｂ）第２期間中であって、第１半導体スイッチング素子群に属するスイッチング素子（Ｑａ又はＱｄ）がオフ動作の期間中に、電位差がゼロとなった第２半導体スイッチング素子群に属するスイッチング素子（Ｑｂ又はＱｃ）をオンに制御する、
構成を有している。

したがって、本実施形態の電源装置１は、このような構成を有することによって、負荷の変動などの外的な要因によってインバータ回路２１から出力される出力電流の正負の極性が変動するような場合であっても、当該正負の極性の変動を矯正することができるとともに、各スイッチング素子のソース−ドレイン間の電圧に基づいて各スイッチング素子Ｑａ〜Ｑｄの動作を制御することによってゼロボルトスイッチングも的確に実現することができるようになっている。

そして、本実施形態の電源装置１は、当該外的な要因によって発生するハードスイッチングを防止してソフトスイッチングを正常に動作させることができるので、インバータ回路２１などにおいて生ずるスイッチング損失、異常な発熱、及び、スパイク電流や高周波ノイズの発生を確実に低減させること、又は、防止することができるようになっている。

［２．３］制御回路の構成及び動作
次に、図８を用いて本実施形態の制御回路３０の構成と動作を説明する。なお、図８は、本実施形態のインバータ回路２１を構成する各スイッチング素子Ｑａ〜Ｑｄの動作と、当該インバータ回路２１から出力される出力電圧パルス及び出力電流のタイミングと、各スイッチング素子Ｑａ〜ＱｄのＤ−Ｓ間電圧検出信号Ｖｑと、各スイッチング素子のターンオン動作を許可するオン動作許可信号Ｐｑと、の関係を示すタイミングチャートである。

本実施形態の制御回路３０は、図８に示すように、インバータ回路２１から出力される
出力電流Ｉｓｗの正負の極性を矯正するとともに、各スイッチング素子Ｑａ〜Ｑｄのドレイン−ソース間電圧が確実に０Ｖになっている状況下においてのみ各スイッチング素子Ｑａ〜Ｑｄをターンオンさせる。

具体的には、制御回路３０は、共振回路２２を構成するコンデンサＣ３の電圧を検出する共振コンデンサ電圧検出回路部３１と、コンデンサＣ３に流れる電流を算出する微分回路部３２と、直列共振形インバータ装置２０の出力電圧Ｖｏを検出する電圧検出回路部３３と、を有している。

また、制御回路３０は、直列共振形インバータ装置２０の出力電流Ｉｏ（すなわち、電源装置１の出力電流）を検出する電流検出回路部３４と、各スイッチング素子Ｑａ〜Ｑｄのドレイン−ソース間の電圧を検出するドレイン−ソース間電圧検出回路部（以下、「Ｄ−Ｓ間電圧回路部」という。）３５と、所定の演算を行う演算回路部３６と、各スイッチング素子Ｑａ〜Ｑｄを駆動する駆動回路部３７と、を有している。

なお、例えば、本実施形態の共振コンデンサ電圧検出回路部３１及び微分回路部３２は、本発明の電流検出手段を構成し、Ｄ−Ｓ間電圧検出回路部３５は、本発明の電位差検出手段を構成する。また、例えば、本実施形態の演算回路部３６及び駆動回路部３７は、例えば、本発明の制御手段を構成する。

共振コンデンサ電圧検出回路部３１は、共振回路２２を構成するコンデンサＣ３の両端間に接続され、当該コンデンサＣ３の両端間における電位差（すなわち、両端間の電圧）を検出し、当該検出した電圧値を示す信号を微分回路部３２に出力する。

微分回路部３２は、共振コンデンサ電圧検出回路部３１から供給された信号に基づき、コンデンサＣ３に流れる電流（すなわち、インバータ回路２１の出力電流Ｉｓｗ）を算出し、当該算出した電流の値（すなわち電流値）を示す信号（以下、「検出電流値信号」という。）を演算回路部３６に出力する。

特に、微分回路部３２は、共振コンデンサ電圧検出回路部３１から供給される信号によって示される電圧値と下記（式１）とに基づいて、コンデンサＣ３に流れる電流（すなわち、出力電流Ｉｓｗ）の値を算出する。

なお、本実施形態においては、このように、静電容量Ｃを有するコンデンサＣ３の両端電圧Ｖを測定し、上記の（式１）を用いて、当該コンデンサＣ３を流れる電流値Ｉを算出している。そして、本実施形態においては、この方法を採用することによって、配線を単純化し、装置の小型化を実現することができるようになっている。

また、上記演算手法に代えて、カレントトランスやホール素子を用いて、コンデンサＣ３を流れる電流値を直接測定するなどの方法もある。しかしながら、何れの方法であっても、電流検出用の素子に対する配線が煩雑化し、設計が煩雑になるとともに、素子自体のサイズが大きくなるので、装置の小型化が難しい。この結果、本実施形態においては、上記の方法を採用している。

電圧検出回路部３３は、トランスＴ１の二次側に接続され、当該トランスＴ１の両端間における電圧差、すなわち、直列共振形インバータ装置２０の出力電圧Ｖｏの値を検出し
、当該検出した出力電圧Ｖｏの値を示す信号を演算回路部３６に出力する。

電流検出回路部３４は、トランスＴ１の二次側の一端に接続され、直列共振形インバータ装置２０の出力電流Ｉｏの値を検出し、当該検出した出力電流Ｉｏの値を示す信号を演算回路部３６に出力する。

Ｄ−Ｓ間電圧検出回路部３５は、インバータ回路２１を構成する各スイッチング素子Ｑａ〜Ｑｄのドレイン電極とソース電極の間の電圧（すなわち、電位差）をそれぞれ検出し、当該検出した各Ｄ−Ｓ間電圧検出信号Ｖｑａ、Ｖｑｂ、Ｖｑｃ及びＶｑｄを演算回路部３６に出力する。

演算回路部３６は、微分回路部３２から出力される検出電流値信号と、Ｄ−Ｓ間電圧検出回路部３５から出力されたＤ−Ｓ間電圧検出信号Ｖｑａ〜Ｖｑｄと、に基づいて、インバータ回路２１の各スイッチング素子Ｑａ〜Ｑｄのターンオフ動作を制御するための動作オフ許可信号、及び、各スイッチング素子Ｑａ〜Ｑｄのターンオン動作を制御するための動作オン許可信号を生成する。

そして、演算回路部３６は、生成したオフ動作許可信号及びオン動作許可信号を駆動回路部３７に出力する。

具体的には、演算回路部３６は、検出電流値信号により示される電流値（すなわち、出力電流Ｉｏの値）が正となっている期間中に、第１スイッチング素子Ｑａ及び第４スイッチング素子Ｑｄに対してターンオフさせるための演算処理を実行し、当該電流値が負となっている期間中に、第２スイッチング素子Ｑｂ及び第３スイッチング素子Ｑｃに対してターンオフさせるための演算処理を実行する。

特に、本実施形態の演算回路部３６は、図８（Ｃ）に示すように、
（Ａ１）検出電流値信号により示される電流値（すなわち、出力電流Ｉｏの値）が、正となっている期間（すなわち、図８に示すｔｉ２〜ｔｉ３及びｔｉ６〜ｔｉ７の期間）において「Ｈ」レベルであって、かつ、他の期間において「Ｌ」レベルとなっている信号を、第１スイッチング素子Ｑａ及び第４スイッチング素子Ｑｄのターンオフを許可する第１オフ動作許可信号「Ｉ＋」として、駆動回路部３７に出力し、
（Ａ２）当該検出電流値信号により示される電流値が、負となっている期間（すなわち、図８に示すｔｉ４〜ｔｉ５及びｔｉ８〜ｔｉ９の期間）において「Ｈ」レベルであって、かつ、他の期間において「Ｌ」レベルとなっている信号を、第２スイッチング素子Ｑｂ及び第３スイッチング素子Ｑｃのターンオフを許可する第２オフ動作許可信号「Ｉ−」として、駆動回路部３７に出力する。

なお、図８（Ｃ）に示すｔｉ１〜ｔｉ９は、それぞれ、出力電流Ｉｓｗが極性反転するより手前のタイミングであり、各スイッチング素子Ｑａ〜Ｑｄがこの時点で未実施のときには、強制実施するためのタイミング（スイッチンのタイムリミット）である。

一方、本実施形態の演算回路部３６は、図８（Ｃ）及び（Ｄ）に示すように、第１スイッチング素子Ｑａ又は第４スイッチング素子Ｑｄに対してターンオンさせるための演算処理を、
（Ｂ１）検出電流値信号により示される電流値（すなわち、出力電流Ｉｏの値）が負となっている期間中であってターンオンさせるスイッチング素子Ｑａ又はＱｄのＤ−Ｓ間電圧検出信号が「０Ｖ」の期間（以下、「第１期間」ともいう。）中に、実行し、
（Ｂ２）第２スイッチング素子Ｑｂ又は第３スイッチング素子Ｑｃに対してターンオンさせるための演算処理を、当該電流値が正となっている期間中であってターンオンさせるス
イッチング素子Ｑｂ又はＱｃのＤ−Ｓ間電圧検出信号が「０Ｖ」の期間（以下、「第２期間」ともいう。）中に、実行する。

特に、本実施形態の演算回路部３６は、図８（Ｅ）に示すように、第１期間中であって第２スイッチング信号Ｖｇｂが「Ｌ」レベルである期間において「Ｈ」レベルを有し、かつ、その他の期間において「Ｌ」レベルを有する信号を、第１スイッチング素子Ｑａのターンオンを許可する第１オン動作許可信号Ｐｑａ_ｏｎとして、駆動回路部３７に出力する。

また、演算回路部３６は、図８（Ｅ）に示すように、第２期間中であって第１スイッチング信号Ｖｇａが、「Ｌ」レベルである期間において「Ｈ」レベルを有し、かつ、その他の期間において「Ｌ」レベルとなる信号を、第２スイッチング素子Ｑｂのターンオン動作を許可する第２オン動作許可信号Ｐｑｂ_ｏｎとして、駆動回路部３７に出力する。

そして、演算回路部３６は、図８（Ｅ）に示すように、第２期間中であって第４スイッチング信号Ｖｇｄが「Ｌ」レベルである期間において「Ｈ」レベルを有し、かつ、その他の期間において「Ｌ」レベルとなる信号を、第３スイッチング素子Ｑｃのターンオン動作を許可する第３オン動作許可信号Ｐｑｃ_ｏｎとして、駆動回路部３７に出力する。

さらに、演算回路部３６は、図８（Ｅ）に示すように、第１期間中であって第３スイッチング信号Ｖｇｃが「Ｌ」レベルである期間において「Ｈ」レベルを有し、かつ、その他の期間において「Ｌ」レベルとなる信号を、第４スイッチング素子Ｑｄのターンオン動作を許可する第４オン動作許可信号Ｐｑｄ_ｏｎとして、駆動回路部３７に出力する。

駆動回路部３７は、図８（Ａ）及び（Ｂ）に示すように、演算回路部３６から供給されたオフ動作許可信号及びオン動作許可信号に基づいて、各スイッチング信号Ｖｇａ〜Ｖｇｄをそれぞれ生成し、当該生成した各スイッチング信号Ｖｇａ〜Ｖｇｄを、インバータ回路２１の各スイッチング素子Ｑａ〜Ｑｄのゲートに供給する。

特に、駆動回路部３７は、第１オフ動作許可信号「Ｉ＋」が入力されている期間中のみ、第１スイッチング素子Ｑａ及び第４スイッチング素子Ｑｄのターンオフを制御する。

また、駆動回路部３７は、第２オフ動作許可信号Ｉ−が「Ｈ」レベルになっている期間中にのみ、第２スイッチング素子Ｑｂ及び第３スイッチング素子Ｑｃのターンオフを制御する。

すなわち、駆動回路部３７は、
（１）第１オン動作許可信号Ｐｑａ_ｏｎが入力されている間にのみ第１スイッチング素子Ｑａのターンオンを制御し、
（２）第２オン動作許可信号Ｐｑｂ_ｏｎが入力されている間にのみ第２スイッチング素子Ｑｂのターンオンを制御し、
（３）第３オン動作許可信号Ｐｑｃ_ｏｎが入力されている間にのみ第３スイッチング素子Ｑｃのターンオンを制御し、
（４）第４オン動作許可信号Ｐｑｄ_ｏｎが入力されている間にのみ第４スイッチング素子Ｑｄのターンオンを制御する。

［３］インバータ回路の出力電流に対するｄｕｔｙ比の影響の検証結果
次に、図９を用いてインバータ回路２１の出力電圧パルスのｄｕｔｙ比が出力電流Ｉｓｗに与える影響を検証する。

なお、図９は、本実施形態のインバータ回路２１の出力電圧パルスのｄｕｔｙ比が７０％となる場合において、当該インバータ回路２１から出力される出力電圧パルス及び出力電流のタイミングと、各スイッチング素子Ｑａ〜ＱｄのＤ−Ｓ間電圧検出信号Ｖｑと、スイッチング素子Ｑａのターンオン動作を許可するオン動作許可信号Ｐｑの関係を示すタイミングチャートである。

上述の本実施形態の電源装置１は、一例として、出力電圧パルスのデューティが１００％となる場合を例に説明したが、ここでは、出力電圧パルスのデューティが７０％となる場合であっても、インバータ回路２１が適切に動作するか否かを検討した。

図８に示すように、出力電圧パルスのデューティが７０％場合であっても、デューティが１００％のときと同様に、出力電流Ｉｓｗの波形が正弦波を維持していることから、本実施形態のインバータ回路２１が適切に動作することが証明された。

したがって、本実施形態においては、上記のように各スイッチング素子Ｑａ〜Ｑｄのターンオンタイミング及びターンオフタイミングを制御することにより、出力電圧パルスのデューティとは無関係にハードスイッチング動作を防止して、スイッチング損失の低減を図ることができる。

［４］その他
上記実施形態においては、直列共振形インバータ装置２０、又は、降圧コンバータ１０と、直列共振形インバータ装置２０と、制御回路３０と、を備えた電源装置１について本願の共振形インバータ装置及び電源装置を適用した場合について説明したが、直列共振形インバータ装置２０を制御する当該制御回路３０を有する制御装置として、本願の制御装置を適用してもよい。

また、この場合には、制御回路３０を有する制御装置を、記憶装置（ハードディスクなど）、ＣＰＵ及びメモリ（ＲＯＭやＲＡＭ）を有するコンピュータによって構成し、当該コンピュータを、制御装置として機能させるための制御プログラムによって実現することも可能である。

１ … 電源装置
１０ … 降圧コンバータ
２０ … 直列共振形インバータ装置
２１ … インバータ回路
２２ … 共振回路
３０ … 制御回路
３１ … 共振コンデンサ電圧検出回路部
３２ … 微分回路部
３３ … 電圧検出回路部
３４ … 電流検出回路部
３５ … Ｄ−Ｓ間電圧検出回路部
３６ … 演算回路部
３７ … 駆動回路部

Claims (8)

1. 複数の半導体スイッチング素子を有し、当該半導体スイッチング素子を制御することによって正負の極性が周期的に変化する電圧パルスを出力するフルブリッジ型のインバータ回路と、
   前記インバータ回路の出力端に直列に接続されたインダクタ及びコンデンサを備えた共振回路と、
   前記インバータ回路から出力される出力電流を検出する電流検出手段と、
   前記複数の半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差を検出する電位差検出手段と、
   前記検出された出力電流の正負の極性及び前記検出された各半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差に基づいて、前記各半導体スイッチング素子のオン動作及びオフ動作を制御する制御手段と、
   を備えることを特徴とする共振形インバータ装置。
2. 請求項１に記載の共振形インバータ装置において、
   前記制御手段が、
   前記検出された出力電流の正負の極性に基づいて前記各半導体スイッチング素子のオフ動作を制御し、当該検出された出力電流の正負の極性及び前記検出された各半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差に基づいて前記各半導体スイッチング素子のオン動作を制御する、共振形インバータ装置。
3. 請求項２に記載の共振形インバータ装置において、
   前記インバータ回路が、
   同時にオンされた場合に正の前記電圧パルスを出力する２つの半導体スイッチング素子を含む第１半導体スイッチング素子群と、
   前記第１半導体スイッチング素子群とは異なる前記半導体スイッチング素子を含み、同時にオンされた場合に負の前記電圧パルスが出力される２つの半導体スイッチング素子を含む第２半導体スイッチング素子群と、
   を備え、
   前記制御手段が、
   前記出力電流が負を示す期間中であって、前記第１半導体スイッチング素子群に属する半導体スイッチング素子におけるドレイン−ソース間の電位差がゼロとなった期間を示す第１期間中に、当該電位差がゼロとなった前記第１半導体スイッチング素子群に属する半導体スイッチング素子をオンに制御し、
   前記出力電流が正を示す期間中であって、前記第２半導体スイッチング素子群に属する半導体スイッチング素子におけるドレイン−ソース間の電位差がゼロとなった期間を示す第２期間中に、当該電位差がゼロとなった前記第２半導体スイッチング素子群に属する半導体スイッチング素子をオンに制御する、
   共振形インバータ装置。
4. 請求項３に記載の共振形インバータ装置において、
   前記制御手段が、
   前記第１期間中であって、前記第２半導体スイッチング素子群に属する半導体スイッチング素子がオフ動作の期間中に、前記電位差がゼロとなった前記第１半導体スイッチング素子群に属する半導体スイッチング素子をオンに制御し、
   前記第２期間中であって、前記第１半導体スイッチング素子群に属する半導体スイッチング素子がオフ動作の期間中に、前記電位差がゼロとなった前記第２半導体スイッチング素子群に属する半導体スイッチング素子をオンに制御する、
   共振形インバータ装置。
5. 請求項１〜４のいずれか１項に記載の共振形インバータ装置において、
   前記電流検出手段が、
   前記共振回路に属するコンデンサの両端における電位差を検出し、
   当該検出された電位差を微分して前記出力電流を検出する、共振形インバータ装置。
6. 請求項１〜５のいずれか１項に記載の共振形インバータ装置と、前記インバータ回路の入力端に接続された降圧コンバータと、を有する、電源装置。
7. 複数の半導体スイッチング素子を有し、当該半導体スイッチング素子を制御することによって正負の極性が周期的に変化する電圧パルスを出力するフルブリッジ型のインバータ回路と、前記インバータ回路の出力端に直列に接続されたインダクタ及びコンデンサを備えた共振回路と、を有する共振形インバータ装置を制御する制御装置であって、
   前記インバータ回路の出力端に直列に接続されたインダクタ及びコンデンサを備えた共振回路と、
   前記インバータ回路から出力される出力電流を検出する電流検出手段と、
   前記複数の半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差を検出する電位差検出手段と、
   前記検出された出力電流の正負の極性及び前記検出された各半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差に基づいて、前記各半導体スイッチング素子のオン動作及びオフ動作を制御する制御手段と、
   を備えることを特徴とする制御装置。
8. 複数の半導体スイッチング素子を有し、当該半導体スイッチング素子を制御することによって正負の極性が周期的に変化する電圧パルスを出力するフルブリッジ型のインバータ回路と、前記インバータ回路の出力端に直列に接続されたインダクタ及びコンデンサを備えた共振回路と、を有する共振形インバータ装置を制御する制御プログラムであって、
   コンピュータを、
   前記インバータ回路の出力端に直列に接続されたインダクタ及びコンデンサを備えた共振回路と、
   前記インバータ回路から出力される出力電流を検出する電流検出手段、
   前記複数の半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差を検出する電位差検出手段、及び、
   前記検出された出力電流の正負の極性及び前記検出された各半導体スイッチング素子のそれぞれのドレイン−ソース間の電位差に基づいて、前記各半導体スイッチング素子のオン動作及びオフ動作を制御する制御手段、
   として機能させることを特徴とする制御プログラム。

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