JP2019149507A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2019149507A
JP2019149507A JP2018034557A JP2018034557A JP2019149507A JP 2019149507 A JP2019149507 A JP 2019149507A JP 2018034557 A JP2018034557 A JP 2018034557A JP 2018034557 A JP2018034557 A JP 2018034557A JP 2019149507 A JP2019149507 A JP 2019149507A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
semiconductor device
electrode layer
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018034557A
Other languages
English (en)
Inventor
尚之 田嶋
Naoyuki Tajima
尚之 田嶋
栗田　洋一郎
Yoichiro Kurita
洋一郎 栗田
下川　一生
Kazuo Shimokawa
一生 下川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2018034557A priority Critical patent/JP2019149507A/ja
Priority to TW107122932A priority patent/TWI721286B/zh
Priority to CN201810832374.8A priority patent/CN110211943A/zh
Priority to US16/058,161 priority patent/US10658338B2/en
Publication of JP2019149507A publication Critical patent/JP2019149507A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/095—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers of vias therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H10W70/635—Through-vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/66—Conductive materials thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/014—Manufacture or treatment using batch processing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/016—Manufacture or treatment using moulds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/019—Manufacture or treatment using temporary auxiliary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7424—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self-supporting substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07202—Connecting or disconnecting of bump connectors using auxiliary members
    • H10W72/07204—Connecting or disconnecting of bump connectors using auxiliary members using temporary auxiliary members, e.g. sacrificial coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/353—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics
    • H10W72/354—Materials of die-attach connectors not comprising solid metals or solid metalloids, e.g. ceramics comprising polymers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/823—Interconnections through encapsulations, e.g. pillars through molded resin on a lateral side a chip
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/26—Configurations of stacked chips the stacked chips being of the same size without any chips being laterally offset, e.g. chip stacks having a rectangular shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/291—Configurations of stacked chips characterised by containers, encapsulations, or other housings for the stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】電極層の位置精度が高い半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、再配線層と、前記再配線層の第１面上に設けられた複数のバンプと、前記再配線層の第２面上に積層された複数のチップと、前記第２面上に設けられ、前記複数のチップを覆う樹脂部材と、を備える。前記再配線層は、絶縁層と、前記絶縁層内に設けられた配線と、前記絶縁層内に設けられ、前記配線に接続された第１ビアと、前記絶縁層内に設けられ、前記第１ビアの材料とは異なる金属材料によって形成され、前記第１面において露出し、前記第１ビア及び前記バンプに接続された電極層と、前記絶縁層内に設けられ、前記配線及び前記複数のチップに接続された第２ビアと、を有する。前記電極層と前記第２面との距離は、前記第１面と前記第２面との距離よりも短い。【選択図】図１

Description

実施形態は、半導体装置及びその製造方法に関する。
従来より、プリント基板上にメモリチップを複数枚積層し、樹脂でモールドした半導体装置が製造されている。プリント基板の下面にはバンプが接合されており、このバンプを介して、半導体装置が電子機器等に実装される。一方、近年、半導体装置の低背化が要求されているため、プリント基板の替わりに再配線層を用いる技術が提案されている。再配線層は支持基板上に半導体プロセスによって形成され、再配線層上にチップが積層された後、支持基板が除去される。再配線層の下面上には電極層が設けられ、この電極層にバンプが接合される。しかしながら、支持基板が除去された後の再配線層には反りが生じやすく、電極層を精度よく形成することが困難である。
特開２００７−１８０５２９号公報
実施形態の目的は、電極層の位置精度が高い半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、再配線層と、前記再配線層の第１面上に設けられた複数のバンプと、前記再配線層の第２面上に積層された複数のチップと、前記第２面上に設けられ、前記複数のチップを覆う樹脂部材と、を備える。前記再配線層は、絶縁層と、前記絶縁層内に設けられた配線と、前記絶縁層内に設けられ、前記配線に接続された第１ビアと、前記絶縁層内に設けられ、前記第１ビアの材料とは異なる金属材料によって形成され、前記第１面において露出し、前記第１ビア及び前記バンプに接続された電極層と、前記絶縁層内に設けられ、前記配線及び前記複数のチップに接続された第２ビアと、を有する。前記電極層と前記第２面との距離は、前記第１面と前記第２面との距離よりも短い。
実施形態に係る半導体装置の製造方法は、支持基板上に、絶縁層、前記絶縁層内に設けられ、前記絶縁層の下面に露出した複数の第１ビア、前記絶縁層内に設けられ、前記複数の第１ビアに接続された複数の配線、前記配線に接続され、前記絶縁層の上面において露出した複数の第２ビアを形成する工程と、前記絶縁層上に複数のチップを積層すると共に、前記複数のチップを前記第２ビアに接続する工程と、前記絶縁層上に、前記複数のチップを覆う樹脂部材を形成する工程と、前記支持基板を除去する工程と、前記第１ビアの露出面をエッチングすることにより、前記絶縁層の下面に凹部を形成する工程と、前記凹部内に、前記第１ビアの材料とは異なる金属材料からなる電極層を形成する工程と、前記電極層にバンプを接合する工程と、を備える。
実施形態に係る半導体装置を示す断面図である。 実施形態に係る半導体装置の再配線層の一部を示す一部拡大断面図である。 （ａ）〜（ｄ）は、実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す一部拡大断面図である。
以下、実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
図２は、本実施形態に係る半導体装置の再配線層の一部を示す一部拡大断面図である。
図１に示すように、本実施形態に係る半導体装置１においては、再配線層１０が設けられている。再配線層１０においては、母材として、例えば有機材料からなる絶縁層１１が設けられている。また、再配線層１０においては、絶縁層１１内に、複数の配線１２、複数のビア１３、複数のビア１４及び複数の電極層１５が設けられている。
配線１２は、例えば金属材料からなり、絶縁層１１内に埋め込まれている。ビア１３は、例えば銅（Ｃｕ）等の金属材料からなり、絶縁層１１内に配置されており、配線１２に接続されている。以下、本明細書においては、配線１２からビア１３に向かう方向を「下」といい、その反対方向を「上」という。すなわち、ビア１３は配線１２よりも下方に配置されている。ビア１４は、金属材料、例えば貴金属、例えば、ニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層及び金（Ａｕ）層の積層体からなり、絶縁層１１内において、配線１２よりも上方に配置されており、配線１２に接続されている。ビア１４は、再配線層１０の上面１０ａにおいて露出している。
電極層１５は、絶縁層１１内において、ビア１３の下面上に配置されており、ビア１３に接続されている。電極層１５は、再配線層１０の下面１０ｂにおいて露出している。電極層１５は、ビア１３の材料とは異なる金属材料からなり、例えば貴金属を含む。電極層１５の厚さは、例えば、数μｍ（ミクロン）である。
また、半導体装置１においては、再配線層１０上に複数の半導体チップ２０が設けられており、上下方向に沿って積層されている。半導体チップ２０は、例えば、３次元ＮＡＮＤ型のメモリチップである。再配線層１０のビア１４と最下段の半導体チップ２０とは、マイクロバンプ２１により接合されている。また、隣り合う半導体チップ２０同士は、マイクロバンプ２２により接合されている。なお、本明細書において「接合されている」とは、機械的に連結されていると共に電気的に接続されている状態をいう。再配線層１０の上面１０ａ上には、樹脂部材２４が設けられている。樹脂部材２４は樹脂材料からなり、積層された半導体チップ２０、マイクロバンプ２１及び２２を覆っている。
半導体装置１において、再配線層１０の下面１０ｂ上には、バンプ２６が設けられている。バンプ２６は例えば半田からなり、その直径はマイクロバンプ２１及び２２の直径よりも大きく、例えば数百μｍである。バンプ２６は電極層１５の下面１５ａ（図２参照）に接合されている。
また、再配線層１０の下面１０ｂ上には、制御用チップ２７が搭載されている。制御用チップ２７は、マイクロバンプ２８を介して、再配線層１０の電極層１５に接合されている。すなわち、複数の電極層１５のうちの一部はバンプ２６に接合されており、他の一部はマイクロバンプ２８に接合されている。また、再配線層１０と制御用チップ２７との間には、マイクロバンプ２８を覆う樹脂部材２９が設けられている。
半導体装置１においては、各半導体チップ２０の電極（図示せず）が、マイクロバンプ２２及び２１、ビア１４、配線１２、ビア１３、電極層１５及びバンプ２６を介して、外部に接続される。そして、制御用チップ２７は、例えば、複数の半導体チップ２０と外部との間の信号のやりとりを制御するインターフェイスとして機能すると共に、これらの半導体チップ２０の動作を制御するコントローラーとして機能する。
図２に示すように、配線１２においては、例えば銅からなる本体部１２ａが設けられており、本体部１２ａの下面上に銅層１２ｂ及びチタン層１２ｃが設けられている。一方、電極層１５及びビア１３からなる積層体の形状は、逆四角錐台形状である。すなわち、電極層１５に近いほど、幅が狭くなっている。電極層１５においては、ビア１３側から順に、ニッケル層１５ｂ及び金属間化合物層１５ｃが積層されている。ニッケル層１５ｂはビア１３に接し、金属間化合物層１５ｃはバンプ２６に接している。金属間化合物層１５ｃは、例えば、銅、錫（Ｓｎ）及びニッケル（Ｎｉ）を主成分とする金属間化合物からなり、パラジウム（Ｐｄ）及び金（Ａｕ）等の貴金属を含んでいてもよい。
電極層１５と再配線層１０の上面１０ａとの距離Ｌ１は、再配線層１０の厚さ、すなわち、再配線層１０の下面１０ｂと上面１０ａとの距離Ｌ２よりも短い。すなわち、Ｌ１＜Ｌ２である。また、電極層１５の下面１５ａ、すなわち、バンプ２６側の表面は、再配線層１０の下面１０ｂに対して凹んでいる。なお、電極層１５の下面１５ａは、再配線層１０の下面１０ｂと同一面を構成していてもよい。換言すれば、電極層１５の下面１５ａと再配線層１０の上面１０ａとの距離Ｌ３は、上述の距離Ｌ２以下である。すなわち、Ｌ３≦Ｌ２である。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図８は、本実施形態に係る半導体装置の製造方法を示す一部拡大断面図である。
先ず、図３（ａ）に示すように、支持基板１００を用意する。支持基板１００は、例えば、シリコンウェーハ又はガラス基板である。次に、支持基板１００の上面上に剥離層１０１を形成する。剥離層１０１は、例えば、特定の薬液に溶解可能な有機材料、光照射によって分解反応を生じる有機材料、又は、一定以上の応力印加で剥離を生じる有機材料若しくは無機材料からなる。次に、剥離層１０１上にチタン（Ｔｉ）層１０２を形成し、その上に銅層１０３を形成する。チタン層１０２は支持基板１００との密着性が高い。チタン層１０２及び銅層１０３により、シード層１０４が構成される。
次に、図３（ｂ）に示すように、シード層１０４上に、例えば有機材料からなる絶縁層１１ａを形成する。次に、例えばリソグラフィ法又はレーザー照射により、絶縁層１１ａにビアホール１１ｂを形成する。ビアホール１１ｂの底面には、シード層１０４が露出する。
次に、図３（ｃ）に示すように、シード層１０４を介して電解めっきを行い、ビアホール１１ｂ内に金属材料、例えば、銅を埋め込み、ビア１３を形成する。このとき、銅層１０３は導電性が高いため、後述するレジストパターン１０５が広範囲に形成された場合に、電解めっきの厚さを均一化しやすい。
次に、図３（ｄ）に示すように、絶縁層１１ａ上にチタン層１２ｃ及び銅層１２ｂを形成する。次に、銅層１２ｂ上にレジストパターン１０５を形成する。レジストパターン１０５には、リソグラフィ法により、開口部１０５ａを形成する。開口部１０５ａの底面には、銅層１２ｂが露出する。次に、チタン層１２ｃ及び銅層１２ｂをシード層として電解めっきを行い、開口部１０５ａ内に銅を埋め込み、本体部１２ａを形成する。次に、レジストパターン１０５を除去する。次に、エッチングを行い、銅層１２ｂ及びチタン層１２ｃにおける本体部１２ａによって覆われていない部分を除去する。これにより、銅層１２ｂ及びチタン層１２ｃが、上方から見て本体部１２ａと同じ形状にパターニングされる。本体部１２ａ、並びに、パターニングされた銅層１２ｂ及びチタン層１２ｃにより、配線１２が形成される。配線１２はビア１３に接続される。
次に、図４（ａ）に示すように、絶縁層１１ａ及び配線１２上に、例えば有機材料からなる絶縁層１１ｃを形成する。絶縁層１１ａ及び絶縁層１１ｃにより、絶縁層１１が形成される。次に、例えばリソグラフィ法又はレーザー照射により、絶縁層１１ｃにビアホール１１ｄを形成する。ビアホール１１ｄの底面には、配線１２が露出する。
次に、図４（ｂ）に示すように、無電解めっき法により、配線１２の露出面上に、貴金属を含む金属材料、例えば、ニッケル層、パラジウム層及び金層をこの順に形成する。これにより、ビアホール１１ｄ内にビア１４が形成される。ビア１４は、配線１２に接続されると共に、絶縁層１１ａの上面において露出する。
次に、図４（ｃ）に示すように、ビア１４上にマイクロバンプ２１を介して半導体チップ２０を接合する。次に、この半導体チップ２０上に、複数の半導体チップ２０をマイクロバンプ２２を介して積層する。これにより、絶縁層１１上に、複数の半導体チップ２０が積層される。複数の半導体チップ２０の電極（図示せず）は、マイクロバンプ２２及び２１を介して、ビア１４に接続される。なお、予めマイクロバンプ２２を介して相互に接合させた複数の半導体チップ２０からなる積層体を、マイクロバンプ２１を介してビア１４に接合してもよい。
次に、図５（ａ）に示すように、絶縁層１１上に、複数の半導体チップ２０からなる積層体を覆うように樹脂材料を成形封止し、例えば２００℃以下の温度で熱硬化させることにより、樹脂部材２４を形成する。
次に、図５（ｂ）に示すように、例えば薬液を用いて溶解させることにより、若しくは、光照射により剥離層を分解することにより、剥離層１０１を除去する。又は、剥離層１０１の密着力を上回る力で支持基板１００を剥離層１０１から引き剥がす。これにより、支持基板１００が除去されて、シード層１０４が露出する。
次に、図５（ｃ）に示すように、シード層１０４上に剥離層１０１の残渣（図示せず）が残留していれば、これを除去する。次に、例えばウェットエッチング法により、シード層１０４を除去する。これにより、絶縁層１１及びビア１３が露出する。
次に、図６（ａ）に示すように、例えばウェットエッチング法により、ビア１３の露出面をエッチングする。これにより、ビア１３の一部が除去され、絶縁層１１の下面に凹部１０６が形成される。凹部１０６の底面にはビア１３の残部が露出する。凹部１０６の深さは、例えば数μｍとする。なお、ビア１３の材料を銅とした場合には、銅のエッチング液による処理条件を制御することで、銅層１０３の全面除去とビア１３の一部除去を１回のウェットエッチング処理で実施可能である。
次に、図６（ｂ）及び図８に示すように、例えば無電解めっき法により、ビア１３の露出面に、ビア１３の材料とは異なる金属材料、例えば貴金属を含む金属材料、例えば、ニッケル層１５ｂ、パラジウム層１５ｄ及び金層１５ｅをこの順に形成する。これにより、凹部１０６内に電極層１５が形成される。このとき、電極層１５の厚さがビア１３の除去厚、すなわち、凹部１０６の深さを超えないように、電極材料の成長条件、例えば温度や処理時間を制御する。絶縁層１１、配線１２、ビア１３、ビア１４及び電極層１５により、再配線層１０が形成される。電極層１５の下面１５ａは、再配線層１０の下面１０ｂに対して凹んでいるか、同一面である。
次に、図６（ｃ）に示すように、一部の電極層１５に、マイクロバンプ２８を介して、制御用チップ２７を接合する。次に、再配線層１０と制御用チップ２７との間に、マイクロバンプ２８を覆うように、樹脂部材２９を形成する。
次に、図７（ａ）に示すように、マイクロバンプ２８が接合されていない電極層１５に、例えば半田からなるバンプ２６を接合する。このとき、図８及び図２に示すように、バンプ２６が接合された電極層１５においては、金層１５ｅ及びパラジウム層１５ｄがバンプ２６内に拡散して消失する。一方、ニッケル層１５ｂとバンプ２６との間には、銅、錫及びニッケルを主成分とする金属間化合物層１５ｃが形成される。
次に、図７（ｂ）に示すように、ダイシングを行い、再配線層１０及び樹脂部材２４を切断する。これにより、複数の半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、図３（ａ）〜図５（ａ）に示す工程において、支持基板１００上に絶縁層１１、半導体チップ２０からなる積層体、樹脂部材２４等からなる構造体を形成した後、図５（ｂ）に示す工程において、支持基板１００を除去している。また、図５（ｃ）〜図７（ａ）に示す工程において、電極層１５及びバンプ２６を形成している。これにより、再配線層１０を介して半導体チップ２０をバンプ２６に接続することができる。この結果、プリント基板を用いる場合と比較して、半導体装置１の低背化を図ることができる。
また、図５（ｂ）に示す工程において支持基板１００を除去すると、主として半導体チップ２０において発生する応力、及び、樹脂部材２４を熱硬化させたときの応力により、絶縁層１１、半導体チップ２０からなる積層体、樹脂部材２４等からなる構造体に反りが発生する場合がある。反りが発生すると、ビア１３の位置が設計位置からずれてしまう。しかしながら、本実施形態においては、図６（ａ）に示す工程において、ビア１３をエッチングすることにより凹部１０６を形成し、図６（ｂ）に示す工程において、凹部１０６内に無電解めっき法により、電極層１５を形成している。このように、本実施形態においては、ビア１３の位置がずれた場合でも、電極層１５を自己整合的に形成できるため、電極層１５の位置精度が高い。また、電極層１５が凹部１０６内に形成されるため、電極層１５の形成に伴って電極層１５同士が近づくことがなく、電極層１５間の短絡を抑制できる。
これに対して、仮に、例えばリソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法等により、ビア１３とは独立に電極層１５を形成しようとすると、構造体の反りによってビア１３の位置がずれた場合には、電極層１５とビア１３との位置合わせが困難になる。また、仮に、凹部１０６を形成せずに電極層１５を形成すると、電極層１５の成長に伴って電極層１５が水平方向にも拡がるため、電極層１５同士が近づき、短絡する可能性がある。電極層１５同士の短絡を確実に防止するためには、設計段階において、電極層１５間の距離を十分に長くしておく必要があり、半導体装置１の小型化が阻害されてしまう。
以上説明した実施形態によれば、電極層の位置精度が高い半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置
１０：再配線層
１０ａ：上面
１０ｂ：下面
１１：絶縁層
１１ａ：絶縁層
１１ｂ：ビアホール
１１ｃ：絶縁層
１１ｄ：ビアホール
１２：配線
１２ａ：本体部
１２ｂ：銅層
１２ｃ：チタン層
１３：ビア
１４：ビア
１５：電極層
１５ａ：下面
１５ｂ：ニッケル層
１５ｃ：金属間化合物層
１５ｄ：パラジウム層
１５ｅ：金層
２０：半導体チップ
２１、２２：マイクロバンプ
２４：樹脂部材
２６：バンプ
２７：制御用チップ
２８：マイクロバンプ
２９：樹脂部材
１００：支持基板
１０１：剥離層
１０２：チタン層
１０３：銅層
１０４：シード層
１０５：レジストパターン
１０５ａ：開口部
１０６：凹部
Ｌ１、Ｌ２、Ｌ３：距離

Claims (6)

  1. 再配線層と、
    前記再配線層の第１面上に設けられた複数のバンプと、
    前記再配線層の第２面上に積層された複数のチップと、
    前記第２面上に設けられ、前記複数のチップを覆う樹脂部材と、
    を備え、
    前記再配線層は、
    絶縁層と、
    前記絶縁層内に設けられた配線と、
    前記絶縁層内に設けられ、前記配線に接続された第１ビアと、
    前記絶縁層内に設けられ、前記第１ビアの材料とは異なる金属材料によって形成され、前記第１面において露出し、前記第１ビア及び前記バンプに接続された電極層と、
    前記絶縁層内に設けられ、前記配線及び前記複数のチップに接続された第２ビアと、
    を有し、
    前記電極層と前記第２面との距離は、前記第１面と前記第２面との距離よりも短い半導体装置。
  2. 前記電極層の前記バンプ側の表面は、前記第１面と同一面を構成するか、前記第１面に対して凹んでいる請求項１記載の半導体装置。
  3. 前記電極層は貴金属を含む請求項１または２に記載の半導体装置。
  4. 前記第１面上に設けられ、前記配線に接続された制御用チップをさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 支持基板上に、絶縁層、前記絶縁層内に設けられ、前記絶縁層の下面に露出した複数の第１ビア、前記絶縁層内に設けられ、前記複数の第１ビアに接続された複数の配線、前記配線に接続され、前記絶縁層の上面において露出した複数の第２ビアを形成する工程と、
    前記絶縁層上に複数のチップを積層すると共に、前記複数のチップを前記第２ビアに接続する工程と、
    前記絶縁層上に、前記複数のチップを覆う樹脂部材を形成する工程と、
    前記支持基板を除去する工程と、
    前記第１ビアの露出面をエッチングすることにより、前記絶縁層の下面に凹部を形成する工程と、
    前記凹部内に、前記第１ビアの材料とは異なる金属材料からなる電極層を形成する工程と、
    前記電極層にバンプを接合する工程と、
    を備えた半導体装置の製造方法。
  6. 前記電極層を形成する工程は、前記第１ビアの露出面に前記金属材料を無電解めっきする工程を有する請求項５記載の半導体装置の製造方法。
JP2018034557A 2018-02-28 2018-02-28 半導体装置及びその製造方法 Pending JP2019149507A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018034557A JP2019149507A (ja) 2018-02-28 2018-02-28 半導体装置及びその製造方法
TW107122932A TWI721286B (zh) 2018-02-28 2018-07-03 半導體裝置及其製造方法
CN201810832374.8A CN110211943A (zh) 2018-02-28 2018-07-26 半导体装置及其制造方法
US16/058,161 US10658338B2 (en) 2018-02-28 2018-08-08 Semiconductor device including a re-interconnection layer and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018034557A JP2019149507A (ja) 2018-02-28 2018-02-28 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2019149507A true JP2019149507A (ja) 2019-09-05

Family

ID=67686099

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018034557A Pending JP2019149507A (ja) 2018-02-28 2018-02-28 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US10658338B2 (ja)
JP (1) JP2019149507A (ja)
CN (1) CN110211943A (ja)
TW (1) TWI721286B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270934B2 (en) 2018-03-13 2022-03-08 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2023539243A (ja) * 2020-08-24 2023-09-13 テキサス インスツルメンツ インコーポレイテッド 半導体パッケージキャビティ内の電子デバイス

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950531B2 (en) 2019-05-30 2021-03-16 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR102824211B1 (ko) * 2019-12-27 2025-06-26 삼성전자주식회사 반도체 패키지
JP7512109B2 (ja) * 2020-07-20 2024-07-08 キオクシア株式会社 半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180529A (ja) 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP5032187B2 (ja) * 2007-04-17 2012-09-26 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US8799845B2 (en) * 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
US8259464B2 (en) * 2010-06-24 2012-09-04 Maxim Integrated Products, Inc. Wafer level package (WLP) device having bump assemblies including a barrier metal
US10204879B2 (en) * 2011-01-21 2019-02-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
JP5942823B2 (ja) 2012-12-03 2016-06-29 富士通株式会社 電子部品装置の製造方法、電子部品装置及び電子装置
JP2016062995A (ja) 2014-09-16 2016-04-25 株式会社東芝 半導体装置および半導体装置の製造方法
JP2016127239A (ja) 2015-01-08 2016-07-11 マイクロン テクノロジー， インク． 半導体装置の製造方法
US9659907B2 (en) * 2015-04-07 2017-05-23 Apple Inc. Double side mounting memory integration in thin low warpage fanout package
US10797038B2 (en) * 2016-02-25 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and rework process for the same
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270934B2 (en) 2018-03-13 2022-03-08 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP2023539243A (ja) * 2020-08-24 2023-09-13 テキサス インスツルメンツ インコーポレイテッド 半導体パッケージキャビティ内の電子デバイス

Also Published As

Publication number Publication date
US10658338B2 (en) 2020-05-19
CN110211943A (zh) 2019-09-06
TW201937734A (zh) 2019-09-16
US20190267350A1 (en) 2019-08-29
TWI721286B (zh) 2021-03-11

Similar Documents

Publication Publication Date Title
JP4343044B2 (ja) インターポーザ及びその製造方法並びに半導体装置
JP5808586B2 (ja) インターポーザの製造方法
JP5222459B2 (ja) 半導体チップの製造方法、マルチチップパッケージ
US9711403B2 (en) Method for forming chip package
US10774427B2 (en) Fabrication method of substrate having electrical interconnection structures
US20090283872A1 (en) Package structure of three-dimensional stacking dice and method for manufacturing the same
KR101708535B1 (ko) 집적 회로 장치 및 그 제조방법
TW202032679A (zh) 封裝結構及其形成方法
JP2019149507A (ja) 半導体装置及びその製造方法
JP2005327984A (ja) 電子部品及び電子部品実装構造の製造方法
KR20120053284A (ko) 범프 구조물, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
CN106206409A (zh) 堆叠电子装置及其制造方法
CN110943067B (zh) 半导体装置及其制造方法
TWI765455B (zh) 半導體封裝及製造半導體封裝的方法
JP2019161003A (ja) 半導体装置及びその製造方法
KR20190136240A (ko) 패키지 기판 및 그 제조방법
JP2011142291A (ja) 半導体パッケージ及び半導体パッケージの製造方法
US8232639B2 (en) Semiconductor-device mounted board and method of manufacturing the same
CN103456715A (zh) 中介基材及其制作方法
JP2008053430A (ja) 半導体装置およびその製造方法
KR20190091095A (ko) 반도체 패키지 및 이의 제조 방법
JP2011238742A (ja) 配線基板の製造方法及び配線基板
JP2006041512A (ja) マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ
JP2007149731A (ja) 配線基板、半導体装置、及び配線基板の製造方法
KR101101432B1 (ko) 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905