JP2019169552A - 窒化物半導体装置 - Google Patents

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Abstract

【課題】一般的な縦型トランジスタのパッケージを採用することが可能となる窒化物半導体装置を提供する。【解決手段】窒化物半導体装置１は、表面および裏面を有するＳｉ基板２と、Ｓｉ基板２の表面に形成されたバッファ層３と、バッファ層３上に形成された第１窒化物半導体層４と、第１窒化物半導体層４上に形成された第２窒化物半導体層５と、第２窒化物半導体層上に配置されたゲート電極１１、ソース電極９およびドレイン電極１０と、Ｓｉ基板２の裏面に形成された裏面電極パッド１６と、Ｓｉ基板２、バッファ層３、第１窒化物半導体層４および第２窒化物半導体層５に形成され、ソース電極９およびドレイン電極１０のうちのいずれか一方を、前記裏面電極パッド１６に電気的に接続するための導電経路とを含む。【選択図】図１

Description

この発明は、III族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体装置に関する。
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１−x−yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
特許文献１には、窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が開示されている。特許文献１のＨＥＭＴは、Ｓｉ基板と、Ｓｉ基板上に形成され、ＧａＮからなる電子走行層と、電子走行層上に形成されたＡｌＧａＮからなる電子供給層とを含んでいる。この電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置されている。ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。
特開２０１２−１０９３６６号公報 特開２００６−３３９５６１号公報
特許文献１に記載のＳｉ基板を用いた窒化物半導体装置では、窒化物半導体装置の一表面側にソース電極に接続された電極パッド、ドレイン電極に接続された電極パッドおよびゲート電極に接続された電極パッドが形成されているため、一般的な縦型トランジスタのパッケージを採用することは困難であった。
この発明の目的は、一般的な縦型トランジスタのパッケージを採用することが可能となる窒化物半導体装置を提供することにある。
この発明の一実施形態に係る窒化物半導体は、表面および裏面を有するＳｉ基板と、前記Ｓｉ基板の表面に形成されたバッファ層と、前記バッファ層上に形成され、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置されたゲート電極と、前記第２窒化物半導体層上に、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記第２窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、前記Ｓｉ基板の裏面に形成された裏面電極パッドと、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層に形成され、前記ソース電極および前記ドレイン電極のうちのいずれか一方を前記裏面電極パッドに電気的に接続するための導電経路とを含む。
この構成では、一般的な縦型トランジスタのパッケージを採用することが可能となる。
この発明の一実施形態では、前記ソース電極および前記ドレイン電極のうち前記裏面電極パッドに電気的に接続される電極を裏面引出対象電極とすると、前記導電経路は、前記Ｓｉ基板の裏面における前記裏面引出対象電極に対向する位置から、当該裏面引出対象電極に向かって延びかつ前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層のうち少なくとも前記Ｓｉ基板および前記バッファ層を連続して貫通するコンタクトホールと、当該コンタクトホール内に埋め込まれた導電材とを含む。
この発明の一実施形態では、前記コンタクトホールは、前記Ｓｉ基板、前記バッファ層および前記第１窒化物半導体を連続して貫通しているが、前記第２窒化物半導体層には形成されていない。
この発明の一実施形態では、前記コンタクトホールが、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層を連続して貫通している。
この発明の一実施形態では、前記第２窒化物半導体層における前記裏面引出対象電極の直下に低抵抗領域が形成されている。
この発明の一実施形態に係る窒化物半導体は、表面および裏面を有するＳｉ基板と、前記Ｓｉ基板の表面に形成されたバッファ層と、前記バッファ層上に形成され、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置されたゲート電極と、前記第２窒化物半導体層上に、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記第２窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、前記Ｓｉ基板の裏面に形成されたドレイン電極パッドと、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層に形成され、前記ドレイン電極を前記ドレイン電極パッドに電気的に接続するための導電経路とを含む。
この構成では、一般的な縦型トランジスタのパッケージを採用することが可能となる。
この発明の一実施形態では、前記導電経路は、前記Ｓｉ基板の裏面における前記ドレイン電極に対向する位置から、前記ドレイン電極に向かって延びかつ前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層のうち少なくとも前記Ｓｉ基板および前記バッファ層を連続して貫通するコンタクトホールと、当該コンタクトホール内に埋め込まれた導電材とを含む。
この発明の一実施形態では、前記コンタクトホールは、前記Ｓｉ基板、前記バッファ層および前記第１窒化物半導体を連続して貫通しているが、前記第２窒化物半導体層には形成されていない。
この発明の一実施形態では、前記コンタクトホールが、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層を連続して貫通している。
この発明の一実施形態では、前記第２窒化物半導体層における前記ドレイン電極の直下に低抵抗領域が形成されている。
この発明の一実施形態に係る窒化物半導体は、表面および裏面を有するＳｉ基板と、前記Ｓｉ基板の表面に形成されたバッファ層と、前記バッファ層上に形成され、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置されたゲート電極と、前記第２窒化物半導体層上に、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記第２窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、前記Ｓｉ基板の裏面に形成されたソース電極パッドと、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層に形成され、前記ソース電極を前記ソース電極パッドに電気的に接続するための導電経路とを含む。
この構成では、一般的な縦型トランジスタのパッケージを採用することが可能となる。
この発明の一実施形態では、前記導電経路は、前記Ｓｉ基板の裏面における前記ソース電極に対向する位置から、前記ソース電極に向かって延びかつ前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層のうち少なくとも前記Ｓｉ基板および前記バッファ層を連続して貫通するコンタクトホールと、当該コンタクトホール内に埋め込まれた導電材とを含む。
この発明の一実施形態では、前記コンタクトホールは、前記Ｓｉ基板、前記バッファ層および前記第１窒化物半導体を連続して貫通しているが、前記第２窒化物半導体層には形成されていない。
この発明の一実施形態では、前記コンタクトホールが、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層を連続して貫通している。
この発明の一実施形態では、前記第２窒化物半導体層における前記ソース電極の直下に低抵抗領域が形成されている。
この発明の一実施形態では、前記ゲート電極と前記ドレイン電極との間に配置され、前記ソース電極に電気的に接続されたソースフィールドプレートを含む。
この発明の一実施形態では、前記第１窒化物半導体層はＧａＮ層からなり、前記第２窒化物半導体層はＡｌＧａＮ層からなる。
この発明の一実施形態では、前記バッファ層が、前記Ｓｉ基板の表面に形成されたＡｌＮ層と前記ＡｌＮ層上に積層されＡｌＧａＮ層との積層膜からなる。
この発明の一実施形態では、前記バッファ層が、ＡｌＮ層またはＡｌＧａＮ層からなる。
この発明の一実施形態に係る窒化物半導体は、表面および裏面を有するＳｉ基板と、
前記Ｓｉ基板の表面に形成されたバッファ層と、前記バッファ層上に形成され、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置されたゲート部と、前記第２窒化物半導体層上に、前記ゲート部を挟むように前記ゲート部から離れて配置され、前記第２窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、前記Ｓｉ基板の裏面に形成されたドレイン電極パッドと、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層に形成され、前記ドレイン電極を前記ドレイン電極パッドに電気的に接続するための導電経路とを含み、前記ゲート部は、前記第２窒化物半導体層上に配置されかつアクセプタ型不純物を含む窒化物半導体ゲート層と、前記窒化物半導体ゲート層上に配置されたゲート電極とを含む。
この構成では、一般的な縦型トランジスタのパッケージを採用することが可能となる。
この発明の一実施形態に係る窒化物半導体は、表面および裏面を有するＳｉ基板と、前記Ｓｉ基板の表面に形成されたバッファ層と、前記バッファ層上に形成され、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に配置されたゲート部と、前記第２窒化物半導体層上に、前記ゲート部を挟むように前記ゲート部から離れて配置され、前記第２窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、前記Ｓｉ基板の裏面に形成されたソース電極パッドと、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層に形成され、前記ソース電極を前記ソース電極パッドに電気的に接続するための導電経路とを含み、前記ゲート部は、前記第２窒化物半導体層上に配置されかつアクセプタ型不純物を含む窒化物半導体ゲート層と、前記窒化物半導体ゲート層上に配置されたゲート電極とを含む。
この構成では、一般的な縦型トランジスタのパッケージを採用することが可能となる。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図２Ａは、前記窒化物半導体装置の製造工程の一例を示す断面図である。 図２Ｂは、図２Ａの次の工程を示す断面図である。 図２Ｃは、図２Ｂの次の工程を示す断面図である。 図２Ｄは、図２Ｃの次の工程を示す断面図である。 図２Ｅは、図２Ｄの次の工程を示す断面図である。 図２Ｆは、図２Ｅの次の工程を示す断面図である。 図２Ｇは、図２Ｆの次の工程を示す断面図である。 図２Ｈは、図２Ｇの次の工程を示す断面図である。 図２Ｉは、図２Ｈの次の工程を示す断面図である。 図２Ｊは、図２Ｉの次の工程を示す断面図である。 図２Ｋは、図２Ｊの次の工程を示す断面図である。 図２Ｌは、図２Ｋの次の工程を示す断面図である。 図２Ｍは、図２Ｌの次の工程を示す断面図である。 図２Ｎは、図２Ｍの次の工程を示す断面図である。 図３は、前述の窒化物半導体装置が内蔵されたパッケージを示す平面図である。 図４は、図３のIV-IV線に沿う断面図である。 図５は、第１実施形態の変形例を示す断面図である。 図６は、第１実施形態の他の変形例を示す断面図である。 図７は、この発明の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図８Ａは、前記窒化物半導体装置の製造工程の一例を示す断面図である。 図８Ｂは、図８Ａの次の工程を示す断面図である。 図８Ｃは、図８Ｂの次の工程を示す断面図である。 図８Ｄは、図８Ｃの次の工程を示す断面図である。 図８Ｅは、図８Ｄの次の工程を示す断面図である。 図８Ｆは、図８Ｅの次の工程を示す断面図である。 図８Ｇは、図８Ｆの次の工程を示す断面図である。 図８Ｈは、図８Ｇの次の工程を示す断面図である。 図８Ｉは、図８Ｈの次の工程を示す断面図である。 図８Ｊは、図８Ｉの次の工程を示す断面図である。 図８Ｋは、図８Ｊの次の工程を示す断面図である。 図８Ｌは、図８Ｋの次の工程を示す断面図である。 図８Ｍは、図８Ｌの次の工程を示す断面図である。 図８Ｎは、図８Ｍの次の工程を示す断面図である。 図９は、第２実施形態の変形例を示す断面図である。 図１０は、第２実施形態の他の変形例を示す断面図である。 図１１は、この発明の第３実施形態に係る窒化物半導体装置の構成を説明するための断面図である。 図１２は、の発明の第４実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
窒化物半導体装置１は、基板２と、基板２の表面２ａに形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された第１窒化物半導体層４と、第１窒化物半導体層４上にエピタキシャル成長された第２窒化物半導体層５とを含む。
さらに、この窒化物半導体装置１は、第２窒化物半導体層５上に形成されたゲート絶縁膜６を含む。さらに、この窒化物半導体装置１は、ゲート絶縁膜６に形成されたソース電極用コンタクトホール７およびドレイン電極用コンタクトホール８を貫通して第２窒化物半導体層５にオーミック接触しているソース電極９およびドレイン電極１０を含む。ソース電極９およびドレイン電極１０は、間隔を開けて配置されている。
さらに、この窒化物半導体装置１は、ゲート絶縁膜６上に形成されたゲート電極１１を含む。ゲート電極１１は、ソース電極９とドレイン電極１０との間に配置されている。
さらに、この窒化物半導体装置１は、ゲート絶縁膜６、ゲート電極１１およびドレイン電極１０を覆う第１層間絶縁膜１２と、第１層間絶縁膜１２上に形成されたソースフィールドプレート１３と、第１層間絶縁膜１２およびソースフィールドプレート１３を覆う第２層間絶縁膜１４とを含む。さらに、この窒化物半導体装置１は、第２層間絶縁膜１４上に形成されたソース電極パッド１５と、基板２の裏面２ｂに形成されたドレイン電極パッド１６とを含む。なお、第２層間絶縁膜１４上には、ソース電極パッド１５の他、ゲート電極パッド（図示略）が形成されている。
基板２は、この実施形態では、低抵抗のシリコン基板である。低抵抗のシリコン基板は、例えば、１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３（より具体的には１×１０１８ｃｍ−３程度）の不純物濃度を有していてもよい。基板２の厚さは３０μｍ〜３００μｍ程度である。
バッファ層３は、バッファ層３上に形成される第１窒化物半導体層４の格子定数と、基板２の格子定数との相違によって生じる歪を緩和するための緩衝層である。バッファ層３は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層３は、基板２の表面に接するＡｌＮ膜と、このＡｌＮ膜の表面（基板２とは反対側の表面）に積層されたＡｌＧａＮ膜との積層膜から構成されている。バッファ層３は、ＡｌＮ膜の単膜またはＡｌＧａＮの単膜から構成されていてもよい。
第１窒化物半導体層４は、電子走行層を構成している。この実施形態では、第１窒化物半導体層４は、ドナー型不純物がドーピングされたｎ型ＧａＮ層からなり、その厚さは１．０μｍ〜１０μｍ程度である。なお、第１窒化物半導体層４は、アンドープのＧａＮ層から構成されてもよい。
第２窒化物半導体層５は、電子供給層を構成している。第２窒化物半導体層５は、第１窒化物半導体層４よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、第２窒化物半導体層５は、第１窒化物半導体層４よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層５は、Ａｌｘ１Ｇａ１−ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは１０ｎｍ〜１００ｎｍ程度である。
このように第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの間の格子不整合に起因するピエゾ分極によって、第１窒化物半導体層４と第２窒化物半導体層５との界面における第１窒化物半導体層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面に近い位置（たとえば界面から数Å程度の距離）には、二次元電子ガス（２ＤＥＧ）１７が広がっている。
ゲート絶縁膜６は、第２窒化物半導体層５の表面のほぼ全域に形成されている。ゲート絶縁膜６は、この実施形態では、ＳｉＯ２からなる。ゲート絶縁膜６の厚さは、１０ｎｍ〜１００ｎｍ程度である。ゲート絶縁膜６は、ＳｉＯ２の他、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ等から構成されてもよい。
ソース電極９およびドレイン電極１０は、例えば、Ｔｉ膜、ＡｌＳｉＣｕ膜、Ｔｉ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮ積層膜から構成されている。下層側のＴｉＮ膜の厚さは、例えば５０ｎｍ程度である。ＡｌＳｉＣｕ膜の厚さは、例えば１０００ｎｍ程度である。上層側のＴｉ膜の厚さは、例えば２０ｎｍ程度である。ＴｉＮ膜の厚さは、例えば５０ｎｍ程度である。
ゲート電極１１は、ゲート絶縁膜６の表面に接するように形成されている。ゲート電極１１は、ソース電極用コンタクトホール７寄りに偏って配置されている。ゲート電極１１は、例えば、Ｔｉ膜、ＡｌＳｉＣｕ膜、Ｔｉ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮ積層膜から構成されている。下層側のＴｉＮ膜の厚さは、例えば５０ｎｍ程度である。ＡｌＳｉＣｕ膜の厚さは、例えば１０００ｎｍ程度である。上層側のＴｉ膜の厚さは、例えば２０ｎｍ程度である。ＴｉＮ膜の厚さは、例えば５０ｎｍ程度である。
第１層間絶縁膜１２は、ゲート絶縁膜６の表面、ゲート電極１１の側面および表面、ソース電極９の側面（ゲート絶縁膜６で覆われている領域を除く）ならびにドレイン電極１０の側面（ゲート絶縁膜６で覆われている領域を除く）および表面を覆っている。この実施形態では、第１層間絶縁膜１２は、Ｓｉ０２膜からなり、その厚さは０．５μｍ〜１．０μｍ程度である。第１層間絶縁膜１２には、ソース電極９に対向する位置に、ソース電極９の表面を露出させるフィールドプレート開口１８が形成されている。第１層間絶縁膜１２は、ＳｉＯ２の他、ＳｉＮ等から構成されてもよい。
第１層間絶縁膜１２上には、フィールドプレート開口１８を覆うソースフィールドプレート１３が形成されている。ソースフィールドプレート１３の一部は、フィールドプレート開口１８に入り込み、フィールドプレート開口１８内においてソース電極９に接続されている。
ソースフィールドプレート１３は、ソース電極９の表面上に形成された基部１３ａと、基部１３ａからゲート電極１１上の上方を通ってドレイン電極１０に向かって延びたプレート部１３ｂとを含む。プレート部１３ｂは、ゲート電極１１とドレイン電極１０との間に配置された部分を有している。ソースフィールドプレート１３は、ゲート電極１１の端部への電界集中を緩和するために設けられている。ソースフィールドプレート１３は、例えばＴｉＮ膜、Ｔｉ膜、Ａｌ膜等からなる。ソースフィールドプレート１３のプレート部１３ｂの厚さは、例えば１００ｎｍ程度である。
第２層間絶縁膜１４は、第１層間絶縁膜１２およびソースフィールドプレート１３を覆っている。この実施形態では、第２層間絶縁膜１４は、Ｓｉ０２膜からなり、その厚さは、０．５μｍ〜１．０μｍである。第２層間絶縁膜１４には、ソースフィールドプレート１３の基部１３ａの表面を露出させるソースパッド開口１９が形成されている。
第２層間絶縁膜１４上に、ソースパッド開口１９を覆うソース電極パッド１５が形成されている。ソース電極パッド１５は、第２層間絶縁膜１４上のほぼ全域に形成されている。ソース電極パッド１５の一部はソースパッド開口１９に入り込み、ソースパッド開口１９内でソースフィールドプレート１３の基部１３ａに接続されている。したがって、ソース電極パッド１５は、ソースフィールドプレート１３の基部１３ａを介して、ソース電極９に電気的に接続されている。ソース電極パッド１５は、例えば、Ａｌ膜、ＡｌＣｕ膜等からなる。
第２層間絶縁膜１４上には、ソース電極パッド１５が形成されていない除去領域があり、この除去領域内に図示しないゲート電極パッドが形成されている。ゲート電極パッドは、図示しないゲート配線を介してゲート電極１１に電気的に接続されている。
第２窒化物半導体層５におけるソース電極９の直下領域およびドレイン電極１０の直下領域には、Ａｌが拡散された低抵抗領域５ａが形成されている。この実施形態では、低抵抗領域５ａは第１窒化物半導体層４の表層部にも広がっている。
基板２の裏面２ｂと第２窒化物半導体層５との間には、基板２の裏面２ｂにおけるドレイン電極１０に対向する位置からドレイン電極１０に向かって延びかつ基板２、バッファ層３および第１窒化物半導体層４を連続して貫通するドレインパッド用コンタクトホール２１が形成されている。この実施形態では、ドレインパッド用コンタクトホール２１の上端は、第２窒化物半導体層５におけるドレイン電極１０の直下の低抵抗領域５ａに達している。
ドレインパッド用コンタクトホール２１内には、第２窒化物半導体層５におけるドレイン電極１０の直下の低抵抗領域５ａに上端が接続されたドレイン・コンタクトプラグ（導電体）２２が埋め込まれている。ドレイン・コンタクトプラグ２２は、ドレインパッド用コンタクトホール２１の側壁および第２窒化物半導体層５のドレインパッド用コンタクトホール２１に臨む部分に形成されたバリアメタル膜２３と、バリアメタル膜２３に包囲された状態でドレインパッド用コンタクトホール２１に埋め込まれた金属プラグ２４からなる。バリアメタル膜２３は、例えば、ＴｉＮからなる。金属プラグ２４は、例えばＣｕからなる。
ドレイン電極パッド１６は、基板２の裏面２ｂのほぼ全域に形成されている。ドレイン電極パッド１６は、ドレイン・コンタクトプラグ２２の下端に接続されている。したがって、ドレイン電極パッド１６は、ドレイン・コンタクトプラグ２２および第２窒化物半導体層５におけるドレイン電極１０の直下の低抵抗領域５ａからなる導電経路を介してドレイン電極１０に電気的に接続されている。ドレイン電極パッド１６は、例えば、Ｎｉ、Ａｇ、Ｔｉ、Ａｕ等からなる。
この窒化物半導体装置１では、第１窒化物半導体層４（電子走行層）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層５（電子供給層）が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面付近の第１窒化物半導体層４内に二次元電子ガス１７が形成され、この二次元電子ガス１７をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極１１に制御電圧を印可していない状態では、二次元電子ガス１７をチャネルとして、ソース電極９とドレイン電極１０との間が接続される。したがって、このＨＥＭＴはノーマリーオン型である。ソース電極９に対してゲート電極１１の電位が負となるような制御電圧をゲート電極１１に印加すると、二次元電子ガス１７が遮断され、ＨＥＭＴがオフ状態となる。
図２Ａ〜図２Ｎは、前述の窒化物半導体装置１の製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
まず、図２Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板２の表面２ａに、バッファ層３および第１窒化物半導体層（電子走行層）４が順にエピタキシャル成長される。さらに、ＭＯＣＶＤ法によって、第１窒化物半導体層４上に第２窒化物半導体層（電子供給層）５がエピタキシャル成長される。さらに、プラズマＣＶＤ法、ＬＰＣＶＤ（Low Pressure CVD）法、ＡＬＤ(Atomic Layer Deposition)法等によって、ゲート絶縁膜６の材料膜である絶縁材料膜３１が第２窒化物半導体層５に形成される。
次に、絶縁材料膜３１上に、ソース電極用コンタクトホール７およびドレイン電極用コンタクトホール８を形成すべき領域を除いた領域にレジスト膜が形成される。このレジスト膜を介して絶縁材料膜３１をエッチングすることにより、図２Ｂに示すように、ソース電極用コンタクトホール７およびドレイン電極用コンタクトホール８が形成される。これにより、絶縁材料膜３１がパターニングされてゲート絶縁膜６が得られる。ソース電極用コンタクトホール７およびドレイン電極用コンタクトホール８は、ゲート絶縁膜６を貫通して、第２窒化物半導体層５に達している。
次に、レジスト膜が除去された後、図２Ｃに示すように、第２窒化物半導体層５上に、例えば、蒸着法、スパッタ法等によって、ゲート絶縁膜６を覆うように、ソース電極９、ドレイン電極１０およびゲート電極１１の材料膜である電極膜３２が形成される。電極膜３２は、例えば、Ｔｉ膜、ＡｌＳｉＣｕ膜、Ｔｉ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮ積層膜からなる。
次に、電極膜３２表面におけるソース電極作成予定領域、ドレイン電極作成予定領域およびゲート電極作成予定領域を覆うレジスト膜が形成される。そして、このレジスト膜をマスクとして、電極膜３２が選択的にエッチングされることにより、図２Ｄに示すように、ソース電極９、ドレイン電極１０およびゲート電極１１が得られる。
次に、図２Ｅに示すように、レジスト膜が除去された後、アニール処理が施されることにより、ソース電極９およびドレイン電極１０が第２窒化物半導体層５を介して二次元電子ガス層１７にオーミック接合される。この際、ソース電極９およびドレイン電極１０に含まれるＡｌが第２窒化物半導体層５に拡散されるので、第２窒化物半導体層５におけるソース電極９の直下領域およびドレイン電極１０の直下領域に低抵抗領域５ａが形成される。
次に、図２Ｆに示すように、プラズマＣＶＤ法またはＬＰＣＶＤ法によって、第２窒化物半導体層５上に、ソース電極９、ドレイン電極１０およびゲート電極１１を覆うように、第１層間絶縁膜１２が形成される。
次に、第１層間絶縁膜１２表面におけるソース電極９に対向する領域以外の領域を覆うレジスト膜が形成される。そして、このレジスト膜をマスクとして、第１層間絶縁膜１２が選択的にエッチングされることにより、図２Ｇに示すように、第１層間絶縁膜１２にソース電極９の表面を露出させるフィールドプレート開口１８が形成される。
次に、レジスト膜が除去された後、図２Ｈに示すように、第１層間絶縁膜１２上に、例えば、スパッタ法によって、フィールドプレート開口１８を覆うように、ソースフィールドプレート１３の材料膜であるプレート膜３３が形成される。プレート膜３３は、例えば、ＴｉＮ膜からなる。
次に、プレート膜３３表面におけるソースフィールドプレート形成予定領域を覆うレジスト膜が形成される。そして、このレジスト膜をマスクとして、プレート膜３３が選択的にエッチングされることにより、図２Ｉに示すように、ソース電極９上に形成された基部１３ａと基部１３ａからドレイン電極１０に向かって延びたプレート部１３ｂとからなるソースフィールドプレート１３が得られる。
次に、レジスト膜が除去された後、図２Ｊに示すように、プラズマＣＶＤ法またはＬＰＣＶＤ法によって、第１層間絶縁膜１２上に、ソースフィールドプレート１３を覆うように、第２層間絶縁膜１４が形成される。
次に、第２層間絶縁膜１４表面におけるソースフィールドプレート１３の基部１３ａに対向する領域以外の領域を覆うレジスト膜が形成される。そして、このレジスト膜をマスクとして、第２層間絶縁膜１４が選択的にエッチングされることにより、図２Ｋに示すように、第２層間絶縁膜１４に基部１３ａの表面を露出させるソースパッド開口１９が形成される。
次に、レジスト膜が除去された後、例えば、スパッタ法によって、第２層間絶縁膜１４上に、ソースパッド開口１９を覆うように、ソース電極パッド１５の材料膜が形成される。そして、図２Ｌに示すように、この材料膜がパターニングされることにより、ソース電極パッド１５が得られる。ソース電極パッド１５の一部は、ソースパッド開口１９内に入り込み、ソースパッド開口１９内でソースフィールドプレート１３の基部１３ａに接続される。
次に、図２Ｍに示すように、エッチングによって、基板２の裏面２ｂから、基板２、バッファ層３および第１窒化物半導体層４を連続して貫通し、ドレイン電極１０の直下の低抵抗領域５ａに達するドレインパッド用コンタクトホール２１が形成される。
次に、図２Ｎに示すように、例えば、スパッタ法によって、ドレインパッド用コンタクトホール２１の側壁および第２窒化物半導体層５のドレインパッド用コンタクトホール２１に臨む部分にバリアメタル膜２３が形成される。続いて、例えば、めっき法によって、バリアメタル膜２３が形成されたドレインパッド用コンタクトホール２１内に金属プラグ２４が形成される。これにより、ドレインパッド用コンタクトホール２１内に、ドレイン電極１０の直下の低抵抗領域５ａに接続されたドレイン・コンタクトプラグ２２が形成される。この後、例えば、スパッタ法によって、基板２の裏面２ｂに、ドレイン電極パッド１６が形成されることにより、図１に示すような構造の窒化物半導体装置１が得られる。
図３は、前述の窒化物半導体装置１が内蔵されたパッケージを示す平面図である。図４は、図３のIV-IV線に沿う断面図である。図３においては、モールド樹脂は省略されている。
パッケージ１０１は、ダイパッド１１１と、ソース用リード１１２と、ゲート用リード１１３と、窒化物半導体装置１と、これらを封止するモールド樹脂１１４と含む。ダイパッド１１１は、平面視において凸形であり、矩形状のダイパッド本体１１１Ａとダイパッド本体１１１Ａの一辺のほぼ中央から突出したドレイン用リード１１１Ｂとを有している。ドレイン用リード１１１Ｂの先端部は、モールド樹脂１１４から突出している。
ダイパッド本体１１１Ａの表面（上面）に、窒化物半導体装置１がダイボンディングされている。窒化物半導体装置１は、ダイパッド１１１に対向する表面にドレイン電極パッド１６を有しており、このドレイン電極パッド１６がダイパッド本体１１１Ａに導電性ろう材で接合されている。窒化物半導体装置１は、ダイパッド１１１とは反対側の表面にソース電極パッド１５およびゲート電極パッド１０２を有している。
ソース用リード１１２とゲート用リード１１３とは、ドレイン用リード１１１Ｂと平行に配置されている。ソース用リード１１２とゲート用リード１１３の先端部は、ドレイン用リード１１１Ｂの先端部の突出方向とは反対の方向に延びて、モールド樹脂１１４から突出している。ソース用リード１１２の一端部はソース電極パッド１５に接続されており、他端はモールド樹脂１１４から突出している。ゲート用リード１１３の一端部はゲート電極パッド１０２に接続されており、他端はモールド樹脂１１４から突出している。ダイパッド１１１、ソース用リード１１２およびゲート用リード１１３は、例えば、銅またはアルミニウムの板状体からなる。
前述の第１実施形態では、窒化物半導体装置１の一方の表面側にソース電極パッド１５が形成され、窒化物半導体装置１の他方の表面側にドレイン電極パッド１６が形成されている。このため、一般的な縦型トランジスタのパッケージを採用することが可能となる。
前述の第１実施形態では、ドレインパッド用コンタクトホール２１は、基板２の裏面２ｂと第２窒化物半導体層５との間に、基板２、バッファ層３および第１窒化物半導体層４を連続して貫通するように形成されている。しかし、図５に示すように、ドレインパッド用コンタクトホール２１は、基板２の裏面２ｂとドレイン電極１０との間に、基板２、バッファ層３、第１窒化物半導体層４および第２窒化物半導体層５を連続して貫通するように形成されてもよい。この場合には、ドレインパッド用コンタクトホール２１には、ドレイン電極１０に接続されるドレイン・コンタクトプラグ２２が埋め込まれる。この場合には、ドレイン電極パッド１６は、ドレイン・コンタクトプラグ２２からなる導電経路を介してドレイン電極１０に電気的に接続される。ドレイン・コンタクトプラグ２２は、前述の第１実施形態と同様に、バリアメタル膜２３および金属プラグ２４とからなる。
また、図６に示すように、ドレインパッド用コンタクトホール２１は、基板２の裏面２ｂと第１窒化物半導体層４との間に、基板２およびバッファ層３を連続して貫通するように形成されてもよい。この場合には、図６に示すように、第１窒化物半導体層４における、少なくとも第２窒化物半導体層５のドレイン電極１０直下の低抵抗領域５ａの直下領域に、ｎ型不純物が拡散された低抵抗領域４ａを形成することが好ましい。この場合には、ドレインパッド用コンタクトホール２１には、第１窒化物半導体層４の低抵抗領域４ａに接続されるドレイン・コンタクトプラグ２２が埋め込まれる。この場合には、ドレイン電極パッド１６は、ドレイン・コンタクトプラグ２２、第１窒化物半導体層４の低抵抗領域４ａおよび第２窒化物半導体層５のドレイン電極１０直下の低抵抗領域５ａからなる導電経路を介してドレイン電極１０に電気的に接続される。
ドレインパッド用コンタクトホール２１は、基板２の裏面２ｂにおけるドレイン電極１０に対向する位置から、ドレイン電極１０に向かって延びかつ基板２、バッファ層３、第１窒化物半導体層４および第２窒化物半導体層５のうち少なくとも基板２およびバッファ層３を連続して貫通していればよい。
図７は、この発明の第２実施形態に係る窒化物半導体装置の構成を説明するための断面図である。
窒化物半導体装置１Ａは、基板２と、基板２の表面２ａに形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された第１窒化物半導体層４と、第１窒化物半導体層４上にエピタキシャル成長された第２窒化物半導体層５とを含む。
さらに、この窒化物半導体装置１Ａは、第２窒化物半導体層５上に形成されたゲート絶縁膜６を含む。さらに、この窒化物半導体装置１Ａは、ゲート絶縁膜６に形成されたソース電極用コンタクトホール７およびドレイン電極用コンタクトホール８を貫通して第２窒化物半導体層５にオーミック接触しているソース電極９およびドレイン電極１０を含む。ソース電極９およびドレイン電極１０は、間隔を開けて配置されている。
さらに、この窒化物半導体装置１Ａは、ゲート絶縁膜６上に形成されたゲート電極１１を含む。ゲート電極１１は、ソース電極９とドレイン電極１０との間に配置されている。
さらに、この窒化物半導体装置１Ａは、ゲート絶縁膜６、ゲート電極１１およびドレイン電極１０を覆う第１層間絶縁膜１２と、第１層間絶縁膜１２上に形成されたソースフィールドプレート１３と、第１層間絶縁膜１２およびソースフィールドプレート１３を覆う第２層間絶縁膜１４とを含む。さらに、この窒化物半導体装置１Ａは、第２層間絶縁膜１４上に形成されたドレイン電極パッド１６と、基板２の裏面２ｂに形成されたソース電極パッド１５とを含む。なお、第２層間絶縁膜１４上には、ドレイン電極パッド１６の他、ゲート電極パッド（図示略）が形成されている。
基板２は、この実施形態では、低抵抗のシリコン基板である。低抵抗のシリコン基板は、例えば、１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３（より具体的には１×１０１８ｃｍ−３程度）の不純物濃度を有していてもよい。基板２の厚さは３０μｍ〜３００μｍ程度である。
バッファ層３は、バッファ層３上に形成される第１窒化物半導体層４の格子定数と、基板２の格子定数との相違によって生じる歪を緩和するための緩衝層である。バッファ層３は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層３は、基板２の表面に接するＡｌＮ膜と、このＡｌＮ膜の表面（基板２とは反対側の表面）に積層されたＡｌＧａＮ膜との積層膜から構成されている。バッファ層３は、ＡｌＮ膜の単膜またはＡｌＧａＮの単膜から構成されていてもよい。
第１窒化物半導体層４は、電子走行層を構成している。この実施形態では、第１窒化物半導体層４は、ドナー型不純物がドーピングされたｎ型ＧａＮ層からなり、その厚さは１．０μｍ〜１０μｍ程度である。なお、第１窒化物半導体層４は、アンドープのＧａＮ層から構成されてもよい。
第２窒化物半導体層５は、電子供給層を構成している。第２窒化物半導体層５は、第１窒化物半導体層４よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、第２窒化物半導体層５は、第１窒化物半導体層４よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層５は、Ａｌｘ１Ｇａ１−ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは１０ｎｍ〜１００ｎｍ程度である。
このように第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの間の格子不整合に起因するピエゾ分極によって、第１窒化物半導体層４と第２窒化物半導体層５との界面における第１窒化物半導体層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面に近い位置（たとえば界面から数Å程度の距離）には、二次元電子ガス（２ＤＥＧ）１７が広がっている。
ゲート絶縁膜６は、第２窒化物半導体層５の表面のほぼ全域に形成されている。ゲート絶縁膜６は、この実施形態では、ＳｉＯ２からなる。ゲート絶縁膜６の厚さは、１０ｎｍ〜１００ｎｍである。ゲート絶縁膜６は、ＳｉＯ２の他、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、ＨｆＯ、ＨｆＮ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ等から構成されてもよい。
ソース電極９およびドレイン電極１０は、例えば、Ｔｉ膜、ＡｌＳｉＣｕ膜、Ｔｉ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮ積層膜から構成されている。下層側のＴｉＮ膜の厚さは、例えば５０ｎｍ程度である。ＡｌＳｉＣｕ膜の厚さは、例えば１０００ｎｍ程度である。上層側のＴｉ膜の厚さは、例えば２０ｎｍ程度である。ＴｉＮ膜の厚さは、例えば５０ｎｍ程度である。
ゲート電極１１は、ゲート絶縁膜６の表面に接するように形成されている。ゲート電極１１は、ソース電極用コンタクトホール７寄りに偏って配置されている。ゲート電極１１は、例えば、Ｔｉ膜、ＡｌＳｉＣｕ膜、Ｔｉ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮ積層膜から構成されている。下層側のＴｉＮ膜の厚さは、例えば５０ｎｍ程度である。ＡｌＳｉＣｕ膜の厚さは、例えば１０００ｎｍ程度である。上層側のＴｉ膜の厚さは、例えば２０ｎｍ程度である。ＴｉＮ膜の厚さは、例えば５０ｎｍ程度である。
第１層間絶縁膜１２は、ゲート絶縁膜６の表面、ゲート電極１１の側面および表面、ソース電極９の側面（ゲート絶縁膜６で覆われている領域を除く）および表面ならびにドレイン電極１０の側面（ゲート絶縁膜６で覆われている領域を除く）および表面（ドレイン電極パッド１６で覆われている部分を除く）を覆っている。この実施形態では、第１層間絶縁膜１２は、Ｓｉ０２膜からなり、その厚さは０．５μｍ〜１．０μｍ程度である。第１層間絶縁膜１２には、ソース電極９に対向する位置に、ソース電極９の表面を露出させるフィールドプレート開口１８が形成されている。また、第１層間絶縁膜１２には、ドレイン電極１０に対向する位置に、ドレイン電極１０の表面の一部を露出させる第１ドレインパッド開口２０Ａが形成されている。第１層間絶縁膜１２は、ＳｉＯ２の他、ＳｉＮ等から構成されてもよい。
第１層間絶縁膜１２上には、フィールドプレート開口１８を覆うソースフィールドプレート１３が形成されている。ソースフィールドプレート１３の一部は、フィールドプレート開口１８に入り込み、フィールドプレート開口１８内においてソース電極９に接続されている。ソースフィールドプレート１３は、ソース電極９の表面上に形成された基部１３ａと、基部１３ａからゲート電極１１上の上方を通ってドレイン電極１０に向かって延びたプレート部１３ｂとを含む。プレート部１３ｂは、ゲート電極１１とドレイン電極１０との間に配置された部分を有している。ソースフィールドプレート１３は、ゲート電極１１の端部への電界集中を緩和するために設けられている。ソースフィールドプレート１３は、例えばＴｉＮ膜、Ｔｉ膜、Ａｌ膜等からなる。ソースフィールドプレート１３のプレート部１３ｂの厚さは、例えば１００ｎｍ程度である。
第２層間絶縁膜１４は、第１層間絶縁膜１２およびソースフィールドプレート１３を覆っている。この実施形態では、第２層間絶縁膜１４は、Ｓｉ０２膜からなり、その厚さは、０．５μｍ〜１．０μｍ程度である。第２層間絶縁膜１４には、第１ドレインパッド開口２０Ａに連通する第２ドレインパッド開口２０Ｂが形成されている。第１ドレインパッド開口２０Ａと第２ドレインパッド開口２０Ｂとによってドレインパッド開口２０が形成されている。
第２層間絶縁膜１４上に、ドレインパッド開口２０を覆うドレイン電極パッド１６が形成されている。ドレイン電極パッド１６は、第２層間絶縁膜１４上のほぼ全域に形成されている。ドレイン電極パッド１６の一部はドレインパッド開口２０に入り込み、ドレインパッド開口２０内でドレイン電極１０に接続されている。ドレイン電極パッド１６は、例えば、Ａｌ膜、ＡｌＣｕ膜等からなる。
第２層間絶縁膜１４上には、ドレイン電極パッド１６が形成されていない除去領域があり、この除去領域内に図示しないゲート電極パッドが形成されている。ゲート電極パッドは、図示しないゲート配線を介してゲート電極１１に電気的に接続されている。
第２窒化物半導体層５におけるソース電極９の直下領域およびドレイン電極１０の直下領域には、Ａｌが拡散された低抵抗領域５ａが形成されている。この実施形態では、低抵抗領域５ａは第１窒化物半導体層４の表層部にも広がっている。
基板２の裏面２ｂと第２窒化物半導体層５との間には、基板２の裏面２ｂにおけるソース電極９に対向する位置からソース電極９に向かって延びかつ基板２、バッファ層３および第１窒化物半導体層４を連続して貫通するソースパッド用コンタクトホール４１が形成されている。この実施形態では、ソースパッド用コンタクトホール４１の上端は、第２窒化物半導体層５におけるソース電極９の直下の低抵抗領域５ａに達している。
ソースパッド用コンタクトホール４１内には、第２窒化物半導体層５におけるソース電極９の直下の低抵抗領域５ａに上端が接続されたソース・コンタクトプラグ（導電体）４２が埋め込まれている。ソース・コンタクトプラグ４２は、ソースパッド用コンタクトホール４１の側壁および第２窒化物半導体層５のソースパッド用コンタクトホール４１に臨む部分に形成されたバリアメタル膜４３と、バリアメタル膜４３に包囲された状態でソースパッド用コンタクトホール４１に埋め込まれた金属プラグ４４からなる。バリアメタル膜４３は、例えば、ＴｉＮからなる。金属プラグ４４は、例えばＣｕからなる。
ソース電極パッド１５は、基板２の裏面２ｂのほぼ全域に形成されている。ソース電極パッド１５は、ソース・コンタクトプラグ４２の下端に接続されている。したがって、ソース電極パッド１５は、ソース・コンタクトプラグ４２および第２窒化物半導体層５におけるソース電極９の直下の低抵抗領域５ａからなる導電経路を介してソース電極９に電気的に接続されている。ソース電極パッド１５は、例えば、Ｎｉ、Ａｇ、Ａｕ、Ｔｉ等からなる。
この窒化物半導体装置１では、第１窒化物半導体層４（電子走行層）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層５（電子供給層）が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面付近の第１窒化物半導体層４内に二次元電子ガス１７が形成され、この二次元電子ガス１７をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極１１に制御電圧を印可していない状態では、二次元電子ガス１７をチャネルとして、ソース電極９とドレイン電極１０との間が接続される。したがって、このＨＥＭＴはノーマリーオン型である。ソース電極９に対してゲート電極１１の電位が負となるような制御電圧をゲート電極１１に印加すると、二次元電子ガス１７が遮断され、ＨＥＭＴがオフ状態となる。
図８Ａ〜図８Ｎは、前述の窒化物半導体装置１Ａの製造工程の一例を説明するための断面図であり、製造工程における複数の段階における断面構造が示されている。
まず、図８Ａに示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板２の表面２ａに、バッファ層３および第１窒化物半導体層（電子走行層）４が順にエピタキシャル成長される。さらに、ＭＯＣＶＤ法によって、第１窒化物半導体層４上に第２窒化物半導体層（電子供給層）５がエピタキシャル成長される。さらに、プラズマＣＶＤ法、ＬＰＣＶＤ（Low Pressure CVD）法、ＡＬＤ(Atomic Layer Deposition)法等によって、ゲート絶縁膜６の材料膜である絶縁材料膜３１が第２窒化物半導体層５に形成される。
次に、絶縁材料膜３１上に、ソース電極用コンタクトホール７およびドレイン電極用コンタクトホール８を形成すべき領域を除いた領域にレジスト膜が形成される。このレジスト膜を介して絶縁材料膜３１をエッチングすることにより、図８Ｂに示すように、ソース電極用コンタクトホール７およびドレイン電極用コンタクトホール８が形成される。これにより、絶縁材料膜３１がパターニングされてゲート絶縁膜６が得られる。ソース電極用コンタクトホール７およびドレイン電極用コンタクトホール８は、ゲート絶縁膜６を貫通して、第２窒化物半導体層５に達している。
次に、レジスト膜が除去された後、図８Ｃに示すように、第２窒化物半導体層５上に、例えば、蒸着法、スパッタ法等によって、ゲート絶縁膜６を覆うように、ソース電極９、ドレイン電極１０およびゲート電極１１の材料膜である電極膜３２が形成される。電極膜３２は、例えば、Ｔｉ膜、ＡｌＳｉＣｕ膜、Ｔｉ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮ積層膜からなる。
次に、電極膜３２表面におけるソース電極作成予定領域、ドレイン電極作成予定領域およびゲート電極作成予定領域を覆うレジスト膜が形成される。そして、このレジスト膜をマスクとして、電極膜３２が選択的にエッチングされることにより、図８Ｄに示すように、ソース電極９、ドレイン電極１０およびゲート電極１１が得られる。
次に、図８Ｅに示すように、レジスト膜が除去された後、アニール処理が施されることにより、ソース電極９およびドレイン電極１０が第２窒化物半導体層５を介して二次元電子ガス層１７にオーミック接合される。この際、ソース電極９およびドレイン電極１０に含まれるＡｌが第２窒化物半導体層５に拡散されるので、第２窒化物半導体層５におけるソース電極９の直下領域およびドレイン電極１０の直下領域に低抵抗領域５ａが形成される。
次に、図８Ｆに示すように、プラズマＣＶＤ法またはＬＰＣＶＤ法によって、第２窒化物半導体層５上に、ソース電極９、ドレイン電極１０およびゲート電極１１を覆うように、第１層間絶縁膜１２が形成される。
次に、第１層間絶縁膜１２表面におけるソース電極９に対向する領域以外の領域を覆うレジスト膜が形成される。そして、このレジスト膜をマスクとして、第１層間絶縁膜１２が選択的にエッチングされることにより、図８Ｇに示すように、第１層間絶縁膜１２にソース電極９の表面を露出させるフィールドプレート開口１８が形成される。
次に、レジスト膜が除去された後、図８Ｈに示すように、第１層間絶縁膜１２上に、例えば、スパッタ法によって、フィールドプレート開口１８を覆うように、ソースフィールドプレート１３の材料膜であるプレート膜３３が形成される。プレート膜３３は、例えば、ＴｉＮ膜からなる。
次に、プレート膜３３表面におけるソースフィールドプレート形成予定領域を覆うレジスト膜が形成される。そして、このレジスト膜をマスクとして、プレート膜３３が選択的にエッチングされることにより、図８Ｉに示すように、ソース電極９上に形成された基部１３ａと基部１３ａからドレイン電極１０に向かって延びたプレート部１３ｂとからなるソースフィールドプレート１３が得られる。
次に、レジスト膜が除去された後、図８Ｊに示すように、プラズマＣＶＤ法またはＬＰＣＶＤ法によって、第１層間絶縁膜１２上に、ソースフィールドプレート１３を覆うように、第２層間絶縁膜１４が形成される。
次に、第２層間絶縁膜１４表面におけるドレイン電極１０の表面の一部に対向する領域以外の領域を覆うレジスト膜が形成される。そして、このレジスト膜をマスクとして、第２層間絶縁膜１４および第１層間絶縁膜１２が選択的にエッチングされることにより、図８Ｋに示すように、第２層間絶縁膜１４および第１層間絶縁膜１２にドレイン電極１０の表面の一部を露出させるドレインパッド開口２０が形成される。ドレインパッド開口２０は、第１層間絶縁膜１２を貫通する第１ドレインパッド開口２０Ａと、第２層間絶縁膜１４を貫通し、第１ドレインパッド開口２０Ａに連通する第２ドレインパッド開口２０Ｂとからなる。
次に、レジスト膜が除去された後、例えば、スパッタ法によって、第２層間絶縁膜１４上に、ドレインパッド開口２０を覆うように、ドレイン電極パッド１６の材料膜が形成される。そして、図８Ｌに示すように、この材料膜がパターニングされることにより、ドレイン電極パッド１６が得られる。ドレイン電極パッド１６の一部は、ドレインパッド開口２０内に入り込み、ドレインパッド開口２０内でドレイン電極１０に接続される。
次に、図８Ｍに示すように、エッチングによって、基板２の裏面２ｂから、基板２、バッファ層３および第１窒化物半導体層４を連続して貫通し、ソース電極９の直下の低抵抗領域５ａに達するソースパッド用コンタクトホール４１が形成される。
次に、図８Ｎに示すように、例えば、スパッタ法によって、ソースパッド用コンタクトホール４１の側壁および第２窒化物半導体層５のソースパッド用コンタクトホール４１に臨む部分にバリアメタル膜４３が形成される。続いて、例えば、めっき法によって、バリアメタル膜４３が形成されたソースパッド用コンタクトホール４１内に金属プラグ４４が形成される。これにより、ソースパッド用コンタクトホール４１内に、ソース電極９の直下の低抵抗領域５ａに接続されたソース・コンタクトプラグ４２が形成される。この後、例えば、スパッタ法によって、基板２の裏面２ｂに、ソース電極パッド１５が形成されることにより、図７に示すような構造の窒化物半導体装置１Ａが得られる。
前述の第２実施形態では、窒化物半導体装置１Ａの一方の表面側にドレイン電極パッド１６が形成され、窒化物半導体装置１の他方の表面側にソース電極パッド１５が形成されている。このため、一般的な縦型トランジスタのパッケージを採用することが可能となる。
前述の第２実施形態では、ソースパッド用コンタクトホール４１は、基板２の裏面２ｂと第２窒化物半導体層５との間に、基板２、バッファ層３および第１窒化物半導体層４を連続して貫通するように形成されている。しかし、図９に示すように、ソースパッド用コンタクトホール４１は、基板２の裏面２ｂとソース電極９との間に、基板２、バッファ層３、第１窒化物半導体層４および第２窒化物半導体層５を連続して貫通するように形成されてもよい。この場合には、ソースパッド用コンタクトホール４１には、ソース電極９に接続されるソース・コンタクトプラグ４２が埋め込まれる。この場合には、ソース電極パッド１５は、ソース・コンタクトプラグ４２からなる導電経路を介してソース電極９に電気的に接続される。ソース・コンタクトプラグ４２は、前述の第２実施形態と同様に、バリアメタル膜４３および金属プラグ４４とからなる。
また、図１０に示すように、ソースパッド用コンタクトホール４１は、基板２の裏面２ｂと第１窒化物半導体層４との間に、基板２およびバッファ層３を連続して貫通するように形成されてもよい。この場合には、図１０に示すように、第１窒化物半導体層４における、少なくとも第２窒化物半導体層５のソース電極９直下の低抵抗領域５ａの直下領域に、ｎ型不純物が拡散された低抵抗領域４ａを形成することが好ましい。この場合には、ソースパッド用コンタクトホール４１には、第１窒化物半導体層４の低抵抗領域４ａに接続されるソース・コンタクトプラグ４２が埋め込まれる。この場合には、ソース電極パッド１５は、ソース・コンタクトプラグ４２、第１窒化物半導体層４の低抵抗領域４ａおよび第２窒化物半導体層５のソース電極９直下の低抵抗領域５ａからなる導電経路を介してソース電極９に電気的に接続される。
ソースパッド用コンタクトホール４１は、基板２の裏面２ｂにおけるソース電極９に対向する位置から、ソース電極９に向かって延びかつ基板２、バッファ層３、第１窒化物半導体層４および第２窒化物半導体層５のうち少なくとも基板２およびバッファ層３を連続して貫通していればよい。
図１１は、この発明の第３実施形態に係る窒化物半導体装置の構成を説明するための模式的な断面図である。
窒化物半導体装置１Ｂは、基板２と、基板２の表面２ａに形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された第１窒化物半導体層４と、第１窒化物半導体層４上にエピタキシャル成長された第２窒化物半導体層５とを含む。さらに、この窒化物半導体装置１は、第２窒化物半導体層５上に形成されたゲート部７０とを含む。
さらに、この窒化物半導体装置１Ｂは、第２窒化物半導体層５およびゲート部７０を覆うパッシベーション膜５８と、パッシベーション膜５８上に積層されたバリアメタル膜５９とを含む。さらに、この窒化物半導体装置１Ｂは、パッシベーション膜５８とバリアメタル膜５９との積層膜に形成されたソース電極用コンタクト孔６０およびドレイン電極用コンタクト孔６１を貫通して第２窒化物半導体層５にオーミック接触しているソース電極６２およびドレイン電極６３とを含む。ソース電極６２およびドレイン電極６３は、間隔を開けて配置されている。ソース電極６２は、ゲート部７０を覆うように形成されている。
さらに、この窒化物半導体装置１Ｂは、ソース電極６２およびドレイン電極６３を覆う層間絶縁膜６４を含む。さらに、この窒化物半導体装置１Ｂは、層間絶縁膜６４上に形成されたソース電極パッド６５と、基板２の裏面２ｂに形成されたドレイン電極パッド６６とを含む。なお、層間絶縁膜６４上には、ソース電極パッド６５の他、ゲート電極パッド（図示略）が形成されている。
基板２は、シリコン（Ｓｉ）基板からなる。この実施形態では、基板２は低抵抗のシリコン基板からなる。低抵抗のシリコン基板は、たとえば、１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３（より具体的には１×１０１８ｃｍ−３程度）の不純物濃度を有していてもよい。基板２の厚さは、３０μｍ〜３００μｍ程度である。
バッファ層３は、この実施形態では、基板２の表面２ａに接するＡｌＮ膜と、このＡｌＮ膜の表面（基板２とは反対側の表面）に積層されたＡｌＧａＮ膜との積層膜から構成されている。バッファ層３は、ＡｌＮ膜の単膜またはＡｌＧａＮの単膜から構成されていてもよい。
第１窒化物半導体層４は、電子走行層を構成している。この実施形態では、第１窒化物半導体層４は、アクセプタ型不純物がドーピングされたＧａＮ層からなり、その厚さは１．０μｍ〜１０μｍ程度である。アクセプタ型不純物の濃度は、４×１０１６ｃｍ−３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｃ（炭素）である。
第２窒化物半導体層５は、電子供給層を構成している。第２窒化物半導体層５は、第１窒化物半導体層４よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、第２窒化物半導体層５は、第１窒化物半導体層４よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層５は、Ａｌｘ１Ｇａ１−ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは１０ｎｍ〜１００ｎｍ程度である。
このように第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの間の格子不整合に起因するピエゾ分極によって、第１窒化物半導体層４と第２窒化物半導体層５との界面における第１窒化物半導体層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面に近い位置（たとえば界面から数Å程度の距離）には、二次元電子ガス（２ＤＥＧ）１７が広がっている。
ゲート部７０は、第２窒化物半導体層５上にエピタキシャル成長された窒化物半導体ゲート層５６と、窒化物半導体ゲート層５６上に形成されたゲート電極５７とを含む。ゲート部７０は、ソース電極用コンタクト孔６０寄りに偏って配置されている。
窒化物半導体ゲート層５６は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、窒化物半導体ゲート層５６は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは１０ｎｍ〜１００ｎｍ程度である。窒化物半導体ゲート層５６に注入されるアクセプタ型不純物の濃度は、３×１０１７ｃｍ−３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｃ（炭素）等のＭｇ以外のアクセプタ型不純物であってもよい。窒化物半導体ゲート層５６は、ゲート部７０の直下の領域において、第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）との界面に生じる二次元電子ガス１７を相殺するために設けられている。
ゲート電極５７は、窒化物半導体ゲート層５６の表面に接するように形成されている。ゲート電極５７は、この実施形態では、ＴｉＮ層から構成されており、その厚さは１００ｎｍ程度である。
パッシベーション膜５８は、第２窒化物半導体層５の表面（コンタクト孔６０，６１が臨んでいる領域を除く）および窒化物半導体ゲート層５６の側面ならびにゲート電極５７の側面および表面を覆っている。この実施形態では、パッシベーション膜５８はＳｉＮ膜からなり、その厚さは１００ｎｍ程度である。
パッシベーション膜５８上には、ゲート部７０を覆うように、バリアメタル膜５９が積層されている。この実施形態では、バリアメタル膜５９はＴｉＮ膜からなり、その厚さは５０ｎｍ程度である。
ソース電極６２およびドレイン電極６３は、例えば、第２窒化物半導体層５に接する下層と、下層に積層された中間層と、中間層に積層された上層とを有していてもよい。下層は厚さが２０ｎｍ程度のＴｉであってよく、中間層は２００ｎｍ程度のＡｌであってよく、上層は厚さが５０ｎｍ程度のＴｉＮであってもよい。
層間絶縁膜６４は、例えば、Ｓｉ０２からなる。層間絶縁膜６４の厚さは、１μｍ程度である。層間絶縁膜６４には、ソース電極６２の表面の一部を露出させるソースパッド開口６７が形成されている。層間絶縁膜６４上に、ソースパッド開口６７を覆うソース電極パッド６５が形成されている。ソース電極パッド６５は、層間絶縁膜６４上のほぼ全域に形成されている。ソース電極パッド６５の一部はソースパッド開口６７に入り込み、ソースパッド開口６７内でソース電極６２に接続されている。ソース電極パッド６５は、例えば、Ａｌ膜、ＡｌＣｕ膜等からなる。
第２層間絶縁膜６４上には、ソース電極パッド６５が形成されていない除去領域があり、この除去領域内に図示しないゲート電極パッドが形成されている。ゲート電極パッドは、図示しないゲート配線を介してゲート電極５７に電気的に接続されている。
第２窒化物半導体層５におけるソース電極６２の直下領域およびドレイン電極６３の直下領域には、Ａｌが拡散された低抵抗領域５ａが形成されている。この実施形態では、低抵抗領域５ａは第１窒化物半導体層４の表層部にも広がっている。
基板２の裏面２ｂと第２窒化物半導体層５との間には、基板２の裏面２ｂにおけるドレイン電極６３に対向する位置からドレイン電極６３に向かって延びかつ基板２、バッファ層３および第１窒化物半導体層４を連続して貫通するドレインパッド用コンタクトホール２１が形成されている。この実施形態では、ドレインパッド用コンタクトホール２１の上端は、第２窒化物半導体層５におけるドレイン電極６３の直下の低抵抗領域５ａに達している。
ドレインパッド用コンタクトホール２１内には、第２窒化物半導体層５におけるドレイン電極６３の直下の低抵抗領域５ａに上端が接続されたドレイン・コンタクトプラグ（導電体）２２が埋め込まれている。ドレイン・コンタクトプラグ２２は、ドレインパッド用コンタクトホール２１の側壁および第２窒化物半導体層５のドレインパッド用コンタクトホール２１に臨む部分に形成されたバリアメタル膜２３と、バリアメタル膜２３に包囲された状態でドレインパッド用コンタクトホール２１に埋め込まれた金属プラグ２４からなる。バリアメタル膜２３は、例えば、ＴｉＮからなる。金属プラグ２４は、例えばＣｕからなる。
ドレイン電極パッド６６は、基板２の裏面２ｂのほぼ全域に形成されている。ドレイン電極パッド６６は、ドレイン・コンタクトプラグ２２の下端に接続されている。したがって、ドレイン電極パッド６６は、ドレイン・コンタクトプラグ２２および第２窒化物半導体層５におけるドレイン電極６３の直下の低抵抗領域５ａからなる導電経路を介してドレイン電極６３に電気的に接続されている。ドレイン電極パッド６６は、例えば、Ｎｉ、Ａｇ、Ｔｉ、Ａｕ等からなる。
この窒化物半導体装置１Ｂでは、第１窒化物半導体層４（電子走行層）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層５（電子供給層）が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面付近の第１窒化物半導体層４内に二次元電子ガス１７が形成され、この二次元電子ガス１７をチャネルとして利用したＨＥＭＴが形成されている。
ゲート電極５７は、ｐ型ＧａＮ層からなる窒化物半導体ゲート層５６を挟んで第２窒化物半導体層５に対向している。ゲート電極５７の下方においては、ｐ型ＧａＮ層からなる窒化物半導体ゲート層５６に含まれるイオン化アクセプタによって、第１窒化物半導体層４および第２窒化物半導体層５のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層４と第２窒化物半導体層５との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート電極５７（ゲート部７０）の直下では、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１７が形成されない。
よって、ゲート電極５７にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１７によるチャネルはゲート電極５７の直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極５７に適切なオン電圧（たとえば３Ｖ）を印加すると、ゲート電極５７の直下の第１窒化物半導体層４内にチャネルが誘起され、ゲート電極５７の両側の二次元電子ガス１７が接続される。これにより、ソース−ドレイン間が導通する。
使用に際しては、たとえば、ソース電極６２とドレイン電極６３との間に、ドレイン電極６３側が正となる所定の電圧（たとえば２００Ｖ〜３００Ｖ）が印加される。その状態で、ゲート電極５７に対して、ソース電極６２を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（３Ｖ）が印加される。
前述の第３実施形態では、窒化物半導体装置１Ｂの一方の表面側にソース電極パッド６５が形成され、窒化物半導体装置１Ｂの他方の表面側にドレイン電極パッド６６が形成されている。このため、一般的な縦型トランジスタのパッケージを採用することが可能となる。
第３実施形態において、ドレインパッド用コンタクトホール２１は、基板２の裏面２ｂとドレイン電極６３との間に、基板２、バッファ層３、第１窒化物半導体層４および第２窒化物半導体層５を連続して貫通するように形成されてもよい。また、ドレインパッド用コンタクトホール２１は、基板２の裏面２ｂと第１窒化物半導体層４との間に、基板２およびバッファ層３を連続して貫通するように形成されてもよい。
図１２は、この発明の第４実施形態に係る窒化物半導体装置の構成を説明するための模式的な断面図である。
窒化物半導体装置１Ｃは、基板２と、基板２の表面２ａに形成されたバッファ層３と、バッファ層３上にエピタキシャル成長された第１窒化物半導体層４と、第１窒化物半導体層４上にエピタキシャル成長された第２窒化物半導体層５とを含む。さらに、この窒化物半導体装置１は、第２窒化物半導体層５上に形成されたゲート部７０とを含む。
さらに、この窒化物半導体装置１Ｃは、第２窒化物半導体層５およびゲート部７０を覆うパッシベーション膜５８と、パッシベーション膜５８上に積層されたバリアメタル膜５９とを含む。さらに、この窒化物半導体装置１Ｂは、パッシベーション膜５８とバリアメタル膜５９との積層膜に形成されたソース電極用コンタクト孔６０およびドレイン電極用コンタクト孔６１を貫通して第２窒化物半導体層５にオーミック接触しているソース電極６２およびドレイン電極６３とを含む。ソース電極６２およびドレイン電極６３は、間隔を開けて配置されている。ソース電極６２は、ゲート部７０を覆うように形成されている。
さらに、この窒化物半導体装置１Ｂは、ソース電極６２およびドレイン電極６３を覆う層間絶縁膜６４を含む。さらに、この窒化物半導体装置１Ｃは、層間絶縁膜６４上に形成されたドレイン電極パッド６６と、基板２の裏面２ｂに形成されたソース電極パッド６５とを含む。なお、層間絶縁膜６４上には、ドレイン電極パッド６６の他、ゲート電極パッド（図示略）が形成されている。
基板２は、シリコン（Ｓｉ）基板からなる。この実施形態では、基板２は低抵抗のシリコン基板からなる。低抵抗のシリコン基板は、たとえば、１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３（より具体的には１×１０１８ｃｍ−３程度）の不純物濃度を有していてもよい。基板２の厚さは、３０μｍ〜３００μｍ程度である。
バッファ層３は、この実施形態では、基板２の表面２ａに接するＡｌＮ膜と、このＡｌＮ膜の表面（基板２とは反対側の表面）に積層されたＡｌＧａＮ膜との積層膜から構成されている。バッファ層３は、ＡｌＮ膜の単膜またはＡｌＧａＮの単膜から構成されていてもよい。
第１窒化物半導体層４は、電子走行層を構成している。この実施形態では、第１窒化物半導体層４は、アクセプタ型不純物がドーピングされたＧａＮ層からなり、その厚さは１．０μｍ〜１０μｍ程度である。アクセプタ型不純物の濃度は、４×１０１６ｃｍ−３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｃ（炭素）である。
第２窒化物半導体層５は、電子供給層を構成している。第２窒化物半導体層５は、第１窒化物半導体層４よりもバンドギャップの大きい窒化物半導体からなっている。具体的には、第２窒化物半導体層５は、第１窒化物半導体層４よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバッドギャップは大きくなる。この実施形態では、第２窒化物半導体層５は、Ａｌｘ１Ｇａ１−ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは１０ｎｍ〜１００ｎｍ程度である。
このように第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの間の格子不整合に起因するピエゾ分極によって、第１窒化物半導体層４と第２窒化物半導体層５との界面における第１窒化物半導体層４の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面に近い位置（たとえば界面から数Å程度の距離）には、二次元電子ガス（２ＤＥＧ）１７が広がっている。
ゲート部７０は、第２窒化物半導体層５上にエピタキシャル成長された窒化物半導体ゲート層５６と、窒化物半導体ゲート層５６上に形成されたゲート電極５７とを含む。ゲート部７０は、ソース電極用コンタクト孔６０寄りに偏って配置されている。
窒化物半導体ゲート層５６は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、窒化物半導体ゲート層５６は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは１０ｎｍ〜１００ｎｍ程度である。窒化物半導体ゲート層５６に注入されるアクセプタ型不純物の濃度は、３×１０１７ｃｍ−３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｃ（炭素）等のＭｇ以外のアクセプタ型不純物であってもよい。窒化物半導体ゲート層５６は、ゲート部７０の直下の領域において、第１窒化物半導体層４（電子走行層）と第２窒化物半導体層５（電子供給層）との界面に生じる二次元電子ガス１７を相殺するために設けられている。
ゲート電極５７は、窒化物半導体ゲート層５６の表面に接するように形成されている。ゲート電極５７は、この実施形態では、ＴｉＮ層から構成されており、その厚さは１００ｎｍ程度である。
パッシベーション膜５８は、第２窒化物半導体層５の表面（コンタクト孔６０，６１が臨んでいる領域を除く）および窒化物半導体ゲート層５６の側面ならびにゲート電極５７の側面および表面を覆っている。この実施形態では、パッシベーション膜５８はＳｉＮ膜からなり、その厚さは１００ｎｍ程度である。
パッシベーション膜５８上には、ゲート部７０を覆うように、バリアメタル膜５９が積層されている。この実施形態では、バリアメタル膜５９はＴｉＮ膜からなり、その厚さは５０ｎｍ程度である。
ソース電極６２およびドレイン電極６３は、例えば、第２窒化物半導体層５に接する下層と、下層に積層された中間層と、中間層に積層された上層とを有していてもよい。下層は厚さが２０ｎｍ程度のＴｉであってよく、中間層は２００ｎｍ程度のＡｌであってよく、上層は厚さが５０ｎｍ程度のＴｉＮであってもよい。
層間絶縁膜６４は、例えば、Ｓｉ０２からなる。層間絶縁膜６４の厚さは、１μｍ程度である。層間絶縁膜６４には、ドレイン電極６３の表面の一部を露出させるドレインパッド開口６８が形成されている。層間絶縁膜６４上に、ドレインパッド開口６８を覆うドレイン電極パッド６６が形成されている。ドレイン電極パッド６６は、層間絶縁膜６４上のほぼ全域に形成されている。ドレイン電極パッド６６の一部はドレインパッド開口６８に入り込み、ドレインパッド開口６８内でドレイン電極６３に接続されている。ドレイン電極パッド６６は、例えば、Ａｌ膜、ＡｌＣｕ膜等からなる。
第２層間絶縁膜６４上には、ドレイン電極パッド６６が形成されていない除去領域があり、この除去領域内に図示しないゲート電極パッドが形成されている。ゲート電極パッドは、図示しないゲート配線を介してゲート電極５７に電気的に接続されている。
第２窒化物半導体層５におけるソース電極６２の直下領域およびドレイン電極６３の直下領域には、Ａｌが拡散された低抵抗領域５ａが形成されている。この実施形態では、低抵抗領域５ａは第１窒化物半導体層４の表層部にも広がっている。
基板２の裏面２ｂと第２窒化物半導体層５との間には、基板２の裏面２ｂにおけるソース電極６２に対向する位置からソース電極６２に向かって延びかつ基板２、バッファ層３および第１窒化物半導体層４を連続して貫通するソースパッド用コンタクトホール４１が形成されている。この実施形態では、ソースパッド用コンタクトホール４１の上端は、第２窒化物半導体層５におけるソース電極６２の直下の低抵抗領域５ａに達している。
ソースパッド用コンタクトホール４１内には、第２窒化物半導体層５におけるソース電極６２の直下の低抵抗領域５ａに上端が接続されたソース・コンタクトプラグ（導電体）４２が埋め込まれている。ソース・コンタクトプラグ４２は、ソースパッド用コンタクトホール４１の側壁および第２窒化物半導体層５のソースパッド用コンタクトホール４１に臨む部分に形成されたバリアメタル膜４３と、バリアメタル膜４３に包囲された状態でソースパッド用コンタクトホール４１に埋め込まれた金属プラグ４４からなる。バリアメタル膜４３は、例えば、ＴｉＮからなる。金属プラグ４４は、例えばＣｕからなる。
ソース電極パッド６５は、基板２の裏面２ｂのほぼ全域に形成されている。ソース電極パッド６５は、ソース・コンタクトプラグ４２の下端に接続されている。したがって、ソース電極パッド６５は、ソース・コンタクトプラグ４２および第２窒化物半導体層５におけるソース電極６２の直下の低抵抗領域５ａからなる導電経路を介してソース電極６２に電気的に接続されている。ソース電極パッド６５は、例えば、Ｎｉ、Ａｇ、Ｔｉ、Ａｕ等からなる。
この窒化物半導体装置１Ｃでは、第１窒化物半導体層４（電子走行層）上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層５（電子供給層）が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層４と第２窒化物半導体層５との界面付近の第１窒化物半導体層４内に二次元電子ガス１７が形成され、この二次元電子ガス１７をチャネルとして利用したＨＥＭＴが形成されている。
ゲート電極５７は、ｐ型ＧａＮ層からなる窒化物半導体ゲート層５６を挟んで第２窒化物半導体層５に対向している。ゲート電極５７の下方においては、ｐ型ＧａＮ層からなる窒化物半導体ゲート層５６に含まれるイオン化アクセプタによって、第１窒化物半導体層４および第２窒化物半導体層５のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層４と第２窒化物半導体層５との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート電極５７（ゲート部７０）の直下では、第１窒化物半導体層４および第２窒化物半導体層５の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１７が形成されない。
よって、ゲート電極５７にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１７によるチャネルはゲート電極５７の直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極５７に適切なオン電圧（たとえば３Ｖ）を印加すると、ゲート電極５７の直下の第１窒化物半導体層４内にチャネルが誘起され、ゲート電極５７の両側の二次元電子ガス１７が接続される。これにより、ソース−ドレイン間が導通する。
使用に際しては、たとえば、ソース電極６２とドレイン電極６３との間に、ドレイン電極６３側が正となる所定の電圧（たとえば２００Ｖ〜３００Ｖ）が印加される。その状態で、ゲート電極５７に対して、ソース電極６２を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（３Ｖ）が印加される。
前述の第４実施形態では、窒化物半導体装置１Ｃの一方の表面側にドレイン電極パッド６６が形成され、窒化物半導体装置１Ｃの他方の表面側にソース電極パッド６５が形成されている。このため、一般的な縦型トランジスタのパッケージを採用することが可能となる。
第４実施形態において、ソースパッド用コンタクトホール４１は、基板２の裏面２ｂとソース電極６２との間に、基板２、バッファ層３、第１窒化物半導体層４および第２窒化物半導体層５を連続して貫通するように形成されてもよい。また、ソースパッド用コンタクトホール４１は、基板２の裏面２ｂと第１窒化物半導体層４との間に、基板２およびバッファ層３を連続して貫通するように形成されてもよい。
以上、この発明の第１〜第４実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の第１〜第４実施形態では、第１窒化物半導体層（電子走行層）４がＧａＮ層からなり、第２窒化物半導体層（電子供給層）５がＡｌＧａＮ層からなる例について説明したが、第１窒化物半導体層４と第２窒化物半導体層５とはバンドギャップ（例えばＡｌ組成）が異なっていればよく、他の組み合わせも可能である。たとえば、第１窒化物半導体層４／第２窒化物半導体層５の組み合わせとしては、ＧａＮ／ＡｌＮ、ＡｌＧａＮ／ＡｌＮなどを例示できる。
また、前述の第１〜第４実施形態では、基板２の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１，１Ａ，１Ｂ，１Ｃ 窒化物半導体装置
２ 基板
３ バッファ層
４ 第１窒化物半導体層
５ 第２窒化物半導体層
５ａ 低抵抗領域
６ ゲート絶縁膜
７ ソース電極用コンタクトホール
８ ドレイン電極用コンタクトホール
９，６２ ソース電極
１０，６３ ドレイン電極
１１，５７ ゲート電極
１２ 第１層間絶縁膜
１３ ソースフィールドプレート
１３ａ 基部
１３ｂ プレート部
１４ 第２層間絶縁膜
１５，５５ ソース電極パッド
１６，５６ ドレイン電極パッド
１７ 二次元電子ガス
１８ フィールドプレート開口
１９，６７ ソースパッド開口
２０，６８ ドレインパッド開口
２０Ａ 第１ドレインパッド開口
２０Ｂ 第２ドレインパッド開口
２１ ドレインパッド用コンタクトホール
２２ ドレイン・コンタクトプラグ
２３ バリアメタル膜
２４ 金属プラグ
３１ 絶縁材料膜
３２ 電極膜
３３ プレート膜
４１ ソースパッド用コンタクトホール
４２ ソース・コンタクトプラグ
４３ バリアメタル膜
４４ 金属プラグ
１０１ パッケージ
１０２ ゲート電極パッド
１１１ ダイパッド
１１１Ａ ダイパッド本体
１１１Ｂ ドレイン用リード
１１２ ソース用リード
１１３ ゲート用リード
１１４ モールド樹脂

Claims (21)

  1. 表面および裏面を有するＳｉ基板と、
    前記Ｓｉ基板の表面に形成されたバッファ層と、
    前記バッファ層上に形成され、電子走行層を構成する第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
    前記第２窒化物半導体層上に配置されたゲート電極と、
    前記第２窒化物半導体層上に、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記第２窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
    前記Ｓｉ基板の裏面に形成された裏面電極パッドと、
    前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層に形成され、前記第１電極および前記第２電極のうちのいずれか一方を前記裏面電極パッドに電気的に接続するための導電経路とを含む、窒化物半導体装置。
  2. 前記第１電極および前記第２電極のうち前記裏面電極パッドに電気的に接続される電極を裏面引出対象電極とすると、
    前記導電経路は、前記Ｓｉ基板の裏面における前記裏面引出対象電極に対向する位置から、当該裏面引出対象電極に向かって延びかつ前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層のうち少なくとも前記Ｓｉ基板および前記バッファ層を連続して貫通するコンタクトホールと、当該コンタクトホール内に埋め込まれた導電材とを含む、請求項１に記載の窒化物半導体装置。
  3. 前記コンタクトホールは、前記Ｓｉ基板、前記バッファ層および前記第１窒化物半導体を連続して貫通しているが、前記第２窒化物半導体層には形成されていない、請求項２に記載の窒化物半導体装置。
  4. 前記コンタクトホールが、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層を連続して貫通している、請求項２に記載の窒化物半導体装置。
  5. 前記第２窒化物半導体層における前記裏面引出対象電極の直下に低抵抗領域が形成されている、請求項１〜４のいずれか一項に記載の窒化物半導体装置。
  6. 表面および裏面を有するＳｉ基板と、
    前記Ｓｉ基板の表面に形成されたバッファ層と、
    前記バッファ層上に形成され、電子走行層を構成する第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
    前記第２窒化物半導体層上に配置されたゲート電極と、
    前記第２窒化物半導体層上に、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記第２窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
    前記Ｓｉ基板の裏面に形成されたドレイン電極パッドと、
    前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層に形成され、前記ドレイン電極を前記ドレイン電極パッドに電気的に接続するための導電経路とを含む、窒化物半導体装置。
  7. 前記導電経路は、前記Ｓｉ基板の裏面における前記ドレイン電極に対向する位置から、前記ドレイン電極に向かって延びかつ前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層のうち少なくとも前記Ｓｉ基板および前記バッファ層を連続して貫通するコンタクトホールと、当該コンタクトホール内に埋め込まれた導電材とを含む、請求項６に記載の窒化物半導体装置。
  8. 前記コンタクトホールは、前記Ｓｉ基板、前記バッファ層および前記第１窒化物半導体を連続して貫通しているが、前記第２窒化物半導体層には形成されていない、請求項７に記載の窒化物半導体装置。
  9. 前記コンタクトホールが、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層を連続して貫通している、請求項７に記載の窒化物半導体装置。
  10. 前記第２窒化物半導体層における前記ドレイン電極の直下に低抵抗領域が形成されている、請求項６〜９のいずれか一項に記載の窒化物半導体装置。
  11. 表面および裏面を有するＳｉ基板と、
    前記Ｓｉ基板の表面に形成されたバッファ層と、
    前記バッファ層上に形成され、電子走行層を構成する第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
    前記第２窒化物半導体層上に配置されたゲート電極と、
    前記第２窒化物半導体層上に、前記ゲート電極を挟むように前記ゲート電極から離れて配置され、前記第２窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
    前記Ｓｉ基板の裏面に形成されたソース電極パッドと、
    前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層に形成され、前記ソース電極を前記ソース電極パッドに電気的に接続するための導電経路とを含む、窒化物半導体装置。
  12. 前記導電経路は、前記Ｓｉ基板の裏面における前記ソース電極に対向する位置から、前記ソース電極に向かって延びかつ前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層のうち少なくとも前記Ｓｉ基板および前記バッファ層を連続して貫通するコンタクトホールと、当該コンタクトホール内に埋め込まれた導電材とを含む、請求項１１に記載の窒化物半導体装置。
  13. 前記コンタクトホールは、前記Ｓｉ基板、前記バッファ層および前記第１窒化物半導体を連続して貫通しているが、前記第２窒化物半導体層には形成されていない、請求項１２に記載の窒化物半導体装置。
  14. 前記コンタクトホールが、前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層を連続して貫通している、請求項１２に記載の窒化物半導体装置。
  15. 前記第２窒化物半導体層における前記ソース電極の直下に低抵抗領域が形成されている、請求項１１〜１４のいずれか一項に記載の窒化物半導体装置。
  16. 前記ゲート電極と前記ドレイン電極との間に配置され、前記ソース電極に電気的に接続されたソースフィールドプレートを含む、請求項１〜１５のいずれか一項に記載の窒化物半導体装置。
  17. 前記第１窒化物半導体層はＧａＮ層からなり、前記第２窒化物半導体層はＡｌＧａＮ層からなる、請求項１〜１６のいずれか一項に記載の窒化物半導体装置。
  18. 前記バッファ層が、前記Ｓｉ基板の表面に形成されたＡｌＮ層と前記ＡｌＮ層上に積層されＡｌＧａＮ層との積層膜からなる、請求項１７に記載の窒化物半導体装置。
  19. 前記バッファ層が、ＡｌＮ層またはＡｌＧａＮ層からなる、請求項１７に記載の窒化物半導体装置。
  20. 表面および裏面を有するＳｉ基板と、
    前記Ｓｉ基板の表面に形成されたバッファ層と、
    前記バッファ層上に形成され、電子走行層を構成する第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
    前記第２窒化物半導体層上に配置されたゲート部と、
    前記第２窒化物半導体層上に、前記ゲート部を挟むように前記ゲート部から離れて配置され、前記第２窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
    前記Ｓｉ基板の裏面に形成されたドレイン電極パッドと、
    前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層に形成され、前記ドレイン電極を前記ドレイン電極パッドに電気的に接続するための導電経路とを含み、
    前記ゲート部は、前記第２窒化物半導体層上に配置されかつアクセプタ型不純物を含む窒化物半導体ゲート層と、前記窒化物半導体ゲート層上に配置されたゲート電極とを含む、窒化物半導体装置。
  21. 表面および裏面を有するＳｉ基板と、
    前記Ｓｉ基板の表面に形成されたバッファ層と、
    前記バッファ層上に形成され、電子走行層を構成する第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
    前記第２窒化物半導体層上に配置されたゲート部と、
    前記第２窒化物半導体層上に、前記ゲート部を挟むように前記ゲート部から離れて配置され、前記第２窒化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
    前記Ｓｉ基板の裏面に形成されたソース電極パッドと、
    前記Ｓｉ基板、前記バッファ層、前記第１窒化物半導体層および前記第２窒化物半導体層に形成され、前記ソース電極を前記ソース電極パッドに電気的に接続するための導電経路とを含み、
    前記ゲート部は、前記第２窒化物半導体層上に配置されかつアクセプタ型不純物を含む窒化物半導体ゲート層と、前記窒化物半導体ゲート層上に配置されたゲート電極とを含む、窒化物半導体装置。
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