JP2019200826A - 半導体記憶装置 - Google Patents

Abstract

【課題】 書き込み性能を向上する。【解決手段】 実施形態の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイ２０と、複数のメモリセルにそれぞれ接続された複数のビット線と、複数のメモリセルに共通接続されたワード線と、ワード線にプログラム電圧を印加して、複数のメモリセルにデータをプログラムする制御回路２４とを含む。制御回路２４は、ワード線にプログラム電圧を印加している第１期間内に、複数のビット線に含まれる第１ビット線に印加する電圧を変化させる。【選択図】 図１０

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１４−２２５３１０号公報

実施形態は、書き込み性能を向上することが可能な半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルにそれぞれ接続された複数のビット線と、前記複数のメモリセルに共通接続されたワード線と、前記ワード線にプログラム電圧を印加して、前記複数のメモリセルにデータをプログラムする制御回路とを具備する。前記制御回路は、前記ワード線に前記プログラム電圧を印加している第１期間内に、前記複数のビット線に含まれる第１ビット線に印加する電圧を変化させる。

第１実施形態に係るメモリシステムのブロック図。 図１に示したＮＡＮＤ型フラッシュメモリのブロック図。 １つのブロックＢＬＫの回路図。 ブロックＢＬＫの一部領域の断面図。 メモリセルトランジスタの閾値分布の一例を示す模式図。 図２に示したセンスアンプユニット、及びデータレジスタのブロック図。 １つのセンスアンプユニットＳＡＵの回路図。 プログラムシーケンスを説明する模式図。 ＱＰＷ方式を説明する模式図。 第１実施形態に係るプログラム動作を説明するタイミング図。 プログラムループにおけるデータラッチ回路の演算処理を説明する図。 プログラムループにおけるデータラッチ回路の演算処理を説明する図。 プログラムループにおけるデータラッチ回路の演算処理を説明する図。 プログラムループにおけるデータラッチ回路の演算処理を説明する図。 プログラムループにおけるデータラッチ回路の演算処理を説明する図。 プログラムループにおけるデータラッチ回路の演算処理を説明する図。 選択ゲート線ＳＧＤの電圧ＶＳＧＤとフェイルビットカウントとの関係を説明する図。 第２実施形態に係るプログラム動作を説明するタイミング図。 センスアンプＳＡの周辺回路の回路図。 第３実施形態に係るプログラムシーケンスを説明するフローチャート。 第３実施形態に係るプログラム動作を説明するタイミング図。 第４実施形態に係るプログラム動作を説明するタイミング図。 第５実施形態に係るプログラム動作を説明するタイミング図。 第６実施形態に係るプログラム動作を説明するタイミング図。

以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア及びソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。

［１］ 第１実施形態
［１−１］ メモリシステム１の構成
図１は、第１実施形態に係るメモリシステム１のブロック図である。メモリシステム１は、ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）２、及びメモリコントローラ３を備える。

メモリシステム１は、ホスト装置が搭載されたマザーボード上にメモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（large-scale integrated circuit）、又はＳｏＣ（system on chip）として構成してもよい。メモリシステム１の例としては、ＳＤ^ＴＭカードのようなメモリカード、ＳＳＤ（solid state drive）、及びｅＭＭＣ（embedded multimedia card）などが挙げられる。

ＮＡＮＤ型フラッシュメモリ２は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ２の具体的な構成については後述する。

メモリコントローラ３は、ホスト装置４からの命令に応答して、ＮＡＮＤ型フラッシュメモリ２に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース回路（ホストＩ／Ｆ）１０、プロセッサ１１、ＲＡＭ（Random Access Memory）１２、バッファメモリ１３、ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）１４、及びＥＣＣ（Error Checking and Correcting）回路１５などを備える。これらのモジュールは、バス１６を介して互いに接続される。

ホストインターフェース回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストインターフェース回路１０は、ホスト装置４との間で、命令、アドレス、及びデータの送受信を行う。

プロセッサ１１は、例えばＣＰＵ（Central Processing unit)から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、これに応答して、ＮＡＮＤインターフェースに基づく書き込み命令をＮＡＮＤ型フラッシュメモリ２に発行する。読み出し及び消去の場合も同様である。また、プロセッサ１１は、ウェアレベリング、及びガベージコレクションなど、ＮＡＮＤ型フラッシュメモリ２を管理するための様々な処理を実行する。

ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、ＮＡＮＤ型フラッシュメモリ２からロードされたファームウェア、及びプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、ＤＲＡＭ及び／又はＳＲＡＭから構成される。バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、ＮＡＮＤ型フラッシュメモリ２から送信されたデータを一時的に保持する。バッファメモリ１３は、ＲＡＭ１２に含まれていてもよい。

ＥＣＣ回路１５は、書き込み動作時には、書き込みデータに対して誤り訂正符号を生成し、この誤り訂正符号を書き込みデータに付加してＮＡＮＤインターフェース回路１４に送る。また、ＥＣＣ回路１５は、読み出し動作時には、読み出しデータに対して、読み出しデータに含まれる誤り訂正符号を用いてエラー検出及び／又はエラー訂正を行う。なお、ＥＣＣ回路１５は、ＮＡＮＤインターフェース回路１４内に設けるようにしてもよい。

ＮＡＮＤインターフェース回路１４は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ２に接続され、ＮＡＮＤ型フラッシュメモリ２との間でインターフェース処理を行う。また、ＮＡＮＤインターフェース回路１４は、ＮＡＮＤ型フラッシュメモリ２との間で命令、アドレス、及びデータの送受信を行う。

［１−１−１］ ＮＡＮＤ型フラッシュメモリ２の構成
図２は、図１に示したＮＡＮＤ型フラッシュメモリ２のブロック図である。

ＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ群（ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、及びコマンドレジスタ２３Ｃを含む）、シーケンサ（制御回路）２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット２８、及びデータレジスタ（データキャッシュ）２９を備える。

メモリセルアレイ２０は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。メモリセルアレイ２０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。

入出力回路２１及びロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３に接続される。入出力回路２１は、メモリコントローラ３との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。

ロジック制御回路２２は、メモリコントローラ３からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを受信する。信号名に付記された“ｎ”は、アクティブ・ローを示す。また、ロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３にレディー／ビジー信号ＲＢｎを送信する。

信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ２の選択を可能にし、当該ＮＡＮＤ型フラッシュメモリ２を選択する際にアサートされる。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥｎは、ＤＱ線を介してＮＡＮＤ型フラッシュメモリ２にデータを入力することを可能にする。信号ＲＥｎは、ＤＱ線を介してＮＡＮＤ型フラッシュメモリ２からデータを出力することを可能にする。信号ＷＰｎは、書き込み及び消去を禁止する際にアサートされる。信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２から信号ＲＢｎを受けることで、ＮＡＮＤ型フラッシュメモリ２の状態を知ることができる。

ステータスレジスタ２３Ａは、ＮＡＮＤ型フラッシュメモリ２の動作に必要なデータを一時的に保持する。アドレスレジスタ２３Ｂは、アドレスを一時的に保持する。コマンドレジスタ２３Ｃは、コマンドを一時的に保持する。ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、及びコマンドレジスタ２３Ｃは、例えばＳＲＡＭから構成される。

制御回路２４は、コマンドレジスタ２３Ｃからコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤ型フラッシュメモリ２を統括的に制御する。制御回路２４は、時刻又はクロックをカウントするタイマー２４Ａを備える。制御回路２４は、タイマー２４Ａのカウント値を用いて、タイミング制御を行うことが可能である。

電圧生成回路２５は、ＮＡＮＤ型フラッシュメモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した電圧を、メモリセルアレイ２０、ロウデコーダ２６、及びセンスアンプユニット２８などに供給する。

ロウデコーダ２６は、アドレスレジスタ２３Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２６は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ２６は、メモリセルアレイ２０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。

カラムデコーダ２７は、アドレスレジスタ２３Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。

センスアンプユニット２８は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット２８は、書き込み動作時には、書き込みデータをビット線に転送する。

データレジスタ２９は、読み出し動作時には、センスアンプユニット２８から転送されたデータを一時的に保持し、これをシリアル（例えば８ビットずつ）に入出力回路２１へ転送する。また、データレジスタ２９は、書き込み動作時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット２８へパラレルに転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。

［１−１−２］ ブロックＢＬＫの構成
図３は、１つのブロックＢＬＫの回路図である。複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図３には、４個のストリングユニットＳＵ０〜ＳＵ３を例示している。１個のブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。

複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。

複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタを、メモリセル又はセルと呼ぶ場合もある。図３は、簡略化のために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、実際にはこれよりも多く、また、任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットのデータ、又は２ビット以上のデータを記憶することが可能である。

ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳ１〜ＳＧＳ３が接続される。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３には、共通の選択ゲート線ＳＧＳが接続されていてもよい。各ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。

各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫに共通接続され、複数のブロックＢＬＫの各々に含まれる各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫに共通接続される。

各ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。

なお、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。複数のダミーセルトランジスタのゲートにはそれぞれ、複数のダミーワード線が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。

［１−１−３］ ブロックＢＬＫの積層構造
図４は、ブロックＢＬＫの一部領域の断面図である。図４において、Ｘ方向は、選択ゲート線が延びる方向であり、Ｘ方向と水平面内で直交するＹ方向は、ビット線が延びる方向であり、Ｚ方向は、積層方向である。

半導体層内には、ｐ型ウェル領域（ｐ−ｗｅｌｌ）３０が設けられる。ｐ型ウェル領域３０上には、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及び選択ゲート線ＳＧＤとして機能する配線層３３がそれぞれ、この順に複数の絶縁層を介して積層される。図面が煩雑になるのを避けるために、積層された複数の配線層の間に設けられた複数の絶縁層のハッチングを省略している。

メモリホール３４は、配線層３１、３２、３３を貫通してウェル領域３０に達する。メモリホール３４内には、ピラー状の半導体層（半導体ピラー）３５が設けられる。半導体ピラー３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８が順に設けられる。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２が構成される。半導体ピラー３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域である。半導体ピラー３５の上端は、コンタクトプラグ３９を介して、ビット線ＢＬとして機能する金属配線層４０に接続される。

ウェル領域３０の表面領域には、高濃度のｎ型不純物が導入されたｎ^＋型拡散領域４１が設けられる。拡散領域４１上にはコンタクトプラグ４２が設けられ、コンタクトプラグ４２は、ソース線ＳＬとして機能する金属配線層４３に接続される。さらに、ウェル領域３０の表面領域には、高濃度のｐ型不純物が導入されたｐ^＋型拡散領域４４が設けられる。拡散領域４４上にはコンタクトプラグ４５が設けられ、コンタクトプラグ４５は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４６に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して半導体ピラー３５に電圧を印加するための配線である。

以上の構成が、図４の紙面の奥行き方向（Ｘ方向）に複数配列されており、Ｘ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。

［１−１−４］ メモリセルトランジスタの閾値分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧Ｖｔｈの分布について説明する。図５は、メモリセルトランジスタＭＴの閾値分布の一例を示す模式図である。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することが可能である。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、いわゆるＴＬＣ（triple level cell）方式を例に説明する。

３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、閾値電圧に応じた８つの状態（ステート）のうちのいずれかを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、分布を形成する。

ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”にはそれぞれ、例えば、データ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、及び“１０１”が割り当てられる。ビットの並びは、上位ビット“Ｘ”、中位ビット“Ｙ”、及び下位ビット“Ｚ”とすると、“Ｘ、Ｙ、Ｚ”である。閾値分布とデータとの割り当ては、任意に設定可能である。

読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、当該メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧが用いられる。

ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡより低く、例えば負の値を有する。

ステート“Ａ”〜“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”〜“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＡより高く、かつ読み出し電圧ＶＢ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＢより高く、かつ読み出し電圧ＶＣ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＣより高く、かつ読み出し電圧ＶＤ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＤより高く、かつ読み出し電圧ＶＥ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＥより高く、かつ読み出し電圧ＶＦ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＦより高く、かつ読み出し電圧ＶＧ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＶＧより高く、電圧ＶＲＥＡＤより低い。

電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、制御ゲート電極に電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。

以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一括して書き込み又は読み出されるページはそれぞれ、下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。

［１−１−５］ センスアンプユニット２８及びデータレジスタ２９の構成
図６は、図２に示したセンスアンプユニット２８、及びデータレジスタ２９のブロック図である。

センスアンプユニット２８は、ビット線ＢＬ０〜ＢＬ（ｍ−１）に対応したセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）を備える。各センスアンプユニットＳＡＵは、センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬ、ＴＤＬを備える。センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬ、ＴＤＬは、互いにデータが転送可能なように接続される。

データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬ、ＴＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＴＤＬは、センスアンプユニット２８内のデータ演算用に使用される。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に変更可能である。

センスアンプＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データ“０”及びデータ“１”のいずれであるかを判定する。また、センスアンプＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。

データレジスタ２９は、センスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）に対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２１に接続される。データラッチ回路ＸＤＬは、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２１とセンスアンプユニット２８との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路２１が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２１に転送される。

（センスアンプユニットＳＡＵの具体的な構成例）
次に、センスアンプユニットＳＡＵの具体的な構成例について説明する。図７は、１つのセンスアンプユニットＳＡＵの回路図である。センスアンプユニットＳＡＵに供給される複数の信号は、シーケンサ２４によって生成される。

センスアンプＳＡは、例えばｐチャネルＭＯＳトランジスタ５０、ｎチャネルＭＯＳトランジスタ５１〜５７、及びキャパシタ５８を備える。

トランジスタ５０のソースは、センスアンプ用の電源電圧ＶＤＤＳＡが供給される電源端子に接続され、そのドレインは、ノードＳＥＮに接続され、そのゲートは、データラッチ回路ＳＤＬ内のノードＬＡＴ_Ｓに接続される。トランジスタ５１のドレインは、ノードＳＥＮに接続され、そのソースは、ノードＣＯＭに接続され、そのゲートには、信号ＢＬＸが入力される。

トランジスタ５２のドレインは、ノードＣＯＭに接続され、そのゲートには、信号ＢＬＣが入力される。トランジスタ５３のドレインは、トランジスタ５２のソースに接続され、そのソースは、対応するビット線ＢＬに接続され、そのゲートには、信号ＢＬＳが入力される。トランジスタ５３は、高耐圧のＭＯＳトランジスタである。

トランジスタ５４のドレインは、ノードＣＯＭに接続され、そのソースは、ノードＳＲＣに接続され、そのゲートは、ノードＬＡＴ_Ｓに接続される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。トランジスタ５５のドレインは、ノードＳＥＮに接続され、そのソースは、ノードＣＯＭに接続され、そのゲートには、信号ＸＸＬが入力される。

トランジスタ５６のソースは、接地電圧ＶＳＳが供給される接地端子に接続され、そのゲートは、ノードＳＥＮに接続される。トランジスタ５７のソースは、トランジスタ５６のドレインに接続され、そのドレインは、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＢが入力される。信号ＳＴＢは、ビット線ＢＬに読み出されたデータを判定するタイミングを制御する。

キャパシタ５８の一方の電極は、ノードＳＥＮに接続され、キャパシタ５８の他方の電極には、クロック信号ＣＬＫが入力される。

データラッチ回路ＳＤＬは、インバータ６０、６１、及びｎチャネルＭＯＳトランジスタ６２、６３を備える。インバータ６０の入力端子は、ノードＬＡＴ_Ｓに接続され、その出力端子は、ノードＩＮＶ_Ｓに接続される。インバータ６１の入力端子は、ノードＩＮＶ_Ｓに接続され、その出力端子は、ノードＬＡＴ_Ｓに接続される。トランジスタ６２の一端は、ノードＩＮＶ_Ｓに接続され、その他端は、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＩが入力される。トランジスタ６３の一端は、ノードＬＡＴ_Ｓに接続され、その他端は、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＬが入力される。例えば、ノードＬＡＴ_Ｓにおいて保持されるデータは、データラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶ_Ｓにおいて保持されるデータは、ノードＬＡＴ_Ｓに保持されるデータの反転データに相当する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＴＤＬの回路構成は、データラッチ回路ＳＤＬの回路構成と同様であるため、説明を省略する。

センスアンプユニットＳＡＵは、プリチャージ回路６４、及びバススイッチ６６をさらに備える。

プリチャージ回路６４は、バスＬＢＵＳをプリチャージする。プリチャージ回路６４は、例えばｎチャネルＭＯＳトランジスタ６５を含む。トランジスタ６５のドレインは、バスＬＢＵＳに接続され、そのソースには、プリチャージ用の電圧ＶＨＬＢが印加され、そのゲートには、信号ＬＰＣが入力される。プリチャージ回路６４は、バスＬＢＵＳに電圧ＶＨＬＢを転送することで、バスＬＢＵＳをプリチャージする。

バススイッチ６６は、バスＬＢＵＳとバスＤＢＵＳとを接続する。バスＬＢＵＳは、データレジスタ２９に含まれるデータラッチ回路ＸＤＬに接続される。バススイッチ６６は、例えばｎチャネルＭＯＳトランジスタ６７を含む。トランジスタ６７の一端は、バスＬＢＵＳに接続され、その他端は、バスＤＢＵＳに接続され、そのゲートには、信号ＤＳＷが入力される。

［１−２］ 動作
上記のように構成されたメモリシステム１の動作について説明する。

［１−２−１］ プログラムシーケンスの概要
ＮＡＮＤ型フラッシュメモリ２は、プログラムコマンド、アドレス、及び書き込みデータをメモリコントローラ３から受信すると、プログラムシーケンスを実行する。

図８は、プログラムシーケンスを説明する模式図である。図８は、選択ワード線（ＷＬ_ｓｅｌ）に印加される電圧を抽出して示している。

プログラムシーケンスは、順に繰り返される複数のプログラムループからなる。複数のプログラムループの各々は、プログラム動作と、ベリファイ動作とからなる。

プログラム動作は、メモリセルトランジスタＭＴの電荷蓄積層に電荷（電子）を注入することで、メモリセルトランジスタＭＴの閾値電圧を上昇させる、又は、電荷蓄積層への電子の注入を禁止することで、メモリセルトランジスタＭＴの閾値電圧を維持させる動作である。選択ワード線には、プログラム電圧ＶＰＧＭが印加される。閾値電圧を上昇させる動作を「“０”書き込み」と呼び、閾値電圧を維持させる動作を「“１”書き込み」又は「書き込み禁止」と呼ぶ。より具体的には、“０”書き込みと“１”書き込みとは、ビット線ＢＬに印加される電圧が異なる。“０”書き込みに対応するビット線ＢＬには、例えば接地電圧ＶＳＳが印加される。“１”書き込みに対応するビット線ＢＬには、例えば電源電圧ＶＤＤ（＞ＶＳＳ）が印加される。

ベリファイ動作は、プログラム動作の後、メモリセルトランジスタＭＴのデータを読み出し、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達したか否かを判定する動作である。選択ワード線には、所望のベリファイ電圧（図８のＶＦＹ）が印加される。メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルに達していない場合を、「ベリファイをフェイルした」と呼ぶ。ベリファイ動作の詳細は、読み出し動作と同じである。

また、図８に示すように、プログラムループが増えるごとに、プログラム電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけ高く設定される。これにより、メモリセルトランジスタＭＴの閾値電圧を順次シフトさせることができる。

次に、ＱＰＷ（quick pass write）方式について説明する。図９は、ＱＰＷ方式を説明する模式図である。

ＱＰＷ方式では、ベリファイ動作において２種類のベリファイ電圧ＶＨ、ＶＬが用いられる。ベリファイ電圧ＶＨ、ＶＬは、メモリセルトランジスタＭＴのステートごとに設けられる。ベリファイ電圧ＶＬは、ベリファイ電圧ＶＨより所定の電圧ΔＶＲだけ低く設定される。ベリファイ電圧ＶＨは、メモリセルトランジスタＭＴの最終的な目標の閾値電圧に対応する。ベリファイ電圧ＶＨによるベリファイにパスしたメモリセルトランジスタＭＴは、以降のプログラム動作で書き込み禁止に設定される。

比較例のＱＰＷ方式によるプログラム動作では、ベリファイ電圧ＶＨ、ＶＬによるベリファイ結果に基づいて、プログラム対象のビット線ＢＬに所定の電圧を印加する。具体的には、センスアンプユニット２８は、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＶＬ未満の場合、対応するビット線ＢＬに例えば接地電圧ＶＳＳを印加し、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＶＬ以上かつベリファイ電圧ＶＨ未満である場合、対応するビット線ＢＬにＱＰＷ用の電圧ＶＱＰＷを印加する。

この状態で、選択ワード線にプログラム電圧ＶＰＧＭが印加されると、図９に示すように、閾値電圧がベリファイ電圧ＶＬ以上かつベリファイ電圧ＶＨ未満のメモリセルトランジスタＭＴにおける閾値電圧の上昇量が、閾値電圧が電圧ＶＬ未満のメモリセルトランジスタＭＴにおける閾値電圧の上昇量よりも小さくなる。

このため、ＱＰＷ方式が適用されたプログラム動作では、メモリセルトランジスタＭＴの最終的な目標の閾値電圧ＶＨを大きく超えることが抑制されるため、プログラムが終了したステートの閾値分布を狭くすることができる。

上記のように、比較例のＱＰＷ方式では、ビット線ＢＬに印加する電圧として、電源電圧ＶＤＤ（ＶＤＤＳＡ）と接地電圧ＶＳＳに加えて、その中間の電圧を用いることで、図９のような動作を実現する。

一方で、本実施形態のＱＰＷ方式では、プログラム動作においてビット線ＢＬに印加される電圧として、ＱＰＷ用のビット線電圧を使用せず、電源電圧ＶＤＤと接地電圧ＶＳＳとの２種類の電圧を用い、電源電圧ＶＤＤと接地電圧ＶＳＳとをビット線に印加するタイミングを制御することで、図９のような動作を実現する。

［１−２−２］ プログラム動作の詳細
次に、プログラム動作の詳細について説明する。図１０は、第１実施形態に係るプログラム動作を説明するタイミング図である。

ＮＡＮＤ型フラッシュメモリ２は、メモリコントローラ３から書き込み命令（プログラムコマンド、アドレス、及びプログラムデータを含む）を受ける。その後、シーケンサ２４は、プログラム動作を実行する。

まず、ビット線の充電動作が行われる。時刻ｔ０において、センスアンプユニット２８は、プログラム対象のビット線（ＢＬ（Program））に接地電圧ＶＳＳ（＝０Ｖ）を印加し、ＱＰＷ対象のビット線（ＢＬ（ＱＰＷ））にセンスアンプ用の電源電圧ＶＤＤＳＡを印加し、書き込み禁止のビット線（ＢＬ（Inhibit））に電源電圧ＶＤＤＳＡを印加する。センスアンプ用の電源電圧ＶＤＤＳＡは、ＮＡＮＤ型フラッシュメモリ２の電源電圧ＶＤＤに対応する。プログラム対象のビット線（ＢＬ（Program））とは、図９のベリファイ電圧ＶＬ未満のセルに接続されたビット線である。ＱＰＷ対象のビット線（ＢＬ（ＱＰＷ））とは、ベリファイ電圧ＶＬ以上ベリファイ電圧ＶＨ未満のセルに接続されたビット線である。書き込み禁止のビット線（ＢＬ（Inhibit））とは、ベリファイ電圧ＶＨ以上のセルに接続されたビット線である。

シーケンサ２４は、トランジスタ５２のゲートに、信号ＢＬＣとして電圧ＶＴＨを印加する。電圧ＶＴＨは、“ＶＤＤＳＡ＋Ｖｔｈ（トランジスタ５２の閾値電圧）”程度に設定される。ロウデコーダ２６は、選択ゲート線ＳＧＤに電圧ＶＳＧを印加し、選択ゲート線ＳＧＳに接地電圧ＶＳＳを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１をオン状態にする電圧である。ソース線ＳＬには、ＶＳＲＣが印加される。電圧ＶＳＲＣは、“ＶＳＳ≦Ｖｓｒｃ＜ＶＤＤＳＡ”である。これにより、選択トランジスタＳＴ１がオンし、選択トランジスタＳＴ２がオフする。

この結果、プログラム対象のビット線ＢＬに接続されたＮＡＮＤストリングでは、チャネルに接地電圧ＶＳＳが転送される。ＱＰＷ対象のビット線ＢＬに接続されたＮＡＮＤストリングでは、チャネルに電源電圧ＶＤＤＳＡが転送される。書き込み禁止のビット線ＢＬに接続されたＮＡＮＤストリングでは、チャネルに電源電圧ＶＤＤＳＡが転送される。

時刻ｔ１において、シーケンサ２４は、信号ＢＬＣを接地電圧ＶＳＳにする。これにより、トランジスタ５２がオフする。この時、選択ゲート線ＳＧＤは電圧ＶＳＧのままであり、選択トランジスタＳＴ１は、オンしたままである。

時刻ｔ２において、ロウデコーダ２６は、全ワード線ＷＬ（選択ワード線ＷＬ（図１０のＷＬ_ｓｅｌ）、及び非選択ワード線ＷＬ（図１０のＷＬ_ｕｓｅｌ））に、電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧である。

時刻ｔ３において、ロウデコーダ２６は、選択ワード線ＷＬ（図１０のＷＬ_ｓｅｌ）に、プログラム電圧ＶＰＧＭを印加する。プログラム電圧ＶＰＧＭは、電圧ＶＰＡＳＳより高い電圧である。これにより、プログラム対象のＮＡＮＤストリングでは、選択ワード線ＷＬとチャネルとの電位差が大きくなり、メモリセルトランジスタＭＴの電荷蓄積層に電子が注入される。一方、ＱＰＷ対象及び書き込み禁止のＮＡＮＤストリングでは、選択ワード線ＷＬとチャネルとの電位差が大きくならず、メモリセルトランジスタＭＴの閾値電圧が維持される。

時刻ｔ４において、シーケンサ２４は、信号ＢＬＣを電圧ＶＱＰＷにする。電圧ＶＱＰＷは、“ＶＳＳ＋Ｖｔｎ＜ＶＱＰＷ＜ＶＤＤＳＡ＋Ｖｔｎ”の関係を有する。電圧Ｖｔｎは、ｎチャネルＭＯＳトランジスタ５２の閾値電圧である。これにより、トランジスタ５２がオンする。センスアンプユニット２８は、ＱＰＷ対象のビット線ＢＬに、接地電圧ＶＳＳを印加する。この時点で、ＱＰＷ対象のＮＡＮＤストリングでは、選択ワード線ＷＬとチャネルとの電位差が大きくなり、メモリセルトランジスタＭＴの電荷蓄積層に電子が注入される。

時刻ｔ５において、ロウデコーダ２６は、全ワード線ＷＬに接地電圧ＶＳＳを印加する。期間ｔ３〜ｔ５がプログラム電圧ＶＰＧＭの印加期間（ＶＰＧＭ印加期間）である。時刻ｔ６において、ロウデコーダ２６は、選択ゲート線ＳＧＤに接地電圧ＶＳＳを印加する。その後、ビット線ＢＬ及びソース線ＳＬがリセットされ、続いて信号ＢＬＣがリセットされる。

図１０に示すように、プログラム対象のセルと、ＱＰＷ対象のセルとでは、選択ワード線ＷＬとチャネルとの電位差が大きい時間が異なっている。具体的には、プログラム対象のセルでは、期間ｔ３〜ｔ５で、電位差が大きく、ＱＰＷ対象のセルとでは、期間ｔ４〜ｔ５で、電位差が大きい。これにより、プログラム対象のセルでは、電荷蓄積層に多くの電子が注入され、ＱＰＷ対象のセルでは、プログラム対象のセルに比べて、電荷蓄積層に注入される電子の数が少なくなる。結果として、ＱＰＷ対象のセルでは、閾値電圧のシフト量を小さくできる。

なお、時刻ｔ４のタイミングは、タイマー２４Ａを用いて制御可能である。また、時刻ｔ４のタイミングは、メモリセルトランジスタの特性に応じて、適宜設定可能である。

［１−２−３］ データラッチ回路の演算処理
次に、プログラムループにおけるデータラッチ回路の演算処理の一例について説明する。図１１〜図１６は、プログラムループにおけるデータラッチ回路の演算処理を説明する図である。

シーケンサ２４は、メモリコントローラ３から受信したプログラムデータをラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬに転送する（データイン）。図１１に示すように、上位ページ、中位ページ、及び下位ページがそれぞれ、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬに保持される。図１１の“ｘ”は、不定を意味する。

続いて、シーケンサ２４は、例えば演算“ＴＤＬ＝ＡＤＬ＆ＢＤＬ＆ＣＤＬ”を行い、ステート“Ｅｒ”以外のラッチ回路ＴＤＬをデータ“０”に初期化する（図１２）。演算式の“＆”は、論理積を意味する。なお、ステート“Ｅｒ”は、常時、書き込み禁止であるため、ラッチ回路ＴＤＬは、データ“１”に設定される。

以下では、ステート“Ａ”のプログラム動作を一例として説明する。図１３〜図１６は、ステート“Ｅｒ”、“Ａ”、“Ｂ”のデータを抽出して示している。

図１３は、プログラム時のデータラッチ回路のデータを示している。図１３には、ステート“Ａ”の３つのケース（ａ）、（ｂ）、（ｃ）を示している。シーケンサ２４は、演算“ＳＤＬ＝〜（ＡＤＬ＆ＢＤＬ＆ＣＤＬ）”を行い、ラッチ回路ＳＤＬのデータを更新する。演算式の“〜”は、否定を意味する。図１３の“１／０”は、“Don’t care”を意味する。図１３の“０／１”は、データ判定結果に応じて、データ“０”、又はデータ“１”が保持されることを意味する。ラッチ回路ＳＤＬがデータ“１”を保持している場合、ビット線ＢＬに接地電圧ＶＳＳが印加される。ラッチ回路ＳＤＬがデータ“０”を保持している場合、ビット線ＢＬに電源電圧ＶＤＤＳＡが印加される。

図１４は、ベリファイ電圧ＶＬを用いたベリファイ（ＶＬベリファイ）の結果をデータト線ＢＬの電位が転送される。シーケンサ２４は、演算“ＴＤＬ＝ＳＥＮ＆ＢＤＬ＆ＣＤＬ｜ＴＤＬ” ラッチ回路に保持する処理を示している。ＶＬベリファイにより、ノードＳＥＮに、ビッを行い、ラッチ回路ＴＤＬのデータを更新する。演算式の“｜”は、論理和を意味する。ＶＬベリファイの結果は、ラッチ回路ＴＤＬに保持される。図１４のケース（ａ）は、ＶＬベリファイがフェイル、ケース（ｂ）、（ｃ）は、ＶＬベリファイがパスの例である。ベリファイがフェイルの場合、ノードＳＥＮにデータ“０”が保持され、ベリファイがパスの場合、ノードＳＥＮにデータ“１”が保持される。

図１５は、ベリファイ電圧ＶＨを用いたベリファイ（ＶＨベリファイ）の結果をデータラッチ回路に保持する処理を示している。ＶＨベリファイにより、ノードＳＥＮに、ビット線ＢＬの電位が転送される。シーケンサ２４は、ノードＳＥＮに保持されたデータをラッチ回路ＳＤＬに転送し（ＳＤＬ＝ＳＥＮ）、ラッチ回路ＳＤＬのデータを更新する。ＶＨベリファイの結果は、ラッチ回路ＳＤＬに保持される。図１５のケース（ａ）、（ｂ）は、ＶＨベリファイがフェイルの例である。

図１６は、ＶＨベリファイの結果をラッチ回路ＡＤＬに転送する処理を示している。シーケンサ２４は、演算“ＡＤＬ＝ＳＤＬ＆ＢＤＬ＆ＣＤＬ｜ＡＤＬ”を行い、ラッチ回路ＡＤＬのデータを更新する。図１６のケース（ａ）がプログラム対象のビット線であり、図１６のケース（ｂ）がＱＰＷ対象のビット線であり、図１６のケース（ｃ）が書き込み禁止のビット線である。

具体的には、図１６のケース（ｃ）において、ＶＨベリファイがパス（すなわち、ステート“Ａ”のベリファイがパス）である場合、ラッチ回路ＳＤＬがデータ“１”となり、さらにラッチ回路ＡＤＬがデータ“１”に更新される。これにより、図１６のケース（ｃ）では、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのデータがステートＥｒ”と同じになる。よって、これ以降のプログラムループにおいて、図１６のケース（ｃ）に対応するビット線は、書き込み禁止になる。

図１６のケース（ｂ）では、ラッチ回路ＴＤＬがデータ“１”、ラッチ回路ＳＤＬがデータ“０”であるため、ＶＬベリファイがパス、ＶＨベリファイがフェイルである。よって、図１６のケース（ｂ）がＱＰＷ対象のビット線となる。

この時点で、シーケンサ２４は、次のプログラムループで、ＱＰＷ対象のビット線ＢＬ（図１６のケース（ｂ））が特定できている。シーケンサ２４は、図１０の時刻ｔ４のタイミングで、ＱＰＷ対象のビット線に対応するラッチ回路ＳＤＬを、ラッチ回路ＴＤＬのデータ“１”に書き換える（更新する）。これにより、時刻ｔ４において、ＱＰＷ対象のビット線ＢＬに接地電圧ＶＳＳを印加することができる。

［１−３］ 第１実施形態の効果
従来のＱＰＷ方式では、１回のプログラムによる閾値変動量が大きくなるのを抑制するために、ＱＰＷ対象のビット線に、ＱＰＷ用の電圧ＶＱＰＷを印加している。これにより、閾値分布の上裾の広がり（所望の範囲の閾値電圧より高い閾値電圧を有するメモリセルの数が増える状態）を改善することができる。ただし、外部電源電圧を低くする傾向があり、選択ゲート線ＳＧＤの電圧ＶＳＧＤのマージンが減少している。

図１７は、選択ゲート線ＳＧＤの電圧ＶＳＧＤとフェイルビットカウントとの関係を説明する図である。フェイルビットカウントとは、リードでフェイルしたセルの数であり、すなわち、プログラムされたセルをリードした時に期待値（プログラムデータ）と異なるデータを保持するセルの数である。

選択トランジスタＳＴ１のゲートレベルである電圧ＶＳＧＤが低くなると、選択トランジスタＳＴ１を介したビット線からＮＡＮＤストリングへの電圧転送が抑制される。従って、ＱＰＷ対象のビット線に印加された電圧ＶＱＰＷがＮＡＮＤストリングのチャネルに適切に転送されず、閾値電圧の上昇量を適切に抑制することができない。これにより、閾値分布の上裾部分が影響を受ける。

また、書き込み禁止のビット線に接続されたＮＡＮＤストリングにおけるチャネルの電位は、電圧ＶＰＡＳＳが印加されたワード線とのカップリングによりブーストされる。電圧ＶＳＧＤが高くなると、ブーストされたチャネルの電荷が選択トランジスタＳＴ１を介して電源ＶＤＤＳＡ側に抜けてしまい、チャネル（及び書き込み禁止のビット線）の電位が低下してしまう。この状態で、選択ワード線に電圧ＶＰＧＭが印加されると、書き込み禁止のセルの閾値が変動する。これにより、閾値分布の下裾部分が影響を受ける。

また、書き込み禁止のビット線に印加される電源電圧ＶＤＤＳＡが低くなると、選択ゲート線ＳＧＤの電圧ＶＳＧＤを高く設定できない。これにより、電圧ＶＳＧＤのマージンが減少してしまう。

これに対し、第１実施形態では、制御回路２４は、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを印加している第１期間内に、ＱＰＷ対象の第１ビット線に印加する電圧を変化させる。具体的には、制御回路２４は、（１）第１期間内の第１時刻において、第１ビット線に、電源電圧ＶＤＤＳＡを印加し、（２）第１期間内かつ第１時刻より後の第２時刻において、第１ビット線に、接地電圧ＶＳＳを印加するようにしている。

従って第１実施形態によれば、従来使用していたＱＰＷ用の電圧ＶＱＰＷを用いずに、ＱＰＷ方式を実現できる。これにより、書き込み性能を向上することが可能な半導体記憶装置を実現できる。

また、ＱＰＷ方式を実現できるため、各ステートの閾値分布を狭くすることができる。

また、選択ゲート線ＳＤＧに接続された選択トランジスタＳＴ１は、電源電圧ＶＤＤＳＡをビット線ＢＬに転送できればよい。これにより、選択ゲート線ＳＤＧに印加される電圧ＶＳＤＧのマージンを大きくすることができる。結果として、電源電圧ＶＤＤＳＡが低く設定された場合でも、ＱＰＷ方式を実現することができる。

［２］ 第２実施形態
第１実施形態では、ＱＰＷ対象のビット線に隣接するビット線が書き込み禁止のビット線であった場合、ＱＰＷ対象のビット線を放電する時に、書き込み禁止のビット線がカップリング容量によりダウンノイズを受ける可能性がある。第２実施形態では、書き込み禁止のビット線の充電を開始した後に、ＱＰＷ対象のビット線の充電を開始する。この場合、ＱＰＷ対象のビット線を充電するタイミングで、書き込み禁止のビット線がカップリング容量により浮き上がる。そして、ＱＰＷ対象のビット線を放電する時に書き込み禁止のビット線がダウンノイズを受けても、書き込み禁止のビット線の電位が、プログラムされる電位まで下がるのを防ぐようにしている。

図１８は、第２実施形態に係るプログラム動作を説明するタイミング図である。以下では、第１実施形態と異なる動作のみ説明する。

時刻ｔ０において、センスアンプユニット２８は、書き込み禁止のビット線ＢＬに、電源電圧ＶＤＤＳＡを印加する。

時刻ｔ０´において、センスアンプユニット２８は、ＱＰＷ対象のビット線ＢＬに、電源電圧ＶＤＤＳＡを印加する。すなわち、ＱＰＷ対象のビット線ＢＬの電圧を立ち上げるタイミングを、書き込み禁止のビット線ＢＬの電圧を立ち上げるタイミングより遅くしている。カップリング容量により、ＱＰＷ対象のビット線ＢＬに隣接する書き込み禁止のビット線ＢＬは、電源電圧ＶＤＤＳＡより高く浮き上がる。

時刻ｔ４において、センスアンプユニット２８は、ＱＰＷ対象のビット線ＢＬに、接地電圧ＶＳＳを印加する。カップリング容量により、ＱＰＷ対象のビット線ＢＬに隣接する書き込み禁止のビット線ＢＬは、電源電圧ＶＤＤＳＡ程度まで降下する。

第２実施形態では、書き込み禁止のビット線ＢＬが、電源電圧ＶＤＤＳＡより低くなるのを防ぐことができる。これにより、書き込み禁止のビット線ＢＬに接続されたＮＡＮＤストリングにおいて、誤書き込みを抑制することができる。

［３］ 第３実施形態
第３実施形態では、ＱＰＷ対象のビット線の数をカウントし、このカウント値に応じて、ＱＰＷ対象のビット線の放電電流量を調整する。そして、カップリング容量により書き込み禁止のビット線に印加されるダウンノイズを低減するようにしている。

［３−１］ センスアンプＳＡの周辺回路
図１９は、センスアンプＳＡの周辺回路の回路図である。センスアンプユニット２８は、ビット線ＢＬを放電する放電回路７０と、電流調整回路７３とを備える。放電回路７０及び電流調整回路７３に供給される複数の信号は、シーケンサ２４によって生成される。

放電回路７０は、ｎチャネルＭＯＳトランジスタ７１、７２を備える。トランジスタ７１のドレインは、信号線ＳＲＣＧＮＤに接続され、そのソースは、接地端子に接続され、そのゲートには、信号ＳＲＤＧＮＤが入力される。信号線ＳＲＣＧＮＤは、図７に示すセンスアンプＳＡに含まれるトランスジスタ５４のソースに接続される。トランジスタ７２のドレインは、信号線ＳＲＣＧＮＤに接続され、そのソースは、接地端子に接続され、そのゲートは、電流調整回路７３に接続される。

電流調整回路７３は、カレントミラー回路で構成される。電流調整回路７３は、スイッチング素子７４〜７６、ｐチャネルＭＯＳトランジスタ７７、７８、ｎチャネルＭＯＳトランジスタ７９、及び可変電流源８０を備える。

スイッチング素子７５の一端は、電源電圧ＶＤＤが供給される電源端子に接続され、その他端は、トランジスタ７７のソースに接続される。トランジスタ７７のドレイン及びゲートは、可変電流源８０の一端に接続される。可変電流源８０の他端は、接地端子に接続される。

スイッチング素子７６の一端は、電源電圧ＶＤＤが供給される電源端子に接続され、その他端は、トランジスタ７８のソースに接続される。トランジスタ７８のゲートは、トランジスタ７７のゲートに接続され、そのドレインは、トランジスタ７９のドレインに接続される。トランジスタ７９のゲートは、スイッチング素子７４の一端に接続され、そのソースは、接地端子に接続される。スイッチング素子７４の他端は、放電回路７０に接続される。

スイッチング素子７４〜７６には、信号ＳＲＤＧＮＤ_ＤＩＳが入力される。信号ＳＲＤＧＮＤ_ＤＩＳは、ビット線を放電する側の電流制御を行う場合にアサートされる。信号ＳＲＤＧＮＤ_ＤＩＳがアサートされた場合に、スイッチング素子７４〜７６がオンする。

可変電流源８０には、複数ビットの信号ＳＬＯＷが入力される。可変電流源８０は、信号ＳＬＯＷのＤＡＣ（digital／analog converter）値に応じて、電流を制御する。信号ＳＲＤＧＮＤ_ＤＩＳがアサートされると、可変電流源８０に流れる電流が、トランジスタ７２にミラーされる。これにより、信号ＳＬＯＷのＤＡＣ値に応じて、信号線ＳＲＣＧＮＤを放電する電流量を調整することができる。

なお、放電回路７０及び電流調整回路７３は、複数のセンスアンプユニットＳＡＵ（例えば１６個のセンスアンプユニットＳＡＵ）ごと、又は全センスアンプユニットＳＡＵに対して１個設けられる。

［３−２］ 動作
図２０は、第３実施形態に係るプログラムシーケンスを説明するフローチャートである。

シーケンサ２４は、選択ワード線にプログラム電圧を印加する動作を含むプログラム動作を実行する（ステップＳ２００）。第３実施形態に係るプログラム動作の詳細については後述する。

続いて、シーケンサ２４は、ベリファイ動作を実行する（ステップＳ２０１）。ベリファイがパスした場合（ステップＳ２０２＝Ｙｅｓ）、シーケンサ２４は、プログラムシーケンスを終了する。

ベリファイがフェイルした場合（ステップＳ２０２＝Ｎｏ）、シーケンサ２４は、プログラムループの回数（ループ回数）がＭ回を超えたか否かを判定する（ステップＳ２０３）。ループ回数がＭ回を超えた場合（ステップＳ２０３＝Ｙｅｓ）、シーケンサ２４は、プログラムシーケンスを終了する。

ループ回数がＭ回以下である場合（ステップＳ２０３＝Ｎｏ）、シーケンサ２４は、プログラム電圧ＶＰＧＭをステップアップ電圧ΔＶＰＧＭだけ高くする（ステップＳ２０４）。

続いて、シーケンサ２４は、ＱＰＷ対象のビット線の数をカウントする（ステップＳ２０５）。例えば、シーケンサ２４は、ＱＰＷ対象の情報を格納するデータラッチ回路の数をカウントする。

続いて、シーケンサ２４は、ＱＰＷ対象のビット線の数に応じて、ビット線放電用のＤＡＣ値を設定する（ステップＳ２０６）。具体的には、シーケンサ２４は、ＱＰＷ対象のビット線の数が多くなるほど、ＤＡＣ値を小さく、すなわち、放電電流を小さくする。

なお、ビット線放電用のＤＡＣ値を変更するタイミングは、図２０に限定されない。例えば、所定回数のプログラムループごとに、ビット線放電用のＤＡＣ値を変更するようにしてもよい。また、プログラムシーケンスごとに、ビット線放電用のＤＡＣ値を固定してもよい。

図２１は、第３実施形態に係るプログラム動作を説明するタイミング図である。プログラム動作の流れは、第１実施形態で説明した図１０と同じである。電流調整回路７３による電流量は、シーケンサ２４によって設定されている。

時刻ｔ４において、放電回路７０及び電流調整回路７３は、ＱＰＷ対象のビット線ＢＬの放電電流を小さくする。これにより、ＱＰＷ対象のビット線ＢＬの電位は、緩やかに低下する。この結果、ＱＰＷ対象のビット線ＢＬに隣接する書き込み禁止のビット線ＢＬは、ダウンノイズの影響が小さくなる。

第３実施形態では、ダウンノイズに起因して書き込み禁止のビット線ＢＬの電圧が降下するのを抑制することができる。これにより、書き込み禁止のビット線ＢＬに接続されたＮＡＮＤストリングにおいて、誤書き込みを抑制することができる。

［４］ 第４実施形態
第４実施形態は、１回のプログラム電圧ＶＰＧＭを印加する動作で、多値（複数のステート）のプログラムを行う。このために、ＶＰＧＭ印加期間に、複数のビット線ＢＬを、ステートが高い方から順に、書き込み禁止用の電源電圧ＶＤＤＳＡからプログラム用の接地電圧ＶＳＳに変化させるようにしている。

図２２は、第４実施形態に係るプログラム動作を説明するタイミング図である。ビット線の充電動作が開始される。ステート“Ｅｒ”〜“Ｇ”にそれぞれプログラムされるセルに対応するビット線を、ＢＬ（Ｅｒ）〜ＢＬ（Ｇ）と表記する。

時刻ｔ０において、センスアンプユニット２８は、最も高いステート“Ｇ”に対応するビット線ＢＬ（Ｇ）に、接地電圧ＶＳＳを印加する。また、センスアンプユニット２８は、ビット線ＢＬ（Ｅｒ）〜ＢＬ（Ｆ）に、電源電圧ＶＤＤＳＡを印加する。なお、図示は省略するが、非選択ワード線ＷＬ_ｕｓｅｌ、選択ゲート線ＳＧＤ、ＳＧＳ、ソース線ＳＬ、及び信号ＢＬＣの電圧関係は、第１実施形態で説明した図１０と同じである。

時刻ｔ１において、ロウデコーダ２６は、第１実施形態と同様に、選択ワード線ＷＬを含む全ワード線に電圧ＶＰＡＳＳを印加する。時刻ｔ２において、ロウデコーダ２６は、選択ワード線ＷＬに、プログラム電圧ＶＰＧＭを印加する。この時点で、最初に、ビット線ＢＬ（Ｇ）に接続されたセルのプログラムが開始される。

時刻ｔ３において、シーケンサ２４は、ステート“Ｆ”のラッチ回路ＳＤＬを更新、すなわち、ラッチ回路ＳＤＬをデータ“１”に書き換える。これにより、センスアンプユニット２８は、ビット線ＢＬ（Ｆ）に接地電圧ＶＳＳを印加する。この時点で、ビット線ＢＬ（Ｆ）に接続されたセルのプログラムが開始される。

時刻ｔ４において、シーケンサ２４は、ステート“Ｅ”のラッチ回路ＳＤＬをデータ“１”に書き換える。これにより、センスアンプユニット２８は、ビット線ＢＬ（Ｅ）に接地電圧ＶＳＳを印加する。

時刻ｔ５において、シーケンサ２４は、ステート“Ｄ”のラッチ回路ＳＤＬをデータ“１”に書き換える。これにより、センスアンプユニット２８は、ビット線ＢＬ（Ｄ）に接地電圧ＶＳＳを印加する。

時刻ｔ６において、シーケンサ２４は、ステート“Ｃ”のラッチ回路ＳＤＬをデータ“１”に書き換える。これにより、センスアンプユニット２８は、ビット線ＢＬ（Ｃ）に接地電圧ＶＳＳを印加する。

時刻ｔ７において、シーケンサ２４は、ステート“Ｂ”のラッチ回路ＳＤＬをデータ“１”に書き換える。これにより、センスアンプユニット２８は、ビット線ＢＬ（Ｂ）に接地電圧ＶＳＳを印加する。

時刻ｔ８において、シーケンサ２４は、ステート“Ａ”のラッチ回路ＳＤＬをデータ“１”に書き換える。これにより、センスアンプユニット２８は、ビット線ＢＬ（Ａ）に接地電圧ＶＳＳを印加する。

時刻ｔ９において、ロウデコーダ２６は、全ワード線ＷＬに接地電圧ＶＳＳを印加する。期間ｔ２〜ｔ９がプログラム電圧ＶＰＧＭの印加期間（ＶＰＧＭ印加期間）である。その後の動作は、第１実施形態と同じである。

このようなプログラム動作により、ビット線ＢＬ（Ａ）〜ＢＬ（Ｇ）の順に、プログラム用の接地電圧ＶＳＳが印加される期間が短くなる。すなわち、ステートが高いセルほど、選択ワード線ＷＬとチャネルとの電位差が大きい期間が長くなる。これにより、１回のプログラム電圧ＶＰＧＭの印加動作で、ステート“Ａ”〜“Ｇ”のプログラムが可能となる。第４実施形態によれば、プログラム時間を短くすることができる。

［５］ 第５実施形態
第５実施形態は、第４実施形態にＱＰＷ方式を適用した実施例であり、ＱＰＷ対象のビットＢＬに、ＱＰＷ用の電圧を印加するようにしている。

図２３は、第５実施形態に係るプログラム動作を説明するタイミング図である。

時刻ｔ３において、センスアンプユニット２８は、ビット線ＢＬ（Ｆ）のうちＱＰＷ対象のビット線ＢＬに、ＱＰＷ用の電圧ＶＱＰＷを印加する。また、センスアンプユニット２８は、ビット線ＢＬ（Ｆ）のうちプログラム対象のビット線ＢＬに、接地電圧ＶＳＳを印加する。プログラム対象のビット線ＢＬとは、図９のベリファイ電圧ＶＬ未満のセルに接続されたビット線である。ＱＰＷ対象のビット線ＢＬとは、ベリファイ電圧ＶＬ以上ベリファイ電圧ＶＨ未満のセルに接続されたビット線である。電圧ＶＱＰＷは、“ＶＳＳ＋Ｖｔｎ＜ＶＱＰＷ＜ＶＤＤＳＡ＋Ｖｔｎ”の関係を有する。電圧Ｖｔｎは、ｎチャネルＭＯＳトランジスタ５２の閾値電圧である。なお、センスアンプＳＡのトランジスタ５０のソース電源を電圧ＶＱＰＷに切り替えることで、ＱＰＷ対象のビット線ＢＬに電圧ＶＱＰＷを印加することが可能である。

続いて、ビット線ＢＬ（Ｅ）〜ＢＬ（Ａ）についても、ビット線ＢＬ（Ｆ）と同様に、選択的に電圧ＶＱＰＷが印加される。

第５実施形態によれば、第４実施形態にＱＰＷ方式を適用することができる。これにより、閾値分布の幅を狭くすることができる。

［６］ 第６実施形態
第６実施形態は、第４実施形態にＱＰＷ方式を適用した実施例であり、ＱＰＷ対象のビットＢＬとプログラム対象のビット線ＢＬとで、プログラム用の接地電圧ＶＳＳを印加するタイミングを変えるようにしている。

図２４は、第６実施形態に係るプログラム動作を説明するタイミング図である。

時刻ｔ３において、シーケンサ２４は、ビット線ＢＬ（Ｆ）のうちプログラム対象のビット線ＢＬにおいて、対応するラッチ回路ＳＤＬを更新、すなわち、ラッチ回路ＳＤＬをデータ“１”に書き換える。これにより、センスアンプユニット２８は、プログラム対象のビット線ＢＬに接地電圧ＶＳＳを印加する。

時刻ｔ４において、シーケンサ２４は、ビット線ＢＬ（Ｆ）のうちＱＰＷ対象のビット線ＢＬにおいて、対応するラッチ回路ＳＤＬを更新、すなわち、ラッチ回路ＳＤＬをデータ“１”に書き換える。これにより、センスアンプユニット２８は、ＱＰＷ対象のビット線ＢＬに接地電圧ＶＳＳを印加する。

続いて、ビット線ＢＬ（Ｅ）〜ＢＬ（Ａ）についても、ビット線ＢＬ（Ｆ）と同様に、ＱＰＷ対象のビット線ＢＬに、プログラム対象のビット線ＢＬよりも遅れて接地電圧ＶＳＳが印加される。

第６実施形態によれば、第５実施形態で示したＱＰＷ用の電圧ＶＱＰＷを使用する必要がない。これにより、電圧制御が容易となる。

［７］ 変形例
上記各実施形態では、１つのメモリセルトランジスタが３ビットのデータを記憶する場合を例に説明したが、これに限定されない。第１乃至第３実施形態では、１つのメモリセルトランジスタは、１ビットのデータを記憶可能（ＳＬＣ：single level cell）であってもよいし、２ビットのデータを記憶可能（ＭＬＣ：multi-level cell）であってもよいし、４ビット以上のデータを記憶可能であってもよい。第４及び第５実施形態では、２ビットのデータを記憶可能（ＭＬＣ）であってもよいし、４ビット以上のデータを記憶可能であってもよい。このような実施例においても、上記実施形態で説明した各種動作を実現できる。

本明細書において、“接続”とは、電気的に接続されていることを示し、例えば、接続された２つの素子の間に、別の素子を介することを除外しない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム、２…ＮＡＮＤ型フラッシュメモリ、３…メモリコントローラ、４…ホスト装置、１０…ホストインターフェース回路、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…ＮＡＮＤインターフェース回路、１５…ＥＣＣ回路、１６…バス、２０…メモリセルアレイ、２１…入出力回路、２２…ロジック制御回路、２３Ａ…ステータスレジスタ、２３Ｂ…アドレスレジスタ、２３Ｃ…コマンドレジスタ、２４…シーケンサ、２５…電圧生成回路、２６…ロウデコーダ、２７…カラムデコーダ、２８…センスアンプユニット、２９…データレジスタ、３０…ｐ型ウェル領域、３１〜３３…配線層、３４…メモリホール、３５…半導体層、３６…ゲート絶縁膜、３７…電荷蓄積層、３８…ブロック絶縁膜、３９，４２，４５…コンタクトプラグ、４０，４３，４６…金属配線層、４１，４４…拡散領域、５０〜５７，６２，６３，６５，６７，７１，７２，７７〜７９…トランジスタ、５８…キャパシタ、６０，６１…インバータ、６４…プリチャージ回路、６６…バススイッチ、７０…放電回路、７３…電流調整回路、７４〜７６…スイッチング素子、８０…可変電流源

Claims (8)

1. 複数のメモリセルを含むメモリセルアレイと、
   前記複数のメモリセルにそれぞれ接続された複数のビット線と、
   前記複数のメモリセルに共通接続されたワード線と、
   前記ワード線にプログラム電圧を印加して、前記複数のメモリセルにデータをプログラムする制御回路と
   を具備し、
   前記制御回路は、
   前記ワード線に前記プログラム電圧を印加している第１期間内に、前記複数のビット線に含まれる第１ビット線に印加する電圧を変化させる
   半導体記憶装置。
2. 前記制御回路は、
   前記第１期間内の第１時刻において、前記第１ビット線に、第１電圧を印加し、
   前記第１期間内かつ前記第１時刻より後の第２時刻において、前記第１ビット線に、前記第１電圧より低い第２電圧を印加する
   請求項１に記載の半導体記憶装置。
3. 前記第１ビット線に接続された第１メモリセルの閾値電圧は、第１閾値電圧以上かつ前記第１閾値電圧より高い第２閾値電圧未満であり、
   前記複数のビット線に含まれる第２ビット線に接続された第２メモリセルの閾値電圧は、前記第１閾値電圧未満であり、
   前記複数のビット線に含まれる第３ビット線に接続された第３メモリセルの閾値電圧は、前記第２閾値電圧以上であり、
   前記制御回路は、
   前記第１期間の間中、前記第２ビット線に前記第２電圧を印加し、前記第３ビット線に前記第１電圧を印加する
   請求項２に記載の半導体記憶装置。
4. 前記制御回路は、
   前記第１期間より前の第３時刻において、前記第３ビット線の電圧を立ち上げ、
   前記第３時刻より後かつ前記第１期間より前の第４時刻において、前記第１ビット線の電圧を立ち上げる
   請求項３に記載の半導体記憶装置。
5. 前記第１ビット線に接続された放電回路をさらに具備し、
   前記放電回路は、前記第１ビット線が前記第１電圧から前記第２電圧に遷移する場合に、前記第１ビット線から放電される電流量を調整する
   請求項２又は３に記載の半導体記憶装置。
6. 前記複数のメモリセルの各々は、閾値電圧に応じて複数ビットのデータを記憶可能であり、
   前記第１ビット線は、第１閾値電圧にプログラムすべき第１メモリセルに接続され、
   前記複数のビット線に含まれる第２ビット線は、前記第１閾値電圧より高い第２閾値電圧にプログラムすべき第２メモリセルに接続され、
   前記制御回路は、
   前記第１期間内の第１時刻において、前記第１及び第２ビット線に、第１電圧を印加し、
   前記第１期間内かつ前記第１時刻より後の第２時刻において、前記第２ビット線に、前記第１電圧より低い第２電圧を印加し、
   前記第１期間内かつ前記第２時刻より後の第３時刻において、前記第１ビット線に、前記第２電圧を印加する
   請求項１に記載の半導体記憶装置。
7. 前記複数のビット線に含まれる第３ビット線は、前記第１閾値電圧にプログラムすべき第３メモリセルに接続され、
   前記制御回路は、
   前記第１時刻において、前記第３ビット線に、前記第１電圧を印加し、
   前記第２時刻において、前記第３ビット線に、前記第１電圧より低くかつ前記第２電圧より高い第３電圧を印加する
   請求項６に記載の半導体記憶装置。
8. 前記複数のビット線に含まれる第３ビット線は、前記第１閾値電圧にプログラムすべき第３メモリセルに接続され、
   前記制御回路は、
   前記第１時刻において、前記第３ビット線に、前記第１電圧を印加し、
   前記第１期間内かつ前記第２時刻より後の第４時刻において、前記第３ビット線に、前記第２電圧を印加する
   請求項６に記載の半導体記憶装置。