JP2019201028A - 半導体装置 - Google Patents

Abstract

【課題】電極層の厚膜化したテラス部と、その電極層よりも上層の他の電極層との間の耐圧を高くすることができる半導体装置を提供する。【解決手段】第２電極層ＷＬ２の第４部分ＷＬ２ｂは、第１電極層ＷＬ１の第２部分ＷＬ１ｂとの間に階段状の段差をもって第２部分ＷＬ１ｂの下段側に設けられ、第２部分ＷＬ１ｂのエッジＷＬ１ｃよりも第１方向に沿って突出している。第２電極層ＷＬ２の第３部分ＷＬ２ａと第１電極層ＷＬ１との間に設けられた第３電極層ＷＬ３は、第１電極層ＷＬ１の第２部分ＷＬ１ｂのエッジＷＬ１ｃよりも、第２電極層ＷＬ２の第４部分ＷＬ２ｂの突出方向の反対方向に後退したエッジＷＬ３ｃを有する。【選択図】図５

Description

実施形態は、半導体装置に関する。

３次元メモリデバイスにおける階段状に積層された複数の電極層のテラス部を厚膜化した構造が知られている。

米国特許第９３５６０３８号明細書 米国特許第９３３１０８２号明細書 米国特許出願公開第２０１７／０２７１２５６号明細書 米国特許出願公開第２０１７／０１９４２５５号明細書

実施形態は、電極層の厚膜化したテラス部と、その電極層よりも上層の他の電極層との間の耐圧を高くすることができる半導体装置を提供する。

実施形態によれば、半導体装置は、絶縁体を介して積層された複数の電極層を有する積層体を備えている。前記複数の電極層は、第１部分と、前記第１部分よりも厚い第２部分とを有する第１電極層と、第３部分と、前記第３部分よりも厚い第４部分とを有する第２電極層であって、前記第４部分は、前記第１電極層の前記第２部分との間に階段状の段差をもって前記第２部分の下段側に設けられ、前記第２部分のエッジよりも第１方向に沿って突出している、第２電極層と、前記第２電極層の前記第３部分と、前記第１電極層との間に設けられた第３電極層と、を有する。前記第３電極層は、前記第１電極層の前記第２部分の前記エッジよりも、前記第２電極層の前記第４部分の突出方向の反対方向に後退したエッジを有する。

実施形態の半導体装置の模式平面図。 実施形態の半導体装置におけるメモリセルアレイの模式斜視図。 図１におけるＡ−Ａ断面図。 実施形態のメモリセルの模式断面斜視図。 実施形態の半導体装置における階段部の模式断面図。 実施形態のメモリセルアレイの製造方法を示す模式断面図。 実施形態のメモリセルアレイの製造方法を示す模式断面図。 実施形態のメモリセルアレイの製造方法を示す模式断面図。 実施形態のメモリセルアレイの製造方法を示す模式断面図。 実施形態のメモリセルアレイの製造方法を示す模式断面図。 実施形態のメモリセルアレイの製造方法を示す模式断面図。 実施形態のメモリセルアレイの製造方法を示す模式断面図。 実施形態のメモリセルアレイの製造方法を示す模式断面図。 実施形態のメモリセルアレイの製造方法を示す模式断面図。 （ａ）および（ｂ）は、実施形態の階段部の製造方法を示す模式斜視図。 （ａ）および（ｂ）は、実施形態の階段部の製造方法を示す模式斜視図。 （ａ）および（ｂ）は、実施形態の階段部の製造方法を示す模式斜視図。 実施形態の階段部の製造方法を示す模式斜視図。 （ａ）および（ｂ）は、図５に示す階段部の製造方法を示す模式断面図。 （ａ）および（ｂ）は、図５に示す階段部の製造方法を示す模式断面図。 （ａ）および（ｂ）は、図５に示す階段部の製造方法を示す模式断面図。 （ａ）および（ｂ）は、図５に示す階段部の製造方法を示す模式断面図。 （ａ）および（ｂ）は、図５に示す階段部の製造方法を示す模式断面図。 図５に示す階段部の製造方法を示す模式断面図。 階段部の製造方法の他の例を示す模式断面図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。

図１は、実施形態の半導体装置の模式平面図である。

実施形態の半導体装置は、メモリセルアレイ１と、メモリセルアレイ１の外側の周辺領域に設けられた階段部２とを有する。メモリセルアレイ１および階段部２は同じ基板上に設けられている。

図２は、メモリセルアレイ１の模式斜視図である。
図３は、図１におけるＡ−Ａ断面図である。

図２において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。他の図に示すＸ方向、Ｙ方向、およびＺ方向は、それぞれ、図２のＸ方向、Ｙ方向、およびＺ方向に対応する。

メモリセルアレイ１は、基板１０と、積層体１００と、基板１０と積層体１００との間に設けられたソース層ＳＬと、複数の柱状部ＣＬと、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。

基板１０は、例えばシリコン基板である。ソース層ＳＬは、不純物がドープされた半導体層を有し、さらに金属を含む層を有することもできる。基板１０とソース層ＳＬとの間に絶縁層が設けられてもよい。

積層体１００には複数の分離部６０が設けられている。分離部６０は、Ｚ方向に沿って延び、ソース層ＳＬに達する。さらに、分離部６０はＸ方向に沿って延び、積層体１００をＹ方向に複数のブロックに分離している。分離部６０は、図３に示すように絶縁膜６１から形成されている。

柱状部ＣＬは、積層体１００内をＺ方向に沿って延びる略円柱状に形成されている。複数の柱状部ＣＬが例えば千鳥配置されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配置されていてもよい。

複数のビット線ＢＬは、Ｙ方向に沿って延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。柱状部ＣＬの後述する半導体ボディ２０の上端部は、図２に示すコンタクトＣｂを介してビット線ＢＬに接続されている。

積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の電極層７０を有する。複数の電極層７０が、絶縁層（絶縁体）７２を介してＺ方向に積層されている。電極層７０は、例えば金属層である。電極層７０は、例えばタングステンまたはモリブデンを主成分に含む。

電極層７０間の絶縁体は、空隙であってもよい。絶縁層７２は、ソース層ＳＬと、最下層の電極層７０との間にも設けられている。

絶縁膜４２が最上層の電極層７０上に設けられ、絶縁膜４３が絶縁膜４２上に設けられている。絶縁膜４３は、柱状部ＣＬの上端を覆っている。柱状部ＣＬは、複数の電極層７０および複数の絶縁層７２を貫通して、ソース層ＳＬに達する。

図４は、実施形態のメモリセルＭＣの模式断面斜視図である。

柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０はパイプ状に形成され、その内側にコア膜５０が設けられている。メモリ膜３０は、電極層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０の周囲を囲んでいる。

半導体ボディ２０は例えばシリコン膜であり、半導体ボディ２０の下端部はソース層ＳＬに接している。半導体ボディ２０の上端部は、図２に示すコンタクトＣｂを介してビット線ＢＬに接続している。

メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを含む積層膜である。電極層７０と半導体ボディ２０との間に、電極層７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。

半導体ボディ２０、メモリ膜３０、および電極層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０が囲んだ縦型トランジスタ構造を有する。

その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０はチャネルとして機能し、電極層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。

実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積部は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。

トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。

ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。

ブロック絶縁膜３３は、第１ブロック膜３４と第２ブロック膜３５を含む。第１ブロック膜３４は例えばシリコン酸化膜であり、第２ブロック膜３５は例えば金属酸化膜である。第１ブロック膜３４は電荷蓄積膜３２と第２ブロック膜３５との間に設けられ、第２ブロック膜３５は第１ブロック膜３４と電極層７０との間に設けられている。

図２に示すように、ドレイン側選択トランジスタＳＴＤが積層体１００の上層部に設けられ、ソース側選択トランジスタＳＴＳが積層体１００の下層部に設けられている。

複数の電極層７０のうち少なくとも最上層の電極層７０はドレイン側選択トランジスタＳＴＤのコントロールゲート（ドレイン側選択ゲート）として機能することが可能であり、少なくとも最下層の電極層７０はソース側選択トランジスタＳＴＳのコントロールゲート（ソース側選択ゲート）として機能することが可能である。

複数のメモリセルＭＣが、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続されている。複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。

積層体１００および分離部６０は、図１に示すように、メモリセルアレイ１が形成された領域から階段部２が形成された領域までＸ方向に沿って延びている。

積層体１００においてメモリセルアレイ１よりも外側に位置する部分に、階段部２が設けられている。その階段部２において、複数の電極層７０は、Ｘ方向およびＹ方向のそれぞれの方向に沿って段差を形成して階段状に並んだ複数のテラス部７０ｂをもつ。

図５は、階段部２の模式断面図である。

図５には、複数の電極層７０のうち、メモリセルＭＣのコントロールゲートとして機能する任意の６層の電極層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６が積層された部分における電極層ＷＬ１のテラス部ＷＬ１ｂと電極層ＷＬ２のテラス部ＷＬ２ｂとがＸ方向に沿って形成する段差部の断面を表す。図５における右方向への延長領域にメモリセルアレイ１が設けられている。

１ステップを形成するテラス部ＷＬ１ｂ、ＷＬ２ｂをそれぞれもつ電極層ＷＬ１と電極層ＷＬ２との間には、１層以上の他の電極層ＷＬ３、ＷＬ４が設けられている。テラス部ＷＬ２ｂより下段の他のテラス部（図示せず）をもつ電極層（図示せず）と、電極層ＷＬ２との間には、１層以上の他の電極層ＷＬ５、ＷＬ６が設けられている。

電極層ＷＬ１の下に電極層ＷＬ３が設けられ、電極層ＷＬ３の下に電極層ＷＬ４が設けられ、電極層ＷＬ４の下に電極層ＷＬ２が設けられ、電極層ＷＬ２の下に電極層ＷＬ５が設けられ、電極層ＷＬ５の下に電極層ＷＬ６が設けられている。それら電極層ＷＬ１〜ＷＬ６のそれぞれの間に絶縁層７２が設けられている。

電極層ＷＬ１は、メモリセルアレイ１が形成された領域へと続く薄化部ＷＬ１ａと、薄化部ＷＬ１ａよりも厚いテラス部ＷＬ１ｂとを有する。

電極層ＷＬ２は、メモリセルアレイ１が形成された領域へと続く薄化部ＷＬ２ａと、薄化部ＷＬ２ａよりも厚いテラス部ＷＬ２ｂとを有する。電極層ＷＬ２のテラス部ＷＬ２ｂは、電極層ＷＬ１のテラス部ＷＬ１ｂとの間に階段状の段差をもってテラス部ＷＬ１ｂの下段側に設けられ、テラス部ＷＬ１ｂのエッジＷＬ１ｃよりもＸ方向に沿って突出している。

電極層ＷＬ３は、１層の絶縁層７２を挟んで、電極層ＷＬ１の下に設けられている。電極層ＷＬ３は、電極層ＷＬ２の薄化部ＷＬ２ａと、電極層ＷＬ１との間に設けられている。電極層ＷＬ３は、電極層ＷＬ１のテラス部ＷＬ１ｂのエッジＷＬ１ｃよりも、電極層ＷＬ２のテラス部ＷＬ２ｂの突出方向（図５において左方向）の反対方向（図５において右方向）に後退したエッジＷＬ３ｃを有する。

電極層ＷＬ４は、１層の絶縁層７２を挟んで、電極層ＷＬ３の下に設けられている。電極層ＷＬ４は、電極層ＷＬ２の薄化部ＷＬ２ａと、電極層ＷＬ３との間に設けられている。電極層ＷＬ４は、電極層ＷＬ１のテラス部ＷＬ１ｂのエッジＷＬ１ｃおよび電極層ＷＬ３のエッジＷＬ３ｃよりも、電極層ＷＬ２のテラス部ＷＬ２ｂの突出方向の反対方向に後退したエッジＷＬ４ｃを有する。

電極層ＷＬ５は、１層の絶縁層７２を挟んで、電極層ＷＬ２の下に設けられている。電極層ＷＬ５は、電極層ＷＬ２のテラス部ＷＬ２ｂのエッジＷＬ２ｃよりも、テラス部ＷＬ２ｂの突出方向の反対方向に後退したエッジＷＬ５ｃを有する。

電極層ＷＬ６は、１層の絶縁層７２を挟んで、電極層ＷＬ５の下に設けられている。電極層ＷＬ６は、電極層ＷＬ２のテラス部ＷＬ２ｂのエッジＷＬ２ｃおよび電極層ＷＬ５のエッジＷＬ５ｃよりも、テラス部ＷＬ２ｂの突出方向の反対方向に後退したエッジＷＬ６ｃを有する。

以下の説明において、「後退」とは、図５において右方向への後退を表す。

テラス部ＷＬ１ｂの下に位置する電極層ＷＬ３、ＷＬ４のエッジＷＬ３ｃ、ＷＬ４ｃは、上のテラス部ＷＬ１ｂのエッジＷＬ１ｃよりも、メモリセルアレイ１が形成された領域に向かって後退している。より下層の電極層ＷＬ４のエッジＷＬ４ｃほど、上層の電極層ＷＬ３のエッジＷＬ３ｃよりも後退している。

テラス部ＷＬ２ｂの下に位置する電極層ＷＬ５、ＷＬ６のエッジＷＬ５ｃ、ＷＬ６ｃは、上のテラス部ＷＬ２ｂのエッジＷＬ２ｃよりも、メモリセルアレイ１が形成された領域に向かって後退している。より下層の電極層ＷＬ６のエッジＷＬ６ｃほど、上層の電極層ＷＬ５のエッジＷＬ５ｃよりも後退している。

テラス部ＷＬ１ｂの下の複数の絶縁層７２のそれぞれのエッジ７２ｃも、テラス部ＷＬ１ｂのエッジＷＬ１ｃよりも後退している。

電極層ＷＬ３と電極層ＷＬ４との間の絶縁層７２のエッジ７２ｃは、電極層ＷＬ１と電極層ＷＬ３との間の絶縁層７２のエッジ７２ｃ、および電極層ＷＬ３のエッジＷＬ３ｃよりも後退している。電極層ＷＬ４と電極層ＷＬ２との間の絶縁層７２のエッジ７２ｃは、電極層ＷＬ３と電極層ＷＬ４との間の絶縁層７２のエッジ７２ｃ、および電極層ＷＬ４のエッジＷＬ４ｃよりも後退している。

電極層ＷＬ３のエッジＷＬ３ｃは、Ｘ方向およびＺ方向に対して傾斜した傾斜面であり、その傾斜面と電極層ＷＬ３の下面との間の角部は、傾斜面と電極層ＷＬ３の上面との間の角部よりも後退している。

電極層ＷＬ４のエッジＷＬ４ｃは、Ｘ方向およびＺ方向に対して傾斜した傾斜面であり、その傾斜面と電極層ＷＬ４の下面との間の角部は、傾斜面と電極層ＷＬ４の上面との間の角部よりも後退している。

電極層ＷＬ１と電極層ＷＬ２との間の３層の絶縁層７２のそれぞれのエッジ７２ｃも傾斜面である。これら３層の絶縁層７２のエッジ７２ｃ、電極層ＷＬ３のエッジＷＬ３ｃ、および電極層ＷＬ４のエッジＷＬ４ｃは、テラス部ＷＬ１ｂのエッジＷＬ１ｃから電極層ＷＬ２の上面にかけて、傾斜面を形成して連続している。また、電極層ＷＬ１のテラス部ＷＬ１ｂのエッジＷＬ１ｃにも、これより下の層が形成する上記傾斜面に続く傾斜面が設けられている。電極層ＷＬ１のテラス部ＷＬ１ｂは、電極層ＷＬ２のテラス部ＷＬ２ｂに面する角部が面取りされて上記傾斜面が形成された形状とされている。

テラス部ＷＬ２ｂの下の複数の絶縁層７２のそれぞれのエッジ７２ｃも、テラス部ＷＬ２ｂのエッジＷＬ２ｃよりも後退している。

テラス部ＷＬ２ｂの下の層のエッジにも、テラス部ＷＬ１ｂの下の層のエッジと同様に、テラス部ＷＬ２ｂのエッジＷＬ２ｃの一部から続く傾斜面が形成されている。

階段部２の表面は絶縁膜４５で覆われている。絶縁膜４５は、テラス部ＷＬ１ｂの上面、およびテラス部ＷＬ２ｂの上面を覆っている。

絶縁膜４５は、電極層ＷＬ１のテラス部ＷＬ１ｂのエッジＷＬ１ｃ、電極層ＷＬ３のエッジＷＬ３ｃ、電極層ＷＬ４のエッジＷＬ４ｃ、電極層ＷＬ２のテラス部ＷＬ２ｂのエッジＷＬ２ｃ、電極層ＷＬ５のエッジＷＬ５ｃ、電極層ＷＬ６のエッジＷＬ６ｃ、および絶縁層７２のエッジ７２ｃを覆っている。

絶縁膜４５は、電極層ＷＬ１のテラス部ＷＬ１ｂの下の層のエッジが形成する上記傾斜面と、電極層ＷＬ２との間を埋めている。

絶縁膜４５上に、階段部２の段差を埋めるように、絶縁膜４６が設けられている。絶縁膜４５および絶縁膜４６は、例えばシリコン酸化膜である。

テラス部ＷＬ１ｂ、ＷＬ２ｂ上にコンタクト部ＣＣが設けられている。コンタクト部ＣＣは、略円柱状の導電体である。コンタクト部ＣＣは、絶縁膜４６内をＺ方向に沿って延び、絶縁膜４５を貫通して、テラス部ＷＬ１ｂ、ＷＬ２ｂに接続している。

コンタクト部ＣＣは、図示しない上層配線と接続されている。その上層配線は、例えば基板１０の表面に形成された制御回路と電気的に接続されている。

絶縁膜４６を形成した後、その絶縁膜４６内をＺ方向に沿って延び、各テラス部ＷＬ１ｂ、ＷＬ２ｂ（７０ｂ）に達する複数のコンタクトホールが形成される。そのコンタクトホール内に導電材が形成され、コンタクト部ＣＣが形成される。

複数のコンタクトホールは、例えばＲＩＥ（Reactive Ion Etching）で一括形成される。より下段側のテラス部７０ｂに達する深いコンタクトホールと、より上段側のテラス部７０ｂに達する浅いコンタクトホールが同時に形成される。このようなエッチング深さの差によって、例えば浅いコンタクトホールが、接続対象のテラス部７０ｂを貫通して、そのテラス部７０ｂの下の他の電極層７０に到達することが懸念され得る。これは、コンタクト部ＣＣを通じた異なる電極層７０どうしのショートをまねく。

そこで、実施形態によれば、テラス部７０ｂを厚膜化することで、コンタクトホールを形成するエッチングをテラス部７０ｂで確実にストップし、テラス部７０ｂの下にコンタクトホールが突き抜けないようにできる。

後述するように、電極層７０のテラス部７０ｂとなる部分の上面に膜を積み増すことで、厚いテラス部７０ｂが得られる。したがって、テラス部７０ｂは、上方に突出するように厚膜化される。テラス部７０ｂが上方に向かって厚くなると、階段部２の側壁付近に位置する他の電極層７０のエッジと、テラス部７０ｂとの間の距離が近くなり、それら両者間の耐圧の低下が懸念される。

そこで、図５に示す例では、電極層ＷＬ３のエッジＷＬ３ｃおよび電極層ＷＬ４のエッジＷＬ４ｃを階段部２の側壁から遠ざけるように後退させることで、それらエッジＷＬ３ｃ、ＷＬ４ｃと、厚膜化したテラス部ＷＬ２ｂとの間の距離を広げることができる。これは、電極層ＷＬ２のテラス部ＷＬ２ｂと電極層ＷＬ３との間の耐圧、および電極層ＷＬ２のテラス部ＷＬ２ｂと電極層ＷＬ４との間の耐圧を向上させる。

特に、よりテラス部ＷＬ２ｂに近い電極層ＷＬ４のエッジＷＬ４ｃを、電極層ＷＬ３のエッジＷＬ３ｃよりも後退させることで、電極層ＷＬ２のテラス部ＷＬ２ｂと、電極層ＷＬ４との間の耐圧を確実に向上させることができる。

また、電極層ＷＬ３、ＷＬ４のエッジＷＬ３ｃ、ＷＬ４ｃは傾斜面であり、その傾斜面における、よりテラス部ＷＬ２ｂに近い下方の角部の方が、上方の角部よりも後退している。このようなエッジ形状は、テラス部ＷＬ２ｂと、電極層ＷＬ３、ＷＬ４との間の耐圧向上に有利である。

次に、実施形態の半導体装置の製造方法について説明する。
まず、図６〜図１４を参照して、メモリセルアレイ１の製造方法について説明する。

図６に示すように、ソース層ＳＬが基板１０上に形成され、複数の犠牲層７１と複数の絶縁層７２とを含む積層体１００がソース層ＳＬ上に形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。

ソース層ＳＬの表面に絶縁層７２が形成され、その絶縁層７２の上に犠牲層７１が形成される。以降、絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返される。最上層の犠牲層７１上に絶縁膜４２が形成される。

図７に示すように、複数のメモリホールＭＨが積層体１００に形成される。メモリホールＭＨは、図示しないマスクを用いたＲＩＥで形成される。メモリホールＭＨは、積層体１００を貫通し、ソース層ＳＬに達する。

図８に示すように、メモリホールＭＨの側面および底面にコンフォーマルに積層膜３０ａが形成される。積層膜３０ａは、図４に示すトンネル絶縁膜３１と電荷蓄積膜３２とを含む。その積層膜３０ａの内側には、図９に示すようにカバー半導体膜２０ａがコンフォーマルに形成される。

その後、図１０に示すように、積層体１００上にマスク層９５が形成され、ＲＩＥによって、メモリホールＭＨの底面に形成されたカバー半導体膜２０ａおよび積層膜３０ａが除去される。このＲＩＥのとき、メモリホールＭＨの側面に形成された積層膜３０ａは、カバー半導体膜２０ａで覆われて保護されている。メモリホールＭＨの側面に形成された積層膜３０ａはＲＩＥのダメージを受けない。

マスク層９５を除去した後、図１１に示すように、メモリホールＭＨ内に半導体膜２０ｂが形成される。半導体膜２０ｂは、カバー半導体膜２０ａの側面、およびソース層ＳＬが露出するメモリホールＭＨの底面に形成される。

カバー半導体膜２０ａおよび半導体膜２０ｂは、例えばアモルファスシリコン膜として形成された後、熱処理により多結晶シリコン膜に結晶化される。カバー半導体膜２０ａおよび半導体膜２０ｂは前述した半導体ボディ２０を構成する。

半導体膜２０ｂの内側には、図１２に示すように、コア膜５０が形成される。このようにして、積層膜３０ａ、半導体ボディ２０、およびコア膜５０を含む柱状部ＣＬが形成される。

図１２に示す絶縁膜４２上に堆積した膜は、ＣＭＰ（chemical mechanical polishing）またはエッチバックにより除去される。

その後、図１３に示すように、絶縁膜４２上に絶縁膜４３が形成される。絶縁膜４３は、柱状部ＣＬの上端を覆う。そして、図示しないマスクを用いたＲＩＥにより、絶縁膜４３、絶縁膜４２、複数の犠牲層７１、および複数の絶縁層７２を含む積層体１００に、複数のスリットＳＴを形成する。スリットＳＴは、積層体１００を貫通し、ソース層ＳＬに達する。

次に、スリットＳＴを通じて供給されるエッチングガスまたはエッチング液により、犠牲層７１を除去する。例えば、燐酸を含む溶液によって、シリコン窒化層である犠牲層７１が除去される。犠牲層７１が除去され、図１４に示すように、積層方向で隣り合う絶縁層７２の間に空隙７３が形成される。空隙７３は、絶縁膜４２と、最上層の絶縁層７２との間にも形成される。

複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、その側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、空隙７３が保たれる。

空隙７３の内壁には、図４に示す、第１ブロック膜３４、第２ブロック膜３５、およびバリアメタル８１が順に形成される。第１ブロック膜３４、第２ブロック膜３５、およびバリアメタル８１は、絶縁層７２の上面、下面、および柱状部ＣＬの側面に沿ってコンフォーマルに形成される。バリアメタル８１として例えば窒化チタン膜が形成される。

バリアメタル８１を形成した後、空隙７３はまだ残っている。その残った空隙７３内に電極層７０が埋め込まれる。例えば、フッ化タングステンと水素とを含むガスを用いたＣＶＤ（Chemical Vapor Deposition）或いはＡＬＤ（Atomic Layer Deposition）で、電極層７０としてタングステン層が形成される。

その後、スリットＳＴ内に、図３に示す絶縁膜６１が形成され、分離部６０が形成される。

次に、図１５（ａ）〜図２４を参照して、図５に示す階段部２の製造方法について説明する。

図１５（ａ）は、複数の犠牲層７１と複数の絶縁層７２とを含む積層体１００の一部の斜視図である。

図１５（ａ）において斜線で示す領域をレジストで覆った状態で、そのレジストから露出している領域の絶縁層７２および犠牲層７１をそれぞれ１層ずつＲＩＥでエッチングする。このエッチング後の状態を図１５（ｂ）に表す。

さらに、図１５（ｂ）において斜線で示す領域をレジストで覆った状態で、そのレジストから露出している領域の絶縁層７２および犠牲層７１をそれぞれ１層ずつＲＩＥでエッチングする。

このようにして、図１６（ａ）に示すように、積層体１００の一部に、Ｙ方向に沿った階段列が形成される。ある犠牲層７１と、その１層下または１層上の犠牲層７１とが、Ｙ方向に沿った階段列の１ステップを構成する。

次に、図１６（ａ）において斜線で示す領域をレジストで覆った状態で、そのレジストから露出している領域の絶縁層７２および犠牲層７１をそれぞれ複数層（例えば３層）ずつＲＩＥでエッチングする。このエッチング後の状態を図１６（ｂ）に表す。

さらに、図１６（ｂ）において斜線で示す領域をレジストで覆った状態で、そのレジストから露出している領域の絶縁層７２および犠牲層７１をそれぞれ３層ずつＲＩＥでエッチングする。このエッチング後の状態を図１７（ａ）に表す。

さらに、図１７（ａ）において斜線で示す領域をレジストで覆った状態で、そのレジストから露出している領域の絶縁層７２および犠牲層７１をそれぞれ３層ずつＲＩＥでエッチングする。

このようにして、図１７（ｂ）に示すように、積層体１００の一部に、Ｘ方向に沿った階段列が形成される。ある犠牲層７１と、その３層下または３層上の犠牲層７１とが、Ｘ方向に沿った階段列の１ステップを構成する。

先の工程で形成されたＹ方向に沿った階段列に加えて、Ｘ方向にも階段列を有する階段部２’が形成される。その階段部２’における最表層を構成する絶縁層７２をＲＩＥで除去する。

これにより、図１８に示すように、複数の犠牲層７１の複数のテラス部７１ｂが最表層に露出してＸ方向およびＹ方向に階段状に並んだ階段部２’が得られる。

図１９（ａ）は、階段部２’におけるＸ方向に沿った任意の１ステップを構成する部分の断面図である。

犠牲層７１のテラス部７１ｂの上に、犠牲層７１と同じ材料の膜（例えばシリコン窒化膜）７１’を、例えばＣＶＤ法で形成し、図１９（ｂ）に示すようにテラス部７１ｂを厚膜化する。

その後、図２０（ａ）に示すように、カバレッジ（段差被覆性）の悪い保護膜９１をテラス部７１ｂ上に形成する。例えば、保護膜９１としてカーボン膜をＣＶＤ法で形成する。そして、保護膜９１をマスクにして、例えばＣＦ_４等のフッ化炭素を含むガスを用いたエッチングにより、階段部２’の側壁に形成された膜７１’を除去する。

上段のテラス部７１ｂと下段のテラス部７１ｂとをつなぐように階段部２’の側壁を覆っていた膜７１’が除去される。この後、保護膜９１を除去して、図２０（ｂ）に示すように、犠牲層７１においてテラス部７１ｂのみが厚膜化される。

その厚膜化されたテラス部７１ｂ上に、図２１（ａ）に示すように、再びカバレッジの悪い保護膜９２を形成する。例えば、保護膜９２としてカーボン膜をＣＶＤ法で形成する。

階段部２’の側壁は、テラス部７１ｂのエッジ７１ｃ、そのエッジ７１ｃの下方に続いている犠牲層７１のエッジ７１ｃおよび絶縁層７２のエッジ７２ｃによって形成される。その階段部２’の側壁には、テラス部７１ｂ上の保護膜９２の膜厚よりも薄い膜厚の保護膜９２が形成される。階段部２’の側壁に形成された保護膜９２の膜厚は、上段のテラス部７１ｂに近い上部ほど厚くなり、下段のテラス部７１ｂに近い下部ほど薄くなる。この状態で、犠牲層７１に対するエッチングを行う。

例えばＣＦ_４等のフッ化炭素を含むガスを用いて、シリコン窒化層である犠牲層７１をエッチングする。このとき、シリコン酸化層である絶縁層７２も、犠牲層７１とほぼ同レートでエッチングされる。

または、図２５に示すように、犠牲層７１のみを選択的に後退させることもできる。

保護膜９２が薄い階段部２’の側壁から犠牲層７１および絶縁層７２に対してエッチングが進行し、階段部２’の側壁に位置していた犠牲層７１のエッジ７１ｃおよび絶縁層７２のエッジ７２ｃが、図２１（ｂ）に示すように階段部２’の側壁からＸ方向に沿って後退する。

階段部２’の側壁において保護膜９２の膜厚がより薄い下部ほど犠牲層７１および絶縁層７２の後退量が大きくなり、図２１（ｂ）に示すように、階段部２’の側壁に傾斜面が形成される。上段のテラス部７１ｂのエッジ７１ｃの一部から、下方に向かうにしたがって下段のテラス部７１ｂから遠ざかるように傾斜面が形成される。

この後、図２２（ａ）に示すように、階段部２’の表面を覆うように絶縁膜４５を形成する。例えば、絶縁膜４５としてシリコン酸化膜をＡＬＤ法で形成する。絶縁膜４５は、テラス部７１ｂの上面を覆う。

また、絶縁膜４５は、犠牲層７１のエッジ７１ｃおよび絶縁層７２のエッジ７２ｃの後退により形成された傾斜面の下方の空隙を埋め、犠牲層７１のエッジ７１ｃおよび絶縁層７２のエッジ７２ｃを覆う。

犠牲層７１だけでなく絶縁層７２も後退させることで、図２５の場合に比べて、階段部２’の側壁の凹凸を少なくできる。そのため、犠牲層７１のエッジ７１ｃが面する空隙への絶縁膜４５の埋め込み性に優れ、犠牲層７１のエッジ７１ｃを絶縁膜４５で確実に覆うことができる。

絶縁膜４５を形成した後、図２２（ｂ）に示すように、絶縁膜４５上に絶縁膜４６を形成する。絶縁膜４６は、階段部２’の段差を埋める。例えば、絶縁膜４６としてＣＶＤ法でシリコン酸化膜を形成する。

絶縁膜４６を形成した後、前述したメモリセルアレイ１が形成される領域に柱状部ＣＬが形成される。さらに、スリットＳＴが形成され、そのスリットＳＴを通じたエッチングにより犠牲層７１を除去する。階段部２’においても犠牲層７１が除去され、図２３（ａ）に示すように、絶縁層７２間に空隙７３が形成される。さらに、絶縁膜４６および絶縁膜４５で覆われたテラス部となる部分にも空隙７３が形成される。

そして、スリットＳＴを通じて空隙７３に電極層７０の材料が埋め込まれ、図２３（ｂ）に示す階段部２が形成される。絶縁膜４５は、犠牲層７１のエッジ７１ｃを覆う位置まで確実に形成されていたため、図２３（ａ）に示す工程で形成される空隙７３のエッジ７３ｃの位置を、後退させた犠牲層７１のエッジ７１ｃの位置に一致させることができる。この結果、図２３（ｂ）に示すように、空隙７３に形成された電極層ＷＬ３のエッジＷＬ３ｃおよび電極層ＷＬ４のエッジＷＬ４ｃを、テラス部ＷＬ２ｂから後退した位置に位置させることができる。

その後、図２４に示すように、絶縁膜４６および絶縁膜４５を貫通して各テラス部ＷＬ１ｂ、ＷＬ２ｂに達するコンタクトホールＣＨが形成される。

複数のコンタクトホールＣＨがＲＩＥで一括形成される。テラス部ＷＬ１ｂ、ＷＬ２ｂは厚膜化されているため、各コンタクトホールＣＨをテラス部ＷＬ１ｂ、ＷＬ２ｂで確実にストップさせることができる。

その後、コンタクトホールＣＨ内に導電材料が形成され、図５に示すコンタクト部ＣＣが形成される。

実施形態によれば、厚膜化したテラス部ＷＬ２ｂの近くにある電極層ＷＬ３、ＷＬ４のエッジＷＬ３ｃ、ＷＬ４ｃをテラス部ＷＬ２ｂから遠ざけるように後退させているため、テラス部ＷＬ２ｂと、他の電極層ＷＬ３、ＷＬ４との耐圧を高めることができる。

厚膜化したテラス部ＷＬ２ｂのＸ方向の幅を縮小することで、テラス部ＷＬ２ｂと、電極層ＷＬ３、ＷＬ４のエッジＷＬ３ｃ、ＷＬ４ｃとの距離を大きくするのではない。そのため、コンタクト部ＣＣがテラス部ＷＬ２ｂを外れてしまわないようにテラス幅のマージンは確保できる。

以上説明した複数の電極層７０の階段部２の構造は、メモリセルＭＣのコントロールゲートに限らず、ドレイン側選択トランジスタＳＴＤの選択ゲート、ソース側選択トランジスタＳＴＳの選択ゲートにも適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２…階段部、４５,４６…絶縁膜、７０,ＷＬ１〜ＷＬ６…電極層、７０ｂ,ＷＬ１ｂ,ＷＬ２ｂ…テラス部、ＷＬ１ｃ,ＷＬ２ｃ,ＷＬ３ｃ,ＷＬ４ｃ,ＷＬ５ｃ,ＷＬ６ｃ…エッジ、７１…犠牲層、７２…絶縁層

Claims (5)

1. 絶縁体を介して積層された複数の電極層を有する積層体を備え、
   前記複数の電極層は、
   第１部分と、前記第１部分よりも厚い第２部分とを有する第１電極層と、
   第３部分と、前記第３部分よりも厚い第４部分とを有する第２電極層であって、前記第４部分は、前記第１電極層の前記第２部分との間に階段状の段差をもって前記第２部分の下段側に設けられ、前記第２部分のエッジよりも第１方向に沿って突出している、第２電極層と、
   前記第２電極層の前記第３部分と、前記第１電極層との間に設けられた第３電極層と、
   を有し、
   前記第３電極層は、前記第１電極層の前記第２部分の前記エッジよりも、前記第２電極層の前記第４部分の突出方向の反対方向に後退したエッジを有する半導体装置。
2. 前記第３電極層の前記エッジは、傾斜面であり、
   前記第３電極層の下面と前記傾斜面との間の角部は、前記第３電極層の上面と前記傾斜面との間の角部よりも、前記反対方向に後退している請求項１記載の半導体装置。
3. 前記第３電極層と、前記第２電極層の前記第３部分との間に設けられた第４電極層をさらに備え、
   前記第４電極層は、前記第３電極層の前記エッジよりも、前記反対方向に後退したエッジを有する請求項１または２に記載の半導体装置。
4. 前記絶縁体は、前記第１電極層の前記第２部分と、前記第３電極層との間に設けられた第１絶縁層を有し、
   前記第１絶縁層のエッジは、前記第１電極層の前記第２部分の前記エッジよりも、前記反対方向に後退している請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記積層体内を前記積層体の積層方向に延びる半導体ボディと、
   前記半導体ボディと前記電極層との間に設けられた電荷蓄積部と、
   をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。

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