JP2019207253A - セグメント化されたピン駆動システム - Google Patents

Abstract

【課題】比較的大きな出力信号の大きさの範囲にわたって高忠実度出力信号パルスを提供できる試験システムを提供する。【解決手段】高忠実度出力信号を提供する試験システム１００において、遷移駆動回路１１０、１２０は、所望の電圧遷移に基づいて複数の並列電流経路を選択的にイネーブルする。遷移駆動回路は、出力ノードと第１の電流ソース／シンクとの間の第１の電流経路を切り替える第１のスイッチと、出力ノードと第１の電流ソース／シンクとの間の第２の電流経路を切り替える第２のスイッチとを含む。遷移駆動回路は、所望の電圧遷移に関する情報を受信し、所望の電圧遷移の大きさに応じて、第１および第２のスイッチのうちの一方または両方を選択的にオンにし、第１および第２の電流経路のうちの一方または両方をイネーブルして、第１の電流ソース／シンクから試験システムの出力ノードに出力信号のそれぞれの部分を提供する制御回路を含む。【選択図】図１

Description

本発明は、セグメント化されたピン駆動システムに関する。

電子デバイス試験のための試験システムは、被試験デバイス（ＤＵＴ）に電圧試験パルスを提供するピン駆動回路を含むことができる。それに応答して、試験システムを、ＤＵＴが１つ以上の指定された動作パラメータを満たすかどうかを決定するなど、ＤＵＴからの応答を測定するように構成することができる。
ピン駆動回路によって提供される試験パルスは、異なる電子デバイスを試験するために必要とされ得る特定の周波数または振幅のような、様々な特性を有することができる。例えば、メモリデバイスおよび超大規模集積（ＶＬＳＩ）デバイスは、異なる方法で試験され得る。メモリデバイスは、小振幅（例えば、２５ｍＶ〜５００ｍＶ）の高周波電圧スイングを用いて試験することができる。ＶＬＳＩデバイスは、大きな振幅（例えば、５００ｍＶより大きい）、中程度の速度電圧振幅を使用して試験され得る。メモリ市場の要求は、従来、「クラスＡ」技術を使用するピン駆動回路によって対処されており、ＶＬＳＩ市場の要件は従来「クラスＡＢ」技術を用いて対処されている。
ピン駆動回路は、とりわけ、試験パルス波形忠実度（例えば、いくつかの理想的な波形形状と比較して）または試験パルスタイミング精度に応じて、様々な試験を実行するように適格化され得る。試験パルス遷移またはその付近で発生する過渡現象などのスプリアス信号が生成され、試験システムの出力信号忠実度またはタイミングに影響を与える可能性がある。例えば、理想的な電圧レベル遷移は、２つの電圧レベル間の線形電圧遷移を含むことができる。実際の電圧レベルの遷移には、スプリアス信号によって引き起こされるような、オーバーシュート、アンダーシュート、プレシュート、およびスルー非線形性などの偏差が含まれる可能性がある。そのような偏差は、タイミングの正確さおよび試験の有効性に悪影響を与える可能性がある。

米国特許第８９０１９７２号明細書 米国特許第５８４２１５５号明細書 特開２０１２−１２９８１０号公報 米国特許第７４０５５９２号明細書

本発明者は、とりわけ、解決すべき問題が、比較的大きな出力信号の大きさの範囲にわたって高忠実度出力信号パルスを提供できる試験システムを提供することを含むことを認識した。例えば、被試験デバイスの中には、「クラスＡ」技法および「クラスＡＢ」技法から生成された試験信号を使用するなど、より大きな電圧振幅範囲およびより小さな電圧振幅範囲の両方での試験に使用されるピンがある。問題は、動的電流試験範囲（例えば、ＤＵＴ電圧スイング範囲によって指示される）が大きく、物理的に大きな電流スイッチングステージがピンを提供することができる場合に、「クラスＡ」アプローチを使用して試験のためにそのようなピンを収容することを含むことができる。大電流スイッチングステージは、一般に大きな電圧振幅を可能にするが、スイッチングステージに関連付けられる大きな寄生容量に起因するスプリアス信号が試験電圧波形の忠実度を損なう可能性があるため、小さな電圧振幅を生成する際の負担となる。

一例では、上述の問題に対する解決策は、スイッチングステージに関連付けられる寄生効果を最小化することを含む。この解決策は、スイッチングネットワーク内に配置された複数の並列セグメントを含むスイッチングステージを使用することを含むことができる。複数の並列セグメントのそれぞれを選択的にイネーブルして、出力信号の一部をＤＵＴ出力ノードに提供することができる。スイッチングネットワークは、並列セグメントのうちのイネーブルされたものに依存する特性容量を有することができる。例えば、それぞれのセグメントは、電流ソースとＤＵＴ出力ノードとの間に結合されたトランジスタの差動対を含むことができる。所望の出力スイングを示す制御信号に応じて、電流ソースからＤＵＴ出力ノードへの信号の一部を運ぶために、１つ以上の差動対をイネーブルまたは切り替えることができる。イネーブルされたセグメントのそれぞれは、スイッチングネットワークの特性容量に寄与する容量を有することができる。しかしながら、イネーブルされていないセグメントは、ＤＵＴ出力から効果的に切り離すことができ、したがって、イネーブルされていないセグメントに関連付けられる容量は、スイッチングネットワークの特性容量に実質的に寄与しない。

一例では、上述の問題の解決法は、ＤＵＴ出力ノードにおいて所望の出力信号特性を決定するために制御信号入力を監視することを含む方法をさらに含む。この方法は、制御信号の第１の特性に基づいて、スイッチングネットワーク内の１つ以上のセグメントをイネーブルすることを含むことができる。第１の特性から検出された変化に応答して、この方法は、より少ないもしくは追加のセグメントを、所望の出力信号を提供するようにイネーブルするかどうかを決定するためにルックアップテーブルを使用することを含むことができる。この方法は、スイッチングネットワーク内の１つ以上のセグメントを制御信号に基づいて所望の出力信号を提供するようにイネーブルまたはディスエーブルすることを更新することをさらに含むことができる。

この概要は、本特許出願の主題の概要を提供することを意図している。本発明の排他的または包括的な説明を提供することを意図するものではない。詳細な説明は、本特許出願
に関するさらなる情報を提供するために含まれる。

複数の駆動回路を含む試験システムトポロジーの例を一般的に示す。 駆動回路の図１と異なる状態の例を一般的に示す。 駆動回路の図１と異なる状態の例を一般的に示す。 クラスＡスイッチング状態の例を一般的に示す。 試験システムの一連の対応する電圧および出力電流を一般的に示す。 クラスＡ駆動回路のブロック図の例を一般的に示す。 セグメント化されたスイッチング回路を有するクラスＡ駆動回路のブロック図を一般的に示す。 セグメント化されたスイッチング回路を有するクラスＡ駆動回路に対応する出力信号を示すチャートを一般的に示す。 セグメント化されたスイッチング回路を有するクラスＡ駆動回路に対応する出力信号を示すチャートを一般的に示す。 セグメント化されたスイッチング回路を有するクラスＡ駆動回路に対応する出力信号を示すチャートを一般的に示す。 クラスＡ駆動回路内のスイッチングセグメントを選択的にイネーブルすることを含む方法の例を一般的に示す。

必ずしも一定の縮尺で描かれていない図面において、同様の数字は、異なる図で類似の構成要素を表すことがある。異なる文字接尾辞を有する同様の数字は、同様の構成要素の異なる例を表すことができる。図面は、本明細書で論じられている様々な実施形態を例示として示すが、これに限定されるものではない。

この詳細な説明は、詳細な説明の一部をなす添付図面への参照を含む。図面は、例示として、本発明を実施することができる特定の実施形態を示す。これらの実施形態は、本明細書では「例」とも呼ばれる。そのような例は、図示または説明されたものに加えて構成要素を含むことができる。しかしながら、本発明者らは、図示または記載された構成要素のみが提供される例も考慮する。本発明者らは、本明細書に示されもしくは記載された特定の例（もしくはその１つ以上の態様）に関して、または他の例（もしくは１つ以上の態様）に関して、示されもしくは記載された構成要素（もしくはその１つ以上の態様）の任意の組合せまたは置換を使用して例を考慮する。

本明細書では、特許文献において一般的であるように、「少なくとも１つ」または「１つ以上」の他の例または用途とは独立して、１つまたは１つ以上を含む用語「１つ（ａまたはａｎ）」が使用される。本明細書では、他の点で指示がなければ、「または」という用語は、「ＡまたはＢ」が「ＡではあるがＢではない」、「ＢではなくＡ」および「ＡおよびＢ」を含むように非排他的なものを指すために使用される。本明細書では、用語「含む（ｉｎｃｌｕｄｉｎｇ）」および「その中にある（ｉｎ ｗｈｉｃｈ）」は、それぞれの用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」および「その（ｗｈｅｒｅｉｎ）」の平易な英語の等価物として使用される。

一例では、試験システムのピン駆動回路は、指定された時間に被試験デバイス（ＤＵＴ）に電圧パルス刺激を提供し、オプションとしてＤＵＴからの応答を測定する。試験システムは、試験中の異なるタイプのデバイスに対応するために、比較的大きな出力信号強度範囲にわたって高忠実度出力信号パルスを提供するように構成することができる。いくつかの例では、試験システムは、大きな電圧スイングを容易にする物理的に大きな電流スイッチングステージを含む。しかし、このような大電流スイッチングステージは、物理的に大きなスイッチングステージに伴う寄生効果のようなスプリアス信号が試験信号波形の忠実度を損なう可能性があるため、小さな電圧振幅を生成する義務を負う。

本明細書で説明される試験システムおよび方法は、とりわけ、試験信号出力ノードにおける寄生効果が最小限のスイッチングステージを提供する。一例では、本明細書で説明される試験システムは、出力信号のそれぞれの部分をＤＵＴ出力ノードに提供する複数の選択的にイネーブルされた並列スイッチングセグメントを含む。スイッチングセグメントまたはブロックは、並列容量を有するセグメント化されたスイッチング回路を形成する。

一例では、それぞれのスイッチングブロックは、電流ソースとＤＵＴ出力ノードとの間に結合されたトランジスタの差動対を含む。所望の出力スイングを示す制御信号に応じて、電流ソースからＤＵＴ出力ノードへの信号の一部を運ぶために、１つ以上の差動対をイネーブルもしくは切り替えすることができる。イネーブルされたスイッチングブロックのそれぞれは、セグメント化されたスイッチング回路の特性容量に寄与する容量を有することができる。しかしながら、イネーブルされていないスイッチングブロックは、ＤＵＴ出力ノードから効果的に切り離すことができ、したがって、イネーブルされていないスイッチングブロックに関連付けられる寄生素子は、セグメント化されたスイッチング回路の負荷効果または特性容量に寄与しない。種々のスイッチングブロックは、例えば動作条件の範囲にわたる寄生効果を最小限に抑えるために、試験手順を通して動的にイネーブルまたはディスエーブルすることができる。

図１は、一般に、複数の駆動回路を含む試験システムトポロジーの例１００を示す。例１００は、クラスＡＢ駆動回路１１０、クラスＡ駆動回路１２０、コンパレータ回路１３０、能動負荷１４０、およびＤＵＴピン１０１を含む。例１００はさらに、特定の出力または負荷インピーダンスを提供するように構成された出力素子１０２を含む。試験システムは、出力電流１０５、ｉ＿ＯＵＴを提供する。コンパレータ回路１３０、能動負荷１４０、および出力素子１０２は、ＤＵＴからの信号を受信して解釈するように構成することができる。

一例では、クラスＡＢ駆動回路１１０は、固有の専用ＤＣ電圧レベルによって駆動されるそれぞれのブリッジと並列接続されたダイオードブリッジの中から選択することによって電圧刺激信号を生成するように構成されている。図１の例１００に示すように、ＤＣ電圧Ｖｉｈ１１１およびＶｉｌ１１２は、クラスＡＢ駆動回路１１０内のダイオードブリッジを駆動する。スイッチングステージの後には、５０オームＤＵＴ環境に機能するため大きな電流を生成して使用され得るように、電力ゲインを提供できる電圧バッファリングステージが続くことができる。

クラスＡＢ駆動ステージとは対照的に、クラスＡ駆動回路１２０は、ＤＵＴピン１０１に直接結合された比較的大きな電流スイッチステージを用いてＤＵＴピン１０１に電圧遷移を生成するように構成されている。クラスＡ駆動回路１２０の電流スイッチングステージは、制御信号Ｓｗｉｎｇ１２２（例えば、電圧制御信号）に応答して、ＤＵＴピン１０１に電流を交互に切り替える。クラスＡ駆動回路１２０は、それに付随する帯域幅および他の性能限界を伴うクラスＡＢ電圧バッファリングステージによって負担されないので、高速動作を提供することができる。

一例では、クラスＡ駆動回路１２０は、ＤＵＴピン１０１に比較的低振幅の信号を提供するように構成されている。例えば、クラスＡ駆動回路１２０は、約２ボルトスイングを有する信号を提供することができる。クラスＡＢ駆動回路１１０は、比較的高い振幅の信号、例えば−１．５〜＋７ボルトをＤＵＴピン１０１に提供するように構成することができる。クラスＡ駆動回路１２０は、一般に、ＡＢ駆動回路１１０よりも高いスイッチング速度または帯域幅で動作する。一例では、クラスＡＢ駆動回路１１０は、クラスＡ駆動回路１２０からのスイッチング電流を吸収するように構成されている。すなわち、クラスＡＢ駆動回路１１０は、クラスＡ駆動回路１２０が、出力素子１０２を通るように電流をソースできるバッファとして機能することができる。

クラスＡＢ駆動回路１１０およびクラスＡ駆動回路１２０は、別の方法では単一の駆動装置によって果たされない異なるＤＵＴ試験要件を満たすように選択される。例えば、両方の駆動回路がＤＵＴ波形を提供することができるが、クラスＡＢ駆動回路１１０は、大振幅、低帯域幅刺激信号を提供するように構成することができ、クラスＡ駆動回路１２０は、低振幅、高帯域幅刺激信号を提供するように構成することができる。

一例では、クラスＡＢ駆動回路１１０およびクラスＡ駆動回路１２０はイネーブルピンを共有しない。代わりに、それぞれの駆動回路は、ピンＥｎＡＢ１１３およびＥｎＡ１２１を介して独立したイネーブル制御を含む。さらに図２Ａおよび２Ｂに後述するように、独立したイネーブル制御は、クラスＡＢ駆動回路１１０が低速高電圧刺激源として機能し、クラスＡ駆動回路１２０からのスイッチング電流を吸収する静的、固定バッファとして機能するよう利用する。

図２Ａおよび図２Ｂは、図１とは異なる駆動回路の状態の一般的な例を示す。図２Ａは、クラスＡ駆動回路１２０をディスエーブルしてイネーブルされるクラスＡＢ駆動回路１１０を示す。図２Ｂは、クラスＡ駆動回路１２０をイネーブルしてディスエーブルされるクラスＡＢ駆動回路１１０を示す。

図２Ａの例では、クラスＡ駆動回路１２０の出力電流は０ｍＡ（すなわち、ｉ＿ＯＵＴ＝０ｍＡ）である。したがって、クラスＡ駆動回路１２０からの信号は、ＤＵＴピン１０１の出力電圧に寄与しない。代わりに、ＤＵＴピン１０１の電圧は、イネーブルされたクラスＡＢ駆動回路１１０の状態によって決定される。図２Ａの例では、Ｄａｔ１１５信号は低く、したがって、駆動回路からの出力のためにＶｉｌ１１２が選択される。Ｖｉｌは１．５Ｖの電圧レベルを有するので、同じ電圧レベルがクラスＡＢ駆動回路１１０に続くクラスＡＢ出力ノード２１０に現れる。

図２Ｂの例では、クラスＡ駆動回路１２０はイネーブルされる。クラスＡ駆動回路１２０からの出力電流は、Ｓｗｉｎｇ１２２電圧（０．５Ｖ）と負荷の特定のインピーダンス値（例えば、５０オームのＤＵＴ負荷）との間の関係によって決定される。図２Ｂの例では、クラスＡ駆動回路１２０は、ｉ＿ＯＵＴ１０５＝０．５Ｖ／５０オーム＝１０ｍＡを提供する。ＥｎＡＢ１１３は低状態であるので、クラスＡＢ駆動回路１１０は出力のためにＶｉｈ１１１を選択する。したがって、クラスＡＢ出力ノード２１０には２Ｖが現れる。ＤＵＴピン１０１の電圧はクラスＡＢ出力ノード２１０の電圧と出力電流ｉ＿ＯＵＴの重ね合わせであるため、この例では、ＤＵＴピン１０１の電圧は１．５Ｖである。したがって、ＤＵＴピン１０１の電圧信号は、クラスＡＢ駆動回路１１０が静的状態のままである間に、ＤＵＴピン１０１に電流の出入りを交互に切り替えるクラスＡ駆動回路１２０によって生成される。

図３Ａは、一般に、クラスＡスイッチングステージの例３００を示す。例３００は、ＤＵＴピン１０１に電流（例えばｉ＿ＯＵＴ）の出入りを切り替えるトランジスタの差動対を含む。差動対は、第１スイッチ３０１と第２のスイッチ３０２を含む。第１スイッチ３０１と第２のスイッチ３０２のそれぞれは、それぞれの特性寄生容量３０３および３０４を有する。第１および第２のスイッチ３０１および３０２は、スイッチのベースに設けることができるような電圧制御信号３０７に基づいて出力電流信号を切り替えるように構成されている。一例では、差動対は、電流信号ｉ＿ＳｗｉｎｇをＧＮＤからｉ＿ＯＵＴに切り替えて、ＤＵＴピン１０１にＤＵＴ試験信号を提供するように構成することができる。

一例では、スイッチングステージの差動対の物理的サイズは、予想される最大スイッチング電流振幅の変化に基づいて選択することができる。すなわち、試験システムのスイッチサイズは、スルーまたは現在の遷移速度要件に基づいて選択することができる。比較的大きな電圧振幅スイングを有するＤＵＴピンを短時間で駆動するために、駆動回路は物理的に大きなスイッチを用いて比較的大きなスルー電流を生成することができる。しかしながら、大きなスイッチサイズは大きな寄生容量効果に対応し得る。寄生効果に起因するスプリアス信号は、全体的な大きな電圧スイング範囲に比べて小さくなる場合があるが、比例して小さなスイング信号が使用されると、スプリアス信号が大きくなり得る。このようなスプリアス信号は、例えば波形の形状やタイミングなどの忠実度に悪影響を及ぼす可能性がある。一例では、第１および第２のスイッチ３０１および３０２に関連付けられる支配的な寄生容量ソースは、それぞれのスイッチの物理的サイズに関連し得る金属相互接続配線またはデバイス接合容量を含むことができる。

図３Ｂは、図３Ａの例示的な試験システム３００に対する一般的に一連の対応する電圧および出力電流波形を示す。例えば、図３Ｂは、左側において、ノードｖ＿ＥＭＩＴにおける一連の異なる電圧信号を示し、右側では、一連のそれぞれ対応する出力電流信号ｉ＿ＯＵＴ波形を示す。チャート３１０において、ｖ＿ＥＭＩＴ信号の形態または形状は、チャート３１２の０ｍＡのｉ＿ＯＵＴ開始値によって示されるように、クラスＡ電流を含まない例３００の差動対に典型的である。チャート３１２のスパイクまたはスプリアス信号過渡は、大部分が第１のスイッチ３０１が完全にオフになり、次に第２のスイッチ３０２がオンになることに起因する可能性がある。電流スパイクは、第２のスイッチ３０２が寄生容量３０３および３０４を充電することから生じ得、これは、ｖ＿ＥＭＩＴノードにおいて高周波負荷を表すことができる。電流スパイクは、例えば、忠実度の低下および理想的なパルス波形形状からの逸脱を引き起こすような、ＤＵＴピン１０１に望ましくない電圧スパイクを提供することを実行する場合がある。

一例では、完全にスイッチングする差動対によって生成されるようなチャート３１２のｉ＿ＯＵＴスパイクは、ｉ＿Ｓｗｉｎｇの絶対値と実質的に独立であり得る。すなわち、遷移中にｉ＿Ｓｗｉｎｇの全体が切り替えられても、電流スパイクの大きさは実質的に変化しない。結果として生じる問題は、電流スパイクが、ｉ＿Ｓｗｉｎｇが減少するにつれてｉ＿ＯＵＴ波形全体の増加部分を表し、それによりｉ＿ＯＵＴ信号の忠実度が低下することである。スパイクの大きさは、主に、ｖ＿ＥＭＩＴの振幅およびｖ＿ＥＭＩＴノードに存在する寄生容量３０３および３０４によって決定される。

一例では、スパイク振幅を減少させるアプローチは、ｖ＿ＥＭＩＴノード容量を減少させるか、またはｖ＿ＥＭＩＴ振幅を減少させることを含む。一例では、別のアプローチは、差動対を完全に切り替えることを回避し、代わりに全利用可能電流の一部のみを切り替えることを含む。切り替えられていない電流の量は「クラスＡ電流」と呼ばれ、その総電流に対するその比はクラスＡ「深さ」と呼ばれる。

再度、図３Ａを参照すると、例３００は、クラスＡ深さ、すなわち、切り替えられていない差動対内の電流の一部を表す電流ソースｉ＿ＣｌａｓｓＡを含む。ｉ＿ＣｌａｓｓＡ電流は、差動対を常時オン状態にバイアスする。図３Ｂのチャート３１０、３２０、３３０は、例えば、ｉ＿Ｓｗｉｎｇが一定に保たれるとき、ｖ＿ＥＭＩＴ振幅へのクラスＡ深さ、および対応するｉ＿ＯＵＴ電流に対する影響を示す。チャート３１０および３１２は、０ｍＡの初期ｉ＿ＯＵＴ値によって示されるように、０％の深さを表す。チャート３３０および３３２は、高いクラスＡ深さを表し、これは、忠実度が比較的高いｉ＿ＯＵＴ波形をもたらす。チャート３２０および３２２は、忠実度が比較的低い中程度のクラスＡ深
さを表す。

実際には、チャート３３２によって表されるように、小さいｉ＿Ｓｗｉｎｇ値で高い忠実度のｉ＿ＯＵＴ波形を達成するには、約１０００％のオーダーのようなかなりのクラスＡ深さが必要となり得る。その結果、ｉ＿Ｓｗｉｎｇに含まれる情報は、約１０倍のｉ＿ＳｗｉｎｇのクラスＡの電流ノイズが共存する。すなわち、ｉ＿ＣｌａｓｓＡの変更は、ｉ＿Ｓｗｉｎｇの観点から実際上１０倍だけ乗算される。言い換えれば、高いクラスＡ電流深さは、既知の電流信号、したがってＤＵＴピン１０１における既知のｉ＿ＯＵＴを生成することをより困難にする。一例では、様々な制御ループ回路を使用して、ｉ＿ＣｌａｓｓＡを非常に正確に制御しようとすることができる。しかしながら、このような制御ループ回路は、大きく、複雑であり、余分な電力を消費する可能性がある。

図４は、第２のクラスＡ駆動回路４２０のブロック図４００の例を概略的に示す。図４の例では、第２のクラスＡ駆動回路４２０は、アナログ制御回路４１０と、スイッチング回路４４０および制御ループ回路４３０とを含むことができる。図４の第２のクラスＡ駆動回路４２０は、上述したように、クラスＡＢ駆動回路１１０、出力素子１０２、およびＤＵＴピン１０１とインターフェースで接続することができる。

一例では、アナログ制御回路４１０は、入力ノードＤａｔ１１５を介してクロック信号を受信するように構成されている。クロック信号の変化に応答して、アナログ制御回路４１０は、スイッチング回路４４０内のスイッチのタイミングを制御する。

第２のクラスＡ駆動回路４２０は、Ｓｗｉｎｇ１２２信号を受信する。Ｓｗｉｎｇ１２２信号は、上述したように、所望のｉ＿ＯＵＴ電流を示す制御電圧信号を含むことができる。一例では、アナログ制御回路４１０は、Ｓｗｉｎｇ１２２信号または制御信号を監視し、Ｓｗｉｎｇ１２２信号に基づいてスイッチング回路４４０の電圧制御信号（例えば、図３Ａの電圧制御信号３０７を参照）を生成する。制御ループ回路４３０は、スイッチ回路４４０にｉ＿ＣｌａｓｓＡ電流４３２およびｉ＿Ｓｗｉｎｇ電流４３４を提供することなどによって、クラスＡ深さを正確に制御する様々な回路を提供する。一例では、制御ループ回路４３０は、Ｓｗｉｎｇ１２２電圧信号をｉ＿Ｓｗｉｎｇ電流４３４に変換する電圧−電流コンバータ回路を含む。

スイッチング回路４４０は、図３Ａの例で上述した差動対に対応するようなスイッチング素子の差動対４４１を含む。この例では、差動対４４１は、大きな最大電流スイッチング振幅に対応するための大きなスイッチングデバイスを含む。それに対応して、差動対４４１の２つのスイッチのそれぞれは、ｖ＿ＥＭＩＴノード（例えば、図３Ａのｖ＿ＥＭＩＴ参照）に現れる寄生容量に寄与し、出力信号の忠実度を低下させる可能性がある。

一例では、ｖ＿ＥＭＩＴノード容量は、スイッチング回路４４０で複数の選択的にイネーブルされたスイッチングステージまたはセグメントを使用することによって低減することができる。この例では、差動対４４１に対応するようなスイッチングセグメントの実効サイズは、期待されるまたは選択されるｉ＿ＯＵＴ振幅に基づくように、セグメントの様々なものをイネーブルすることによって変調され得る。一例では、ルックアップテーブルを使用して、指定されたｉ＿ＯＵＴ振幅またはＳｗｉｎｇ１２２入力信号に対して複数の使用可能なセグメントのうちのどれをイネーブルするかを決定することができる。

図５は、セグメント化されたスイッチング回路５４０を有する第３のクラスＡ駆動回路５２０のブロック図５００の例を概略的に示す。図５の例で、第３のクラスＡ駆動回路５２０は、アナログ制御回路５１０、デジタル制御回路５１５、メモリ回路５１６、セグメント化されたスイッチング回路５４０およびコンバータ回路５３０を含む。図５の第３の
クラスＡ駆動回路５２０は、上述したようにクラスＡＢ駆動回路１１０、出力素子１０２、およびＤＵＴピン１０１とインターフェース接続して、試験信号をＤＵＴに提供する。

一例では、アナログ制御回路５１０は、入力ノードＤａｔ１１５を介してクロック信号を受信する。クロック信号の変化に応答して、アナログ制御回路５１０は、スイッチング回路５４０内の１つ以上のスイッチのタイミングを制御する。コンバータ回路５３０は、Ｓｗｉｎｇ１２２電圧入力信号を受信し、これに応答して電圧信号を電流信号ｉ＿Ｓｗｉｎｇ５３４に変換するように構成することができる。ｉ＿Ｓｗｉｎｇ５３４電流信号を、セグメント化されたスイッチング回路５４０を使用してＤＵＴピン１０１に選択的に提供することができる。

セグメント化されたスイッチング回路５４０は、第１のスイッチングブロック５４１、第２のスイッチングブロック５４２、第３のスイッチングブロック５４３、および第４のスイッチングブロック５４４を含む複数のディスクリートスイッチングブロックを含む。より少数または追加のスイッチングブロックを使用することができる。スイッチングブロックのそれぞれは、例えばＤＵＴピン１０１で出力電流ｉ＿ＯＵＴをシンクまたは提供する信号経路に選択的に含まれ得る、同様のまたは異なるスイッチング素子を含む。例えば、第１〜第４のスイッチングブロック５４１〜５４４のそれぞれは、ＤＵＴピン１０１で出力素子１０２のような電流−電圧コンバータ素子に選択的に結合することができる信号出力ノードを含むことができる。

一例では、セグメント化されたスイッチング回路５４０内のスイッチングブロックは、トランジスタの差動対を含む。例えば、第１のスイッチングブロック５４１は第１の差動対を含むことができ、第２のスイッチングブロック５４２は第２の差動対を含むことができる、などである。差動対のそれぞれは、類似のまたは非類似の大きさにされまたは構成され得る。例えば、第１の差動対は、トランジスタデバイスの整合対を含むことができ、第２の差動対は、トランジスタデバイスの異なる整合対を含むことができる。複数の差動対が類似の大きさにされまたは整合され、差動対のうちの複数のものがイネーブルされる場合、複数の対のそれぞれを流れる電流密度は実質的に同じであり得る。１つ以上の対は、他の対よりも物理的に大きくても小さくてもよく、または他の区別できる特性または固有の特性を有してもよい。一例では、単一のスイッチングブロック内の異なるトランジスタは整合され得ず、または異なるサイズまたは構成特性を有することができる。一例では、差動対は、ＢＪＴトランジスタ、ＦＥＴトランジスタ、トレンチＭＯＳデバイス、または他のスイッチングデバイスを含む。

セグメント化されたスイッチング回路５４０内のそれぞれのスイッチングブロックは、スイッチングブロックのそれぞれに関連付けられ得る寄生容量効果のために、駆動回路の出力における負荷効果に別個に寄与することができる。しかしながら、いつでもイネーブルされるスイッチングブロックのみが、セグメント化されたスイッチング回路５４０全体の寄生容量に寄与する。したがって、第１のスイッチングブロック５４１のみがイネーブルされる場合、第１のスイッチングブロック５４１のみに起因する寄生効果のみが、望ましくない過渡現象またはスプリアス出力信号成分を引き起こす可能性があるような、試験システムの出力ノードにおける寄生効果に寄与する。複数のブロックがイネーブルされている場合、複数のイネーブルされたブロックのそれぞれからの寄生効果が、試験システムの出力ノードにおいて寄生効果に併せて寄与する。しかしながら、一例では、複数のブロックがより大きな信号を収容するためにのみイネーブルされるので、寄生効果は、意図されたスイング信号に対して低い可能性がある。

一例では、セグメント化されたスイッチング回路５４０は、第３のクラスＡ駆動回路５２０の出力ノードにおいて電流−電圧コンバータ素子に結合される。例えば、セグメント化されたスイッチング回路５４０は、固定抵抗のような、次にＤＵＴピン１０１とインターフェースで接続する、出力素子に結合される。すなわち、第１〜第４のスイッチングブロック５４１〜５４４のそれぞれは、出力素子１０２に結合された出力ノードを含む。セグメント化されたスイッチもしくはスイッチングブロックを結合することによって、試験システムの出力ノードにおいて、第３のクラスＡ駆動回路５２０は、改善された遷移信号の忠実度および速度を示し、他のアプローチに関しては低減された電力消費を示す。

デジタル制御回路５１５は、Ｓｗｉｎｇ１２２電圧信号を監視し、それに応答して、セグメント化されたスイッチング回路５４０内の１つ以上のスイッチングブロックを選択的にイネーブルするように構成することができる。例えば、比較的低いＳｗｉｎｇ１２２電圧信号振幅に応答して、デジタル制御回路５１５は、比較的小さい出力信号ｉ＿ＯＵＴを提供するように、セグメント化されたスイッチング回路５４０内のわずかなスイッチングブロックを対応して選択的にイネーブルすることができる。比較的大きなＳｗｉｎｇ１２２電圧信号振幅に応答して、デジタル制御回路５１５は、比較的大きな出力信号ｉ＿ＯＵＴを提供するように、セグメント化されたスイッチング回路５４０の対応するより多数のスイッチングブロックを選択的にイネーブルすることができる。すなわち、ｉ＿ＯＵＴが比較的小さい場合、ｉ＿ＯＵＴを提供するために必要なスイッチングデバイスの集合的な物理的サイズも小さく、したがって比較的少ないスイッチングブロックが寄生負荷効果を最小限に抑えるためにイネーブルされる。ｉ＿ＯＵＴが比較的大きい場合、ｉ＿ＯＵＴを提供するために必要なスイッチングデバイスの集合的な物理的サイズは比較的大きく、複数のスイッチングデバイスをイネーブルして、より大きなスイッチングサイズを提供することができる。

一例では、デジタル制御回路５１５は、複数のスイッチングブロックのうちのどれをイネーブルまたはディスエーブルするかを決定するためにルックアップテーブルからの情報を使用するか受信するように構成されている。ルックアップテーブルは、メモリ回路５１６または他の場所に格納することができる。一例では、ルックアップテーブルは、スイング信号に基づくように、所与の所望の出力信号の大きさに対して、どのまたはいくつのスイッチングブロックがイネーブルまたはディスエーブルされるべきかを指示する。一例では、ルックアップテーブルは、複数の所望の出力値のうちの１つ以上に対応するか、またはスイング１２２電圧入力の様々な値に対応するスイッチングブロックイネーブル／ディスエーブル命令を含む。一例では、ルックアップテーブルは、コンバータ回路５３０から監視され得るようなｉ＿Ｓｗｉｎｇ電流値に対応するスイッチングブロック命令を含む。

一例では、デジタル制御回路５１５は、セグメント化されたスイッチング回路５４０内の１つ以上のスイッチングブロックの使用特性を監視する。使用特性に基づいて、デジタル制御回路５１５を、様々のスイッチングブロックをイネーブルするかディスエーブルするかを決定するように構成することができる。使用特性は、とりわけ、スイッチングブロックの一部から感知される電流または電圧信号を含むことができる。例えば、デジタル制御回路５１５を、１つ以上のスイッチングブロックを通過する電流信号を監視し、電流信号振幅が特定の閾値電流振幅レベル未満である場合に１つ以上のブロックを応答してディスエーブルするように構成することができる。一例では、デジタル制御回路５１５は、１つ以上のスイッチングブロックを通過する電流信号を監視し、電流信号振幅が特定の閾値電流振幅レベルを超えるときに１つ以上のブロックを動的にイネーブルするように構成することができる。

一例では、デジタル制御回路５１５は、使用者によって構成または調整され得る。例えば、使用者は、所与の試験システムが使用する様々な信号出力要件および入力信号値を認識することができる。したがって、使用者は、デジタル制御回路５１５を構成して、様々な既知の入力値（例えば、スイング信号値）のスイッチングブロックを選択的にイネーブ
ルまたはディスエーブルすることができる。いくつかの例では、特定のＤＵＴが異常なまたは不完全な刺激信号にどのように反応するかを決定するなど、スプリアス信号または乱れを出力試験信号ｉ＿ＯＵＴ波形に意図的に導入するために、より多くのスイッチングブロックをイネーブルすることを望む場合がある。

図５のセグメント化されたスイッチング回路５４０を使用することにより、複数の利点を実現することができる。例えば、出力信号ｉ＿ＯＵＴは、過剰容量に関連付けられる充電時間が効果的に除去されるので、図４のセグメント化されていない例と比較して、より良く整合した立ち上がり時間および立ち下がり時間を有することができる。一例では、立ち上がり時間および立ち下がり時間は、複数の異なるＳｗｉｎｇ１２２電圧入力レベルにわたって実質的に整合させることができる。より整合した立上り時間および立下り時間を使用することにより、セグメント化されたスイッチング回路５４０を組み込んだ試験システムは、いくつかのメモリ回路またはＶＬＳＩ回路をより正確に試験することができる。一例では、複数のＳｗｉｎｇ１２２電圧入力レベルのように、セグメント化されていない駆動装置よりも伝播遅延整合を改善することができる。さらに、次の図に示すように、スイングの忠実度が向上する。

図６Ａ〜図６Ｃは、セグメント化されたスイッチング回路を有するクラスＡ駆動回路に対応する出力信号を示す概略図を示す。また、図６Ａ〜図６Ｃは、同じ刺激信号振幅ｉ＿Ｓｗｉｎｇ５３４に対する第３のクラスＡ駆動回路５２０の様々な使用形態に対応する。例えば、図６Ａにおいて、第１のチャート６１０は、図５の例におけるｉ＿ＯＵＴに対応するような第１の出力電流信号６１１を示す第１のチャート６１０は、スイッチングブロック５４１〜５４４のすべてがイネーブルされ、ｉ＿Ｓｗｉｎｇ５３４が小さい構成に対応する。結果的に得られる第１の出力電流信号６１１は、比較的小さなｉ＿Ｓｗｉｎｇ５３４信号を送信するのに必要なスイッチングブロックよりも多くのスイッチングブロックを使用することによって導入される寄生容量の少なくとも一部の影響によってオーバーシュートを示す。一例では、支配的な寄生容量ソースは、セグメント化されたスイッチング回路における全実効的物理的スイッチまたはトランジスタサイズに関連し得る金属相互接続配線またはデバイス接合容量を含むことができる。

図６Ｂにおいて、第２のチャート６２０は、図６Ａの例と同じｉ＿Ｓｗｉｎｇ５３４信号振幅に応答するように、図５の例におけるｉ＿ＯＵＴに対応するような、第２の出力電流信号６２１を示す。第２チャート６２０は、第１スイッチングブロック５４１がイネーブルされ、第２〜第４スイッチングブロック５４２〜５４４がディスエーブルされる構成に対応する。すなわち、第１のスイッチングブロック５４１は、ｉ＿Ｓｗｉｎｇ５３４をＤＵＴピン１０１に結合する導電経路を含み、他の利用可能なスイッチングブロックは、出力ノードから効果的に分離される。結果として得られる第２の出力電流信号６２１は、例えば、不要なスイッチングブロックが信号経路から除去されたときに出力ノードの寄生効果が最小限に抑えられるため、第１の出力電流信号６１１よりも少ないオーバーシュートを示す。

図６Ｃは、第１および第２の出力電流信号６１１および６２１のそれぞれに対するＤＵＴピン電圧信号を示す第３のチャート６３０を示す。すなわち、第３のチャート６３０は、クラスＡＢ駆動回路１１０によって提供されるバッファリングのような、出力素子１０２における第１および第２の出力電流信号６１１および６２１の受信に応答をもたらし得る予想されるＤＵＴピン電圧を示す。図６Ｃの例では、第１のＤＵＴピン電圧信号６３１は、第１の出力電流信号６１１に対応する。第１のＤＵＴピン電圧信号６３１は、試験条件およびＤＵＴ応答に悪影響を与える可能性があるスプリアスおよび非線形成分を含む。第２のＤＵＴピン電圧信号６３２は、第２の出力電流信号６２１に対応する。第２のＤＵＴピン電圧信号６３２は、予測可能で一貫した立ち上がり時間を有して、実質的に線形で
あり、ＤＵＴピン１０１において高い忠実度の出力信号を提供することができる。セグメント化されたスイッチング回路５４０を使用するなどして、所与のｉ＿Ｓｗｉｎｇ入力信号に対して適切な数のスイッチングブロックを選択することによって、試験システムからの出力信号忠実度を改善することができる。

図７は、クラスＡ駆動回路内のスイッチングセグメントを選択的にイネーブルすることを含む方法７００の例を一般的に示す。一例において、方法７００は、図５の例から第３のクラスＡ駆動回路５２０と共に使用することができる動作手順に対応する。

一例では、動作７１０において、試験システムの第３のクラスＡ駆動回路５２０などでの試験手順を初期化し、スイング信号を受信することができる。スイング信号は、試験システムによって生成される試験信号の波形形状、タイミング、または他の特性を示すことができる。一例では、動作７１０でスイング信号を受信することは、デジタル制御回路５１５で電圧制御信号を受信することを含む。

動作７２０では、この例は、セグメント化されたスイッチング回路５４０内の複数の利用可能なスイッチングブロックのうちのどれをイネーブルまたはディスエーブルするかを決定するためにルックアップテーブルを参照することを含むことができる。一例では、動作７２０は、デジタル制御回路５１５を使用して、ローカルまたはリモートメモリ回路からルックアップテーブルにアクセスすることを含む。動作７１０で受信されたような、スイング信号に関する情報に基づいて、デジタル制御回路５１５はルックアップテーブルを使用してイネーブルまたはディスエーブルするスイッチングブロックのデジタルアドレスを識別することができる。例えば、スイング信号が比較的大きな信号振幅レベルを有することを示す情報に応答して、ルックアップテーブルは、デジタル制御回路５１５に、使用可能なスイッチングブロックのすべてまたは複数をイネーブルして所望の出力信号を生成するべきであることを示す情報を提供することができる。スイング信号が、ある閾値振幅レベルよりも小さいような小さな振幅レベルを有することを示す情報に応答して、ルックアップテーブルは、複数の利用可能なスイッチングブロックのうちの１つだけをイネーブルして所望の出力を生成するべきであることを示す情報をデジタル制御回路５１５に提供することができる。

一例では、デジタル制御回路５１５は、スイッチングブロックをイネーブルまたはディスエーブルするための命令を提供するように構成されたリモート回路またはリモートデバイスとデータ通信することができる。例えば、リモートデバイスは、デジタル制御回路５１５からスイング信号情報を受信し、それに応答して、イネーブルまたはディスエーブルするための１つ以上のスイッチングブロックの指示をデジタル制御回路５１５に提供するように構成することができる。リモートデバイスは、任意に、ルックアップテーブルまたは他の感知またはプログラムされた情報を使用して、複数の使用可能なスイッチングブロックのうちのどれをイネーブルまたはディスエーブルするかの指示を生成することができる。デジタル制御回路５１５は、その指示を受信し、リモートデバイスによって提供される構成を実施または無視することができる。

動作７３０では、例は、デジタル制御回路５１５を使用して、セグメント化されたスイッチング回路５４０内の１つ以上のスイッチングブロックをイネーブルおよび／またはディスエーブルすることを含むことができる。一例では、スイッチングブロックをイネーブルすることは、ｉ＿Ｓｗｉｎｇ５３４電流信号の全部または一部を出力ノードに送信するような、コンバータ回路５３０およびＤＵＴピン１０１の間の信号経路内に、スイッチングデバイスを挿入することを含む。スイッチングブロックをディスエーブルすることは、コンバータ回路５３０とＤＵＴピン１０１との間の信号経路から、スイッチングデバイスの少なくとも１つのノードを分離することを含むことができる。ディスエーブルされたスイッチングブロックは、一般に、ｉ＿Ｓｗｉｎｇ５３４の電流信号の一部を搬送せず、ディスエーブルされたスイッチングブロックの成分は、上記でさらに説明したように、ＤＵＴピン１０１での負荷効果に寄与しない。適切なスイッチングブロックがイネーブルまたはディスエーブルされると、つまり、スイッチングブロックが出力信号経路に挿入または削除されると、試験システムは試験を開始できる。

動作７４０において、この例は、７１０で受信されたようなスイング信号が、指定の閾値量の幅を超えて変化したかどうかを決定することを含む。スイング信号の小さな変化は、いくつかの例では、既存のスイッチングブロック構成によって適応させることができる。例えば、スイッチングブロック構成がスイッチングブロックの線形動作範囲内でｉ＿Ｓｗｉｎｇ５３４電流信号をよく送信するとき、動作７５０でのような、現在のスイッチングブロック構成を維持することができる。例えば、スイング信号の検出された閾値変化量に応答するように、またはスイング信号の検出された閾値変化量に応答するように、出力信号の忠実度を維持または向上させるために、より少ないまたは追加のスイッチングブロックを使用すべき場合、スイッチングブロック構成の変化を示すことができる。スイング信号または出力信号の変化が、例えばデジタル制御回路５１５または他の回路によって識別されると、この例は動作７２０に戻り、ルックアップテーブルを参照し、適切なスイッチングブロック構成を識別して、さらなる試験のために実装する。

各種注釈と実施例
実施例１は、装置、デバイス、または機械などの主題を含むかまたは使用することができ、例えば、所望の電圧遷移に関する情報に応じて電流経路を選択的にイネーブルして試験システムの出力ノードにおける出力信号遷移の忠実度を増加させる、遷移駆動回路を含むかまたは使用することができる。実施例１において、遷移駆動回路は、出力ノードと第１の電流ソース／シンクとの間の第１の電流経路を切り替えるように構成された第１のスイッチと、出力ノードと第１の電流ソース／シンクとの間の第２の電流経路を切り替えるように構成された第２のスイッチと、所望の電圧遷移に関する情報を受信し、所望の電圧遷移の大きさに応じて、第１および第２のスイッチの一方または両方を選択的にオンにし、第１および第２の電流経路の一方または両方をイネーブルして、第１の電流ソース／シンクから出力ノードに出力信号のそれぞれの部分を提供するように構成された、制御回路とを含むことができる。

実施例２は、実施例１の主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、制御回路が、外部ソースからの所望の電圧遷移に関する情報を連続的または間欠的に受信し、制御回路が、所望の電圧遷移が指定の閾値量の幅を超えて変化したと決定するとき、制御回路は、第１または第２のスイッチのオン／オフ状態を更新すること、を含む。

実施例３は、実施例２の主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、所望の電圧遷移に関する情報が所望の電圧遷移の増加を示すとき、制御回路が、第１および第２のスイッチの両方をイネーブルして、第１および第２の電流経路の両方をイネーブルすること、を含む。

実施例４は、実施例２の主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、所望の電圧遷移に関する情報が所望の電圧遷移の減少を示すとき、制御回路が、第１および第２のスイッチのうちの一方をイネーブルして、第１および第２の電流経路のうちの一方をイネーブルすること、を含む。

実施例５は、実施例１〜４の１つまたは任意の組み合わせの主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、所望の電圧遷移を第１および第２のスイッチのオン／オフ状態と相関させる情報を含むルックアップテーブルを有するメモリ回路を含み、制御回路は、ルックアップテーブルからの情報を使用して、所望の電圧遷移に関する受信された情報に基づいて、第１および第２のスイッチのうちのどちらをイネーブルするかを決定するように構成されている。

実施例６は、実施例１〜５の１つまたは任意の組み合わせの主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、出力抵抗とバッファ回路とを含み、出力抵抗はバッファ回路と出力ノードとの間に結合され、第１の電流ソース／シンクは、第１および／または第２のスイッチを介して、および出力抵抗を介してバッファ回路へ電流をソースまたはシンクして、出力ノードにおいて出力電圧信号を提供するように構成されている。

実施例７は、実施例６の主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、第１および第２のスイッチが、第１の振幅特性を有する試験信号波形を提供するように構成されたクラスＡ駆動回路の部分を備え、バッファ回路が、より大きな第２の振幅特性を有する他の試験信号波形を別個に提供するように構成されたクラスＡＢ駆動回路を備えること、を含む。

実施例８は、実施例１〜７の１つまたは任意の組み合わせの主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、電圧信号として所望の電圧遷移に関する情報を受信するように構成された第１のデータ入力と、電圧信号を電流信号に変換し、電流信号を第１および第２のスイッチのうちのイネーブルされた方に分配するコンバータ回路とを含む。

実施例９は、実施例１〜８の１つまたは任意の組み合わせの主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、第１および第２のスイッチがそれぞれ第１および第２の差動対回路を含み、第１および第２の差動対回路のそれぞれが、試験システムの出力ノードに結合されたレッグを含むこと、を含む。

実施例１０は、実施例９の主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、第１および第２の差動対回路がＢＪＴまたはＦＥＴスイッチデバイスを含むこと、を含む。

実施例１１は、実施例９または１０の１つまたは任意の組み合わせの主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、第１および第２の差動対回路が物理的サイズにおいて実質的に整合していること、を含む。

実施例１２は、実施例１〜１１の１つまたは任意の組み合わせの主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、制御回路が、複数の異なる電圧遷移の大きさと第１および第２のスイッチのオン／オフ状態との間の対応関係を定めるために使用者によってプログラム可能であること、を含む。

実施例１３は、装置、デバイス、または機械などの主題を含むかまたは使用することができ、例えば、出力ノードにおいて信号遷移を駆動するための試験システムを含むかまたは使用することができる。実施例１３では、試験システムは、出力ノードに結合され、出力ノードに第１の信号を提供するように構成された第１の駆動回路と、出力ノードに結合され、出力ノードを介して第１の駆動回路から第１の信号を受信するように構成された第１のバッファ回路とを含む。実施例１３では、第１の駆動回路は、コモン電流ソース／シンクノードから出力ノードへ第１の信号を集合的に提供するように構成された複数の並列スイッチを含むセグメント化されたスイッチング回路を含むことができ、複数のスイッチのそれぞれは、独立してイネーブルされて、第１の信号のそれぞれの部分を出力ノードに提供するように構成され、セグメント化されたスイッチング回路の容量特性は、イネーブルまたはディスエーブルされるスイッチの数に応じて変化する。第１の駆動回路は、第１の信号の所望の大きさを示す制御信号を受信するように構成された制御信号ノードと、制御信号を監視し、かつ制御信号の特性に基づいて、複数のスイッチのうちの１つ以上を選択的にイネーブルして、イネーブルされたスイッチを使用して、制御信号によって示される所望の大きさを有する第１の信号を出力ノードにおいて提供するように構成されている、制御回路とを含むことができる。

実施例１４は、実施例１３の主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、セグメント化されたスイッチング回路内の複数の並列スイッチのそれぞれが試験システムの出力ノードに結合されること、を含む。

実施例１５は、実施例１４の主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、複数の並列スイッチのそれぞれがトランジスタの差動対を含み、それぞれのトランジスタの差動対の少なくとも１つのレッグが試験システムの出力ノードに結合されること、を含む。

実施例１６は、実施例１３〜１５の１つまたは任意の組み合わせの主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、ルックアップテーブルを格納するメモリ回路を含み、ルックアップテーブルは、制御信号の特性と複数のスイッチのうちのイネーブルされたものとの間の定められた関係を保持し、制御回路は、ルックアップテーブルからの情報を使用して、複数のスイッチのうちの１つ以上を選択的にイネーブルするように構成されている。

実施例１７は、実施例１３〜１６の１つまたは任意の組み合わせの主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、セグメント化されたスイッチング回路内の複数のスイッチのうちの少なくともイネーブルされたものにスイッチタイミング情報を提供するタイミング回路を含む。

実施例１８は、実施例１３〜１７の１つまたは任意の組み合わせの主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、制御信号が出力ノードにおいて所望の最大信号遷移を示すとき、制御回路は、セグメント化されたスイッチング回路内の複数の並列スイッチのすべてをイネーブルするように構成され、制御信号が出力ノードにおいて所望の最小信号遷移を示すとき、制御回路は、セグメント化されたスイッチング回路内の複数の並列スイッチのうちの１つを除いてすべてをディスエーブルするように構成されていること、を含む。

実施例１９は、装置、デバイス、または機械などの主題を含むかまたは使用することができ、例えば、ピン駆動試験システムにおいてセグメント化された駆動回路内のスイッチングブロックを選択的にイネーブルまたはディスエーブルする制御回路を含むかまたは使用することができる。実施例１９では、制御回路は、試験システムの出力ノードにおける所望の電圧遷移を示す制御信号を受信するように構成されたデータ入力と、複数の制御信号値とセグメント化された駆動回路内で利用可能な複数のスイッチングブロックとの間の関係に関する情報を含むデータルックアップテーブルであって、複数のスイッチングブロックのそれぞれは、コモン電流ソース／シンクと試験システムの出力ノードとの間の複数の並列電流経路のうちの１つをイネーブルして、試験信号を提供するように構成されている、データルックアップテーブルと、データ入力を監視し、かつ制御信号の検出された変化に基づいてイネーブル／ディスエーブル信号を生成するように構成された、処理回路であって、イネーブル／ディスエーブル信号は、データルックアップテーブルからの情報に基づいてイネーブルまたはディスエーブルするようにスイッチングブロックのうちで選択されたものを示す、処理回路と、スイッチングブロックにイネーブル／ディスエーブル信号を提供するように構成されたデータ出力とを含む。実施例１９の制御回路は、実施例１〜１８の１つまたは任意の組み合わせの主題と任意選択で主題と組み合わせることができる。

実施例２０は、実施例１９の主題を含むことができるか、または任意選択で主題と組み合わせることができ、任意選択で、制御信号が第１の所望の電圧遷移レベルを示すとき、処理回路は、イネーブル信号を生成して、スイッチングブロックのうちの複数のものをイネーブルするように構成され、制御信号がより小さい第２の所望の電圧遷移レベルを示すとき、処理回路は、ディスエーブル信号を生成して、スイッチングブロックの１つを除いてすべてディスエーブルするように構成されていること、を含む。

これらの非限定的な実施例のそれぞれは、それ自体で成り立っていてもよく、または１つ以上の他の実施例との様々な置換または組み合わせで組み合わせることができる。
以下の特許請求の範囲において、「含む（ｉｎｃｌｕｄｉｎｇ）」および「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、制限がなく、すなわち、請求項におけるそのような用語の後に列挙される要素に加えて要素を含むシステム、装置、物品、組成物、定式、またはプロセスは、なお、その請求項の範囲内にあるとみなされる。さらに、以下の特許請求の範囲において、「第１」、「第２」および「第３」などの用語は単に符合として使用され、それらの対象に数値的な要件を課すことを意図しない。

本明細書に記載の方法例は、少なくとも部分的に機械的にまたはコンピュータで実施することができる。いくつかの例は、上記の例で説明したような方法を実行するために電子デバイスを構成するように動作可能な命令でコード化されたコンピュータ可読媒体または機械可読媒体を含むことができる。このような方法の実装には、マイクロコード、アセンブリ言語コード、高水準言語コードなどのコードを含むことができる。そのようなコードは、様々な方法を実行するためのコンピュータ可読命令を含むことができる。コードは、コンピュータプログラム製品の一部を形成してもよい。さらに、一例では、コードは、実行中にまたはその他のときになど、１つ以上の揮発性、固定、または不揮発性の有形のコンピュータ可読媒体に有形に格納することができる。これらの具体的なコンピュータ可読媒体の例は、これに限定されないが、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク（例えば、コンパクトディスクおよびデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）などを含むことができる。

上記の説明は例示的なものであり、限定的なものではない。例えば、上記の例（またはその１つ以上の態様）を、互いに組み合わせて使用することができる。上記の説明を検討することにより、当業者によって、他の実施形態を使用することができる。この要約は、読者が技術的開示の性質を迅速に確認することができるよう、３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に従うように提供される。これは、特許請求の範囲または意味を解釈または制限するために使用されないことを理解して提出される。また、上記の「詳細な説明」では、開示を合理化するために様々な特徴をグループ化することができる。これは、特許請求されていない開示された特徴が特許請求に不可欠であることを意図していると解釈されるべきではない。むしろ、本発明の主題は、開示された特定の実施形態のすべての特徴よりも少なくてもよい。したがって、添付の特許請求の範囲は、それぞれの請求項が別個の実施形態として独立して立証され、実施例または実施形態としての「詳細な説明」に組み込まれ、そのような実施形態は、様々な組み合わせまたは置換により互いに組み合わせることができると考えられる。本発明の範囲は、添付の特許請求の範囲を参照し、そのような特許請求の範囲が権利を与えられている等価物の全範囲とともに決定されるべきである。

１０１……ＤＵＴピン
１０２……出力素子
１１０……クラスＡＢ駆動回路
１２０……クラスＡ駆動回路
１３０……コンパレータ回路
１４０……能動負荷

Claims (20)

1. 所望の電圧遷移に関する情報に応じて電流経路を選択的にイネーブルして、試験システムの出力ノードにおける出力信号遷移の忠実度を向上させる遷移駆動回路であって、前記遷移駆動回路は、
   前記出力ノードと第１の電流ソース／シンクとの間の第１の電流経路を切り替えるように構成された第１のスイッチと、
   前記出力ノードと前記第１の電流ソース／シンクとの間の第２の電流経路を切り替えるように構成された第２のスイッチと、
   前記所望の電圧遷移に関する情報を受信し、前記所望の電圧遷移の大きさに応じて、前記第１および第２のスイッチの一方または両方を選択的にオンにし、前記第１および第２の電流経路の一方または両方をイネーブルして、前記第１の電流ソース／シンクから前記出力ノードに前記出力信号のそれぞれの部分を提供するように構成された、制御回路と、を備える、遷移駆動回路。
2. 前記制御回路は、外部ソースから前記所望の電圧遷移に関する前記情報を連続的または間欠的に受信し、前記制御回路が、前記所望の電圧遷移に関する前記情報が指定の閾値量の幅を超えて変化したと決定するとき、前記制御回路は、前記第１または第２のスイッチのオン／オフ状態を更新する、請求項１の記載の遷移駆動回路。
3. 前記所望の電圧遷移に関する前記情報が、前記所望の電圧遷移の増加を示すとき、前記制御回路は、前記第１および第２のスイッチの両方をイネーブルして、前記第１および第２の電流経路の両方をイネーブルする、請求項２に記載の遷移駆動回路。
4. 前記所望の電圧遷移に関する前記情報が、前記所望の電圧遷移の減少を示すとき、前記制御回路は、前記第１および第２のスイッチの一方をディスエーブルして、前記第１および第２の電流経路の一方をディスエーブルする、請求項２に記載の遷移駆動回路。
5. 所望の電圧遷移を前記第１および第２のスイッチのオン／オフ状態と相関させる情報を含むルックアップテーブルを有するメモリ回路をさらに備え、前記制御回路は、前記ルックアップテーブルからの情報を使用して、前記所望の電圧遷移に関する前記受信された情報に基づいて、前記第１および第２のスイッチのうちのどちらをイネーブルするかを決定する、ように構成されている、請求項１に記載の遷移駆動回路。
6. 出力抵抗とバッファ回路をさらに備え、前記出力抵抗は、前記バッファ回路と前記出力ノードとの間に結合され、前記第１の電流ソース／シンクは、前記第１および／または第２のスイッチを介してならびに前記出力抵抗を介して、前記バッファ回路に電流をソースまたはシンクして、前記出力ノードに出力電圧信号を提供するように構成されている、請求項１に記載の遷移駆動回路。
7. 前記第１および第２のスイッチは、第１の振幅特性を有する試験信号波形を提供するように構成されたクラスＡ駆動回路の部分を備え、前記バッファ回路は、より大きな第２の振幅特性を有する他の試験信号波形を別個に提供するように構成されたクラスＡＢ駆動回路を備える、請求項６に記載の遷移駆動回路。
8. 前記所望の電圧遷移に関する前記情報を電圧信号として受信するように構成された第１のデータ入力と、
   前記電圧信号を電流信号に変換し、前記電流信号を前記第１および第２のスイッチのうちの前記イネーブルされた方に分配するように構成されたコンバータ回路と、をさらに備える、請求項１に記載の遷移駆動回路。
9. 前記第１および第２のスイッチは、それぞれ第１および第２の差動対回路を含み、前記第１および第２の差動対回路のそれぞれは、前記試験システムの前記出力ノードに結合されたレッグを含む、請求項１に記載の遷移駆動回路。
10. 前記第１および第２の差動対回路は、ＢＪＴまたはＦＥＴスイッチデバイスを含む、請求項９に記載の遷移駆動回路。
11. 前記第１および第２の差動対回路は、物理的サイズが実質的に整合される、請求項９に記載の遷移駆動回路。
12. 前記制御回路は、複数の異なる電圧遷移の大きさと前記第１および第２のスイッチのオン／オフ状態との間の対応関係を定めるために、使用者によってプログラム可能である、請求項１に記載の遷移駆動回路。
13. 出力ノードにおいて信号遷移を駆動するための試験システムであって、前記試験システムは、
    前記出力ノードに結合され、前記出力ノードにおいて第１の信号を提供するように構成された第１の駆動回路と、
    前記出力ノードに結合され、前記出力ノードを介して前記第１の駆動回路から前記第１の信号を受信するように構成された第１のバッファ回路と、を備え、
    前記第１の駆動回路は、
    前記第１の信号をコモン電流ソース／シンクノードから前記出力ノードに集合的に提供するように構成された複数の並列スイッチを含むセグメント化されたスイッチング回路であって、前記複数のスイッチのそれぞれは、前記第１の信号のそれぞれの部分を前記出力ノードに提供するように独立してイネーブルされるように構成され、前記セグメント化されたスイッチング回路の容量特性が、イネーブルまたはディスエーブルされた前記スイッチの数に従って変化する、セグメント化されたスイッチング回路と、
    前記第１の信号の所望の大きさを示す制御信号を受信するように構成された制御信号ノードと、
    前記制御信号を監視し、前記制御信号の特性に基づいて前記複数のスイッチのうちの１つ以上を選択的にイネーブルして、前記イネーブルされたスイッチを使用して前記出力ノードにおいて前記第１の信号を提供するように構成された制御回路であって、前記第１の信号は、前記制御信号によって示される前記所望の大きさを有する、制御回路と、を備える、試験システム。
14. 前記セグメント化された回路内の前記複数の並列スイッチのそれぞれは、前記試験システムの前記出力ノードに結合される、請求項１３に記載のシステム。
15. 前記複数の並列スイッチのそれぞれは、トランジスタの差動対を含み、それぞれのトランジスタの差動対の少なくとも１つのレッグが、前記試験システムの前記出力ノードに結合される、請求項１４に記載のシステム。
16. 前記システムは、ルックアップテーブルを格納するメモリ回路をさらに備え、前記ルックアップテーブルは、前記制御信号の特性と前記複数のスイッチのうちのイネーブルされたものとの間の定められた関係を保持し、前記制御回路は、前記ルックアップテーブルからの情報を使用して、前記複数のスイッチのうちの前記１つ以上を選択的にイネーブルするように構成されている、請求項１３に記載のシステム。
17. 前記システムは、前記セグメント化されたスイッチング回路内の前記複数のスイッチの
    うちの少なくとも前記イネーブルされたものにスイッチタイミング情報を提供するタイミング回路をさらに備える、請求項１３のシステム。
18. 前記制御回路は、前記制御信号が前記出力ノードにおいて所望の最大信号遷移を示すとき、前記セグメント化されたスイッチング回路内の前記複数の並列スイッチのすべてをイネーブルするように構成され、前記制御回路は、前記制御信号が前記出力ノードにおいて所望の最低信号遷移を示すとき、前記セグメント化されたスイッチング回路内の前記複数の並列スイッチのうちの１つを除いてすべてをディスエーブルするように構成されている、請求項１３に記載のシステム。
19. ピン駆動試験システムにおいてセグメント化された駆動回路内のスイッチングブロックを選択的にイネーブルまたはディスエーブルする制御回路であって、前記制御回路は、
    前記試験システムの出力ノードにおける所望の電圧遷移を示す制御信号を受信するように構成されたデータ入力と、
    複数の制御信号値と、前記セグメント化された駆動回路内で利用可能な複数のスイッチングブロックとの間の関係に関する情報を含むデータルックアップテーブルであって、前記複数のスイッチングブロックのそれぞれは、コモン電流ソース／シンクと前記試験システムの前記出力ノードとの間の複数の並列電流経路のうちの１つをイネーブルして、試験信号を提供するように構成されている、データルックアップテーブルと、
    前記データ入力を監視し、かつ前記制御信号の検出された変化に基づいてイネーブル／ディスエーブル信号を生成するように構成された処理回路であって、前記イネーブル／ディスエーブル信号は、前記データルックアップテーブルからの情報に基づいてイネーブルまたはディスエーブルするように前記スイッチングブロックのうちで選択されたものを示す、処理回路と、
    前記スイッチングブロックに前記イネーブル／ディスエーブル信号を提供するように構成されたデータ出力と、を備える、制御回路。
20. 前記処理回路は、前記制御信号が第１の所望の電圧遷移レベルを示すとき、前記スイッチングブロックのうちの複数のものをイネーブルするイネーブル信号を生成するように構成され、かつ前記処理回路は、前記制御信号がより小さい第２の所望の電圧遷移レベルを示すとき、前記スイッチングブロックのうちの１つを除いてすべてをディスエーブルするディスエーブル信号を生成するように構成されている、請求項１９に記載の制御回路。