JP2020004893A - パワー半導体モジュール、電力変換装置、およびパワー半導体モジュールの製造方法 - Google Patents

パワー半導体モジュール、電力変換装置、およびパワー半導体モジュールの製造方法 Download PDF

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Abstract

【課題】パッケージの絶縁性を保ちながら半導体チップの発熱を積極的に逃がすことができ、ノンリードタイプのパッケージにより小型化することが可能なパワー半導体モジュール、電力変換装置、およびパワー半導体モジュールの製造方法を得ることを目的としている。【解決手段】基板実装面３１に設けられた外部端子部１４ｃ、１５ｃに接続されたパワーダイパッド１４ａおよび制御ダイパッド１５ａが設けられたリードフレーム１１１と、パワーダイパッド１４ａに搭載されるパワー半導体チップ２２と、制御ダイパッド１５ａに搭載されるパワー半導体チップ２３を制御する制御半導体チップ２３と、パワー半導体チップ２２および制御半導体チップ２３を覆うモールド樹脂２６とを備え、パワーダイパッド１４ａは、外部端子部１４ｃから曲げ部１４ｂを介して基板実装面３１から離れる方向にオフセットされた位置に配設される。【選択図】図２

Description

本願は、電力用半導体素子および電力用半導体素子を制御する制御用半導体素子を内包するパワー半導体モジュール、電力変換装置、およびパワー半導体モジュールの製造方法に関する。
インバータ制御装置のコストを低減するため制御回路基板の小型化が図られている。それに伴い、制御回路基板に実装されるパワー半導体モジュールも低コスト化および小型化が求められている。このため、電力用パワー半導体チップのみならず、その半導体チップを制御するＩＣチップを１パッケージに内蔵したインテリジェントパワーモジュール（Intelligent Power Module、以下ＩＰＭと称す）が製造されてきた。このＩＰＭとして、これまでＤＩＰ（Dual In-line Package）、ＳＩＰ（Single In-line Package）またはＳＯＰ（Small Outline Package）などがパッケージ形状として、製品化されている。
これらのパッケージは、半導体チップなどを封止する絶縁物のモールド樹脂から実装基板との接続用のリードが外側にはみ出しているため、パッケージサイズが大きくなりやすい。そこで、ＩＣ、メモリおよびＬＳＩなどでは、ノンリードタイプのＳＯＮ（Small Outline Non-leaded Package）およびＱＦＮ（Quad Flat Non-lead Package）のパッケージ形状が開発されている。また、半導体チップは動作時に多量の熱を発生させるため、発生した熱をパッケージ外部に逃がす必要がある。
例えば、特許文献１のように、半導体チップを実装しているリード部が実装面側に配置されモールド樹脂で絶縁されていると、パッケージの絶縁性が保たれるが実装基板に熱を逃がすことになり、冷却フィンなどの取り付けも困難になり、積極的に冷却することが難しくなる。そこで、例えば、特許文献２では、半導体チップを実装しているリード部を外部に露出させ、冷却剤または冷却フィンを取り付けることで積極的に冷却している。
特開２００２−２０３９３６号公報（段落００１５〜００２０、図１） 特開２００６−８６２７３号公報（段落０００８〜０００９、図１）
しかしながら、特許文献２のように、半導体チップを実装しているリード部が露出している構造だと、パワー半導体チップの場合、実装面が高電圧であるため露出したリード部も高電圧となり、絶縁性が保たれないという問題があった。
本願は、上記のような課題を解決するための技術を開示するものであり、パッケージの絶縁性を保ちながら半導体チップの発熱を積極的に逃がすことができ、ノンリードタイプのパッケージにより小型化することが可能なパワー半導体モジュール、電力変換装置、およびパワー半導体モジュールの製造方法を得ることを目的としている。
本願に開示されるパワー半導体モジュールは、基板実装面側に設けられた複数の外部端子部にそれぞれ接続された第一ダイパッド部および第二ダイパッド部が設けられたリードフレームと、前記第一ダイパッド部に搭載されるパワー半導体チップと、前記第二ダイパッド部に搭載される前記パワー半導体チップを制御する制御半導体チップと、前記パワー半導体チップおよび前記制御半導体チップを覆うモールド樹脂とを備え、前記第一ダイパッド部は、前記外部端子部から曲げ部を介して前記基板実装面から離れる方向にオフセットされた位置に配設されたことを特徴とする。
本願に開示されるパワー半導体モジュールの製造方法は、複数の外部端子部に曲げ部を介してそれぞれ接続する第一ダイパッド部および第二ダイパッド部が設けられ、前記第一ダイパッド部および前記第二ダイパッド部が基板実装面側から離れる方向にそれぞれオフセットした位置に配設されたリードフレームを用意し、パワー半導体チップおよび制御半導体チップを前記リードフレームの前記第一ダイパッド部と前記第二ダイパッド部の基板実装面側にそれぞれ実装する工程と、前記リードフレームの第一接続パッド部と前記パワー半導体チップの表面電極、前記パワー半導体チップの表面電極と前記制御半導体チップの表面電極、前記制御半導体チップの表面電極と前記リードフレームの第二接続パッド部のそれぞれの間をワイヤ配線する工程と、前記パワー半導体チップおよび前記制御半導体チップをモールド樹脂で覆うモールド工程とを含むことを特徴とする。
また、複数の外部端子部に曲げ部を介してそれぞれ接続する第一ダイパッド部および第二ダイパッド部が設けられ、前記第一ダイパッド部が基板実装面側から離れる方向にオフセットした位置に配設され、前記第二ダイパッド部が基板実装面側から前記第一ダイパッド部のオフセット量より小さいオフセット量だけ離れた位置に配設されたリードフレームを用意し、パワー半導体チップまたは制御半導体チップを前記リードフレームの前記第一ダイパッド部または前記第二ダイパッド部の基板実装面側または前記基板実装面とは反対側の放熱面側に実装した後、前記制御半導体チップまたは前記パワー半導体チップを前記リードフレームの前記第二ダイパッド部または前記第一ダイパッド部の前記放熱面側または前記基板実装面側に実装する工程と、前記リードフレームの第二接続パッド部または第一接続パッド部と前記制御半導体チップまたは前記パワー半導体チップの表面電極、前記制御半導体チップまたは前記パワー半導体チップの表面電極と前記制御半導体チップおよび前記パワー半導体チップの間にある前記リードフレームの第三接続パッド部のそれぞれの間を前記放熱面側または前記基板実装面側からワイヤ配線した後で、前記リードフレームの第一接続パッド部または第二接続パッド部と前記パワー半導体チップまたは前記制御半導体チップの表面電極、前記パワー半導体チップまたは前記制御半導体チップの表面電極と前記パワー半導体チップおよび前記制御半導体チップの間にある前記リードフレームの第三接続パッド部のそれぞれの間を前記基板実装面側または前記放熱面側からワイヤ配線する工程と、前記パワー半導体チップおよび前記制御半導体チップをモールド樹脂で覆うモールド工程とを含むことを特徴とする。
また、複数の外部端子部に曲げ部を介してそれぞれ接続する第一ダイパッド部および第二ダイパッド部が設けられ、前記第一ダイパッド部が基板実装面側から離れる方向にオフセットした位置に配設され、前記第二ダイパッド部が外部端子部として基板実装面に配設されたリードフレームを用意し、パワー半導体チップまたは制御半導体チップを前記リードフレームの前記第一ダイパッド部または前記第二ダイパッド部の基板実装面側または前記基板実装面とは反対側の放熱面側にそれぞれ実装した後、前記制御半導体チップまたは前記パワー半導体チップを前記リードフレームの前記第二ダイパッド部または前記第一ダイパッド部の前記放熱面側または前記基板実装面側にそれぞれ実装する工程と、前記リードフレームの第二接続パッド部または第一接続パッド部と前記制御半導体チップまたは前記パワー半導体チップの表面電極、前記制御半導体チップまたは前記パワー半導体チップの表面電極と前記制御半導体チップおよび前記パワー半導体チップの間にある前記リードフレームの第三接続パッド部のそれぞれの間を前記放熱面側または前記基板実装面側からワイヤ配線した後で、前記リードフレームの第一接続パッド部または第二接続パッド部と前記パワー半導体チップまたは前記制御半導体チップの表面電極、前記パワー半導体チップまたは前記制御半導体チップの表面電極と前記パワー半導体チップおよび前記制御半導体チップの間にある前記リードフレームの第三接続パッド部のそれぞれの間を前記基板実装面側または前記放熱面側からワイヤ配線する工程と、前記パワー半導体チップおよび前記制御半導体チップをモールド樹脂で覆うモールド工程とを含むことを特徴とする。
本願によれば、パワー半導体チップを搭載するダイパッド部を、外部端子部から曲げ部を介して基板実装面から離れる方向にオフセットされた位置に配設することで、パワー半導体チップから発生した熱が基板実装面と反対側の放熱面から放熱し易いパワー半導体モジュールを得ることができる。
実施の形態１によるパワー半導体モジュールの構成を示す表面側から見た平面図である。 実施の形態１によるパワー半導体モジュールの構成を示す断面図である。 実施の形態１によるパワー半導体モジュールに用いるリードフレームの全体を示す平面図である。 実施の形態１によるパワー半導体モジュールでの制御半導体チップのオフセット量を示す断面図である。 実施の形態１によるパワー半導体モジュールの製造方法を示すフローチャート図である。 実施の形態１によるパワー半導体モジュールの他の構成を示す断面図である。 実施の形態１によるパワー半導体モジュールの他の構成を示す断面図である。 従来のパワー半導体モジュールの構成を示す表面側から見た平面図である。 従来のパワー半導体モジュールの構成を示す断面図である。 従来のパワー半導体モジュールに用いるリードフレームの全体を示す平面図である。 実施の形態２によるパワー半導体モジュールの構成を示す表面側から見た平面図である。 実施の形態２によるパワー半導体モジュールの構成を示す裏面側から見た平面図である。 実施の形態２によるパワー半導体モジュールの構成を示す断面図である。 実施の形態２によるパワー半導体モジュールに用いるリードフレームの全体を示す平面図である。 実施の形態２によるパワー半導体モジュールでの制御半導体チップのオフセット量を示す断面図である。 実施の形態３によるパワー半導体モジュールの構成を示す表面側から見た平面図である。 実施の形態３によるパワー半導体モジュールの構成を示す裏面側から見た平面図である。 実施の形態３によるパワー半導体モジュールの構成を示す断面図である。 実施の形態３によるパワー半導体モジュールに用いるリードフレームの全体を示す平面図である。 実施の形態３によるパワー半導体モジュールでの制御半導体チップのオフセット量を示す断面図である。 実施の形態４による電力変換装置を適用した電力変換システムの構成を示すブロック図である。
実施の形態１．
図１は、実施の形態１におけるパワー半導体モジュール１０１の構成を示す表面側から見た平面図である。図２は、図１のＡＡ矢視断面図である。図３は、パワー半導体モジュール１０１に用いるリードフレーム１１１の全体を示す平面図であり、図３の領域Ｓ１の部分が図１に対応する。なお、図１では、モールド樹脂２６の図示を省略している。
図１、図２および図３に示すように、パワー半導体モジュール１０１は、パワー半導体チップ２２、制御半導体チップ２３、パワー半導体チップ２２を実装するリードフレーム１１１の第一ダイパッド部としてのパワーダイパッド１４ａ、制御半導体チップ２３を実装するリードフレーム１１１の第二ダイパッド部としての制御ダイパッド１５ａ、パワーダイパッド１４ａと接続するリードフレーム１１１の曲げ部１４ｂと外部端子部１４ｃ、制御ダイパッド１５ａと接続するリードフレーム１１１の曲げ部１５ｂと外部端子部１５ｃ、パワー半導体チップ２２の表面電極と制御半導体チップ２３の表面電極とを接続するワイヤ配線３８、パワー半導体チップ２２の表面電極とワイヤ配線３７を介して接続する第一接続パッド部である接続パッド１０ａ、接続パッド１０ａと接続するリードフレーム１１１の曲げ部１０ｂと外部端子部１０ｃ、制御半導体チップ２３の表面電極とワイヤ配線３９を介して接続する第二接続パッド部である接続パッド１１ａ、接続パッド１１ａと接続するリードフレーム１１１の曲げ部１１ｂと外部端子部１１ｃ、およびモールド樹脂２６から構成される。
パワー半導体チップ２２および制御半導体チップ２３はそれぞれ、パワーダイパッド１４ａ、制御ダイパッド１５ａの、パワー半導体モジュール１０１の基板実装面３１側に実装する。制御半導体チップ２３は、パワー半導体チップ２２の制御を司る半導体であり、パワー半導体チップ２２のゲート駆動および電流検知などの機能が搭載されている。パワー半導体チップ２２および制御半導体チップ２３は、パワーダイパッド１４ａ、制御ダイパッド１５ａのそれぞれに、はんだ２８、２９を用いて実装される。なお、実装には、はんだ２８、２９の代わりに、Ａｇペーストに代表される導電性接着剤、またはＡｇ、Ｃｕの焼結材料などを用いてもよい。さらに、コンデンサおよび抵抗などの部品を必要に応じて実装してもよい。また、制御半導体チップ２３は、１個に限られるものでなく、パワー半導体モジュール１０１内に複数個搭載されていてもよい。
パワー半導体チップ２２は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＤｉｏｄｅ、パワーＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のパワー半導体素子が採用される。ここでは、パワー半導体チップ２２として、ＭＯＳ−ＦＥＴを用いる。
制御半導体チップ２３は、ＨＶＩＣ（High Voltage IC）、ＬＶＩＣ（Low-Voltage Integrated Circuit）等の制御半導体チップが採用される。本願の実施の形態では、制御半導体チップ２３は、高圧側のパワー半導体チップ２２を制御するＨＶＩＣ（図１の上側の制御半導体チップ２３）と、低圧側のパワー半導体チップ２２を制御するＬＶＩＣ（図１の下側の制御半導体チップ２３）を用いる。
リードフレーム１１１は、ＣｕまたはＡｌおよびその合金製のものを用いる。表面に酸化防止のため、ＮｉまたはＡｇでめっき処理してあってもよい。ワイヤ配線３７、３８、３９は、Ａｌ、Ｃｕ、Ａｕ、Ａｇおよびその合金などの材料からなるφ１０μｍ程度からφ５００μｍ程度の円柱形のものを用い、接合にはボールボンドまたはウェッジボンドなどの既存の接合方法が用いられる。モールド樹脂２６は、絶縁性のエポキシ系の基材に熱伝導を向上させるためにシリカまたはアルミナなどの材料が混ざったものを用いる。
図４は、パワー半導体モジュール１０１での、パワー半導体チップ２２の位置を説明するための図である。図４に示すように、パワー半導体チップ２２を搭載するパワーダイパッド１４ａは、リードフレーム１１１の外部端子部１４ｃに対して、曲げ部１４ｂを介して基板実装面３１から離れる方向にオフセットされている。オフセットされる量は、モールド樹脂２６にて封止された時にリードフレーム１１１が外部に露出されないオフセット量Ｌ１であり、またパワーダイパッド１４ａが外部に対して絶縁されていれば、任意に選択できる。ただし、冷却性を向上させるためには、パワーダイパッド１４ａとモジュール外部側の放熱面３０との間のモールド樹脂２６の厚みは薄い方がよい。
また、図２ではパワーダイパッド１４ａと制御ダイパッド１５ａのオフセット量が同一となっているが、異なっていても問題ない。パワーダイパッド１４ａおよび制御ダイパッド１５ａを外部端子部１４ｃ、１５ｃからオフセットすることにより、実装時に実装基板との接合部となる外部端子部１４ｃ、１５ｃのみを露出することができる。これにより、基板実装時のはんだのぬれ広がる領域を制御しやすくなり、基板実装時の不良発生を抑制することができる。
また、ワイヤ配線３７、３８、３９がモールド樹脂から露出せず、電位の異なるワイヤ配線３７、３８、３９とパワー半導体チップ２２、制御半導体チップ２３などの間で接触せず、絶縁性が保たれる距離が必要となる。ワイヤ配線３７、３８、３９が接合される箇所、パワー半導体チップ２２および制御半導体チップ２３が実装される箇所のリードフレーム１１１上には、接合性および実装性を向上させるため、部分的にＡｇなどで表面をめっき処理されていることが望ましい。
次に、実施の形態１におけるパワー半導体モジュール１０１の製造方法について、図５に基づき説明する。図５は、実施の形態１におけるパワー半導体モジュール１０１の製造の手順を示すフローチャート図である。
まず、パワー半導体チップ２２を搭載するパワーダイパッド１４ａの位置がリードフレーム１１１の外部端子部１４ｃに対して、曲げ部１４ｂを介して基板実装面３１から離れる方向にオフセットされているリードフレーム１１１を用意し、パワー半導体チップ２２および制御半導体チップ２３をリードフレーム１１１のパワーダイパッド１４ａ、制御ダイパッド１５ａの基板実装面３１側にそれぞれ、はんだ２８、２９を用いて実装する（実装工程、ステップＳ５０１）。
続いて、ワイヤ配線３７、３８、３９を用いてパワー半導体チップ２２および制御半導体チップ２３とリードフレーム１１１を接続する（ワイヤ接続、ステップＳ５０２）。このとき、パワー半導体チップ２２とリードフレーム１１１（接続パッド１０ａ）との間、パワー半導体チップ２２と制御半導体チップ２３との間、制御半導体チップ２３とリードフレーム１１１（接続パッド１１ａ）との間のワイヤ配線３７、３８、３９が同一の種類のものであれば、同時に接合することが可能となるが、パワー半導体チップ２２に流す電流容量、および制御半導体チップ２３の接合部の電極サイズにより、最適なワイヤ配線を選択することが望ましい。また、これらのワイヤ配線３７、３８、３９を接合する順番も任意に選択することができる。
次いで、モールド樹脂２６を用いて、基板実装する外部端子部１０ｃ、１１ｃ、１４ｃ、１５ｃのみを露出させ、その他の部材を封止する（モールド工程、ステップＳ５０３）。モールドの方法として、トランスファーモールドを用いてもよいが、ワイヤ配線の変形を抑えることが可能なコンプレッションモールドを用いることが望ましい。
続いて、モールド樹脂２６に覆われていないリードフレーム１１１の部分をめっき処理する（めっき処理工程、ステップＳ５０４）。めっきとして、基板実装時のはんだ付けに対応するためにＳｎめっき、またはＳｎ−Ｃｕめっきなどが選ばれる。なお、予めリードフレーム全面にめっき処理を施している場合、または基板実装時のはんだ付けに表面処理が不要と判断した場合、このめっき処理を省略してもよい。
最後に、パワー半導体モジュール１０１ごとに、金型プレスなどにより切断し、個片化することでＳＯＮ（Small Outline No Lead Package）型もしくはＱＦＮ（Quad For Non-Lead Package）型のパッケージとしてパワー半導体モジュール１０１が得られる（切断工程、ステップＳ５０５）。
パワー半導体モジュール１０１の動作時には、主にパワー半導体チップ２２が発熱する。パワー半導体モジュール１０１を基板に実装した後、パワー半導体チップ２２から発生した熱は、基板実装面３１と反対側の放熱面３０から逃がすことになる。
そこで、パワー半導体モジュール１０１のパワーダイパッド１４ａの放熱面３０側にモールド樹脂２６よりも熱伝導性の高い熱伝導性絶縁シートを別途追加してもよい。図６に、パワーダイパッド１４ａの放熱面３０側に熱伝導性絶縁シート４０を備えたパワー半導体モジュール１０１の断面図を示す。熱伝導性絶縁シートとしては、例えば、窒化ホウ素、アルミナまたはシリカ製のフィラーが充填されたエポキシシートが挙げられる。これにより、パワー半導体チップ２２から発生した熱を、パワーダイパッド１４ａおよび熱伝導性絶縁シート４０を介して、局所的に放熱面３０から放熱しやすくなる。
また、パワー半導体モジュール１０１の放熱面３０側に金属製の冷却フィンを連結してもよい。図７に、パワー半導体モジュール１０１の放熱面３０側に放熱グリス２４を介して冷却フィン４１を備えたパワー半導体モジュール１０１の断面図を示す。冷却フィン４１を連結する放熱グリス２４には、例えばシリコーンベースのサーマルグリスが挙げられる。冷却フィン４１の固定には、既存のねじまたはクリップなどを使う。冷却フィンとしては、例えば、アルミニウムなどの金属が挙げられる。冷却フィン４１を追加することで積極的に熱を放熱することが可能となり、よりパワー半導体チップ２２が発熱する条件で駆動させることができる。
このようなＳＯＮ型もしくはＱＦＮ型のパッケージであるパワー半導体モジュール１０１は、従来のＤＩＰ型のパッケージと比べて、挿入端子分のリードが不要となる。図８に、従来のＤＩＰ型のパッケージを有するパワー半導体モジュールの構成を示す表面側から見た平面図を示す。図９は、図８のＤＤ矢視断面図である。図１０は、従来のパワー半導体モジュールに用いるリードフレーム１２０の全体を示す平面図であり、図１０の領域Ｓ０の部分が図８に対応する。なお、図８では、モールド樹脂２６の図示を省略している。
図９に示すように、従来のパワー半導体モジュールでは、挿入端子分のリード２５を備える。図３と図１０を比較したとき、リードフレーム１１１とリードフレーム１２０の縦幅は同じであるが、横幅が短くなっているのもかかわらず、パワー半導体モジュール１０１の方がパワー半導体モジュールの台数が多い。このことから、リードフレーム１１１の１枚あたりのパワー半導体モジュールの取れ数が向上することがわかる。したがって、リードフレーム１１１の１枚あたりのパワー半導体モジュール１０１の取れ数が向上することにより、モールド成型に要する時間を短縮することが可能となる。
以上のように、実施の形態１におけるパワー半導体モジュール１０１によれば、基板実装面３１に設けられた外部端子部１４ｃ、１５ｃに接続されたパワーダイパッド１４ａおよび制御ダイパッド１５ａが設けられたリードフレーム１１１と、パワーダイパッド１４ａに搭載されるパワー半導体チップ２２と、制御ダイパッド１５ａに搭載される制御半導体チップ２３を制御する制御半導体チップ２３と、パワー半導体チップ２２および制御半導体チップ２３を覆うモールド樹脂２６とを備え、パワーダイパッド１４ａは、外部端子部１４ｃから曲げ部１４ｂを介して基板実装面３１から離れる方向にオフセットされた位置に配設されるようにしたので、パワー半導体チップから発生した熱が基板実装面と反対側の放熱面から放熱し易く、信頼性の高いパワー半導体モジュールを得ることができる。また、従来のパワー半導体モジュールと較べ、挿入端子分のリードが不要となるので、小型化を図ることができる。また、リードフレーム１枚あたりのパワー半導体モジュールの取れ数が向上することで、パワー半導体モジュール１個あたりのモールド成型に要する時間を短縮することが可能となる。
また、パワーダイパッド１４ａは、基板実装面３１と反対側の放熱面３０との間に、熱伝導性絶縁シート４０を設けるようにしたので、局所的に放熱面から熱を放熱することができる。さらに、基板実装面３１と反対側の放熱面３０に冷却フィン４１を備えるようにしたので、積極的に熱を放熱すことが可能となり、よりパワー半導体チップが発熱する条件で駆動させることができる。
実施の形態２．
実施の形態１では、パワー半導体チップ２２および制御半導体チップ２３は、パワーダイパッド１４ａ、制御ダイパッド１５ａの、パワー半導体モジュール１０１の基板実装面３１側に実装した場合について説明したが、実施の形態２では、制御半導体チップ２３を制御ダイパッド１５ａの、基板実装面３１とは反対側の放熱面３０側に実装した場合について説明する。
図１１は、実施の形態２におけるパワー半導体モジュール１０２の構成を示す表面側から見た平面図であり、図１２は、裏面側から見た平面図である。図１３は、図１１および図１２のＢＢ矢視断面図である。図１４は、パワー半導体モジュール１０２に用いるリードフレーム１１２の全体を示す平面図であり、図１４の領域Ｓ２の部分が図１１および図１２に対応する。なお、図１１および図１２では、モールド樹脂２６の図示を省略している。
図１１、図１２、図１３、および図１４に示すように、パワー半導体モジュール１０２は、制御半導体チップ２３が制御ダイパッド１５ａの基板実装面３１と反対側の放熱面３０側に実装されており、制御半導体チップ２３とパワー半導体チップ２２間のワイヤ配線３８が第三接続パッド部である接続パッド１９ａの両面を介して接続されている。
図１５は、パワー半導体モジュール１０２での、パワー半導体チップ２２と制御半導体チップ２３の位置を説明するための図である。図１５に示すように、制御半導体チップ２３を搭載する制御ダイパッド１５ａは、リードフレーム１１２の外部端子部１５ｃに対して、曲げ部１５ｂを介して基板実装面３１から離れる方向にオフセットされている。オフセットされる量は、パワー半導体チップ２２を搭載するパワーダイパッド１４ａのオフセット量Ｌ１よりも小さいオフセット量Ｌ２であり、制御ダイパッド１５ａが外部に対して絶縁されていれば、任意に選択できる。
また、パワーダイパッド１４ａおよび制御ダイパッド１５ａを外部端子部１４ｃ、１５ｃからオフセットすることにより、実装時に実装基板との接合部となる外部端子部１４ｃ、１５ｃのみを露出することができる。これにより、基板実装時のはんだのぬれ広がる領域を制御しやすくなり、基板実装時の不良発生を抑制することができる。
図１３では、接続パッド１９ａもパワーダイパッド１４ａと同様にオフセットされているが、制御ダイパッド１５ａのオフセット量Ｌ２より大きく、オフセット量Ｌ１以下であれば、任意に選択できる。しかし、ワイヤ配線３８は、パワー半導体チップ２２、制御半導体チップ２３、および異電位のリードフレームに接触および絶縁破壊するほど接近しないように、配線する必要がある。そのため、接続パッド１９ａのオフセット量を調整することで、上記接触等を防ぐことができる。実施の形態２によるパワー半導体モジュール１０２のその他の構成については、実施の形態１のパワー半導体モジュール１０１と同様であり、対応する部分には同符号を付してその説明を省略する。
次に、実施の形態２におけるパワー半導体モジュール１０２の製造方法について説明する。パワー半導体モジュール１０２の製造方法は、基本的に実施の形態１と同様であり、実施の形態１で用いた図５に基づいて説明する。
まず、パワー半導体チップ２２を搭載するパワーダイパッド１４ａが、リードフレーム１１２の外部端子部１４ｃに対して、曲げ部１４ｂを介して基板実装面３１からオフセット量Ｌ１だけ離れた位置に設定され、制御半導体チップ２３を搭載する制御ダイパッド１５ａが、リードフレーム１１２の外部端子部１５ｃに対して、曲げ部１５ｂを介して基板実装面３１からオフセット量Ｌ１より小さいオフセット量Ｌ２だけ離れた位置に設定されたリードフレーム１１２を用意し、パワー半導体チップ２２をリードフレーム１１２のパワーダイパッド１４ａの基板実装面３１側に、はんだ２８を用いて実装し、その後、リードフレーム１１２の裏表を入れ替え、制御半導体チップ２３をリードフレーム１１２の制御ダイパッド１５ａの放熱面３０側に、はんだ２９を用いて実装する（実装工程、ステップＳ５０１）。
なお、本実施の形態２では、パワー半導体チップ２２を実装してから、制御半導体チップ２３を実装したが、先に制御半導体チップ２３を実装した後にパワー半導体チップ２２を実装してもよい。また、実施の形態１と同様に、はんだ２８、２９の代わりに、導電性接着剤などを用いてもよい。
続いて、ワイヤ配線３８、３９を用いて制御半導体チップ２３とリードフレーム１１２（接続パッド１１ａ）との間および制御半導体チップ２３の表面電極と接続パッド１９ａとの間を接続し、その後、リードフレーム１１２の裏表を入れ替え、パワー半導体チップ２２とリードフレーム１１２（接続パッド１０ａ）との間およびパワー半導体チップ２２の表面電極と接続パッド１９ａとの間を接続する（ワイヤ接続、ステップＳ５０２）。
このとき、制御半導体チップ２３側のワイヤ接続後は、接続パッド１９ａの放熱面３０側にはすでにワイヤ配線３８が接合されているため、接続パッド１９ａの基板実装面３１側にワイヤ配線３８を接合するときには、リードフレーム１１２を固定する治具およびリードフレーム１１２を配置するステージが制御半導体チップ２３側のワイヤ配線３８に干渉しないようにする必要がある。
なお、接続パッド１９ａの両側の同じ箇所にワイヤ配線３８をそれぞれ接合してもよいし、接続パッド１９ａの基板実装面３１側と放熱面３０側でワイヤ配線３８の接合位置を変えても、ワイヤ配線３８を破断させることなく接合できていれば問題ない。また、本実施の形態２では、制御半導体チップ２３側のワイヤ配線をしてから、パワー半導体チップ２２側のワイヤ配線をしたが、先に制御半導体チップ２３側のワイヤ配線をした後にパワー半導体チップ２２側のワイヤ配線をしてもよい。また、両面のそれぞれの側から同時に、制御半導体チップ２３側のワイヤ配線およびパワー半導体チップ２２側のワイヤ配線をしてもよい。このように、両面側から同時にワイヤ配線をすることにより、ワイヤ配線に要する時間を短縮することが可能となる。
ステップＳ５０３からステップＳ５０５の工程については、実施の形態１と同様の操作を行うことで、ＳＯＮ型もしくはＱＦＮ型のパッケージとしてパワー半導体モジュール１０２が得られる。
このように、制御ダイパッド１５ａのオフセット量Ｌ１がパワーダイパッド１４ａのオフセット量Ｌ２と異なることにより、熱源となるパワー半導体チップ２２が制御半導体チップ２３から離れることになり、熱による制御半導体チップ２３の誤作動およびリーク電流の増加を低減することができる。また、図９の従来のパワー半導体モジュールにおける領域Ｖ分だけ、パワー半導体モジュールの厚みを薄くすることができる。これにより、モールド樹脂２６の使用量がその分少なくなり、低コスト化が実現できる。また、図１４と図１０を比較したとき、リードフレーム１１２とリードフレーム１２０の縦幅は同じであるが、横幅が短くなっているのもかかわらず、実施の形態１と同様に、パワー半導体モジュール１０２の方がパワー半導体モジュールの台数が多いことから、リードフレーム１１２の１枚あたりのパワー半導体モジュール１０２の取れ数が向上することにより、パワー半導体モジュール１個あたりのモールド成型に要する時間を短縮することが可能となる。
以上のように、実施の形態２におけるパワー半導体モジュール１０２によれば、制御ダイパッド１５ａは、外部端子部１５ｃから曲げ部１５ｂを介して基板実装面３１から離れる方向にオフセットされた位置に配設され、制御ダイパッド１５ａのオフセット量がパワーダイパッド１４ａのオフセット量よりも小さくなるようにしたので、実施の形態１の効果だけでなく、熱源となるパワー半導体チップが制御半導体チップから離れることになり、熱による制御半導体チップの誤作動およびリーク電流の増加を低減することができ、さらに信頼性の高いパワー半導体モジュールを得ることができる。また、図９に示すパワー半導体モジュールと較べると、モールド樹脂をＶ領域の分だけ小さくすることができるので、モールド樹脂の使用量がその分少なくなり、低コスト化が実現できる。また、両面のそれぞれの側から同時に、制御半導体チップ２３側のワイヤ配線およびパワー半導体チップ２２側のワイヤ配線をしてもよい。このように、両面側から同時にワイヤ配線をすることにより、ワイヤ配線に要する時間を短縮することが可能となる。
実施の形態３．
実施の形態１および実施の形態２では、制御半導体チップ２３を搭載する制御ダイパッド１５ａは、リードフレーム１１１、１１２の外部端子部１５ｃに対して、曲げ部１５ｂを介して基板実装面３１から離れる方向にオフセットされている場合を説明したが、実施の形態３では、オフセットされていない場合について説明する。
図１６は、実施の形態３におけるパワー半導体モジュール１０３の構成を示す表面側から見た平面図であり、図１７は、裏面側から見た平面図である。図１８は、図１６および図１７のＣＣ矢視断面図である。図１９は、パワー半導体モジュール１０３に用いるリードフレーム１１３の全体を示す平面図であり、図１９の領域Ｓ３の部分が図１６および図１７に対応する。なお、図１６および図１７では、モールド樹脂２６の図示を省略している。
図１６、図１７、図１８、および図１９に示すように、パワー半導体モジュール１０３は、実施の形態２と同様に、制御半導体チップ２３が制御ダイパッド１５ａの基板実装面３１と反対側の放熱面３０側に実装されており、制御半導体チップ２３とパワー半導体チップ２２間のワイヤ配線３８が接続パッド１９ａの両面を介して接続されている。
図２０は、パワー半導体モジュール１０３での、パワー半導体チップ２２と制御半導体チップ２３の位置を説明するための図である。図１８に示すように、制御半導体チップ２３を搭載する制御ダイパッド１５ａは、実施の形態１および実施の形態２とは異なり、オフセットされておらず、制御ダイパッド１５ａ自体が実装時に実装基板との接合部となる外部端子部として、一部が基板実装面に露出する。実施の形態３によるパワー半導体モジュール１０３のその他の構成については、実施の形態１のパワー半導体モジュール１０１と同様であり、対応する部分には同符号を付してその説明を省略する。
次に、実施の形態３におけるパワー半導体モジュール１０３の製造方法について説明する。パワー半導体モジュール１０３の製造方法は、基本的に実施の形態１と同様であり、実施の形態１で用いた図５に基づいて説明する。
まず、パワー半導体チップ２２を搭載するパワーダイパッド１４ａが、リードフレーム１１３の外部端子部１４ｃに対して、曲げ部１４ｂを介して基板実装面３１からオフセット量Ｌ１だけ離れた位置に設定され、制御半導体チップ２３を搭載する制御ダイパッド１５ａが、オフセットなしで、リードフレーム１１３の外部端子部として、基板実装面３１に一部が露出する位置に設定されたリードフレーム１１３を用意し、パワー半導体チップ２２をリードフレーム１１３のパワーダイパッド１４ａの基板実装面３１側に、はんだ２８を用いて実装し、その後、リードフレーム１１３の裏表を入れ替え、パワー半導体チップ２２をリードフレーム１１３のパワーダイパッド１４ａの基板実装面３１側に、はんだ２８を用いて実装し、制御半導体チップ２３をリードフレーム１１３の制御ダイパッド１５ａの放熱面３０側に、はんだ２９を用いて実装する（実装工程、ステップＳ５０１）。
ステップＳ５０２からステップＳ５０５の工程については、実施の形態２と同様の操作を行うことで、ＳＯＮ型もしくはＱＦＮ型のパッケージとしてパワー半導体モジュール１０２が得られる。
このように、熱源となるパワー半導体チップ２２が、オフセット量Ｌ１分だけ制御半導体チップ２３から離れることになり、熱による制御半導体チップ２３の誤作動およびリーク電流の増加を低減することができる。また、実施の形態２と同様、図９の従来のパワー半導体モジュールにおける領域Ｖ分だけ、パワー半導体モジュールの厚みを薄くすることができる。これにより、モールド樹脂２６の使用量がその分少なくなり、低コスト化が実現できる。また、図１９と図３、図１４を比較してもわかるように、制御ダイパッド１５ａのオフセットがなくなることにより、外部端子部１４ｃ、１５ｃ、曲げ部１４ｂ、１５ｂおよび引き回し部分が必要なくなり、その分だけ横幅が小さくなるため、モジュールのサイズも小さくでき、さらにリードフレーム１１３の１枚あたりのパワー半導体モジュールの取れ数が向上し、モールド成型に要する時間を短縮することが可能となる。
以上のように、実施の形態３におけるパワー半導体モジュール１０３によれば、制御ダイパッド１５ａは、オフセットなしで、外部端子部として基板実装面３１に露出して設けられるようにしたので、実施の形態１の効果だけでなく、熱源となるパワー半導体チップが制御半導体チップから最大限離れることになり、熱による制御半導体チップの誤作動およびリーク電流の増加をさらに低減することができ、さらに信頼性の高いパワー半導体モジュールを得ることができる。また、図９に示すパワー半導体モジュールと較べると、モールド樹脂をＶ領域の分だけ小さくすることができるので、モールド樹脂の使用量がその分少なくなり、低コスト化が実現できる。また、制御ダイパッドのオフセットがなくなることにより、外部端子部、曲げ部および引き回し部分が必要なくなり、その分だけ横幅が小さくなるため、モジュールのサイズも小さくでき、さらにリードフレーム１１３の１枚あたりのパワー半導体モジュールの取れ数が向上し、モールド成型に要する時間を短縮することが可能となる。また、両面のそれぞれの側から同時に、制御半導体チップ２３側のワイヤ配線およびパワー半導体チップ２２側のワイヤ配線をしてもよい。このように、両面側から同時にワイヤ配線をすることにより、ワイヤ配線に要する時間を短縮することが可能となる。
実施の形態４．
実施の形態４は、上述した実施の形態１〜３にかかるパワー半導体モジュールを電力変換装置に適用したものである。本願は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに本願を適用した場合について説明する。
図２１は、実施の形態４による電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図２１に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図２１に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車または電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、実施の形態４にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子および各還流ダイオードは、上述した実施の形態１〜３のいずれかに相当するパワー半導体モジュール（ここではパワー半導体モジュール１０１で説明する）によって構成する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示なし）を備えているが、駆動回路はパワー半導体モジュール１０１に内蔵されていてもよいし、パワー半導体モジュール１０１とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
実施の形態４に係る電力変換装置では、主変換回路２０１のスイッチング素子と還流ダイオードとして実施の形態１〜３にかかる半導体装置を適用するため、信頼性向上を実現することができる。
実施の形態４では、２レベルの三相インバータに本願を適用する例を説明したが、本願は、これに限られるものではなく、種々の電力変換装置に適用することができる。実施の形態４では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本願を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本願を適用することも可能である。
また、本願を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機またはレーザー加工機、又は誘導加熱調理器または非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
１４ａ パワーダイパッド、１４ｂ 曲げ部、１４ｃ 外部端子部、１５ａ 制御ダイパッド、１５ｂ 曲げ部、１５ｃ 外部端子部、２２ パワー半導体チップ、２３ 制御半導体チップ、２６ モールド樹脂、３０ 放熱面、３１ 基板実装面、１０１ パワー半導体モジュール、Ｌ１ オフセット量。

Claims (13)

  1. 基板実装面側に設けられた複数の外部端子部にそれぞれ接続された第一ダイパッド部および第二ダイパッド部が設けられたリードフレームと、
    前記第一ダイパッド部に搭載されるパワー半導体チップと、
    前記第二ダイパッド部に搭載される前記パワー半導体チップを制御する制御半導体チップと、
    前記パワー半導体チップおよび前記制御半導体チップを覆うモールド樹脂と
    を備え、
    前記第一ダイパッド部は、前記外部端子部から曲げ部を介して前記基板実装面から離れる方向にオフセットされた位置に配設されたことを特徴とするパワー半導体モジュール。
  2. 前記第二ダイパッド部は、前記外部端子部から前記曲げ部を介して前記基板実装面から離れる方向にオフセットされた位置に配設され、前記第二ダイパッド部のオフセット量が前記第一ダイパッド部のオフセット量よりも小さいことを特徴とする請求項１に記載のパワー半導体モジュール。
  3. 前記第二ダイパッド部は、前記外部端子部として前記基板実装面に設けられたことを特徴とする請求項１に記載のパワー半導体モジュール。
  4. 前記パワー半導体チップが、前記第一ダイパッド部の基板実装面側に搭載され、前記制御半導体チップが、前記第二ダイパッド部の前記基板実装面と反対側の放熱面側に搭載されたことを特徴とする請求項２または請求項３に記載のパワー半導体モジュール。
  5. 前記パワー半導体チップの表面電極とワイヤ配線を介して接続する前記リードフレームの第一接続パッド部と、
    前記制御半導体チップの表面電極とワイヤ配線を介して接続する前記リードフレームの第二接続パッド部と
    を備えたことを特徴とする請求項１から請求項４のいずれか１項に記載のパワー半導体モジュール。
  6. 前記パワー半導体チップと前記制御半導体チップとの間にある前記リードフレームの第三接続パッド部を備え、前記パワー半導体チップの表面電極および前記制御半導体チップの表面電極と前記第三接続パッド部のそれぞれの間を、ワイヤ配線を介して接続したことを特徴とする請求項４に記載のパワー半導体モジュール。
  7. 前記第一ダイパッド部は、前記基板実装面と反対側の放熱面との間に、熱伝導性絶縁シート設けたことを特徴とする請求項１から請求項６のいずれか１項に記載のパワー半導体モジュール。
  8. 前記基板実装面と反対側の放熱面に冷却フィンを備えたことを特徴とする請求項１から請求項７のいずれか１項に記載のパワー半導体モジュール。
  9. 請求項１から請求項８のいずれか１項に記載のパワー半導体モジュールを有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と
    を備えた電力変換装置。
  10. 複数の外部端子部に曲げ部を介してそれぞれ接続する第一ダイパッド部および第二ダイパッド部が設けられ、前記第一ダイパッド部および前記第二ダイパッド部が基板実装面側から離れる方向にそれぞれオフセットした位置に配設されたリードフレームを用意し、パワー半導体チップおよび制御半導体チップを前記リードフレームの前記第一ダイパッド部と前記第二ダイパッド部の基板実装面側にそれぞれ実装する工程と、
    前記リードフレームの第一接続パッド部と前記パワー半導体チップの表面電極、前記パワー半導体チップの表面電極と前記制御半導体チップの表面電極、前記制御半導体チップの表面電極と前記リードフレームの第二接続パッド部のそれぞれの間をワイヤ配線する工程と、
    前記パワー半導体チップおよび前記制御半導体チップをモールド樹脂で覆うモールド工程と
    を含むことを特徴とするパワー半導体モジュールの製造方法。
  11. 複数の外部端子部に曲げ部を介してそれぞれ接続する第一ダイパッド部および第二ダイパッド部が設けられ、前記第一ダイパッド部が基板実装面側から離れる方向にオフセットした位置に配設され、前記第二ダイパッド部が基板実装面側から前記第一ダイパッド部のオフセット量より小さいオフセット量だけ離れた位置に配設されたリードフレームを用意し、パワー半導体チップまたは制御半導体チップを前記リードフレームの前記第一ダイパッド部または前記第二ダイパッド部の基板実装面側または前記基板実装面とは反対側の放熱面側に実装した後、前記制御半導体チップまたは前記パワー半導体チップを前記リードフレームの前記第二ダイパッド部または前記第一ダイパッド部の前記放熱面側または前記基板実装面側に実装する工程と、
    前記リードフレームの第二接続パッド部または第一接続パッド部と前記制御半導体チップまたは前記パワー半導体チップの表面電極、前記制御半導体チップまたは前記パワー半導体チップの表面電極と前記制御半導体チップおよび前記パワー半導体チップの間にある前記リードフレームの第三接続パッド部のそれぞれの間を前記放熱面側または前記基板実装面側からワイヤ配線した後で、前記リードフレームの第一接続パッド部または第二接続パッド部と前記パワー半導体チップまたは前記制御半導体チップの表面電極、前記パワー半導体チップまたは前記制御半導体チップの表面電極と前記パワー半導体チップおよび前記制御半導体チップの間にある前記リードフレームの第三接続パッド部のそれぞれの間を前記基板実装面側または前記放熱面側からワイヤ配線する工程と、
    前記パワー半導体チップおよび前記制御半導体チップをモールド樹脂で覆うモールド工程と
    を含むことを特徴とするパワー半導体モジュールの製造方法。
  12. 複数の外部端子部に曲げ部を介してそれぞれ接続する第一ダイパッド部および第二ダイパッド部が設けられ、前記第一ダイパッド部が基板実装面側から離れる方向にオフセットした位置に配設され、前記第二ダイパッド部が外部端子部として基板実装面に配設されたリードフレームを用意し、パワー半導体チップまたは制御半導体チップを前記リードフレームの前記第一ダイパッド部または前記第二ダイパッド部の基板実装面側または前記基板実装面とは反対側の放熱面側にそれぞれ実装した後、前記制御半導体チップまたは前記パワー半導体チップを前記リードフレームの前記第二ダイパッド部または前記第一ダイパッド部の前記放熱面側または前記基板実装面側にそれぞれ実装する工程と、
    前記リードフレームの第二接続パッド部または第一接続パッド部と前記制御半導体チップまたは前記パワー半導体チップの表面電極、前記制御半導体チップまたは前記パワー半導体チップの表面電極と前記制御半導体チップおよび前記パワー半導体チップの間にある前記リードフレームの第三接続パッド部のそれぞれの間を前記放熱面側または前記基板実装面側からワイヤ配線した後で、前記リードフレームの第一接続パッド部または第二接続パッド部と前記パワー半導体チップまたは前記制御半導体チップの表面電極、前記パワー半導体チップまたは前記制御半導体チップの表面電極と前記パワー半導体チップおよび前記制御半導体チップの間にある前記リードフレームの第三接続パッド部のそれぞれの間を前記基板実装面側または前記放熱面側からワイヤ配線する工程と、
    前記パワー半導体チップおよび前記制御半導体チップをモールド樹脂で覆うモールド工程と
    を含むことを特徴とするパワー半導体モジュールの製造方法。
  13. 前記ワイヤ配線する工程は、前記基板実装面側および前記放熱面側からのワイヤ配線を同時に行うことを特徴とする請求項１１または請求項１２に記載のパワー半導体モジュールの製造方法。
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