JP2020009935A

JP2020009935A - 成膜方法、成膜装置および半導体装置

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Publication number: JP2020009935A
Application number: JP2018130423A
Authority: JP
Inventors: 和夫和田; Kazuo Wada
Original assignee: SERUBAKKU KK
Current assignee: SERUBAKKU KK
Priority date: 2018-07-10
Filing date: 2018-07-10
Publication date: 2020-01-16
Anticipated expiration: 2038-07-10
Also published as: JP7129082B2

Abstract

【課題】製造工程数を削減できる成膜方法、成膜装置および半導体装置を提供する。
【解決手段】成膜方法は、一面に凹部または段差部が形成された基板を準備する準備工程と、基板に高周波電圧を印加しながら前記基板上に絶縁膜を形成する成膜工程と、基板に高周波電圧を印加しながら前記絶縁膜をエッチングするエッチング工程と、を含む。成膜工程とエッチング工程とは、交互に複数回繰り返され、１回のエッチング工程におけるエッチング量は、１回の成膜工程における成膜量の６．９％超且つ２０．６％未満である。
【選択図】図２

Description

本発明は、成膜方法、成膜装置および半導体装置に関する。

シリコン基板の表面に溝を形成する工程と、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて溝内にシリコン絶縁膜を形成する工程と、を含む絶縁膜埋め込み方法が提案されている（例えば特許文献１参照）。この絶縁膜埋め込み方法では、シリコン絶縁膜を形成する工程において、デポジット処理とスパッタエッチング処理とを同時に行う。そして、シリコン絶縁膜を形成する工程の後、シリコン基板の上面に対してＣＭＰ（Chemical and Mechanical Polishing）を施すことにより、シリコン基板の上面を平坦化する。

特開２００７−５９６４８号公報

しかしながら、特許文献１に記載された絶縁膜埋め込み方法では、シリコン絶縁膜を形成する工程後におけるシリコン基板の上面の表面粗さが一般的な半導体装置へ適用する場合に必要とされる表面粗さに比べて大きい。従って、この絶縁膜埋め込み方法により作製されたシリコン基板の半導体装置への適用を考慮した場合、シリコン基板の上面に対してＣＭＰを行うことが必須となり、その分、製造工程数が増加する。

本発明は、上記事由に鑑みてなされたものであり、製造工程数を削減できる成膜方法、成膜装置および半導体装置を提供することを目的とする。

上記目的を達成するために、本発明に係る成膜方法は、
一面に凹部または段差部が形成された基板を準備する準備工程と、
前記基板に高周波電圧を印加しながら前記基板上に絶縁膜を形成する成膜工程と、
前記基板に高周波電圧を印加しながら前記絶縁膜をエッチングするエッチング工程と、を含み、
前記成膜工程と前記エッチング工程とは、交互に複数回繰り返され、
１回の前記エッチング工程におけるエッチング量は、１回の前記成膜工程における成膜量の６．９％超且つ２０．６％未満である。

他の観点から見た本発明に係る成膜装置は、
チャンバと、
前記チャンバ内に配置され絶縁膜を成膜する対象となる基板を支持するステージと、
前記チャンバ内へ前記絶縁膜の基となる原料ガスを導入する原料ガス供給部と、
前記チャンバ内へエッチャントガスを供給するエッチャントガス供給部と、
前記チャンバ内に供給される前記原料ガスまたは前記エッチャントガスに高周波の電磁場を印加することにより前記チャンバ内にプラズマを発生させる高周波印加部と、
前記ステージに支持された前記基板に高周波のバイアスを印加するバイアス印加部と、
前記高周波印加部が前記チャンバ内にプラズマを発生させ且つ前記バイアス印加部が前記基板に高周波バイアスを印加している状態を維持しつつ、前記原料ガス供給部により前記原料ガスを前記チャンバ内へ供給する第１状態と、前記エッチャントガス供給部により前記エッチャントガスを前記チャンバ内へ供給する第２状態と、が交互に切り替わるように前記高周波印加部、前記バイアス印加部、前記原料ガス供給部および前記エッチャントガス供給部を制御する制御部と、を備える。

他の観点から見た本発明に係る半導体装置は、
一面に凹部を有する基板と、
前記凹部の内側および前記一面を覆う絶縁膜と、を備え、
前記凹部は、前記凹部の開口端部にテーパ部を有し、
前記テーパ部の前記基板の厚さ方向における長さは、前記凹部の前記基板の厚さ方向における深さの１６％以下である。

本発明によれば、成膜工程後における絶縁膜の表面粗さを一般的な半導体装置へ適用する場合に必要とされる表面粗さとしつつ、ＣＭＰを不要とすることができるので、ＣＭＰ工程を削減することによる製造工程数の削減を図ることができる。

本発明の実施の形態に係る成膜装置の概略構成図である。実施の形態に係る成膜方法を示すフローチャートである。（Ａ）は実施の形態に係る基板の一部を示す断面図であり、（Ｂ）は実施の形態に係る半導体装置の一部を示す断面図である。（Ａ）は比較例に係る半導体装置の一部の断面のＳＥＭ写真であり、（Ｂ）は他の比較例に係る半導体装置の一部の断面のＳＥＭ写真であり、（Ｃ）は実施の形態の一実施例に係る半導体装置の一部の断面のＳＥＭ写真である。実施の形態の一実施例に係る半導体装置の絶縁膜の表面のＡＦＭ画像である。

以下、本発明の一実施の形態について図面を参照して詳細に説明する。本実施の形態に
係る成膜装置は、いわゆる誘導結合プラズマ型ＣＶＤ装置である。この成膜装置は、図１に示すように、チャンバ１０１と、ステージ１０９と、高周波印加部１０２と、バイアス印加部１０６と、原料ガス供給部１２１、１２２、１２３と、エッチャントガス供給部１１１と、を備える。また、成膜装置は、高周波印加部１０２、バイアス印加部１０６、原料ガス供給部１２１、１２２、１２３およびエッチャントガス供給部１１１を制御する制御部２００を備える。以下、適宜図１におけるＺ軸方向を上下方向として説明する。この成膜装置は、チャンバ１０１内に配置された基板Ｗの上面側に酸窒化絶縁膜（ＳｉＯＮ膜）を成膜する。

ステージ１０９は、チャンバ１０１内に配置され、絶縁膜を成膜する対象となる基板Ｗを支持する。ステージ１０９は、Ａｌ、ＳＵＳ、Ｃｕ等の金属で形成されている。

原料ガス供給部１２１、１２２、１２３は、チャンバ１０１内へ絶縁膜の基となる原料ガスを導入する。原料ガス供給部１２１は、シラン（ＳｉＨ_４）ガスを貯留するガス貯留部１２１ａと、ガス貯留部１２１ａからチャンバ１０１内へＳｉＨ_４ガスを供給するための供給管１２１ｂと、を有する。また、原料ガス供給部１２１は、供給管１２１ｂを流れるＳｉＨ_４ガスの流量を調節するための流量調節バルブ１２１ｃを有する。原料ガス供給部１２２は、酸素（Ｏ_２）ガスを貯留するガス貯留部１２２ａと、ガス貯留部１２１ａからチャンバ１０１内へＯ_２ガスを供給するための供給管１２２ｂと、を有する。また、原料ガス供給部１２２は、供給管１２２ｂを流れるＯ_２ガスの流量を調節するための流量調節バルブ１２２ｃを有する。原料ガス供給部１２３は、窒素（Ｎ_２）ガスを貯留するガス貯留部１２３ａと、ガス貯留部１２３ａからチャンバ１０１内へＮ_２ガスを供給するための供給管１２３ｂと、を有する。また、原料ガス供給部１２３は、供給管１２３ｂを流れるＮ_２ガスの流量を調節するための流量調節バルブ１２３ｃを有する。エッチャントガス供給部１１１は、エッチャントガスであるテトラフルオロメタン（ＣＦ_４）をチャンバ１０１内へ供給する。エッチャントガス供給部１１１は、ＣＦ_４ガスを貯留するガス貯留部１１１ａと、ガス貯留部１１１ａからチャンバ１０１内へＣＦ_４ガスを供給するための供給管１１１ｂと、を有する。また、エッチャントガス供給部１１１は、供給管１１１ｂを流れるＣＦ_４ガスの流量を調節するための流量調節バルブ１１１ｃを有する。

また、チャンバ１０１には、その内部に連通する排気管１８２を介して真空ポンプ１８１が取り付けられている。真空ポンプ１８１が動作することにより、チャンバ１０１内の気体が排気管１８２を通じて排気され、チャンバ１０１内が減圧状態となる。更に、チャンバ１０１の上部には、誘電体窓１４１が取り付けられている。

高周波印加部１０２は、高周波電力を発生する高周波発生源１０２ａと、整合器１０２ｂと、チャンバ１０１の外側においてチャンバ１０１の誘電体窓１４１に対向して配置されたコイル１０２ｃと、を有する。コイル１０２ｃの形状は、チャンバ１０１内に強度の均一な磁場を形成することができる形状が好ましく、例えば本願の出願人が先に開示した特開２００５−２２８７３８号公報に記載された形状を採用することができる。高周波印加部１０２は、コイル１０２ｃのコイル面に平行な方向において強度が均一な高周波磁場を発生させることができる。高周波印加部１０２は、チャンバ１０１内に供給された原料ガスまたはエッチャントガスに高周波数（例えば周波数１３．５６ＭＨｚ）の電磁場を印加することによりチャンバ１０１内にプラズマＰＬＭを発生させる。

バイアス印加部１０６は、ステージ１０９に支持された基板Ｗに高周波のバイアスを印加する。バイアス印加部１０６は、ステージ１０９に対して０Ｖと−２０００Ｖの負電圧との間で振動する高周波電圧（例えば周波数１３．５６ＭＨｚの高周波電圧）を印加する。バイアス印加部１０６は、高周波発生源１０６ａと整合器１０６ｂとを有する。

制御部２００は、高周波印加部１０２がチャンバ１０１内にプラズマを発生させ、バイアス印加部１０６が基板Ｗに高周波バイアスを印加している状態を維持するように高周波印加部１０２およびバイアス印加部１０６を制御する。制御部２００は、原料ガス供給部１２１、１２２、１２３によりＳｉＨ_４ガス、Ｏ_２ガス、Ｎ_２ガスをチャンバ１０１内へ供給する第１状態と、エッチャントガス供給部１１１によりＣＦ_４ガスをチャンバ１０１内へ供給する第２状態と、が交互に切り替わるように原料ガス供給部１２１、１２２、１２３およびエッチャントガス供給部１１１を制御する。

次に、本実施の形態に係る成膜装置を用いて絶縁膜を成膜するための成膜方法について図２および図３を参照しながら説明する。まず、図２に示すように、一面に凹部または段差部が形成された基板を準備する準備工程を行う（ステップＳ１）。準備工程では、例えば図３（Ａ）に示すような凹部ＴＲが形成された基板Ｗを準備する。ここで、凹部ＴＲのアスペクト比Ｄ１／Ｗ１は、１０以下である。

図２に戻って、次に、成膜装置が、基板Ｗに高周波電圧を印加しながら基板Ｗ上に絶縁膜であるＳｉＯＮを形成する成膜工程を行う（ステップＳ２）。成膜工程において使用する原料ガスは、ＳｉＨ_４ガス、Ｏ_２ガス、Ｎ_２ガスである。また、成膜工程においてチャンバ１０１へ供給するＳｉＨ_４ガス、Ｏ_２ガス、Ｎ_２ガスの流量比は、１：２：２０となるように設定されている。また、成膜工程における基板Ｗの温度は、４０℃以下であることが好ましい。続いて、成膜装置が、基板Ｗに高周波電圧を印加しながら絶縁膜であるＳｉＯＮ膜をエッチングするエッチング工程を行う（ステップＳ３）。エッチング工程において使用するエッチャントガスは、ＣＦ_４ガスである。また、エッチング工程では、Ｏ_２ガスも使用する。また、エッチング工程において、チャンバ１０１へ供給するＣＦ_４ガス、Ｏ_２ガスの流量比は、１００：７となるように設定されている。

ここで、１回のエッチング工程における絶縁膜のエッチング量は、１回の成膜工程における絶縁膜の成膜量の２０％以下になるように設定されている。なお、１回のエッチング工程におけるエッチング量は、１回の成膜工程における成膜量の６．９％以上であることが好ましく、１２％以上１５％以下であることがより好ましい。また、エッチング工程におけるバイアス印加部１０６の出力電力は、成膜工程におけるバイアス印加部１０６の出力電力よりも小さくてもよい。

その後、成膜装置が、基板Ｗに対して行ったエッチング工程の回数が、予め設定された基準回数に到達したか否かを判定する（ステップＳ４）。ここでは、制御部２００が、１つの基板Ｗに対して行われたエッチング工程の回数をカウントし、そのカウント値と予め設定された基準回数を示す値とを比較する。基準回数は、成膜する絶縁膜の厚さ、凹部ＴＲの深さ等に応じて適宜設定することができるが、例えば３回に設定される。成膜装置は、基板Ｗに対して行ったエッチング工程の回数が基準回数に到達していないと判定すると（ステップＳ４：Ｎｏ）、再びステップＳ２の処理を実行する。このようにして、成膜装置は、エッチング工程の回数が基準回数に到達するまで、成膜工程とエッチング工程とを交互に複数回繰り返す。一方、成膜装置は、基板Ｗに対して行ったエッチング工程の回数が基準回数に到達したと判定すると（ステップＳ４：Ｙｅｓ）、成膜工程を行い（ステップＳ５）、一連の成膜処理が終了する。

成膜装置が、前述の成膜処理を行うことにより、図３（Ｂ）に示すような、一面に凹部ＴＲを有する基板Ｗと、凹部ＴＲの内側および基板Ｗの一面を覆う絶縁膜ＩＬと、を備える半導体装置が生成される。この半導体装置は、凹部ＴＲに絶縁膜ＩＬが埋め込まれた構造を有する。そして、凹部ＴＲが、その開口端部にテーパ部ＴＰを有しており、テーパ部ＴＰの基板Ｗの厚さ方向における長さＤ２が、凹部ＴＲの基板Ｗの厚さ方向における深さＤ１の１６％以下になっている。また、絶縁膜ＩＬの平均表面粗さは、１ｎｍ以下である。また、テーパ部ＴＰの基板Ｗの厚さ方向に直交する方向における長さＷ２は、長さＤ２の２倍以下の長さである。

ここで、本実施の形態に係る成膜方法により作製された半導体装置について、比較例に係る成膜方法を用いて作製された半導体装置と比較しながら説明する。図４（Ａ）および（Ｂ）は、比較例に係る成膜方法を用いて作製された半導体装置の一部の断面のＳＥＭ写真であり、図４（Ｃ）は、本実施の形態の一実施例に係る成膜方法を用いて作製された半導体装置の一部の断面のＳＥＭ写真である。各比較例および実施例に係る成膜方法の成膜工程における条件は、下記表１に示す通りである。

ここで、圧力は、チャンバ１０１内に圧力であり、ＲＦ電力（ＩＣＰ）が、高周波印加部１０２の出力電力であり、ＲＦ電力（バイアス）が、バイアス印加部１０６の出力電力である。また、「ＳｉＨ_４」がチャンバ１０１内へ供給されるＳｉＨ_４ガスの流量を示し、「Ｏ_２」がチャンバ１０１内へ供給されるＯ_２ガスの流量を示し、「Ｎ_２」がチャンバ１０１内へ供給されるＮ_２ガスの流量を示す。これにより、ＳｉＯＮの成膜レートは、８ｎｍ／ｍｉｎになった。また、各比較例および実施例に係る成膜方法の１回の成膜工程における成膜時間は、２０ｍｉｎとした。更に、ＳｉＯＮ膜の成膜時における基板Ｗの温度は、４０℃以下となるように設定した。

また、各比較例および実施例に係る成膜方法のエッチング工程における条件は、下記表２に示す通りである。

ここで、「圧力」、「ＲＦ電力（ＩＣＰ）」および「ＲＦ電力（バイアス）」は、表１の場合と同様である。また、「ＣＦ_４」がチャンバ１０１内へ供給されるＣＦ_４ガスの流量を示す。これにより、ＳｉＯＮのエッチングレートは、１１ｎｍ／ｍｉｎになった。また、図４（Ａ）に対応する比較例に係る成膜方法では、１回のエッチング工程におけるエッチング時間は、１ｍｉｎとした。即ち、１回のエッチング工程におけるエッチング量を、１回の成膜工程における成膜量の６．９％となるように設定した。また、図４（Ｂ）に対応する比較例に係る成膜方法では、１回のエッチング工程におけるエッチング時間は、３ｍｉｎとした。即ち、１回のエッチング工程におけるエッチング量を、１回の成膜工程における成膜量の２０．６％となるように設定した。一方、実施例に係る成膜方法では、１回のエッチング工程におけるエッチング時間は、２ｍｉｎとした。即ち、１回のエッチング工程におけるエッチング量を、１回の成膜工程における成膜量の１３．８％となるように設定した。

実施例に係る半導体装置の絶縁膜ＩＬの表面の状態を原子間力顕微鏡（ＡＦＭ：Atomic Force Microscopy）により計測して得られるＡＦＭ画像を図５に示す。図５に示すＡＦＭ画像から、実施例に係る半導体装置の絶縁膜ＩＬの表面平均粗さは、０．８４ｎｍ、即ち、１ｎｍ以下であることが判った。

また、図４（Ａ）に示す比較例に係る半導体装置では、凹部ＴＲの底から絶縁膜ＩＬの表面までの厚さが、７７０ｎｍであり、凹部ＴＲの外周部から絶縁膜ＩＬの表面までの厚さが５００ｎｍであった。そして、テーパ部ＴＰの基板Ｗの厚さ方向の長さが１５０ｎｍであった。即ち、テーパ部ＴＰの基板Ｗの厚さ方向における長さは、凹部ＴＲの基板Ｗの厚さ方向における深さの５６％であった。また、図４（Ｂ）に示す比較例に係る半導体装置では、凹部ＴＲの底から絶縁膜ＩＬの表面までの厚さが、７００ｎｍであり、凹部ＴＲの外周部から絶縁膜ＩＬの表面までの厚さが５００ｎｍであった。そして、テーパ部ＴＰの基板Ｗの厚さ方向の長さが８５ｎｍであった。即ち、テーパ部ＴＰの基板Ｗの厚さ方向における長さは、凹部ＴＲの基板Ｗの厚さ方向における深さの４３％であった。これに対して、実施例に係る半導体装置では、図４（Ｃ）に示すように、凹部ＴＲの底から絶縁膜ＩＬの表面までの厚さが、７５０ｎｍであり、凹部ＴＲの外周部から絶縁膜ＩＬの表面までの厚さが５００ｎｍであった。そして、テーパ部ＴＰの基板Ｗの厚さ方向の長さが４０ｎｍであった。即ち、テーパ部ＴＰの基板Ｗの厚さ方向における長さは、凹部ＴＲの基板Ｗの厚さ方向における深さの１６％であった。従って、１回のエッチング工程におけるエッチング量を、１回の成膜工程における成膜量の１３．８％となるように設定することにより、テーパ部ＴＰの大きさが最も小さくなることが判った。

以上説明したように、本実施の形態に係る成膜方法では、成膜工程後における絶縁膜の表面粗さを一般的な半導体装置へ適用する場合に必要とされる表面粗さとしつつ、ＣＭＰを不要とすることができるので、ＣＭＰ工程を削減することによる製造工程数の削減を図ることができる。また、本実施の形態に係る成膜方法では、１回のエッチング工程におけるエッチング量が、１回の成膜工程における成膜量の６．９％超且つ２０．６％未満、詳細には１２％以上１５％以下である。これにより、この成膜方法を用いて作製された前述の半導体装置の絶縁膜ＩＬの表面平均粗さを２０ｎｍ以下にしつつ、テーパ部ＴＰの基板Ｗの厚さ方向における長さが、凹部ＴＲの基板Ｗの厚さ方向における深さの１６％以下にすることができる。従って、基板Ｗへの絶縁膜ＩＬの成膜前後における凹部ＴＲの形状変化が低減されるので、凹部ＴＲの形状変化に起因した半導体装置の設計特性からのずれを低減できる。

以上、本発明の実施の形態について説明したが、本発明は前述の実施の形態の構成に限定されるものではない。例えば基板Ｗ上にＳｉＮ膜、ＡｌＮ膜等の他の種類の膜を成膜するものであってもよい。

以上、本発明の各実施の形態および変形例（なお書きに記載したものを含む。以下、同様。）について説明したが、本発明はこれらに限定されるものではない。本発明は、実施の形態及び変形例が適宜組み合わされたもの、それに適宜変更が加えられたものを含む。

本発明は、ＭＥＭＳ（Micro Electron Mechanical System）、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）等の電子デバイスの製造に好適である。

１０１：チャンバ、１０２：高周波印加部、１０２ａ，１０６ａ：高周波発生源、１０２ｂ，１０６ｂ：整合器、１０２ｃ：コイル、１０６：バイアス印加部、１０８：真空ポンプ、１０９：ステージ、１１０：絶縁部材、１１１：エッチャントガス供給部、１１１ａ，１２１ａ，１２２ａ、１２３ａ：ガス貯留部、１１１ｂ，１２１ｂ，１２２ｂ，１２３ｂ：供給管、１１１ｃ，１２１ｃ，１２２ｃ，１２３ｃ：流量調節バルブ、１２１，１２２，１２３：原料ガス供給部、１４１：誘電体窓、１８１：真空ポンプ、１８２：排気管、２００：制御部、ＩＬ：絶縁膜、ＰＬＭ：プラズマ、ＴＰ：テーパ部、ＴＲ：凹部、Ｗ：基板

Claims

一面に凹部または段差部が形成された基板を準備する準備工程と、
前記基板に高周波電圧を印加しながら前記基板上に絶縁膜を形成する成膜工程と、
前記基板に高周波電圧を印加しながら前記絶縁膜をエッチングするエッチング工程と、を含み、
前記成膜工程と前記エッチング工程とは、交互に複数回繰り返され、
１回の前記エッチング工程におけるエッチング量は、１回の前記成膜工程における成膜量の６．９％超且つ２０．６％未満である、
成膜方法。
１回の前記エッチング工程におけるエッチング量は、１回の前記成膜工程における成膜量の１２％以上１５％以下である、
請求項１に記載の成膜方法。
チャンバと、
前記チャンバ内に配置され絶縁膜を成膜する対象となる基板を支持するステージと、
前記チャンバ内へ前記絶縁膜の基となる原料ガスを導入する原料ガス供給部と、
前記チャンバ内へエッチャントガスを供給するエッチャントガス供給部と、
前記チャンバ内に供給される前記原料ガスまたは前記エッチャントガスに高周波の電磁場を印加することにより前記チャンバ内にプラズマを発生させる高周波印加部と、
前記ステージに支持された前記基板に高周波のバイアスを印加するバイアス印加部と、
前記高周波印加部が前記チャンバ内にプラズマを発生させ且つ前記バイアス印加部が前記基板に高周波バイアスを印加している状態を維持しつつ、前記原料ガス供給部により前記原料ガスを前記チャンバ内へ供給する第１状態と、前記エッチャントガス供給部により前記エッチャントガスを前記チャンバ内へ供給する第２状態と、が交互に切り替わるように前記高周波印加部、前記バイアス印加部、前記原料ガス供給部および前記エッチャントガス供給部を制御する制御部と、を備える、
成膜装置。
一面に凹部を有する基板と、
前記凹部の内側および前記一面を覆う絶縁膜と、を備え、
前記凹部は、前記凹部の開口端部にテーパ部を有し、
前記テーパ部の前記基板の厚さ方向における長さは、前記凹部の前記基板の厚さ方向における深さの１６％以下である、
半導体装置。
前記絶縁膜の平均表面粗さは、２０ｎｍ以下である、
請求項４に記載の半導体装置。
前記凹部のアスペクト比は、１０以下である、
請求項４または５に記載の半導体装置。